JPH0746825A - Charge pumping circuit - Google Patents
Charge pumping circuitInfo
- Publication number
- JPH0746825A JPH0746825A JP5192352A JP19235293A JPH0746825A JP H0746825 A JPH0746825 A JP H0746825A JP 5192352 A JP5192352 A JP 5192352A JP 19235293 A JP19235293 A JP 19235293A JP H0746825 A JPH0746825 A JP H0746825A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- voltage
- transistors
- capacitance
- charge pump
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Dc-Dc Converters (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、電源電圧以上の高電圧
を発生させるチャージポンプ回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a charge pump circuit for generating a voltage higher than a power supply voltage.
【０００２】[0002]
【従来の技術】図３は従来のチャージポンプ回路の構成
を示す回路図である。クロックφが入力されるインバー
タＩ1 の出力側はインバータＩ2 の入力側及びトランジ
スタＱ1 のゲートと接続される。インバータＩ2 の出力
側は、チャージポンプ用容量ＣP とトランジスタＱ2 と
の直列回路を介してノードＮL と接続され、ノードＮL
は負荷容量ＣL を介して接地される。チャージポンプ用
容量ＣP とトランジスタＱ2 との接続部であるノードＮ
CPは、トランジスタＱ2 のゲートと接続され、トランジ
スタＱ1 を介して電源ＶC と接続される。トランジスタ
Ｑ2 は整流素子の働きをしてノードＮCPからノードＮL
の一方向へ電流を流すようになっている。2. Description of the Related Art FIG. 3 is a circuit diagram showing a configuration of a conventional charge pump circuit. The output side of the inverter I 1 to which the clock φ is input is connected to the input side of the inverter I 2 and the gate of the transistor Q 1 . The output side of the inverter I 2 is connected to the node N L via the series circuit of the charge pump capacitance C P and the transistor Q 2, and the node N L
Is grounded via the load capacitance C L. A node N which is a connecting portion between the charge pump capacitance C P and the transistor Q 2.
CP is connected to the gate of the transistor Q 2 and is connected to the power supply V C via the transistor Q 1 . The transistor Q 2 functions as a rectifying element and operates from the node N CP to the node N L.
The current is made to flow in one direction.
【０００３】次にこのチャージポンプ回路の動作を説明
する。クロックφがＬレベルになると、トランジスタＱ
1 がオンして、チャージポンプ用容量ＣP の一側端子た
るノードＮCPには、電源ＶC の電圧ＶCCがトランジスタ
Ｑ1 を介して与えられ、ノードＮCPは ＶCC−ＶTH …(1) ＶTHはトランジスタＱ1 のしきい値電圧 の電圧で充電される。Next, the operation of this charge pump circuit will be described. When the clock φ becomes L level, the transistor Q
When 1 is turned on, the voltage V CC of the power supply V C is applied to the node N CP which is one terminal of the charge pump capacitance C P via the transistor Q 1 , and the node N CP is V CC −V TH . (1) V TH is charged with the threshold voltage of the transistor Q 1 .
【０００４】次にクロックφがＨレベルになると、２段
目のインバータＩ2 によりチャージポンプ用容量ＣP の
他側端子が電源ＶC の電圧ＶCCとなり、チャージポンプ
用容量ＣP の一側端子の電圧は、チャージポンプ用容量
ＣP の結合により、 ２ＶCC−ＶTH …(2) となり、トランジスタＱ2 を介してノードＮL に与えら
れる。そしてノードＮLにおける出力電圧ＶL は、チャ
ージポンプ用容量ＣP と負荷容量ＣL との容量比に応じ
て上昇する。[0004] Next, when the clock φ becomes H level, the voltage V CC becomes the other side terminal connected to the power supply V C of the capacitor charge pump by the inverter I 2 of the second stage C P, one side of capacitor C P charge pump The voltage at the terminal becomes 2V CC -V TH (2) due to the coupling of the charge pump capacitance C P , and is given to the node N L via the transistor Q 2 . The output voltage V L at the node N L rises according to the capacitance ratio between the charge pump capacitance C P and the load capacitance C L.
【０００５】次にチャージポンプ回路の出力電圧Ｖ
L が、チャージポンプ用容量ＣP と負荷容量ＣL との容
量比に応じて上昇する理由を説明するために、１つのク
ロックφによる出力電圧ＶL の上昇分ΔＶL を求める。
トランジスタＱ2 がオンして、チャージポンプ用容量Ｃ
P に蓄えられている電荷がトランジスタＱ2 を介して負
荷容量ＣL に流れ込む。このときノードＮCPの電圧ＶCP
の下降分が−ΔＶCPであるとすると、トランジスタＱ2
のしきい値電圧を無視した場合、次式が成立する。 ＶCP−ΔＶCP＝ＶL ＋ΔＶL …(3)Next, the output voltage V of the charge pump circuit
In order to explain the reason why L rises according to the capacitance ratio between the charge pump capacitance C P and the load capacitance C L , the increase ΔV L of the output voltage V L due to one clock φ is obtained.
The transistor Q 2 turns on and the charge pump capacitance C
The electric charge stored in P flows into the load capacitance C L via the transistor Q 2 . Voltage V CP at this time node N CP
Assuming that the falling amount of −ΔV CP , the transistor Q 2
If the threshold voltage of is ignored, the following equation holds. V CP −ΔV CP = V L + ΔV L (3)
【０００６】そしてトランジスタＱ2 がオンする前後で
は電荷量が等しいので、電荷の保存則により次式が成り
立つ。 ΔＶCP×ＣP ＝ΔＶL ×ＣL …(4) よって、 ΔＶL ＝｛ＣP ／（ＣP ＋ＣL ）｝×（ＶCP−ＶL ） …(5) となる。Since the amount of electric charge is equal before and after the transistor Q 2 is turned on, the following equation is established according to the law of conservation of electric charge. ΔV CP × C P = ΔV L × C L (4) Therefore, ΔV L = {C P / (C P + C L )} × (V CP −V L ) (5)
【０００７】(5) 式よりノードＮL の出力電圧ＶL の初
期電圧を０Ｖとするとｎ個のクロックを与えた後の出力
電圧ＶL (n) は、 ＶL (n) ＝ＶCP−ＶCP×｛ＣL ／（ＣP ＋ＣL ）｝n …(6) となる。(5) 式より、出力電圧の上昇分ΔＶL はチャー
ジポンプ用容量ＣP と負荷容量ＣL との容量比率に依存
し、ノードＮCPの電圧ＶCPと出力電圧ＶL との電圧差に
依存する。また(6) 式より出力電圧ＶL は最終的にノー
ドＮCPの電圧ＶCPになる。From the equation (5), assuming that the initial voltage of the output voltage V L of the node N L is 0 V, the output voltage V L (n) after applying n clocks is V L (n) = V CP − V CP × {C L / (C P + C L )} n (6) (5) than, increment [Delta] V L of the output voltage depends on the capacity ratio of the capacitance C P charge pump and the load capacitance C L, the voltage difference between the voltage V CP of the node N CP and the output voltage V L Dependent. Further, according to the equation (6), the output voltage V L finally becomes the voltage V CP of the node N CP .
【０００８】[0008]
【発明が解決しようとする課題】従来のチャージポンプ
回路は前述したように構成されているから、出力電圧Ｖ
L を短時間に高め得るチャージポンプ回路を構成するに
は、１つのクロックφによる出力電圧の上昇分ΔＶL を
大きくすればよい。そのためにはチャージポンプ用容量
ＣP 又は電圧差ＶCP−ＶL を大きくすればよいことは
(5) 式により明らかである。しかし、チャージポンプ用
容量ＣP の容量を大きくした場合は、回路の集積度が低
下するという問題がある。本発明は斯かる問題に鑑みチ
ャージポンプ用容量を増大させずに、出力電圧を短時間
に高められるチャージポンプ回路を提供することを目的
とする。Since the conventional charge pump circuit is constructed as described above, the output voltage V
In order to configure a charge pump circuit that can increase L in a short time, the increase ΔV L of the output voltage due to one clock φ may be increased. As it is sufficient to increase the capacitance C P or voltage difference V CP -V L charge pump in order the
It is clear from equation (5). However, when the capacitance of the charge pump capacitance C P is increased, there is a problem that the degree of integration of the circuit is reduced. In view of the above problems, it is an object of the present invention to provide a charge pump circuit that can increase the output voltage in a short time without increasing the charge pump capacitance.
【０００９】[0009]
【課題を解決するための手段】本発明に係るチャージポ
ンプ回路は、クロックに応じて充電される複数の容量素
子と、クロックに応じてこれらの容量素子を直列接続す
るスイッチ回路とを備えて、スイッチ回路により容量素
子が直列接続されていない場合は、容量素子夫々を充電
し、直列接続されている場合は、直列接続された容量素
子の充電電圧を出力する構成にする。A charge pump circuit according to the present invention comprises a plurality of capacitive elements charged according to a clock and a switch circuit for serially connecting these capacitive elements according to a clock, When the capacitance elements are not connected in series by the switch circuit, each of the capacitance elements is charged, and when the capacitance elements are connected in series, the charging voltage of the capacitance elements connected in series is output.
【００１０】[0010]
【作用】クロックに応じてスイッチ回路を動作させる
と、複数の容量素子を直列接続させない状態と、直列接
続させた状態とが得られる。容量素子を直列接続させて
いない状態では容量素子夫々を充電する。容量素子を直
列接続させている状態では、各容量素子の充電電圧を加
えた高い充電電圧を出力する。これにより、出力電圧を
短時間に高められる。When the switch circuit is operated according to the clock, a state in which a plurality of capacitive elements are not connected in series and a state in which a plurality of capacitive elements are connected in series are obtained. When the capacitive elements are not connected in series, each capacitive element is charged. When the capacitive elements are connected in series, a high charging voltage obtained by adding the charging voltage of each capacitive element is output. As a result, the output voltage can be increased in a short time.
【００１１】[0011]
【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係るチャージポンプ回路の構成
を示す回路図である。クロックφが入力されるインバー
タＩ1 の出力側はインバータＩ2 の入力側及びトランジ
スタＱ3 、トランジスタＱ4 の各ゲートと接続される。
電源ＶC はトランジスタＱ3 とトランジスタＱ5 とトラ
ンジスタＱ7 との直列回路を介して接地される。トラン
ジスタＱ5 及びトランジスタＱ7 の直列回路には、トラ
ンジスタＱ6 及びトランジスタＱ8 の直列回路が並列接
続される。The present invention will be described in detail below with reference to the drawings showing the embodiments thereof. FIG. 1 is a circuit diagram showing the configuration of a charge pump circuit according to the present invention. The output side of the inverter I 1 to which the clock φ is input is connected to the input side of the inverter I 2 and the gates of the transistors Q 3 and Q 4 .
The power supply V C is grounded through a series circuit of a transistor Q 3 , a transistor Q 5 and a transistor Q 7 . The series circuit of the transistor Q 6 and the transistor Q 8 is connected in parallel to the series circuit of the transistor Q 5 and the transistor Q 7 .
【００１２】トランジスタＱ5 のゲートはトランジスタ
Ｑ6 とトランジスタＱ8 との接続部と接続され、トラン
ジスタＱ6 のゲートはトランジスタＱ5 とトランジスタ
Ｑ7との接続部と接続される。トランジスタＱ7 のゲー
トはインバータＩ3 を介してトランジスタＱ8 のゲート
と接続される。トランジスタＱ5 ，Ｑ6 ，Ｑ7 ，Ｑ8及
びインバータＩ3 によりスイッチ回路SWを構成してい
る。インバータＩ2 の出力側は、チャージポンプ用容量
ＣP1を介してトランジスタＱ3 とトランジスタＱ5 及び
Ｑ6 との接続部たるノードＮCP1 と接続され、インバー
タＩ4 とインバータＩ5 との直列回路を介してトランジ
スタＱ7 のゲートと接続される。トランジスタＱ6 とＱ
8 との接続部は、チャージポンプ用容量ＣP2及びトラン
ジスタＱ4の直列回路を介して電源ＶC と接続される。
トランジスタＱ4 とチャージポンプ用容量ＣP2との接続
部たるノードＮCP2 は、トランジスタＱ2 を介してノー
ドＮL と接続され、ノードＮL は負荷容量ＣL を介して
接地される。[0012] The transistor Q 5 the gate thereof to the connection portion of the transistors Q 6 and the transistor Q 8, the gate of the transistor Q 6 is connected to the connection portion of the transistor Q 5 and a transistor Q 7. The gate of the transistor Q 7 is connected to the gate of the transistor Q 8 via the inverter I 3 . A switch circuit SW is constituted by the transistors Q 5 , Q 6 , Q 7 , Q 8 and the inverter I 3 . The output side of the inverter I 2 is connected to a node N CP1 which is a connecting portion between the transistor Q 3 and the transistors Q 5 and Q 6 via the charge pump capacitance C P1 , and a series circuit of the inverter I 4 and the inverter I 5. Is connected to the gate of the transistor Q 7 via. Transistors Q 6 and Q
The connection with 8 is connected to the power supply V C via the series circuit of the charge pump capacitance C P2 and the transistor Q 4 .
A node N CP2, which is a connection between the transistor Q 4 and the charge pump capacitance C P2 , is connected to the node N L via the transistor Q 2 , and the node N L is grounded via the load capacitance C L.
【００１３】次にこのように構成したチャージポンプ回
路の動作を説明する。クロックφがＬレベルの初期状態
においては、トランジスタＱ3 ，Ｑ4 がともにオンし、
チャージポンプ用容量ＣP1，ＣP2はトランジスタＱ3 ，
Ｑ4 を介して電源ＶC の電圧ＶCCにより充電され、ノー
ドＮCP1 ，ノードＮCP2 の電圧ＶCP1 ，ＶCP2 は、 ＶCP1 ＝ＶCC−ＶTH …(7) VCP2 ＝ＶCC−ＶTH …(8) （但し、ＶTHはトランジスタＱ3 ，Ｑ4 夫々のしきい値
電圧）となる。Next, the operation of the charge pump circuit configured as described above will be described. In the initial state in which the clock φ is at the L level, both the transistors Q 3 and Q 4 are turned on,
The charge pump capacitors C P1 and C P2 are the transistors Q 3 and
Q 4 is charged by the voltage V CC of the power source V C via a node N CP1, the node voltage V CP1, V CP2 of N CP2 is, V CP1 = V CC -V TH ... (7) V CP2 = V CC - V TH (8) (where V TH is the threshold voltage of each of the transistors Q 3 and Q 4 ).
【００１４】またトランジスタＱ7 のゲート電圧はＬレ
ベル、トランジスタＱ8 のゲート電圧はＨレベルであ
り、トランジスタＱ6 ，Ｑ7 はともにオフ状態に、トラ
ンジスタＱ5 ，Ｑ8 はともにオン状態にあるので、チャ
ージポンプ用容量ＣP2のノードＮCP2 と接続されていな
い側の電極はＬレベルとなり、ノードＮCP1 の電圧Ｖ
CP1 とは電気的に遮断されている。The gate voltage of the transistor Q 7 is L level, the gate voltage of the transistor Q 8 is H level, the transistors Q 6 and Q 7 are both off, and the transistors Q 5 and Q 8 are both on. Therefore, the electrode of the charge pump capacitor C P2 on the side not connected to the node N CP2 becomes L level, and the voltage V of the node N CP1 becomes
It is electrically disconnected from CP1 .
【００１５】次にクロックφがＨレベルになると、その
Ｈレベルの電圧によりノードＮCP1の電圧ＶCP1 は、２
ＶCC−ＶTHまで上昇する。一方、トランジスタＱ7 のゲ
ート電圧はＨレベルに、トランジスタＱ8 のゲート電圧
はＬレベルとなり、トランジスタＱ6 ，Ｑ7 がオン状態
に、トランジスタＱ5 ，Ｑ8 がオフ状態になるので、チ
ャージポンプ用容量ＣP2のノードＮCP2 と接続されてい
ない側の電極はトランジスタＱ6 を介してノードＮCP1
と接続され２ＶCC−ＶTHとなる。これにより、ノードＮ
CP2 は容量結合によって、３ＶCC−２ＶTHまで上昇す
る。そしてトランジスタＱ2 はそのゲートにノードＮ
CP2 の電圧ＶCP2 が与えられてオンし、ノードＮCP2 の
電圧をノードＮL に与えることになる。そして、出力電
圧ＶL を、チャージポンプ用容量ＣP1及びＣP2の合成容
量であるＣP1×ＣP2／（ＣP1＋ＣP2）と、負荷容量ＣL
との容量比に応じて上昇させる。[0015] Then the clock φ becomes H level, the voltage V CP1 of the node N CP1 by the voltage of the H level, 2
It rises to V CC -V TH . On the other hand, the gate voltage of the transistor Q 7 becomes H level, the gate voltage of the transistor Q 8 becomes L level, the transistors Q 6 and Q 7 are turned on, and the transistors Q 5 and Q 8 are turned off. The electrode of the capacitor C P2 not connected to the node N CP2 is connected to the node N CP1 via the transistor Q 6.
Is connected to 2V CC -V TH . As a result, the node N
CP2 rises to 3V CC -2V TH due to capacitive coupling. The transistor Q 2 has its gate connected to the node N
Voltage V CP2 of CP2 is given on, will provide a voltage at the node N CP2 to the node N L. Then, the output voltage V L is calculated by combining the charge pump capacitors C P1 and C P2 with C P1 × C P2 / (C P1 + C P2 ) and the load capacitance C L.
And increase according to the capacity ratio.
【００１６】このように、チャージポンプ用容量の単位
容量を増加させずに、単位容量が小さいチャージポンプ
用容量を複数個備えることにより、回路の集積度を低下
させずに出力電圧を短時間に高めることができる。な
お、本実施例では２個のチャージポンプ用容量ＣP1，Ｃ
P2がスイッチ回路SWを介して直列接続されるようにした
が、３個以上のチャージポンプ用容量をスイッチ回路を
介して多段に直列接続する構成にしてもよい。そして、
チャージポンプ用容量をｎ個備えた場合は最終段のチャ
ージポンプ用容量の充電電圧はＶCC＋ｎ（ＶCC−ＶTH）
となる。As described above, by providing a plurality of charge pump capacitors having a small unit capacity without increasing the unit capacity of the charge pump capacitor, the output voltage can be shortened in a short time without lowering the circuit integration. Can be increased. In this embodiment, two charge pump capacitors C P1 and C
Although P2 is connected in series via the switch circuit SW, three or more charge pump capacitors may be connected in series in multiple stages via the switch circuit. And
When n charge pump capacitors are provided, the charge voltage of the final stage charge pump capacitor is V CC + n (V CC −V TH ).
Becomes
【００１７】図２は本発明に係るチャージポンプ回路の
他の実施例の構成を示す回路図である。クロックφが入
力されるインバータＩ1 の出力側は、トランジスタＱ3
及びトランジスタＱ3Aの各ゲートと、インバータＩ2 の
入力側とに接続される。電源ＶC はトランジスタＱ
3 と、トランジスタＱ5 と、トランジスタＱ7 との直列
回路を介して接地され、トランジスタＱ5 とトランジス
タＱ7 との直列回路には、トランジスタＱ6 とトランジ
スタＱ8 との直列回路が並列接続される。トランジスタ
Ｑ6 とＱ8 （Ｑ5 とＱ7 ）との接続部はトランジスタＱ
5 （Ｑ6 ）のゲートと接続され、トランジスタＱ7 のゲ
ートはインバータＩ3 を介してトランジスタＱ8 のゲー
トと接続される。トランジスタＱ5 ，Ｑ6 ，Ｑ7 ，Ｑ8
及びインバータＩ3 によりスイッチ回路SWa を構成して
いる。インバータＩ2 の出力側は、チャージポンプ用容
量ＣP1を介してトランジスタＱ3 とＱ5 とＱ6 との接続
部と接続され、インバータＩ4 及びインバータＩ5 の直
列回路を介してトランジスタＱ7 のゲートと接続され
る。FIG. 2 is a circuit diagram showing the configuration of another embodiment of the charge pump circuit according to the present invention. The output side of the inverter I 1 to which the clock φ is input is the transistor Q 3
And the gate of the transistor Q 3A and the input side of the inverter I 2 . Power supply V C is transistor Q
3 , a transistor Q 5 and a transistor Q 7 are grounded via a series circuit, and a series circuit of the transistors Q 5 and Q 7 is connected in parallel with a series circuit of the transistors Q 6 and Q 8. It Transistor Q 6 and Q 8 (Q 5 and Q 7 ) is connected to transistor Q
5 (Q 6 ) and the gate of the transistor Q 7 is connected to the gate of the transistor Q 8 via the inverter I 3 . Transistors Q 5 , Q 6 , Q 7 , Q 8
And the inverter I 3 form a switch circuit SWa. The output side of the inverter I 2 is connected to the connection portion of the transistors Q 3 , Q 5 and Q 6 via the charge pump capacitance C P1 , and the transistor Q 7 is connected via the series circuit of the inverter I 4 and the inverter I 5. Connected with the gate of.
【００１８】電源ＶC はトランジスタＱ3Aとトランジス
タＱ5AとトランジスタＱ7Aとの直列回路を介して接地さ
れる。トランジスタＱ6 とＱ8 との接続部はチャージポ
ンプ用容量ＣP2を介してトランジスタＱ3Aとトランジス
タＱ5A，Ｑ6Aとの接続部と接続される。インバータＩ3
の出力側は、トランジスタＱ8 のゲートと接続されると
共に、インバータＩ4A及びインバータＩ5Aの直列回路を
介してトランジスタＱ7Aのゲートと接続される。トラン
ジスタＱ5AとトランジスタＱ7Aとの直列回路には、トラ
ンジスタＱ6AとトランジスタＱ8Aとの直列回路が並列接
続される。トランジスタＱ6AとＱ8A（Ｑ5AとＱ7A）との
接続部はトランジスタＱ5A（Ｑ6A）のゲートと接続され
る。トランジスタＱ7AのゲートはインバータＩ3Aを介し
てトランジスタＱ8Aのゲートと接続される。トランジス
タＱ5A，Ｑ6A，Ｑ7A，Ｑ8A及びインバータＩ3Aによりス
イッチ回路SWb を構成している。トランジスタＱ6AとＱ
8Aとの接続部はトランジスタＱ2 を介してノードＮL と
接続され、ノードＮL は負荷容量ＣL を介して接地され
る。The power supply V C is grounded through a series circuit of a transistor Q 3A , a transistor Q 5A and a transistor Q 7A . The connection between the transistors Q 6 and Q 8 is connected to the connection between the transistor Q 3A and the transistors Q 5A and Q 6A via the charge pump capacitance C P2 . Inverter I 3
Is connected to the gate of the transistor Q 8 and also to the gate of the transistor Q 7A via the series circuit of the inverter I 4A and the inverter I 5A . The series circuit of the transistor Q 6A and the transistor Q 8A is connected in parallel to the series circuit of the transistor Q 5A and the transistor Q 7A . The connection between the transistors Q6A and Q8A ( Q5A and Q7A ) is connected to the gate of the transistor Q5A ( Q6A ). The gate of the transistor Q 7A is connected to the gate of the transistor Q 8A via the inverter I 3A . The switch circuit SWb is composed of the transistors Q 5A , Q 6A , Q 7A , Q 8A and the inverter I 3A . Transistors Q 6A and Q
The connection with 8A is connected to the node N L via the transistor Q 2 , and the node N L is grounded via the load capacitance C L.
【００１９】クロックφが入力されるインバータＩ11の
出力側はインバータＩ12の入力側と、トランジスタ
Ｑ19，Ｑ29，Ｑ39の各ゲートとに接続される。電源ＶC
はトランジスタＱ19（Ｑ29，Ｑ39）とトランジスタＱ15
（Ｑ25，Ｑ35）とトランジスタＱ17（Ｑ27，Ｑ37）との
直列回路を介して接地される。トランジスタＱ
15（Ｑ25，Ｑ35）とトランジスタＱ17（Ｑ27，Ｑ37）と
の直列回路には、トランジスタＱ16（Ｑ26，Ｑ36）とト
ランジスタＱ18（Ｑ28，Ｑ38）との直列回路が並列接続
される。The output side of the inverter I 11 to which the clock φ is input is connected to the input side of the inverter I 12 and the gates of the transistors Q 19 , Q 29 and Q 39 . Power V C
Is the transistor Q 19 (Q 29 , Q 39 ) and the transistor Q 15
(Q 25 , Q 35 ) and the transistor Q 17 (Q 27 , Q 37 ) are grounded via a series circuit. Transistor Q
A series circuit of 15 (Q 25 , Q 35 ) and transistor Q 17 (Q 27 , Q 37 ) includes a transistor Q 16 (Q 26 , Q 36 ) and a transistor Q 18 (Q 28 , Q 38 ) in series. The circuits are connected in parallel.
【００２０】トランジスタＱ16（Ｑ26，Ｑ36）とトラン
ジスタＱ18（Ｑ28，Ｑ38）との接続部は、トランジスタ
Ｑ15（Ｑ25，Ｑ35）のゲートと接続され、トランジスタ
Ｑ15（Ｑ25，Ｑ35）とトランジスタＱ17（Ｑ27，Ｑ37）
との接続部はトランジスタＱ16（Ｑ26，Ｑ36）のゲート
と接続される。トランジスタＱ17（Ｑ27，Ｑ37）のゲー
トはインバータＩ13（Ｉ23，Ｉ33）を介してトランジス
タＱ18（Ｑ28，Ｑ38）のゲートと接続される。トランジ
スタＱ15（Ｑ25，Ｑ35），トランジスタＱ16（Ｑ26，Ｑ
36）、トランジスタＱ17（Ｑ27，Ｑ37）、トランジスタ
Ｑ18（Ｑ28，Ｑ38）及びインバータＩ13（Ｉ23，Ｉ24）
によりスイッチ回路SWc (SWd , SWe )が構成されてい
る。The connection portion of the transistors Q 16 and (Q 26, Q 36) and the transistor Q 18 (Q 28, Q 38 ) is connected to the gate of the transistor Q 15 (Q 25, Q 35 ), the transistor Q 15 ( Q 25 , Q 35 ) and transistor Q 17 (Q 27 , Q 37 )
The connection portion with is connected to the gate of the transistor Q 16 (Q 26 , Q 36 ). The gate of the transistor Q 17 (Q 27 , Q 37 ) is connected to the gate of the transistor Q 18 (Q 28 , Q 38 ) via the inverter I 13 (I 23 , I 33 ). Transistor Q 15 (Q 25 , Q 35 ), transistor Q 16 (Q 26 , Q
36), the transistor Q 17 (Q 27, Q 37 ), the transistor Q 18 (Q 28, Q 38 ) and the inverter I 13 (I 23, I 24 )
The switch circuit SWc (SWd, SWe) is constituted by the.
【００２１】インバータＩ12の出力側はインバータＩ14
及びインバータＩ15の直列回路を介してトランジスタＱ
17のゲートと接続され、チャージポンプ用容量ＣP11 を
介してトランジスタＱ19とトランジスタＱ15，Ｑ16との
接続部と接続される。トランジスタＱ16とＱ18との接続
部はチャージポンプ用容量ＣP12 を介して、トランジス
タＱ29とトランジスタＱ25，Ｑ26との接続部と接続され
る。インバータＩ13の出力側は、トランジスタＱ18のゲ
ートと接続されると共に、インバータＩ24及びインバー
タＩ25の直列回路を介してトランジスタＱ27のゲートと
接続される。トランジスタＱ26とＱ28との接続部はチャ
ージポンプ用容量ＣP13 を介してトランジスタＱ39とト
ランジスタＱ35，Ｑ36との接続部と接続される。インバ
ータＩ23の出力側は、トランジスタＱ28のゲートと接続
されると共に、インバータＩ34及びインバータＩ35の直
列回路を介してトランジスタＱ37のゲートと接続され
る。トランジスタＱ36とＱ38との接続部はトランジスタ
Ｑ2 のゲートと接続される。The output side of the inverter I 12 is the inverter I 14
And a transistor Q via a series circuit of an inverter I 15
It is connected to the gate of 17 and is connected to the connecting portion of the transistor Q 19 and the transistors Q 15 and Q 16 via the charge pump capacitance C P11 . The connection between the transistors Q 16 and Q 18 is connected to the connection between the transistor Q 29 and the transistors Q 25 and Q 26 via the charge pump capacitance C P12 . The output side of the inverter I 13 is connected to the gate of the transistor Q 18 , and is also connected to the gate of the transistor Q 27 via the series circuit of the inverter I 24 and the inverter I 25 . The connection between the transistors Q 26 and Q 28 is connected to the connection between the transistor Q 39 and the transistors Q 35 and Q 36 via the charge pump capacitance C P13 . The output side of the inverter I 23 is connected to the gate of the transistor Q 28 and also to the gate of the transistor Q 37 via the series circuit of the inverter I 34 and the inverter I 35 . The connection between the transistors Q 36 and Q 38 is connected to the gate of the transistor Q 2 .
【００２２】次にこのチャージポンプ回路の動作を説明
する。クロックφがＬレベルの場合は、トランジスタＱ
3 ，Ｑ3A，Ｑ19，Ｑ29，Ｑ39がともにオンする。またス
イッチ回路SWa , SWb , SWc , SWd , SWe のトランジス
タＱ5 , Ｑ8 、Ｑ5A ,Ｑ8A、Ｑ15, Ｑ18、Ｑ25 ,Ｑ28、
Ｑ35 ,Ｑ38がオンしてチャージポンプ用容量ＣP1 ,
ＣP2、ＣP11 , ＣP12 , ＣP13 が電源ＶC の電圧ＶCCに
よりＶCC−ＶTHの電圧に充電される。次にクロックφが
Ｈレベルになると、トランジスタＱ3 ，Ｑ3A, Ｑ19, Ｑ
29, Ｑ39がともにオフする。Next, the operation of this charge pump circuit will be described. When clock φ is at L level, transistor Q
3 , Q 3A , Q 19 , Q 29 , and Q 39 all turn on. Further, the transistors Q 5 , Q 8 , Q 5A , Q 8A , Q 15 , Q 18 , Q 25 , Q 28 of the switch circuits SWa, SWb, SWc, SWd, SWe,
Q 35 , Q 38 are turned on and the charge pump capacitance C P1 ,
C P2 , C P11 , C P12 , and C P13 are charged to the voltage V CC -V TH by the voltage V CC of the power supply V C. Next, when the clock φ becomes H level, the transistors Q 3 , Q 3A , Q 19 , Q
29, Q 39 are both turned off.
【００２３】またスイッチ回路SWa ，SWb , SWc , SWd
, SWe のトランジスタＱ6 , Ｑ7 、Ｑ6A ,Ｑ7A、Ｑ16,
Ｑ17、Ｑ26, Ｑ27、Ｑ36, Ｑ37がオンする。それによ
りチャージポンプ用容量ＣP1とＣP2とが直列接続され、
またチャージポンプ用容量ＣP11 とＣP12 とＣP13 とが
直列接続される。それにより、トランジスタＱ2 のソー
ス、つまりトランジスタＱ6A とＱ8A との接続部には
ＶCC＋２（ＶCC−ＶTH）の電圧が与えられる。The switch circuits SWa, SWb, SWc, SWd
, SWe transistors Q 6 , Q 7 , Q 6A , Q 7A , Q 16 ,
Q 17, Q 26, Q 27 , Q 36, Q 37 are turned on. As a result, the charge pump capacitors C P1 and C P2 are connected in series,
Further, the charge pump capacitors C P11 , C P12 and C P13 are connected in series. As a result, a voltage of V CC +2 (V CC -V TH ) is applied to the source of the transistor Q 2 , that is, the connecting portion between the transistors Q 6A and Q 8A .
【００２４】一方トランジスタＱ2 のゲートにはＶCC＋
３（ＶCC−ＶTH）の電圧が与えられる。そのため、トラ
ンジスタＱ2 のゲート、ソース間電圧はＶCCとなり、ト
ランジスタＱ2 のしきい値電圧に比べて十分高い電圧と
なって、出力電圧ＶL はトランジスタＱ2 のしきい値電
圧による低下がない、トランジスタＱ2 のソースに与え
られたＶCC＋２（ＶCC−ＶTH）の電圧となって負荷容量
ＣL を充電することになる。これにより出力電圧を短時
間により高めることができる。On the other hand, the gate of the transistor Q 2 has V CC +
A voltage of 3 (V CC -V TH ) is applied. Therefore, the gate of the transistor Q 2, source voltage V CC, and the become sufficiently higher voltage than the threshold voltage of the transistor Q 2, the output voltage V L has decreased by the threshold voltage of the transistor Q 2 The voltage of V CC +2 (V CC -V TH ) given to the source of the transistor Q 2 is not applied, and the load capacitance C L is charged. Thereby, the output voltage can be increased in a short time.
【００２５】[0025]
【発明の効果】以上詳述したように本発明によれば容量
素子の単位容量を増加させずに、複数個の容量素子を備
えて、出力電圧を短時間に高めることができ、また回路
の集積度を低下させることもない。更にスイッチ回路を
介して直列接続する容量素子の数を増加させることによ
り、容量素子数に応じて出力電圧をより高くすることが
できる等の優れた効果を奏する。As described above in detail, according to the present invention, it is possible to increase the output voltage in a short time by providing a plurality of capacitance elements without increasing the unit capacitance of the capacitance element. It does not reduce the degree of integration. Further, by increasing the number of capacitive elements connected in series via the switch circuit, it is possible to obtain an excellent effect such that the output voltage can be further increased according to the number of capacitive elements.
【図１】本発明に係るチャージポンプ回路の構成を示す
回路図である。FIG. 1 is a circuit diagram showing a configuration of a charge pump circuit according to the present invention.
【図２】本発明に係るチャージポンプ回路の他の実施例
の構成を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of another embodiment of the charge pump circuit according to the present invention.
【図３】従来のチャージポンプ回路の構成を示す回路図
である。FIG. 3 is a circuit diagram showing a configuration of a conventional charge pump circuit.
Ｑ2 ，Ｑ3 ，Ｑ4 ，Ｑ5 ，Ｑ6 ，Ｑ7 ，Ｑ8 トランジ
スタ Ｉ1 ，Ｉ2 ，Ｉ4 ，Ｉ5 インバータ ＶC 電源 ＣP1，ＣP2 チャージポンプ用容量 ＣL 負荷容量 Q 2, Q 3, Q 4 , Q 5, Q 6, Q 7, Q 8 transistor I 1, I 2, I 4 , I 5 inverter V C power C P1, C P2 capacitor charge pump C L load capacity
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮脇 好和 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 中山 武志 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Yoshikazu Miyawaki 4-chome, Mizuhara, Itami City, Hyogo Prefecture Mitsubishi Electric Co., Ltd. LSE Research Laboratory (72) Inventor Takeshi Nakayama 4-chome, Mizuhara, Itami City, Hyogo Prefecture Address Mitsubishi Electric Corporation LSI Research Center
Claims (1)
の充電電圧を出力するチャージポンプ回路において、ク
ロックに応じて充電される複数の容量素子と、クロック
に応じて該容量素子を直列接続するスイッチ回路とを備
え、スイッチ回路により容量素子が直列接続されていな
い場合は、容量素子夫々を充電し、直列接続されている
場合は直列接続された容量素子の充電電圧を出力すべく
構成していることを特徴とするチャージポンプ回路。1. A charge pump circuit for charging a capacitive element according to a clock and outputting the charging voltage, wherein a plurality of capacitive elements charged according to the clock and the capacitive element are connected in series according to the clock. A switch circuit is provided, and when the capacitance elements are not connected in series by the switch circuit, each capacitance element is charged, and when the capacitance elements are connected in series, the charging voltage of the capacitance elements connected in series is configured to be output. A charge pump circuit characterized in that
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19235293A JP3292895B2 (en) | 1993-08-03 | 1993-08-03 | Charge pump circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19235293A JP3292895B2 (en) | 1993-08-03 | 1993-08-03 | Charge pump circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0746825A true JPH0746825A (en) | 1995-02-14 |
| JP3292895B2 JP3292895B2 (en) | 2002-06-17 |
Family
ID=16289854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19235293A Expired - Lifetime JP3292895B2 (en) | 1993-08-03 | 1993-08-03 | Charge pump circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3292895B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5774405A (en) * | 1996-03-28 | 1998-06-30 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory having an internal circuit using a boosted potential |
| US6768688B2 (en) | 2002-02-08 | 2004-07-27 | Renesas Technology Corp. | Semiconductor memory device having booster circuits |
| US6838928B2 (en) | 2002-07-31 | 2005-01-04 | Renesas Technology Corp. | Boosting circuit configured with plurality of boosting circuit units in series |
-
1993
- 1993-08-03 JP JP19235293A patent/JP3292895B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5774405A (en) * | 1996-03-28 | 1998-06-30 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory having an internal circuit using a boosted potential |
| US6768688B2 (en) | 2002-02-08 | 2004-07-27 | Renesas Technology Corp. | Semiconductor memory device having booster circuits |
| US6838928B2 (en) | 2002-07-31 | 2005-01-04 | Renesas Technology Corp. | Boosting circuit configured with plurality of boosting circuit units in series |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3292895B2 (en) | 2002-06-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100366636B1 (en) | Charge pump voltage converter | |
| US5677645A (en) | Vccp pump for low voltage operation | |
| JP2703706B2 (en) | Charge pump circuit | |
| JP2718375B2 (en) | Charge pump circuit | |
| US6121822A (en) | Charge pump circuit for generating a substrated bias | |
| JP2945879B2 (en) | Voltage pump circuit | |
| JP2736789B2 (en) | Driver circuit device | |
| US4574203A (en) | Clock generating circuit providing a boosted clock signal | |
| EP0086090A1 (en) | Drive circuit for capacitive loads | |
| JP2815293B2 (en) | High efficiency n-channel charge pump | |
| US5543668A (en) | Charge stacking on-chip high-voltage generator and method | |
| JPS6144414B2 (en) | ||
| JPH0746825A (en) | Charge pumping circuit | |
| KR100745857B1 (en) | Electronic circuit provided with a digital driver for driving a capacitive load | |
| US5153467A (en) | Bootstrap circuit for word line driver in semiconductor memory | |
| JPH0430207B2 (en) | ||
| JPH01134796A (en) | Nonvolatile semiconductor storage device | |
| JP3064573B2 (en) | Boost circuit | |
| US4496852A (en) | Low power clock generator | |
| JP3354708B2 (en) | Semiconductor booster circuit | |
| JP3137389B2 (en) | Boost circuit | |
| JPH07322604A (en) | Booster circuit | |
| JP3450091B2 (en) | Booster circuit device and boosting method | |
| JP3396555B2 (en) | Semiconductor pump circuit | |
| JPH10228793A (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080405 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090405 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090405 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100405 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100405 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110405 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110405 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110405 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120405 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120405 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130405 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140405 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term |