JPH0746510B2 - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
- Publication number
- JPH0746510B2 JPH0746510B2 JP60237413A JP23741385A JPH0746510B2 JP H0746510 B2 JPH0746510 B2 JP H0746510B2 JP 60237413 A JP60237413 A JP 60237413A JP 23741385 A JP23741385 A JP 23741385A JP H0746510 B2 JPH0746510 B2 JP H0746510B2
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- JP
- Japan
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- data line
- data
- mosfet
- selection signal
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- Prior art date
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- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 本発明は半導体記憶装置に係り、たとえばMOSFET（絶縁
ゲート型電界効果トランジスタ）で構成されたスタティ
ックRAM（ランダム・アクセス・メモリ）に適用して有
効な技術に関するものである。Description: TECHNICAL FIELD The present invention relates to a semiconductor memory device, and a technique effective when applied to a static RAM (random access memory) composed of, for example, MOSFET (insulated gate type field effect transistor). It is about.
MOSスタテックRAMにおいて、通常、メモリセルは、その
複数個がマトリクス状に配置される。同一行に配置され
た複数のメモリセルの選択端子はその行に対応する１つ
のワード線に共通接続され、同一列に配置された複数の
メモリセルのデータ入出力端子はその列に対応するデー
タ線に共通接続される。複数のデータ線は、カラムスイ
ッチ回路を介して共通データ線に接続される。In a MOS static RAM, a plurality of memory cells are usually arranged in a matrix. The select terminals of a plurality of memory cells arranged in the same row are commonly connected to one word line corresponding to the row, and the data input / output terminals of a plurality of memory cells arranged in the same column are the data corresponding to that column. Commonly connected to the line. The plurality of data lines are connected to the common data line via the column switch circuit.
上記共通データ線には、センスアンプの入力端子及び書
き込み回路の出力端子が結合される。An input terminal of the sense amplifier and an output terminal of the write circuit are coupled to the common data line.
したがって、上記ワード線とカラムスイッチ回路によっ
て選択された１つのメモリセルにおけるデータが、上記
センスアンプに供給される。Therefore, the data in one memory cell selected by the word line and the column switch circuit is supplied to the sense amplifier.
ところで、上記データ線と電源端子との間には、常時オ
ン状態にされたデータ線負荷MOSFETが設けられ、このデ
ータ線負荷MOSFETによって、データ読み出し開始前にデ
ータ線の電位を望ましいレベルにすることができる。By the way, a data line load MOSFET that is always turned on is provided between the data line and the power supply terminal, and the data line load MOSFET sets the potential of the data line to a desired level before starting data reading. You can
このようなデータ線負荷MOSFETを設けた場合、所定のワ
ード線が選択されると、そのワード線につながる全ての
メモリセルの選択端子がオンされることにより、それら
の選択端子につながるメモリセルにおけるスタティック
フリップフロップ回路には、データ線選択素子を介して
貫通電流が流れる。この貫通電流は、選択された１本の
ワード線につながる全てのメモリセルで生じる。このた
め、１つのメモリセルを選択するにもかかわらず多くの
メモリセルで無駄な電流が流れ、消費電力が増大してし
まう。When such a data line load MOSFET is provided, when a predetermined word line is selected, the selection terminals of all the memory cells connected to the word line are turned on, and the memory cells connected to those selection terminals are turned on. A through current flows through the static flip-flop circuit via the data line selection element. This shoot-through current occurs in all the memory cells connected to the selected one word line. For this reason, although one memory cell is selected, a large amount of memory cell consumes an unnecessary current, resulting in an increase in power consumption.
特に、データの高速読み出しを達成するには、データ線
負荷MOSFETの相互コンダクタンスを大きくすることによ
ってデータ線間に与えられる電位差を減少させることが
有効であるため、上記貫通電流による消費電力の増大は
一層増すことになる。In particular, in order to achieve high-speed reading of data, it is effective to increase the transconductance of the data line load MOSFET to reduce the potential difference applied between the data lines. It will be even more.
なお、データ線負荷MOSFETを備えたMOSスタティックRAM
について記載された文献の例としては、特開昭57−1279
89号公報がある。In addition, MOS static RAM with data line load MOSFET
As an example of the document described about JP-A-57-1279
There is 89 publication.
本発明の目的は、データ線負荷素子からメモリセルを介
して流れる貫通電流を減らすことができ、もって消費電
力の低減化を達成することができる半導体記憶装置を提
供することにある。An object of the present invention is to provide a semiconductor memory device capable of reducing a through current flowing from a data line load element via a memory cell and thus achieving a reduction in power consumption.
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろ
う。The above and other objects and novel characteristics of the present invention are
It will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、デ
ータ線選択信号に基づいて相補的にスイッチ制御される
高抵抗の第１データ線負MOSFETと低抵抗の第２データ線
負荷MOSFETを各データ線に設け、データ線選択信号の選
択レベルによって第２データ線負荷MOSFETをオン動作さ
せると共にその非選択レベルによって第１データ線負MO
SFETをオン動作させることにより、第１データ線負荷MO
SFETからメモリセルを介して流れる貫通電流を減らして
消費電力を低減させるものである。The outline of a typical one of the inventions disclosed in the present application will be briefly described as follows. That is, a high-resistance first data line negative MOSFET and a low-resistance second data line load MOSFET, which are switch-controlled in a complementary manner based on the data line selection signal, are provided in each data line, and the data line selection signal is selected according to the selection level. The second data line load MOSFET is turned on, and the first data line negative MO
By turning on the SFET, the first data line load MO
Through-current flowing from the SFET through the memory cell is reduced to reduce power consumption.
第１図は本発明の１実施例であるスタティックRAMを示
す回路図である。FIG. 1 is a circuit diagram showing a static RAM which is an embodiment of the present invention.
同図のスタティックRAMは、公知の半導体集積回路技術
によって１つの半導体基板上に形成される。端子AX1〜A
Xk、AY1〜AYk、Dout、Din及びVccはその外部端子とされ
る。このスタティックRAMは、その電源端子Vccと接地端
子との間に設けられた図示しない外部電源装置から電源
電圧が供給されることによって動作される。The static RAM shown in the figure is formed on one semiconductor substrate by a known semiconductor integrated circuit technology. Terminals AX1 to A
Xk, AY1 to AYk, Dout, Din and Vcc are external terminals thereof. This static RAM is operated by supplying a power supply voltage from an external power supply device (not shown) provided between the power supply terminal Vcc and the ground terminal.
図において、１はメモリアレイであり、代表として示さ
れるスタティックメモリセル1a〜1d、ワード線W1〜Wn、
データ線D1,▲▼、Dn,▲▼から構成されてい
る。In the figure, 1 is a memory array, which is shown as a representative static memory cells 1a to 1d, word lines W1 to Wn,
It is composed of data lines D1, ▲ ▼, Dn, ▲ ▼.
スタティックメモリセル1a〜1dは、相互において同じ構
成にされており、特に制限されないが、1aを代表として
詳細に示されたように、差動MOSFETQ1,Q2と負荷抵抗R1,
R2で構成されたスタティック型フリップフロップ回路
と、このスタティック型フリップフロップ回路の入出力
端子と一対のデータ線D1,▲▼との間にそれぞれ設
けられたＮチャンネル型のトランスファMOSFETQ3,Q4と
で構成される。The static memory cells 1a to 1d have the same configuration as each other and are not particularly limited, but as shown in detail by taking 1a as a representative, the differential MOSFETs Q1 and Q2 and the load resistances R1 and
It is composed of a static flip-flop circuit composed of R2 and N-channel type transfer MOSFETs Q3 and Q4 respectively provided between the input / output terminal of this static flip-flop circuit and the pair of data lines D1 and ▲ ▼. To be done.
上記スタティックメモリセルは、上記負荷抵抗R1,R2の
接続点に、電源端子Vccに印加される電源電圧が供給さ
れることによってデータを保持する。The static memory cell holds data by supplying the power supply voltage applied to the power supply terminal Vcc to the connection point of the load resistors R1 and R2.
上記スタティックメモリセル1a〜1dは、図示のようにマ
トリクス状に配置される。このマトリクス状に配置され
たスタティックメモリセル1a〜1dのうち、同じ行に配置
されたスタティックメモリセル1a,1c及び1b,1dの選択端
子を構成するトランスファMOSFETQ3,Q4のゲートは、そ
れぞれに対応するワード線W1,Wnに接続され、一方、同
じ列に配置されたスタティックメモリセル1a,1b及び1c,
1dの一対の入出力端子は、それぞれに対応する一対のデ
ータ線D1,▲▼及びDn,▲▼に接続される。そし
てこれらの各列に対応するデータ線D1,▲▼及びDn,
▲▼は、それぞれＮチャンネル型のデータ線選択MO
SFETQ5,Q6及びQ7,Q8を介して共通データ線CD,▲▼
に接続される。The static memory cells 1a to 1d are arranged in a matrix as shown. Of the static memory cells 1a to 1d arranged in a matrix, the gates of the transfer MOSFETs Q3 and Q4 that constitute the selection terminals of the static memory cells 1a, 1c and 1b, 1d arranged in the same row respectively correspond to each other. Static memory cells 1a, 1b and 1c, which are connected to the word lines W1 and Wn, while arranged in the same column,
The pair of input / output terminals 1d are connected to the corresponding pair of data lines D1, ▲ ▼ and Dn, ▲ ▼. And the data lines D1, ▲ ▼ and Dn, corresponding to each of these columns,
▲ ▼ indicates N channel type data line selection MO
Common data line CD via SFET Q5, Q6 and Q7, Q8, ▲ ▼
Connected to.
上記ワード線W1〜Wnは、Ｘアドレスデコーダ回路２の出
力端子に接続され、このＸアドレスデコーダ回路２から
出力されるワード線選択信号によって選択される。本実
施例において、ワード線選択信号は、そのハイレベルが
ワード線の選択レベルである。なお、このＸアドレスデ
コーダ回路２には、外部信号としてのチップセレクト信
号▲▼が供給される。チップセレクト信号▲▼
がチップ非選択レベルにされたときは、Ｘアドレスデコ
ーダ回路２は全てのワード線W1,Wnを非選択状態にす
る。The word lines W1 to Wn are connected to the output terminals of the X address decoder circuit 2 and selected by the word line selection signal output from the X address decoder circuit 2. In this embodiment, the high level of the word line selection signal is the selection level of the word line. The X address decoder circuit 2 is supplied with a chip select signal ▲ ▼ as an external signal. Chip select signal ▲ ▼
Is set to the chip non-selection level, the X address decoder circuit 2 brings all the word lines W1 and Wn into the non-selection state.
メモリマトリクスの各列に対応して設けられた一対のデ
ータ線選択MOSFETQ5,Q6及びQ7,Q8のゲートは、それぞれ
Ｙアドレスデコーダ回路３の出力端子に接続され、この
Ｙアドレスデコーダ回路３から出力されるデータ線選択
信号によって選択される。本実施例において、データ線
選択信号は、そのハイレベルがデータ線の選択レベルで
ある。The gates of the pair of data line selection MOSFETs Q5, Q6 and Q7, Q8 provided corresponding to each column of the memory matrix are respectively connected to the output terminals of the Y address decoder circuit 3 and output from this Y address decoder circuit 3. It is selected by the data line selection signal. In the present embodiment, the high level of the data line selection signal is the selection level of the data line.
上記Ｘアドレスデコーダ回路２には、アドレス入力端子
AX1〜AXkに供給されたアドレス信号が、アドレスバッフ
ァ回路BX1〜BXkを介して入力される。The X address decoder circuit 2 has an address input terminal
The address signals supplied to AX1 to AXk are input via the address buffer circuits BX1 to BXk.
上記Ｙアドレスデコーダ回路３には、同様にアドレス入
力端子AY1〜AYkに供給されたアドレス信号が、アドレス
バッファ回路BY1〜BYkを介して入力される。Similarly, the address signals supplied to the address input terminals AY1 to AYk are input to the Y address decoder circuit 3 via the address buffer circuits BY1 to BYk.
一対の共通データ線CD,▲▼は、一方においてセン
スアンプ４の入力端子に接続され、他方において、書き
込み回路５の出力端子に接続される。センスアンプ４の
出力信号は、出力バッファ回路６を介してデータ出力端
子Doutに供給され、書き込み回路５には、データ入力端
子Dinから入力された信号が入力バッファ回路７を介し
て供給される。The pair of common data lines CD, ▲ ▼ are connected to the input terminal of the sense amplifier 4 on the one hand and to the output terminal of the write circuit 5 on the other hand. The output signal of the sense amplifier 4 is supplied to the data output terminal Dout via the output buffer circuit 6, and the signal input from the data input terminal Din is supplied to the write circuit 5 via the input buffer circuit 7.
上記それぞれのデータ線D1,▲▼,Dn,▲▼に
は、データの読み出し開始前にデータ線の電位を予め基
準電位にするため、データ線選択信号に基づいて相補的
にスイッチ制御される高オン抵抗を示すＰチャンネル型
第１データ線負荷MOSFETQ9と、低オン抵抗を示すＮチャ
ンネル型第２データ線負荷MOSFETQ10が設けられる。Each of the data lines D1, ▲ ▼, Dn, ▲ ▼ has a high voltage which is complementarily switch-controlled based on the data line selection signal in order to set the potential of the data line to the reference potential in advance before starting the data reading. A P-channel first data line load MOSFET Q9 exhibiting on-resistance and an N-channel second data line load MOSFET Q10 exhibiting low on-resistance are provided.
上記第１データ線負荷MOSFETQ9は、そのドレインがデー
タ線に結合され、そのソースは、ゲート・ドレイン間が
結合されたＮチャンネル型のレベルシフトMOSFETQ11を
介して電源端子Vccに結合される。斯るMOSFETQ9は、デ
ータ線選択信号が非選択レベル（ロウレベル）にされた
とき、すなわち、それに接続されているデータ線が選択
されないとき、オン状態にされるもので、その選択され
ないデータ線にバイアス電圧若しくは基準電位を与え
る。このバイアス電圧は、データの読み出しが行われな
いメモリセルに接続されたデータ線に対して与えられる
ものであり、単に次のデータ読み出しに備えてそのデー
タ線のレベルを所定レベルに維持させることができる程
度であれば充分である。このため、この第１データ線負
荷MOSFETQ9は、その相互コンダクタンスが比較的小さ
く、すなわち、高抵抗に設定され、そのサイズも小さく
なっている。The drain of the first data line load MOSFET Q9 is coupled to the data line, and the source thereof is coupled to the power supply terminal Vcc through the N-channel type level shift MOSFET Q11 having the gate and drain coupled. The MOSFET Q9 is turned on when the data line selection signal is set to the non-selection level (low level), that is, when the data line connected to it is not selected, and the bias is applied to the unselected data line. Apply voltage or reference potential. This bias voltage is applied to the data line connected to the memory cell in which the data is not read, and simply keeps the level of the data line at a predetermined level in preparation for the next data read. It is enough if possible. Therefore, the first data line load MOSFET Q9 has a relatively small transconductance, that is, a high resistance, and its size is also small.
したがって、ワード線選択信号に基づいて選択されたワ
ード線に接続されているメモリセルのうち、データ線選
択信号に基づいて選択されないデータ線に接続されたも
の、即ちデータの読み出しとは関係のないメモリセルに
関しては、そのメモリセルのトランスファMOSFETQ3（Q
4）から差動MOSFETQ1（Q2）を介して流れる貫通電流が
低減される。Therefore, among the memory cells connected to the word line selected based on the word line selection signal, those connected to the data line not selected based on the data line selection signal, that is, irrelevant to the data reading. Regarding the memory cell, the transfer MOSFET Q3 (Q
The through current flowing from 4) via the differential MOSFET Q1 (Q2) is reduced.
なお、全てのデータ線が非選択とされるチップ非選択時
においては、全ての第１データ線負荷MOSFETQ9がオン状
態にされて各データ線には上記バイアス電圧が供給され
ることになるが、このとき全てのワード線も非選択レベ
ルのチップセレクト信号▲▼によって非選択状態に
され、全てのトランスファMOSFETQ3,Q4はオフ状態にさ
れる。したがって、チップ非選択期間が長期に及んでも
各データ線に供給されるバイアス電圧によってメモリセ
ルの記憶情報が破壊されるおそれはない。In addition, when the chip is not selected in which all the data lines are not selected, all the first data line load MOSFETs Q9 are turned on and the bias voltage is supplied to each data line. At this time, all the word lines are also brought into the non-selected state by the chip select signal ▲ ▼ at the non-selected level, and all the transfer MOSFETs Q3 and Q4 are turned off. Therefore, even if the chip non-selection period is long, there is no possibility that the stored information in the memory cell is destroyed by the bias voltage supplied to each data line.
ここで、上記レベルシフトMOSFETQ11は、そのゲート・
ドレイン間が結合されていることによって、そのソース
・ドレイン間にそのしきい値電圧にほぼ等しい電圧降下
を生ずる。このため、上記第１データ線負荷MOSFETQ9を
介してデータ線に与えられるバイアス電圧は、電源端子
Vccに供給される電源電圧に対し上記レベルシフトMOSFE
TQ11によってレベルダウンされた電圧とされる。したが
って、データ線選択信号に基づいて所定のデータ線が選
択されるとき、そのデータ線につながるデータ線選択MO
SFETQ5,Q6（Q7,Q8）の高速オン動作が保証され、データ
の高速読み出しが達成される。Here, the level shift MOSFET Q11 is
The coupling between the drains causes a voltage drop across the source and drain that is approximately equal to the threshold voltage. Therefore, the bias voltage applied to the data line via the first data line load MOSFET Q9 is
Level shift MOSFE for the power supply voltage supplied to Vcc
The voltage is leveled down by TQ11. Therefore, when a predetermined data line is selected based on the data line selection signal, the data line selection MO connected to that data line is selected.
High-speed ON operation of SFETQ5, Q6 (Q7, Q8) is guaranteed, and high-speed reading of data is achieved.
上記第２データ線負荷MOSFETQ10は、そのソースがデー
タ線に結合され、ドレインは電源端子Vccに結合され
る。斯るMOSFETQ10は、データ線選択信号が選択レベル
（ハイレベル）にされたとき、すなわち、それに接続さ
れているデータ線が選択されるとき、オン状態にされる
もので、その選択されるデータ線にバイアス電圧を与え
る。The second data line load MOSFET Q10 has a source coupled to the data line and a drain coupled to the power supply terminal Vcc. The MOSFET Q10 is turned on when the data line selection signal is set to the selection level (high level), that is, when the data line connected to it is selected. A bias voltage is applied to.
ここで、上記第２データ線負荷MOSFETQ10は、その相互
コンダクタンスが上記第１データ線負荷MOSFETQ9よりも
大きく、すなわち、低抵抗に設定される。この相互コン
ダクタンスは、従来各データ線と電源端子との間に常時
オンの状態で配置されたデータ線負荷MOSFETとほぼ同様
であり、データ読み出し時にロウレベルにされるべきデ
ータ線の電位を比較的高いレベルにさせるような値に設
定される。したがって、斯る負荷MOSFETQ10によって所
定のデータ線にバイアス電圧が与えられる場合、そのデ
ータ線のレベル変化速度が増大され、データを高速に読
み出すことができる。Here, the second data line load MOSFET Q10 has a transconductance larger than that of the first data line load MOSFET Q9, that is, is set to have a low resistance. This transconductance is almost the same as that of the data line load MOSFET conventionally arranged in the always-on state between each data line and the power supply terminal, and the potential of the data line to be brought to the low level at the time of reading data is relatively high. It is set to a value that makes it a level. Therefore, when a bias voltage is applied to a predetermined data line by the load MOSFET Q10, the level change speed of the data line is increased, and data can be read at high speed.
特に、斯る負荷MOSFETQ10は、データ線を選択するため
のMOSFETQ5,Q6（Q7,Q8）のオン動作にほぼ同期してオン
状態にされる。したがって、上記のようにバイアス電圧
が与えられるデータ線のレベルは比較的低くなり、読み
出しデータの相補レベルが確定するまでの遷移時間を短
縮することができる。In particular, the load MOSFET Q10 is turned on almost in synchronization with the on operation of the MOSFETs Q5, Q6 (Q7, Q8) for selecting the data line. Therefore, the level of the data line to which the bias voltage is applied becomes relatively low as described above, and the transition time until the complementary level of the read data is determined can be shortened.
図において、Q12は、データ線選択信号によってスイッ
チ制御されるＰチャンネル型のイコライザMOSFETであ
り、そのドレイン・ソースが一対のデータ線D1,▲
▼及びDn,▲▼に接続され、データ線選択信号の非
選択レベル（ロウレベル）でオン状態にされる。このMO
SFETQ12がオン状態にされると、データの読み出しによ
って相補レベルにされた一対のデータ線間のレベルが平
衡化される。例えば、互いに異なったデータが蓄えられ
同一のデータ線に接続されたメモリセルをアドレスの切
り換えによって順次読み出すとき、最初のメモリセルの
読み出しで生じたデータ線間の電位差を、次のメモリセ
ルの読み出しで反転させる必要がある。即ち、ハイレベ
ルのデータ線をメモリセルでロウレベルに落とし、ロウ
レベルのデータ線を上記第１データ線負荷MOSFETQ9でハ
イレベルに引き上げる。上記イコライザMOSFETQ12は、
相補レベルにされいてる一対のデータ線間のレベルを強
制的に平衡化させることでそのデータ線の反転に要する
時間遅れを低減させる。特に本実施例の場合、上述の如
く非選択状態のデータ線には第１データ線負荷MOSFETQ9
によってバイアス電圧が供給されるが、その負荷MOSFET
Q9は消費電力低減のために高抵抗に設定されているか
ら、その分データ線の反転に要する時間遅れを補うとい
う意味において上記イコライザMOSFETQ12を設ける意義
がある。In the figure, Q12 is a P-channel type equalizer MOSFET that is switch-controlled by a data line selection signal, and its drain / source is a pair of data lines D1, ▲
It is connected to ▼ and Dn, ▲ ▼ and turned on at the non-selection level (low level) of the data line selection signal. This MO
When the SFETQ12 is turned on, the levels between the pair of data lines, which are set to complementary levels by reading the data, are balanced. For example, when memory cells that store different data and are connected to the same data line are sequentially read by switching the address, the potential difference between the data lines caused by the reading of the first memory cell is read out from the next memory cell. Need to flip. That is, the high level data line is lowered to the low level in the memory cell, and the low level data line is raised to the high level by the first data line load MOSFET Q9. The equalizer MOSFET Q12 is
By forcibly balancing the levels between the pair of data lines which are set to the complementary level, the time delay required for inverting the data lines is reduced. Particularly in the case of this embodiment, the first data line load MOSFET Q9 is connected to the data line in the non-selected state as described above.
Bias voltage is supplied by the load MOSFET
Since Q9 is set to a high resistance in order to reduce power consumption, it is significant to provide the equalizer MOSFET Q12 in the sense of compensating for the time delay required for inverting the data line.
本実施例によれば、低抵抗の第２データ線負荷MOSFETQ1
0は、選択された１つのメモリセルにおけるデータ線に
つながるものだけがオン状態にされ、その他のデータ線
においては、高抵抗の第１データ線負荷MOSFETQ9がオン
状態にされる。その結果、データの読み出しに係るデー
タ線だけにデータの高速読み出しに必要なバイアス電圧
が速やかに供給され、その他のデータ線には上記データ
線よりも緩慢な状態でバイアス電圧が供給される。した
がって、選択された１本ワード線に接続されているメモ
リセルのうち、データ線選択信号に基づいて選択されな
いデータ線につながるもの、即ちデータの読み出しとは
関係のない大多数のメモリセルに関し、そのメモリセル
のトランスファMOSFETQ3（Q4）から差動MOSFETQ1（Q2）
を介して流れる貫通電流を低減させることができる。According to this embodiment, the low resistance second data line load MOSFET Q1
For 0, only those connected to the data line in the selected one memory cell are turned on, and in the other data lines, the high resistance first data line load MOSFET Q9 is turned on. As a result, the bias voltage required for high-speed reading of data is promptly supplied only to the data line related to the reading of data, and the bias voltage is supplied to the other data lines in a slower state than that of the data line. Therefore, among the memory cells connected to the selected one word line, those connected to the data line that is not selected based on the data line selection signal, that is, the majority of memory cells that are not related to the reading of data, Transfer MOSFET Q3 (Q4) to differential MOSFET Q1 (Q2) of that memory cell
It is possible to reduce the through current flowing through the.
このように、データの読み出しに際して選択される１つ
のメモリセル以外の同一行の大多数のメモリセルにおい
ては、そこで流れる無駄な貫通電流が緩和され、著しく
消費電力を低減させることができる。しかも、その消費
電力の低減の度合は著しく大きいから、同様の目的で行
われるメモリセルアレイの分割構成にとらわれることな
く自由にメモリセルをレイアウトすることができる。As described above, in the majority of memory cells in the same row other than one memory cell selected when reading data, useless through current flowing therethrough is relaxed, and power consumption can be significantly reduced. Moreover, since the degree of reduction in the power consumption is extremely large, the memory cells can be freely laid out without being restricted by the divided configuration of the memory cell array for the same purpose.
以上説明したことから明らかな如く、本願において開示
された発明によれば、以下の効果を得るものである。As is clear from the above description, according to the invention disclosed in the present application, the following effects can be obtained.
（１）データ線選択信号の選択レベルでオン動作される
データ線負荷素子を各データ線に設け、データ線選択信
号の選択レベルによってこのデータ線負荷素子をオン動
作させることにより、選択されないデータ線側のメモリ
セルを介して流れる貫通電流を減らすことができ、消費
電力を著しく低減させることができる。(1) A data line load element that is turned on at the selection level of the data line selection signal is provided in each data line, and this data line load element is turned on according to the selection level of the data line selection signal. Through current flowing through the memory cell on the side can be reduced, and power consumption can be significantly reduced.
（２）上記効果により、低消費電力化のために行われる
メモリセルアレイの分割構成にとらわれることなく自由
にメモリセルをレイアウトすることができる。(2) Due to the above effects, the memory cells can be freely laid out without being restricted by the divided configuration of the memory cell array for reducing the power consumption.
（３）特に、データ線負荷素子を、データ線選択信号に
基づいて相補的にスイッチ制御される高抵抗の第１デー
タ線負荷素子と低抵抗の第２データ線負荷素子から構成
すると、上記効果の外にデータの高速読み出しをも達成
することができる。(3) In particular, when the data line load element is composed of the high resistance first data line load element and the low resistance second data line load element which are switch-controlled complementarily based on the data line selection signal, Besides, high-speed reading of data can be achieved.
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、その要旨を逸脱しない範囲におい
て種々変更可能である。Although the invention made by the inventor has been specifically described based on the embodiments, various modifications can be made without departing from the scope of the invention.
上記実施例では、データ線負荷素子をデータ線選択信号
に基づいて相補的にスイッチ制御される高抵抗の第１デ
ータ線負荷素子と低抵抗の第２データ線負荷素子から構
成する場合について説明したが、非選択時のバイアス電
圧をメモリセルからの放電電圧などによって代替する場
合には、上記第１データ線負荷素子を省略することが可
能である。高抵抗の第１データ線負荷素子は、MOSFETの
ようなスイッチ動作可能な素子でなく、例えば半導体基
板上に絶縁膜を介して形成される高抵抗ポリシリコンか
ら成る素子や、ポリシリコン高抵抗素子とそれに直列接
続されたポリシリコンから成る順方向動作のPN接合素子
との直列回路などから構成してもよい。In the above embodiment, the case where the data line load element is composed of the high resistance first data line load element and the low resistance second data line load element which are complementarily switch-controlled based on the data line selection signal has been described. However, when the bias voltage at the time of non-selection is replaced by the discharge voltage from the memory cell or the like, the first data line load element can be omitted. The high-resistance first data line load element is not a switchable element such as MOSFET, but is, for example, an element made of high-resistance polysilicon formed on a semiconductor substrate via an insulating film, or a polysilicon high-resistance element. And a PN junction element for forward operation made of polysilicon connected in series to it may be configured as a series circuit.
更に、上記実施例で説明したイコライザMOSFETは、アド
レス信号の変化を検出して発生される内部制御信号でス
イッチ制御してもよく、また、それ自体を省いてもよ
い。Furthermore, the equalizer MOSFET described in the above embodiment may be switch-controlled by an internal control signal generated by detecting a change in the address signal, or may be omitted.
以上の説明では主として本発明者によってなされた発明
をその背景となった技術分野であるMOSスタティックRAM
に適用可能なものについて説明したが、これに限定され
るものではなく、種々の半導体記憶装置に広く利用する
ことができる。In the above description, the MOS static RAM which is the technical field behind the invention mainly made by the present inventor
However, the present invention is not limited to this and can be widely used in various semiconductor memory devices.
第１図は本発明の第１実施例であるスタティックRAMを
示す回路図である。 W1〜Wn……ワード線、D1,▲▼……データ線、Dn,▲
▼……データ線、CD,▲▼……共通データ線、Q
5〜Q8……データ線選択素子、Q9……データ線負荷素子
（高抵抗第１データ線負荷MOSFET）、Q10……データ線
負荷素子（低抵抗第２データ線負荷MOSFET）、Q11……
レベルシフト素子（レベルシフトMOSFET）、Q12……イ
コライザMOSFET、１……メモリアレイ、1a〜1d……スタ
ティックメモリセル。FIG. 1 is a circuit diagram showing a static RAM which is a first embodiment of the present invention. W1 to Wn …… Word line, D1, ▲ ▼ …… Data line, Dn, ▲
▼ …… Data line, CD, ▲ ▼ …… Common data line, Q
5 to Q8 …… Data line selection element, Q9 …… Data line load element (high resistance first data line load MOSFET), Q10 …… Data line load element (low resistance second data line load MOSFET), Q11 ……
Level shift element (level shift MOSFET), Q12 ... Equalizer MOSFET, 1 ... Memory array, 1a-1d ... Static memory cell.
フロントページの続き (72)発明者 山内 宏道 東京都小平市上水本町1448番地 日立超エ ル・エス・アイエンジニアリング株式会社 内 (72)発明者 小高 雅則 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (56)参考文献 特開 昭56−118369（ＪＰ，Ａ)(72) Inventor Hiromichi Yamauchi 1448, Kamisuihonmachi, Kodaira-shi, Tokyo Inside Hitachi Ultra ELS Engineering Co., Ltd. (72) Masanori Odaka, 2326 Imai, Ome, Tokyo Hitachi, Ltd. In the device development center (56) Reference JP-A-56-118369 (JP, A)
Claims (2)
クメモリセルと複数のワード線と複数のデータ線とから
なるメモリアレイと、各データ線と電源端子との間に設
けられた複数のデータ線負荷素子と、共通データ線と、
各データ線と上記共通データ線との間に設けられそれぞ
れデータ線選択信号によって選択される複数のデータ線
選択MOSFETとを備えてなる半導体記憶装置であつて、 上記各データ線負荷素子は、上記データ線選択MOSFETと
異なる導電型にされデータ線選択信号によって対応する
データ線の非選択時にオン状態にされる比較的高抵抗の
第１データ線負荷MOSFETと、上記データ線選択MOSFETと
同じ導電型にされ上記データ線選択信号によって対応す
るデータ線の選択時にオン状態にされる比較的低抵抗の
第２データ線負荷MOSFETとから構成されてなることを特
徴とする半導体記憶装置。1. A memory array composed of a plurality of static memory cells arranged in a matrix, a plurality of word lines and a plurality of data lines, and a plurality of data arranged between each data line and a power supply terminal. Line load element, common data line,
A semiconductor memory device comprising a plurality of data line selection MOSFETs provided between each data line and the common data line, each selected by a data line selection signal, wherein each data line load element comprises: A relatively high-resistance first data line load MOSFET that has a conductivity type different from that of the data line selection MOSFET and is turned on when the corresponding data line is not selected by the data line selection signal, and the same conductivity type as the data line selection MOSFET. A semiconductor memory device comprising a second data line load MOSFET having a relatively low resistance which is turned on when a corresponding data line is selected by the data line selection signal.
ト素子を介し電源端子に接続されてなるものであること
を特徴とする特許請求の範囲第１項記載の半導体記憶装
置。2. The semiconductor memory device according to claim 1, wherein the first data load MOSFET is connected to a power supply terminal via a level shift element.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237413A JPH0746510B2 (en) | 1985-10-25 | 1985-10-25 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237413A JPH0746510B2 (en) | 1985-10-25 | 1985-10-25 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6299976A JPS6299976A (en) | 1987-05-09 |
| JPH0746510B2 true JPH0746510B2 (en) | 1995-05-17 |
Family
ID=17014998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60237413A Expired - Lifetime JPH0746510B2 (en) | 1985-10-25 | 1985-10-25 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746510B2 (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4796230A (en) * | 1987-06-24 | 1989-01-03 | Intel Corporation | Folded-cascode configured differential current steering column decoder circuit |
| JP2662821B2 (en) * | 1990-03-20 | 1997-10-15 | 三菱電機株式会社 | Semiconductor storage device |
| JPH03271194A (en) * | 1990-03-20 | 1991-12-03 | Sumitomo Electric Ind Ltd | Method for vapor growth of inp-based crystal |
| US5121357A (en) * | 1990-04-30 | 1992-06-09 | International Business Machines Corporation | Static random access split-emitter memory cell selection arrangement using bit line precharge |
| JP2006040431A (en) * | 2004-07-28 | 2006-02-09 | Sony Corp | Semiconductor storage device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5836504B2 (en) * | 1980-02-22 | 1983-08-09 | 富士通株式会社 | semiconductor storage device |
-
1985
- 1985-10-25 JP JP60237413A patent/JPH0746510B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6299976A (en) | 1987-05-09 |
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