JPH0745072A - Semiconductor integrated circuit device including self-refreshing function - Google Patents
Semiconductor integrated circuit device including self-refreshing functionInfo
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- JPH0745072A JPH0745072A JP5202950A JP20295093A JPH0745072A JP H0745072 A JPH0745072 A JP H0745072A JP 5202950 A JP5202950 A JP 5202950A JP 20295093 A JP20295093 A JP 20295093A JP H0745072 A JPH0745072 A JP H0745072A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はスタンバイモード機能付
半導体集積回路装置、特に、自己リフレッシュ機能内蔵
ダイナミック回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device having a standby mode function, and more particularly to a dynamic circuit having a self-refresh function.
【０００２】[0002]
【従来の技術】一般に、ＣＭＯＳ ＬＳＩの消費電力は
負荷容量の充放電によるダイナミックな消費電力によっ
て占められ、下式で表わせる（参照：ネイルＨ、Ｅ、ウ
ェステ他”ＣＭＯＳ ＶＬＳＩ設計の原理”、丸善、１
９８５、ｐｐ１２３〜１２７）。 Ｐ＝ＣLＶDD 2ＦP ただし、ＣLは負荷容量 ＶDDは電源電圧 ＦP は信号の周波数 ＦP はクロック信号の場合にはその周波数Ｆｃである
が、フリップフロップの出力信号の場合には、その信号
のハイ／ローに変化する確率を乗算して１／４Ｆｃ程度
となる。2. Description of the Related Art Generally, the power consumption of a CMOS LSI is dominated by the dynamic power consumption due to the charging and discharging of a load capacitance, and can be expressed by the following formula (see nails H, E, Weste et al. "Principles of CMOS VLSI design", Maruzen, 1
985, pp123-127). P = C L V DD 2 F P where C L is the load capacitance V DD is the power supply voltage F P is the frequency of the signal F P is the frequency Fc of the clock signal, but the output signal of the flip-flop Is multiplied by the probability of the signal changing to high / low to be about 1/4 Fc.
【０００３】上式から消費電力の低減に最も有効なのは
電源電圧ＶDDを下げることであるが、外部インターケー
ス、電源等から電源電圧ＶDDを下げることが困難な場合
が多い。従って、消費電力を低減するには、負荷容量を
低減し、また、信号の周波数を低減することになる。[0003] The most effective from the above equation to reduce power consumption is to lower the power supply voltage V DD, external inter cases, is often difficult to lower the power supply voltage V DD from the power supply or the like. Therefore, in order to reduce the power consumption, the load capacity is reduced and the frequency of the signal is also reduced.
【０００４】一方、マイクロプロセッサでは、消費電力
の半分近くをフリップフロップで消費している。フリッ
プフロップには、図６の（Ａ）のようなスタティック形
と、図６の（Ｂ）のようなダイナミック形がある。スタ
ティック形フリップフロップは、トランジスタ数が多い
ため動作時の電力消費が多いが、スタンバイ時にはクロ
ックを止めて電力消費をゼロにすることができる。他
方、ダイナミック形フリップフロップは、トランジスタ
数が少ないため動作時の電力消費は少ないが、クロック
を止めるとデータが失われるためクロック周波数に下限
がある。このため、最近のノート・パソコンにおけるマ
イクロプロセッサは動作時の電力を抑えるためにダイナ
ミック形フリップフロップを使用し、マイクロプロセッ
サと電源の間にはメカニカルなリレーが電源スイッチと
して挿入され、外部からの制御でオン／オフができるよ
うになっている。従って、システムをスタンバイ状態に
するには、まずマイクロプロセッサの内部状態をバック
アップ電源付きのスタティクＲＡＭにセーブし、その
後、リレーをオフしてマイクロプロセッサの電源を切
る。逆に、スタンバイモードから復帰するときは、マイ
クロプロセッサの電源を入れてから、スタティックＲＡ
Ｍからもとの状態を読み込んで設定する。このようにし
て、スタンバイモード時の消費電力をゼロにすることが
できる。しかし、この場合、スタンバイモードまでにか
かる時間とスタンバイモードから復帰する時間が長いと
いう欠点がある。On the other hand, in a microprocessor, almost half of the power consumption is consumed by flip-flops. The flip-flop has a static type as shown in FIG. 6A and a dynamic type as shown in FIG. 6B. The static flip-flop consumes a large amount of power during operation because it has a large number of transistors, but the power consumption can be reduced to zero by stopping the clock during standby. On the other hand, the dynamic flip-flop has a small number of transistors and thus consumes less power during operation, but data is lost when the clock is stopped, so the clock frequency has a lower limit. For this reason, microprocessors in recent notebook computers use dynamic flip-flops to reduce power consumption during operation, and a mechanical relay is inserted as a power switch between the microprocessor and the power supply to control externally. It can be turned on / off with. Therefore, in order to put the system into the standby state, first, the internal state of the microprocessor is saved in the static RAM with the backup power supply, and then the relay is turned off to turn off the power of the microprocessor. On the contrary, when returning from the standby mode, turn on the microprocessor and then the static RA.
The original state is read from M and set. In this way, the power consumption in the standby mode can be reduced to zero. However, in this case, there is a drawback that it takes a long time to reach the standby mode and a long time to return from the standby mode.
【０００５】上述の欠点を取除いたものとして、マイク
ロプロセッサ内部でスタンバイモードを実現する自己リ
フレッシュ機能内蔵マイクロプロセッサがある（参照：
特開平１ー２１１０１３号公報）。すなわち、図７に示
すように、マイクロプロセッサ（ＬＳＩ）１は、ダイナ
ミック形フリップフロップを用いたＣＰＵ１１、分周回
路１２、外部のクロック発振回路３からの外部クロック
信号ＣＬＫＯ（たとえば１６ＭＨｚ）とこれを分周回路
１２によって分周して得られた内部クロック信号ＣＬＫ
Ｒとを切換えてＣＰＵ１１に供給するセレクタ１３、及
びセレクタ１３を制御するスタンバイ制御回路１４より
なる。分周回路１２からの内部クロック信号ＣＬＫＲは
ＣＰＵ１１のダイナミック回路をリフレッシュする最低
限の周波数たとえば２５０ＫＨｚを有し、従って、この
場合、分周回路１２の分周比は１／６４である。マイク
ロプロセッサ１は、電力制御回路３、主記憶装置４等と
アドレスバスＡＢ、データバスＤＢによって接続されて
１つのコンピュータを構成する。In order to eliminate the above-mentioned drawbacks, there is a microprocessor with a self-refresh function that realizes a standby mode inside the microprocessor (see:
JP-A 1-211103). That is, as shown in FIG. 7, the microprocessor (LSI) 1 includes an external clock signal CLKO (for example, 16 MHz) from a CPU 11 using a dynamic flip-flop, a frequency dividing circuit 12, and an external clock oscillation circuit 3 and this. Internal clock signal CLK obtained by frequency division by the frequency divider circuit 12
It comprises a selector 13 which switches between R and R and supplies it to the CPU 11, and a standby control circuit 14 which controls the selector 13. The internal clock signal CLKR from the frequency dividing circuit 12 has a minimum frequency for refreshing the dynamic circuit of the CPU 11, for example, 250 KHz. Therefore, in this case, the frequency dividing ratio of the frequency dividing circuit 12 is 1/64. The microprocessor 1 is connected to the power control circuit 3, the main storage device 4 and the like by the address bus AB and the data bus DB to form one computer.
【０００６】図７のマイクロプロセッサ１においては、
通常動作モード時には、セレクタ１３がクロック発振回
路３の外部クロック信号ＣＬＫＯをＣＰＵ１１に供給し
てＣＰＵ１１を通常動作モードとする。他方、スタンバ
イモード時には、電力制御回路３がスタンバイ制御回路
１４にスタンバイ要求信号ＲＥＱを送出し、従って、セ
レクタ１３は分周回路１２による内部クロック信号ＣＬ
ＫＲに切換わり、この結果、ＣＰＵ１１はスタンバイモ
ードに移行し、ＣＰＵ１１のダイナミック回路はリフレ
ッシュ動作に移行する。その後、スタンバイ制御回路１
４はスタンバイアクノリッジ信号ＡＣＫを電力制御回路
３に送出する。In the microprocessor 1 of FIG. 7,
In the normal operation mode, the selector 13 supplies the external clock signal CLKO of the clock oscillation circuit 3 to the CPU 11 to put the CPU 11 in the normal operation mode. On the other hand, in the standby mode, the power control circuit 3 sends the standby request signal REQ to the standby control circuit 14, so that the selector 13 causes the frequency divider circuit 12 to generate the internal clock signal CL.
Switching to KR, as a result, the CPU 11 shifts to the standby mode, and the dynamic circuit of the CPU 11 shifts to the refresh operation. After that, the standby control circuit 1
Reference numeral 4 sends a standby acknowledge signal ACK to the power control circuit 3.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、図７の
マイクロプロセッサ１においては、外部クロック信号Ｃ
ＬＫＯは通常動作時と共にスタンバイモード時にも必要
であり、従って、スタンバイモード時の外部クロック信
号ＣＬＫＯ自身による負荷容量による消費電力は大きく
なる。また、分周回路１２はスタンバイモード時と共に
通常動作モード時にも動作しており、従って、分周回路
１２による消費電力も大きい。このようにして、図７の
マイクロプロセッサ１の消費電力が大きいという課題が
ある。従って、本発明の目的は、消費電力を低減した自
己リフレッシュ機能内蔵半導体集積回路装置（ＬＳＩ）
を提供することにある。However, in the microprocessor 1 of FIG. 7, the external clock signal C
The LKO is necessary not only in the normal operation but also in the standby mode, so that the power consumption by the load capacity by the external clock signal CLKO itself in the standby mode becomes large. Further, the frequency dividing circuit 12 operates in the normal operation mode as well as in the standby mode, so that the power consumption by the frequency dividing circuit 12 is large. In this way, there is a problem that the power consumption of the microprocessor 1 of FIG. 7 is large. Therefore, an object of the present invention is to reduce the power consumption and to incorporate a semiconductor integrated circuit device (LSI) with a self-refresh function.
To provide.
【０００８】[0008]
【課題を解決するための手段】上述の課題を解決するた
めの手段は、自己リフレッシュ機能内蔵半導体集積回路
装置において、リフレッシュクロック信号としての内部
クロック信号を発生する発振回路を設け、通常動作モー
ド時には、外部クロック信号をダイナミック回路（ＣＰ
Ｕ）に供給し、この場合、発振回路を停止し、他方、ス
タンバイモード時には、発振回路を動作させて内部クロ
ック信号をダイナミック回路に供給する。Means for solving the above-mentioned problems is to provide a semiconductor integrated circuit device having a self-refresh function with an oscillating circuit for generating an internal clock signal as a refresh clock signal. , External clock signal to dynamic circuit (CP
U), in which case the oscillation circuit is stopped, while in the standby mode the oscillation circuit is operated to supply the internal clock signal to the dynamic circuit.
【０００９】[0009]
【作用】上述の手段によれば、内部クロック信号が必要
なスタンバイモード時のみ発振回路が動作するので、発
振回路による消費電力が小さくなる。According to the above means, the oscillator circuit operates only in the standby mode in which the internal clock signal is required, so that the power consumption by the oscillator circuit is reduced.
【００１０】[0010]
【実施例】図１は本発明に係る自己リフレッシュ機能内
蔵半導体集積回路装置の第１の実施例を示すブロック回
路図である。図１においては、図７の分周回路１２の代
りに、内部クロック信号ＣＬＫＲを発生する発振回路１
２’を設けてある。この発振回路１２’はスタンバイ制
御回路１４’によってオン、オフ制御される。つまり、
通常動作モード時には、発振回路１２’はオフとされ、
スタンバイモード時には、発振回路１２’はオンとされ
る。この結果、発振回路１２’の消費電力は図７の分周
回路１２の消費電力より小さくなる。また、スタンバイ
モード時になった後には、スタンバイ制御回路１４’は
スタンバイアクノリッジ信号ＡＣＫを外部へたとえば図
７の電力制御回路３に送出し、この結果、電力制御回路
３によるクロック発振回路２のオフも可能となり、従っ
て、スタンバイモード時における外部クロック信号ＣＬ
ＫＯの負荷容量による消費電力を減少できる。1 is a block circuit diagram showing a first embodiment of a semiconductor integrated circuit device having a self-refresh function according to the present invention. 1, an oscillator circuit 1 for generating an internal clock signal CLKR is used instead of the frequency divider circuit 12 of FIG.
2'is provided. The oscillator circuit 12 'is turned on and off by a standby control circuit 14'. That is,
In the normal operation mode, the oscillation circuit 12 'is turned off,
In the standby mode, the oscillator circuit 12 'is turned on. As a result, the power consumption of the oscillator circuit 12 'is smaller than the power consumption of the frequency divider circuit 12 in FIG. After the standby mode, the standby control circuit 14 'sends a standby acknowledge signal ACK to the outside, for example, to the power control circuit 3 in FIG. 7, and as a result, the power control circuit 3 also turns off the clock oscillation circuit 2. External clock signal CL in the standby mode.
The power consumption due to the load capacity of KO can be reduced.
【００１１】図１のマイクロプロセッサ１’の動作つま
りスタンバイ制御回路１４’の動作を図２の状態遭移図
を参照して説明する。始めに、動作状態Ｓ1において
は、スタンバイ要求信号ＲＥＱ及びスタンバイアクノリ
ッジ信号ＡＣＫは共にオフ状態であり（ＲＥＱ＝０、Ａ
ＣＫ＝０）、セレクタ１３は外部クロック信号ＣＬＫＯ
を選択し、発振回路１２’はオフ状態である。この動作
状態Ｓ1においてスタンバイ要求信号ＲＥＱがオン状態
（ＲＥＱ＝１）となると、過渡状態Ｓ2に移行する。The operation of the microprocessor 1'of FIG. 1, that is, the operation of the standby control circuit 14 'will be described with reference to the state transition diagram of FIG. First, in the operating state S 1 , both the standby request signal REQ and the standby acknowledge signal ACK are in the off state (REQ = 0, A
CK = 0), the selector 13 uses the external clock signal CLKO
And the oscillator circuit 12 'is in the off state. When the standby request signal REQ is turned on (REQ = 1) in the operating state S 1 , the transition state S 2 is entered.
【００１２】過渡状態Ｓ2においては、発振回路１２’
をオンにする。この過渡状態Ｓ2は、発振回路１２’が
安定するまでつまり内部クロック信号ＣＬＫＲが安定す
るまで持続する。たとえば、発振回路１２’の内部クロ
ック信号ＣＬＫＲを計数し、そのサイクル数が１００に
なるまで過渡状態Ｓ2は持続し、その後、スタンバイ状
態Ｓ3に移行する。In the transient state S 2 , the oscillator circuit 12 '
Turn on. This transient state S 2 continues until the oscillation circuit 12 ′ becomes stable, that is, the internal clock signal CLKR becomes stable. For example, counts the internal clock signal CLKR of the oscillation circuit 12 ', the number of that cycle transient S 2 until 100 lasts, then shifts to the standby state S 3.
【００１３】スタンバイ状態Ｓ3においては、セレクタ
１３を内部クロック信号ＣＬＫＯに切換えると共に、外
部つまり図７の電力制御回路３にスタンバイアクノリッ
ジ信号ＡＣＫ（＝１）を送出する。このスタンバイ状態
Ｓ3において、スタンバイ要求信号ＲＥＱがオフ状態
（ＲＥＱ＝０）となると、動作状態Ｓ1に戻る。In the standby state S 3 , the selector 13 is switched to the internal clock signal CLKO and the standby acknowledge signal ACK (= 1) is sent to the outside, that is, the power control circuit 3 in FIG. In this standby state S 3 , when the standby request signal REQ is turned off (REQ = 0), the state returns to the operating state S 1 .
【００１４】動作状態Ｓ1に戻ると、セレクタ１３を外
部クロック信号ＣＬＫＯに切換え、発振回路１２’をオ
フにし、スタンバイアクノッジ信号ＡＣＫをオフにする
（ＡＣＫ＝０）。When returning to the operating state S 1 , the selector 13 is switched to the external clock signal CLKO, the oscillation circuit 12 'is turned off, and the standby acknowledge signal ACK is turned off (ACK = 0).
【００１５】このようにして、一連の動作は終了する。
なお、上述のスタンバイ状態Ｓ3においてスタンバイア
クノッジ信号ＡＣＫ（＝１）が電力制御回路３に送出さ
れた結果、電力制御回路３がクロック発振回路２をオフ
にすれば、外部クロック信号ＣＬＫＯの負荷容量による
消費電力を低減できる。In this way, a series of operations is completed.
If the power control circuit 3 turns off the clock oscillation circuit 2 as a result of the standby acknowledge signal ACK (= 1) being sent to the power control circuit 3 in the standby state S 3 described above, the external clock signal CLKO Power consumption due to load capacity can be reduced.
【００１６】図３は本発明に係る自己リフレッシュ機能
内蔵半導体集積回路装置の第２の実施例を示すブロック
回路図である。図３においては、ＰＬＬ回路１５を図１
の構成要素に付加してある。この場合、ＰＬＬ回路１５
は外部クロック信号ＣＬＫＯ（１６ＭＨｚ）の２倍の周
波数（３２ＭＨｚ）を有する通常動作モード時用クロッ
ク信号ＣＬＫＯ’を発生する。また、スタンバイモード
時には、スタンバイ制御回路１４”はスタンバイアクノ
リッジ信号ＡＣＫを外部つまり図７の電力制御回路３に
送出すると共に、ＰＬＬ停止信号ＰＬＬＳＴＰをＰＬＬ
回路１５に送出してＰＬＬ図路１５の動作を停止させ、
ＰＬＬ回路による消費電力の低減を図る。FIG. 3 is a block circuit diagram showing a second embodiment of a semiconductor integrated circuit device having a self-refresh function according to the present invention. In FIG. 3, the PLL circuit 15 is shown in FIG.
It is added to the component of. In this case, the PLL circuit 15
Generates a clock signal CLKO 'for a normal operation mode having a frequency (32 MHz) that is twice that of the external clock signal CLKO (16 MHz). In the standby mode, the standby control circuit 14 ″ sends the standby acknowledge signal ACK to the outside, that is, the power control circuit 3 in FIG. 7, and the PLL stop signal PLLSTP.
Send it to the circuit 15 to stop the operation of the PLL circuit 15,
The power consumption is reduced by the PLL circuit.
【００１７】図３のＰＬＬ回路１５は、図４に示すごと
く、位相比較器１５１、チャージポンプ回路１５２、低
減フィルタ１５３、電圧制御発振器１５４により構成さ
れている。また、位相比較器１５１の出力にはＰＬＬロ
ック検出回路１５５が接続され、これにより、外部クロ
ック信号ＣＬＫＯがオンとなって入力され、ＰＬＬルー
プが安定してロック状態となると、ＰＬＬロック検出回
路１５５はロック／アンロック信号Ｌ／Ｕを１とし、逆
に、外部クロック信号ＣＬＫＯがオフとされ、ＰＬＬル
ープがアンロック状態となると、ＰＬＬロック検出回路
１５５はロック／アンロック信号Ｌ／Ｕを０とする。さ
らに、電圧制御発振器１５４にはスタンバイ制御回路１
４”からＰＬＬ停止信号ＰＬＬＳＴＰが入力されてお
り、これにより、必要に応じて、電圧制御発振器１５４
を停止して消費電力の低減を図る。As shown in FIG. 4, the PLL circuit 15 shown in FIG. 3 is composed of a phase comparator 151, a charge pump circuit 152, a reduction filter 153, and a voltage controlled oscillator 154. Further, the PLL lock detection circuit 155 is connected to the output of the phase comparator 151, whereby the external clock signal CLKO is turned on and input, and when the PLL loop is in a stable locked state, the PLL lock detection circuit 155. Sets the lock / unlock signal L / U to 1, and conversely, when the external clock signal CLKO is turned off and the PLL loop becomes unlocked, the PLL lock detection circuit 155 sets the lock / unlock signal L / U to 0. And Further, the voltage control oscillator 154 has a standby control circuit 1
The PLL stop signal PLLSTP is input from 4 ", so that the voltage controlled oscillator 154 is supplied as necessary.
To reduce power consumption.
【００１８】図３のマイクロプロセッサ１’の動作つま
りスタンバイ制御回路１４’の動作を図２の状態遭移図
を参照して説明する。始めに、動作状態Ｓ1'において
は、スタンバイ要求信号ＲＥＱ及びスタンバイアノリッ
ジ信号ＡＣＫは共にオフ状態であり（ＲＥＱ＝０、ＡＣ
Ｋ＝０）、セレクタ１３は通常動作モード時用クロック
信号ＣＬＫＯ’を選択し、発振回路１２’はオフ状態で
ある。また、ＰＬＬ停止信号ＰＬＬＳＴＰは０であっ
て、ＰＬＬ回路１５は安定してロック／アンロック信号
Ｌ／Ｕは１となっている。この動作状態Ｓ1'においてス
タンバイ要求信号ＲＥＱがオン状態（ＲＥＱ＝１）とな
ると、過渡状態Ｓ2'に移行する。The operation of the microprocessor 1'of FIG. 3, that is, the operation of the standby control circuit 14 'will be described with reference to the state transition diagram of FIG. First, in the operating state S 1 ', both the standby request signal REQ and the standby acknowledge signal ACK are in the off state (REQ = 0, AC
K = 0), the selector 13 selects the clock signal CLKO 'for the normal operation mode, and the oscillation circuit 12' is in the off state. Further, the PLL stop signal PLLSTP is 0, the PLL circuit 15 is stable, and the lock / unlock signal L / U is 1. When the standby request signal REQ is turned on (REQ = 1) in the operating state S 1 ′, the transition state S 2 ′ is entered.
【００１９】過渡状態Ｓ2'においては、発振回路１２’
をオンにする。この過渡状態Ｓ2'は、発振回路１２’が
安定するまでつまり内部クロック信号ＣＬＫＲが安定す
るまで持続する。たとえば、発振回路１２’の内部クロ
ック信号ＣＬＫＲを計数し、そのサイクル数が１００に
なるまで過渡状態Ｓ2'は持続し、その後、スタンバイ状
態Ｓ3'に移行する。In the transient state S 2 ', the oscillator circuit 12'
Turn on. This transient state S 2 ′ continues until the oscillator circuit 12 ′ stabilizes, that is, the internal clock signal CLKR stabilizes. For example, the internal clock signal CLKR of the oscillation circuit 12 ′ is counted, the transient state S 2 ′ is maintained until the number of cycles reaches 100, and then the standby state S 3 ′ is entered.
【００２０】スタンバイ状態Ｓ3'においては、セレクタ
１３を内部クロック信号ＣＬＫＯに切換えると共に、Ｐ
ＬＬ停止信号ＰＬＬＳＴＰを１にしてＰＬＬ回路１５を
停止させる。また、外部つまり図７の電力制御回路３に
スタンバイアクノリッジ信号ＡＣＫ（＝１）を送出す
る。このスタンバイ状態Ｓ3'において、スタンバイ要求
信号ＲＥＱがオフ状態（ＲＥＱ＝０）となると、過渡状
態Ｓ4'に進む。In the standby state S 3 ', the selector 13 is switched to the internal clock signal CLKO and P
The LL stop signal PLLSTP is set to 1 to stop the PLL circuit 15. Further, the standby acknowledge signal ACK (= 1) is sent to the outside, that is, the power control circuit 3 in FIG. In this standby state S 3 ′, when the standby request signal REQ is turned off (REQ = 0), the process proceeds to the transient state S 4 ′.
【００２１】過渡状態Ｓ4'は、ＰＬＬ回路１５が安定し
てロック状態となるまで持続する。ロック状態となる
と、ＰＬＬロック／アンロック信号Ｌ／Ｕが１となり、
動作状態Ｓ1'に戻る。The transient state S 4 'is maintained until the PLL circuit 15 is stably locked. When locked, PLL lock / unlock signal L / U becomes 1,
Return to operating state S 1 '.
【００２２】動作状態Ｓ1'に戻ると、セレクタ１３を通
常動作モード時用クロック信号ＣＬＫＯ’に切換え、発
振回路１２’をオフにし、スタンバイアクノッジ信号Ａ
ＣＫをオフにする（ＡＣＫ＝０）。When returning to the operating state S 1 ', the selector 13 is switched to the clock signal CLKO' for the normal operation mode, the oscillation circuit 12 'is turned off, and the standby acknowledge signal A
Turn off CK (ACK = 0).
【００２３】このようにして、一連の動作は終了する。
上述の第２の実施例によれば、スタンバイモード時にお
いては、マイクロプロセッサ１”内部において通常動作
モード時用クロック信号ＣＬＫＯ’の発生を停止するの
で、このクロック信号ＣＬＫＯ’の負荷容量により消費
電力も低減できる。In this way, a series of operations is completed.
According to the second embodiment described above, in the standby mode, the generation of the clock signal CLKO 'for the normal operation mode is stopped inside the microprocessor 1 ", so that the power consumption is increased by the load capacity of the clock signal CLKO'. Can also be reduced.
【発明の効果】以上説明したように本発明によれば、リ
フレッシュ用の内部クロック発生用発振回路はスタンバ
イモード時のみ動作するので、消費電力を低減できる。As described above, according to the present invention, the internal clock generating oscillation circuit for refresh operates only in the standby mode, so that power consumption can be reduced.
【図１】本発明に係る自己リフレッシュ機能内蔵半導体
集積回路装置の第１の実施例を示すブロック回路図であ
る。FIG. 1 is a block circuit diagram showing a first embodiment of a semiconductor integrated circuit device having a self-refresh function according to the present invention.
【図２】図１のスタンバイ制御回路の動作を示す状態遷
移図である。FIG. 2 is a state transition diagram showing an operation of the standby control circuit of FIG.
【図３】本発明に係る自己リフレッシュ機能内蔵半導体
集積回路装置の第２の実施例を示すブロック回路図であ
る。FIG. 3 is a block circuit diagram showing a second embodiment of a semiconductor integrated circuit device having a self-refresh function according to the present invention.
【図４】図３のＰＬＬ回路の詳細を示すブロック回路図
である。FIG. 4 is a block circuit diagram showing details of the PLL circuit of FIG.
【図５】図３のスタンバイ制御回路の動作を示す状態遷
移図である。5 is a state transition diagram showing an operation of the standby control circuit of FIG.
１、１’、１”…半導体集積回路装置（マイクロプロセ
ッサ） ２…クロック発振回路 ３…電力制御回路 ４…主記憶装置 １１…ＣＰＵ １２…分周回路 １２’…発振回路 １３…セレクタ １４…スタンバイ制御回路 １５…ＰＬＬ回路 ＲＥＱ…スタンバイ要求信号 ＡＣＫ…スタンバイアクノリッジ信号 ＣＬＫＲ…内部クロック信号 ＣＬＫＯ…外部クロック信号 ＫＬＫＯ’…通常動作モード時クロック信号1, 1 ', 1 "... Semiconductor integrated circuit device (microprocessor) 2 ... Clock oscillation circuit 3 ... Power control circuit 4 ... Main memory device 11 ... CPU 12 ... Frequency divider circuit 12' ... Oscillation circuit 13 ... Selector 14 ... Standby Control circuit 15 ... PLL circuit REQ ... Standby request signal ACK ... Standby acknowledge signal CLKR ... Internal clock signal CLKO ... External clock signal KLKO '... Clock signal in normal operation mode
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【手続補正書】[Procedure amendment]
【提出日】平成５年１２月３０日[Submission date] December 30, 1993
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図面の簡単な説明[Name of item to be corrected] Brief description of the drawing
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明に係る自己リフレッシュ機能内蔵半導体
集積回路装置の第１の実施例を示すブロック回路図であ
る。FIG. 1 is a block circuit diagram showing a first embodiment of a semiconductor integrated circuit device having a self-refresh function according to the present invention.
【図２】図１のスタンバイ制御回路の動作を示す状態遷
移図である。FIG. 2 is a state transition diagram showing an operation of the standby control circuit of FIG.
【図３】本発明に係る自己リフレッシュ機能内蔵半導体
集積回路装置の第２の実施例を示すブロック回路図であ
る。FIG. 3 is a block circuit diagram showing a second embodiment of a semiconductor integrated circuit device having a self-refresh function according to the present invention.
【図４】図３のＰＬＬ回路の詳細を示すブロック回路図
である。FIG. 4 is a block circuit diagram showing details of the PLL circuit of FIG.
【図５】図３のスタンバイ制御回路の動作を示す状態遷
移図である。 5 is a state transition diagram showing an operation of the standby control circuit of FIG.
【図６】フリップフロップを示す回路図である。FIG. 6 is a circuit diagram showing a flip-flop.
【図７】従来の自己リフレッシュ機能内蔵半導体集積回FIG. 7: Conventional semiconductor integrated circuit with self-refresh function
路装置を含むコンピュータを示すブロック回路図であIs a block circuit diagram showing a computer including a path device.
る。It
【符号の説明】 １、１’、１”…半導体集積回路装置（マイクロプロセ
ッサ） ２…クロック発振回路 ３…電力制御回路 ４…主記憶装置 １１…ＣＰＵ １２…分周回路 １２’…発振回路 １３…セレクタ １４…スタンバイ制御回路 １５…ＰＬＬ回路 ＲＥＱ…スタンバイ要求信号 ＡＣＫ…スタンバイアクノリッジ信号 ＣＬＫＲ…内部クロック信号 ＣＬＫＯ…外部クロック信号 ＫＬＫＯ’…通常動作モード時クロック信号[Description of Reference Signs] 1, 1 ', 1 "... Semiconductor integrated circuit device (microprocessor) 2 ... Clock oscillation circuit 3 ... Power control circuit 4 ... Main memory device 11 ... CPU 12 ... Frequency divider circuit 12' ... Oscillation circuit 13 ... Selector 14 ... Standby control circuit 15 ... PLL circuit REQ ... Standby request signal ACK ... Standby acknowledge signal CLKR ... Internal clock signal CLKO ... External clock signal KLKO '... Clock signal in normal operation mode
Claims (6)
ュ用の内部クロック信号（ＣＬＫＲ）を発生する発振回
路（１２’）と、 該内部クロック信号と通常動作モード時クロック信号
（ＣＬＫＯ）とを切換えて前記ダイナミック回路に供給
するセレクタ（１３）と、 該セレクタを制御し、該セレクタを前記通常動作モード
時クロック信号に切換えたときに前記発振回路を停止
し、前記セレクタを前記内部クロック信号に切換えたと
き前記発振回路を動作させるスタンバイ制御回路（１
４’、１４”）とを具備する自己リフレッシュ機能内蔵
半導体集積回路装置。1. A dynamic circuit (11), an oscillation circuit (12 ') for generating an internal clock signal (CLKR) for refreshing the dynamic circuit in a standby mode, the internal clock signal and a clock in a normal operation mode. A selector (13) for switching a signal (CLKO) to supply to the dynamic circuit; and controlling the selector, stopping the oscillation circuit when switching the selector to the clock signal in the normal operation mode, To the internal clock signal, the standby control circuit (1
4 ′, 14 ″) and a semiconductor integrated circuit device having a self-refresh function.
部クロック信号である請求項１に記載の自己リフレッシ
ュ機能内蔵半導体集積回路装置。2. The semiconductor integrated circuit device with a self-refresh function according to claim 1, wherein the clock signal in the normal operation mode is an external clock signal.
信して前記発振回路をオンにする手段と、 該発振回路のオン後に、前記セレクタを前記内部クロッ
ク信号に切換えると共に外部にスタンバイアクノッジ信
号（ＡＣＫ）を送出する手段と、 外部よりスタンバイ要求信号のオフ状態を受信して、前
記セレクタを前記通常動作モード時クロック信号に切換
え、前記発振回路をオフにし、前記スタンバイアクノッ
ジ信号をオフにする手段とを具備する請求項２に記載の
自己リフレッシュ機能内蔵半導体集積回路装置。3. The standby control circuit receives the ON state of a standby request signal (REQ) from the outside and turns on the oscillation circuit; and, after the oscillation circuit is turned on, the selector controls the internal clock signal. And a means for sending a standby acknowledge signal (ACK) to the outside and a standby request signal off state from the outside to switch the selector to the clock signal in the normal operation mode to turn off the oscillation circuit. 3. The semiconductor integrated circuit device with a self-refresh function according to claim 2, further comprising means for turning off the standby acknowledge signal.
ＬＫＯ’）を受信して前記通常動作モード時クロック信
号を発生する通常動作モード時クロック信号発生回路
（１５）を具備する請求項１に記載の自己リフレッシュ
機能内蔵半導体集積回路装置。4. An external clock signal (C
2. The semiconductor integrated circuit device with a self-refresh function according to claim 1, further comprising a clock signal generating circuit (15) in a normal operation mode for receiving the LKO ') and generating the clock signal in the normal operation mode.
信して前記発振回路をオンにする手段と、 前記発振回路のオン後に、前記セレクタを前記内部クロ
ック信号に切換えると共に前記通常動作モード時クロッ
ク信号発生手段をオフにし、外部へスタンバイアクノリ
ッジ信号（ＡＣＫ）を送出する手段と、 前記スタンバイ要求信号のオフ状態を受信して前記通常
動作モード時クロック信号発生回路をオンにする手段
と、 該通常時クロック信号発生回路のオン後に、前記発振回
路をオフにし、前記セレクタを前記通常動作モード時ク
ロック信号に切換え、前記スタンバイアクノッジ信号を
オフにする手段とを具備する請求項４に記載の自己リフ
レッシュ機能内蔵半導体集積回路装置。5. The standby control circuit receives the ON state of a standby request signal (REQ) from the outside to turn on the oscillation circuit, and after the oscillation circuit is turned on, the selector controls the internal clock signal. Means for turning off the clock signal generating means in the normal operation mode and sending a standby acknowledge signal (ACK) to the outside, and the clock signal generating circuit in the normal operation mode for receiving the off state of the standby request signal. And a means for turning on the oscillation circuit after turning on the clock signal generating circuit in the normal mode, switching the selector to the clock signal in the normal operation mode, and turning off the standby acknowledge signal. The semiconductor integrated circuit device with a built-in self-refresh function according to claim 4.
回路はＰＬＬ回路を具備する請求項４に記載の自己リフ
レッシュ機能内蔵半導体集積回路装置。6. The semiconductor integrated circuit device with a self-refresh function according to claim 4, wherein the clock signal generating circuit in the normal operation mode comprises a PLL circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5202950A JPH0745072A (en) | 1993-07-24 | 1993-07-24 | Semiconductor integrated circuit device including self-refreshing function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5202950A JPH0745072A (en) | 1993-07-24 | 1993-07-24 | Semiconductor integrated circuit device including self-refreshing function |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745072A true JPH0745072A (en) | 1995-02-14 |
Family
ID=16465852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5202950A Pending JPH0745072A (en) | 1993-07-24 | 1993-07-24 | Semiconductor integrated circuit device including self-refreshing function |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745072A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008217948A (en) * | 2007-03-07 | 2008-09-18 | Seiko Epson Corp | Sdram control circuit and information processor |
| JP2010033702A (en) * | 2002-08-12 | 2010-02-12 | Samsung Electronics Co Ltd | Semiconductor memory system for generating refresh flag |
Citations (4)
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| JPS59162690A (en) * | 1983-03-04 | 1984-09-13 | Nec Corp | Artificial static memory |
| JPS59195726A (en) * | 1983-04-21 | 1984-11-06 | Fujitsu Ltd | Microcomputer |
| JPS60251418A (en) * | 1984-05-29 | 1985-12-12 | Toshiba Corp | Operating frequency switching control circuit of arithmetic unit |
| JPH01211013A (en) * | 1988-02-18 | 1989-08-24 | Nec Corp | Stand-by circuit for microprocessor |
-
1993
- 1993-07-24 JP JP5202950A patent/JPH0745072A/en active Pending
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