JPH0743740B2 - 印刷配線板自動配線設計装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は印刷配線板状に配線パターンを設計する自動配
線設計装置に関し、特に印刷配線板のどの部品端子間を
接続するのかを表す結線ピンペア情報と各部品の端子位
置座標情報とに基づき配線を自動設計する装置に関す
る。

［従来の技術］ 従来の自動配線設計装置は、印刷配線板平面に存在すべ
き配線パターンの存在情報を印刷配線板状の等間隔ピッ
チで、Ｘ−Ｙ軸方向に線引きされた主格子、副格子に置
き、配線パターンを構成すＸ−Ｙ軸上のベクトルデータ
として管理しながら、コンピュータ上で新配線経路を探
索すると言う静的な配線経路探索手段を有していた。

［発明が解決しようとする問題点］ 上述した従来技術の自動配線設計装置は、一度配線パタ
ーンを確定してしまうと、後に配線しようとするパター
ンの配線経路を妨害することがある。これを第１図を用
いて説明する。第１図の配線パターンの例は部品ピン間
に２本まで配線パターンを配線できる設計例（主格子間
２本設計）を示している。いま印刷配線板１の配線禁止
エリア２によって囲まれた配線パターンの範囲で部品ピ
ン３と部品ピン３′を新配線パターンにより接続するこ
とを考える。このとき部品ピン3,3′と配線禁止エリア
２との間の配線チャンネルは、間隔が小さいため配線パ
ターンは通せないものとする。部品ピン３と部品ピン
３′を配線する経路は、既配線（妨害）パターン４が配
線チャンネルを塞いでいるため結線不可能となる。すな
わち部品ピン３と部品ピン３′は配線することができな
い。このように既配線（妨害）パターン４が新配線パタ
ーンの配線経路を妨害する状況がたびたび発生し、自動
結線率を低下させるという欠点があった。

［発明の従来技術に対する相違点］ 上述した従来の自動配線設計装置に対し、本発明は既配
線パターンを移動させることを前提として配線経路を探
索するという相違点を有する。

［問題点を解決するための手段］ 本発明の目的は従来装置の欠点を除去した印刷配線板自
動配線設計装置を提供することにある。

（１）印刷配線板の配線パターンの画像記憶手段と、画
像記憶手段に配線パターンを記憶した後に、配線パター
ンを移動させて配線経路を設けることにより新配線のパ
ターンを確定するような配線制御手段を有している。

（２）印刷配線板自動配線設計装置の画像記憶手段が配
線パターンを画素に分解して記憶する手段であり、１つ
の画素は配線の有無を示すビットを有し、配線制御手段
が画像記憶手段に記憶した既配線パターンの間隙に新配
線パターンの経路を探索する経路探索手段と、新配線パ
ターンの経路を既配線パターンとの間に一画素以上の間
隔をあけるように既配線パターンを移動しながら配線す
る押し分け手段とを有している。

［実施例］ 次に本発明の第１実施例についてフローチャート及び図
面を用いて説明する。第２−１図、第２−２図は本実施
例の処理全体の流れを示すフローチャートである。始め
に第２−１図フローチャート処理５では印刷配線板製造
ファイル36から印刷配線板ベクトルデータ19を展開す
る。印刷配線板製造ファイル36でのデータは印刷配線板
のアートワークフィルムが作画される形式で格納されて
いる。このデータ形式では図形の接続状態の検索が不可
能であるため、直線（線分）や円、円孤、矩形などの図
形の接続状態を示すパターンコア（図形位置接続情報）
を印刷配線板製造ファイル36中の各々の基本図形データ
に付加して印刷配線板ベクトルデータ19を作成する。フ
ローチャート処理６では印刷配線板ベクトルデータ19か
ら画素ビットマップファイル21を作成するためにコンピ
ュータのグラフィックRAM22を利用して画素ビットフレ
ームデータ20を作成する処理を行う。この処理を第３図
を用いて説明する。第３図は印刷配線板ベクトルデータ
19から画素ビットマップファイル21を作成する過程を示
している。印刷配線板ベクトルデータ19の各レコードに
は１つの線分、円、矩形などの図形が表されており、か
つ、いかなる種類のアパチャで描かれれば良いかが書き
込まれている。本発明の自動配線設計機能を実現するた
めには、画素ビットマップファイル21で配線パターン属
性、禁止エリア属性、スルーホール属性、部品ピン属性
をかくフレームについてもたせる必要がある。これを実
現するために印刷配線板ベクトルデータ19からグラフィ
ックRAM22に描画する時点でアパチャ別で分類し、これ
に相当するグラフィックRAM22のフレームに書き込む。
第３図における画素ビットフレームデータ20はグラフィ
ックRAM22への描画が終了したときのデータである。印
刷配線板パターンをすべて描画し終えた時点で、画素ビ
ットフレームデータ20を第３図のように走査して磁気デ
ィスク上の画素ビットマップファイル21にデータを転送
する。第２−１図〜第２−２図のフローチャートに示す
ように、１回の処理で実行可能な画素ビットフレームデ
ータ20のデータ量はグラフィックRAM22のメモリ容量に
依存する。このため１回で処理できない場合には印刷配
線板を論理的に領域分割して複数回フローチャート６の
処理を行う。第２−１図フローチャート、スルーホール
使用可能位置の検出７では画素ビットマップファイル21
を基に自動配線の際に使用可能なスルーホールの位置を
あらかじめ検出しておく処理を行う。この処理を第４
図，第５図を用いて説明する。第４−１図は主格子23間
２本の設計基準、第４−２図は主格子23間３本の設計基
準のそれぞれの場合の配線パターンの画素位置を示して
いる。主格子23間２本設計の場合は１格子（0.1イン
チ）間を10画素に、主格子23間３本設計の場合は１格子
を16画素にして分解能を固定的に割り付ける。従って第
５図に示すビット構成26の配線パターン（表，裏）の情
報は主格子23,副格子24の有無だけを表現し、配線パタ
ーンの幅は表現しない。スルーホール使用可能位置検出
処理７は、主格子上（ランダムビアと呼ばれる小径スル
ーホールが使用可能な場合には副格子でも）にスルーホ
ールを設けた際に一定基準半径内に配線パターン，禁止
エリア，部品ピンのビットが存在しないかどうかの検査
をおこなう。存在しない場合には第５図ビット構成26の
スルーホール使用可能フラグをオンにする。

次に第２図フローチャート，配線空きチャンネル検出処
理（チャンネル閉塞フラグ）８を第６図，第７図を用い
て説明する。第６図は配線途中の配線パターンを示して
いる。いまこの配線パターン状で配線開始点27から配線
終了点28へ接続するための配線経路を考える。この例の
場合配線開始点27の周囲は既配線パターンによって配線
チャンネルを塞がれているため従来技術の自動配線設計
装置では配線することが困難である。しかし本発明は配
線処理を行う以前にあらかじめ既配線パターンを移動す
ることを前提とすることによって配線チャンネルの確保
が可能であるかどうかの検査を行う。これが第２−１図
に置ける配線空きチャンネル検出処理８である。第７図
は第６図の配線パターンの表裏画素イメージを示したも
のである。表面チャンネル閉塞フラグ30,裏面チャンネ
ル閉塞フラグ31は、部品ピンや禁止エリアなどの移動す
ることのできない固定画素を基準点にして主格子（副格
子）上を縦横にたどり既配線パターン32が詰まっていて
配線チャンネルが存在しない場合には、第７図の●印の
位置のチャンネル閉塞フラグ30,31をオンにする。

次に第２−１図，フローチャート，ピンペア入力（結線
部品ピン座標入力）９を行う。次の処理は結路探索レベ
ル展開処理10で第８図〜第９図を用いて説明する。第８
図は経路探索レベル展開の基本を示している。経路探索
レベル展開は第５図ビット構成26中の経路探索レベル展
開フラグを２ビット使用して配線開始点27（第６図）か
ら４格子方向にレベル（0,1,2）を順に展開していく。
レベル展開の過程でスルーホール使用可能位置29（第６
図）で反対面にもレベルを展開していく。第９図は配線
終了点の部品ピン属性画素には経路探索レベル35の流入
し、配線とは無関係の部品ピン属性画素には経路探索レ
ベル35の流入が阻止される様子を示している。これは第
５図構成ビット26中の未使用ビットを利用してあらかじ
め配線終了点となる部品ピン画素には他の部品ピン画素
とは区別できるようなフラグを立てていることによる。
第10図は第６図の配線パターン例と第７図，表裏のチャ
ンネル閉塞フラグ30,31をもとに経路探索レベルを配線
開始点27から配線終了点28まで展開した例を示してい
る。配線パターンの表面から裏面への経路探索レベルの
流入はスルーホール使用可能位置29が中継点となってい
る。経路探索レベルが配線終了点28まで到達するなら配
線経路は存在するから、第２−１図フローチャートのバ
ックトレース処理（仮経路確定処理）11を行う。もし経
路探索レベルが配線終了点28まで到達しなければ配線チ
ャンネルは完全に詰まっていて配線経路は存在しない。

次にバックトレース処理（仮経路確定処理）11を第11図
を用いて説明する。第11図は配線終了点28（第６図）か
ら先の経路探索フラグを展開したときとは逆の順（2,1,
0,2,1・・・）でトレースする処理を行う。バックトレ
ースする方向が２方向存在する際には戻ってきた経路が
できるだけ直線性を保つような方向を選択するルールを
有する。以上のような条件で得られたものが仮経路41で
ある。この仮経路41は他の既配線パターンと接触するた
め正式な配線パターンとして確立させることはできな
い。このため第２−２図フローチャート，押し分け処理
12を実行することにより正式な配線パターンを確定す
る。この押し分け処理12の概要を第12図を用いて説明す
る。第12−１図は仮経路41,既配線パターン32を示して
いる。この状態はバックトレース処理11が終了した状態
である。第12−２図は新配線パターン34と既配線パター
ン32画素の移動の関係を示している。第12−３図は既配
線パターン32画素の移動を完全に行って確定新配線パタ
ーン35となって様子を示している。押し分け処理12の詳
細な流れをフローチャート13〜15に基づいて第13図を用
いて説明する。接触画素ネット抽出処理13は第12−１図
のように仮経路41と既配線パターン32が接触していると
きに、既配線パターン32がネット番号何番と接触してい
るかを画素移動処理14の前準備として知る必要がある。
このため接触画素座標を基に印刷配線板ベクトルデータ
19からネット番号を抽出する。得られたネット番号は第
13図の配線修正ネットファイル37に書き込まれる。この
処理が終了すると第２−２図フローチャート、画素移動
処理14を実行する。画素移動処理14は第12−２図及び第
12−３図のように新配線パターン35の先端の３×３画素
マトリックス33の情報を基に既配線パターン画素の移動
32をどちらの方向に移動すれば良いかを判定しながら処
理を行っていく。このとき新配線パターン34の通過位置
をベクトルデータとして保存しながら処理を進める。押
し分け処理12は１ピンペア配線終了まで繰り返される。

次に第２−２図フローチャート，修正配線ネットのイメ
ージトレースによるベクトルデータ化16を第14図を用い
て説明する。新配線パターン38を確定するために既配線
パターン画素の移動（第12−２図）を行った。この移動
画素を第14図では修正済み既配線ネット39として表して
いる。修正済み既配線ネット39の修正前のベクトルデー
タは第13図の印刷配線板ベクトルデータ19に存在してい
る。そこで画素ビットマップファイル21の修正済み既配
線ネット39をイメージ上でトレースしてベクトルデータ
として獲得し、印刷配線板ベクトルデータ19に書き戻
す。以上のようにして１ピンペアの配線に関する全処理
が終了する。もし配線すべきピンペアが残っていれば第
２−１図フローチャート，スルーホール使用可能位置の
検出処理７に戻り、処理を繰り返す。配線すべきピンペ
アが存在しなくなれば第２−１図フローチャート，印刷
配線板ベクトルデータ19の印刷配線板製造ファイル36へ
の書き戻し処理を行う。これは第13図の印刷配線板アー
トワークフィルム作画装置が受け付けるデータ形式であ
る印刷配線板製造ファイル36に印刷配線板ベクトルデー
タ19を書き戻す処理である。

第15−１図〜第15−２図は本発明を既配線が存在しない
状態から、自動配線設計を行う際の処理に用いた第２実
施例の流れを示したフローチャートである。既配線が存
在しない場合には、既配線のベクトルデータと押し分け
処理12における接触画素のネット番号を関連づける必要
がないために第15−２図第２実施例フローチャートにお
ける押し分け処理12のように処理内容が第１実施例と比
較して簡略化する。この場合第15−２図のように１ピン
ペアづつ配線ネットのイメージトレースによるベクトル
データ化16,配線ネットへの印刷配線板ベクトルデータ
への書き戻し処理17を行うのでないために新配線パター
ンの確定は全品ペアの配線が終了した時点で行われる。
このため既配線パターン32の押し分け処理による画素移
動は画素ビットマップファイル21内だけ行われるため、
全体の処理速度は向上する。

［発明の効果］ 以上説明したように、本発明により次の効果がある。第
16図に示したように従来技術と比較して短い計算処理時
間で高結線率を実現することが可能になる。これは従来
技術が再配線すべき既配線パターンを捜し出すのに試行
錯誤的に行う手法を用いているのに対し、本発明は直接
再配線すべき配線パターン、すなわち移動して配線チャ
ンネルを確保できる既配線パターンであるかを検出でる
ことにある。

【図面の簡単な説明】

第１図は既配線パターンが新配線パターンの経路を妨害
している例を示す平面図、第２−１図〜第２−２図は第
１実施例の処理全体を示すフローチャート、第３図は画
素ビットマップファイルの作成方法を示す工程図、第４
−１図〜第４−２図は主格子間の画素分割方法を説明す
る図、第５図は画素ビットマップファイルのビット構成
を示したビット構成図、第６図は配線途中の主格子間２
本設計の配線パターンの例を示した平面図、第７図は第
６図の配線パターン例を画素ビットイメージで示した
図、第８図は経路探索レベル展開の基本を示した図、第
９図は配線終了部品ピンへの経路探索レベルの流入を示
した図、第10図は経路探索レベルの展開を示した図、第
11図はバックトレース処理による仮経路の確定を示した
図、第12−１図〜第12−３図は押し分け処理の概略を示
した図、第13図はネット番号抽出処理の流れを示した工
程図、第14図は修正配線ネットのイメージトレースによ
るベクトルデータ化を説明するための図、第15−１〜第
15−２図は第２実施例の処理全体を示すフローチャー
ト、第16図は本発明の効果を示すグラフである。 １……印刷配線板、２……配線禁止エリア、3,3′……
部品ピン、４……新配線妨害パターン、５〜18……フロ
ーチャート処理説明、19……印刷配線板ベクトルデー
タ、20……画素ビットフレームデータ、21……画素ビッ
トマップファイル、22……グラフィックRAM、23……主
格子、24……副格子、25……ファイルポインタ、26……
ビット構成、27……配線開始点、28……配線終了点、29
……スルーホール使用可能位置、30……表面チャンネル
閉塞フラグ、31……裏面チャンネル閉塞フラグ、32……
既配線パターン、33……４格子近傍レベル展開、34……
通常部品ピンへのレベル流入素子、35……配線部品ピン
へのレベルの流入、36……印刷配線板製造ファイル、37
……配線修正ネットファイル、38……新配線パターン、
39……修正済み既配線ネット、40……スルーホール画
素、41……仮経路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】印刷配線板の配線パターンを画素に分解し
   て記憶する画像記憶手段と、該画像記憶手段に１つの画
   素が配線の有無を示すビットを有するように記憶した既
   配線パターンの間隔に新配線パターンの経路を探索する
   経路探索手段と、前記新配線パターンの経路を前記既配
   線パターンとの間に一画素以上の間隔をあけるように前
   記既配線パターンを移動しながら配線する押し分け手段
   とを有することを特徴とする印刷配線板自動配線設計装
   置。