JPH0743735A - 表示素子用電極基板及びその製造方法 - Google Patents
表示素子用電極基板及びその製造方法Info
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- JPH0743735A JPH0743735A JP5208631A JP20863193A JPH0743735A JP H0743735 A JPH0743735 A JP H0743735A JP 5208631 A JP5208631 A JP 5208631A JP 20863193 A JP20863193 A JP 20863193A JP H0743735 A JPH0743735 A JP H0743735A
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/13439—Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
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Abstract
(57)【要約】
【目的】 積層構造を有する表示素子用基板の内部応力
を緩和する。 【構成】 表示素子用電極基板は、樹脂層１と下地層２
とパタニングされた導電層３とを順に重ねた積層体を含
む。下地層１はスパッタリングにより成膜されたＳｉＯ
2 膜８からなる。導電層３は低温スパッタリングにより
成膜された第１ＩＴＯ膜９と、高温スパッタリングによ
り成膜された第２ＩＴＯ膜１０を重ねた複合体からな
る。ＳｉＯ2 膜８は零に近い内部応力を有し、第１ＩＴ
Ｏ膜９は引張内部応力を有し、第２ＩＴＯ膜１０は該引
張内部応力を相殺可能な圧縮内部応力を有する。
を緩和する。 【構成】 表示素子用電極基板は、樹脂層１と下地層２
とパタニングされた導電層３とを順に重ねた積層体を含
む。下地層１はスパッタリングにより成膜されたＳｉＯ
2 膜８からなる。導電層３は低温スパッタリングにより
成膜された第１ＩＴＯ膜９と、高温スパッタリングによ
り成膜された第２ＩＴＯ膜１０を重ねた複合体からな
る。ＳｉＯ2 膜８は零に近い内部応力を有し、第１ＩＴ
Ｏ膜９は引張内部応力を有し、第２ＩＴＯ膜１０は該引
張内部応力を相殺可能な圧縮内部応力を有する。
Description
【０００１】
【産業上の利用分野】本発明は表示素子用電極基板及び
その製造方法に関する。より詳しくは、積層構造を有す
る電極基板の内部応力緩和構造に関する。
その製造方法に関する。より詳しくは、積層構造を有す
る電極基板の内部応力緩和構造に関する。
【０００２】
【従来の技術】近年、一対の電極基板を互いに貼り合わ
せたフラットパネル構造を有する表示素子が盛んに開発
されている。図８に、その一例としてアクティブマトリ
クス型液晶表示素子の一般的な構造を示す。図示する様
に、この液晶表示素子は所定の間隙を介して一対の電極
基板を接合したフラットパネル構造である。説明の便宜
上、一方の電極基板を駆動基板１０１と呼び、他方の電
極基板を対向基板１０２と呼ぶ事にする。両基板１０
１，１０２の間には液晶１０３が保持されている。駆動
基板１０１の内表面にはマトリクス状に交差配列した走
査線１０４と信号線１０５とが形成されている。各交点
には画素電極１０６が形成されている。この画素電極１
０６は例えばＩＴＯ（インジウムと錫の複合酸化物）等
からなる透明導電膜を所定の形状にパタニングしたもの
である。個々の画素電極１０６に対応してスイッチング
駆動用の薄膜トランジスタ（ＴＦＴ）１０７が形成され
ている。ＴＦＴ１０７のドレイン電極は画素電極１０６
に接続されており、ソース電極は対応する信号線１０５
に接続されており、ゲート電極は対応する走査線１０４
に接続されている。一方、対向基板１０２の内表面には
対向電極１０８とカラーフィルタ膜１０９が重ねて形成
されている。対向電極１０８は同じくＩＴＯ等からな
り、個々の画素電極１０６との間で画素を構成する。カ
ラーフィルタ膜１０９は画素毎にＲＧＢ三原色のセグメ
ントに分割されている。
せたフラットパネル構造を有する表示素子が盛んに開発
されている。図８に、その一例としてアクティブマトリ
クス型液晶表示素子の一般的な構造を示す。図示する様
に、この液晶表示素子は所定の間隙を介して一対の電極
基板を接合したフラットパネル構造である。説明の便宜
上、一方の電極基板を駆動基板１０１と呼び、他方の電
極基板を対向基板１０２と呼ぶ事にする。両基板１０
１，１０２の間には液晶１０３が保持されている。駆動
基板１０１の内表面にはマトリクス状に交差配列した走
査線１０４と信号線１０５とが形成されている。各交点
には画素電極１０６が形成されている。この画素電極１
０６は例えばＩＴＯ（インジウムと錫の複合酸化物）等
からなる透明導電膜を所定の形状にパタニングしたもの
である。個々の画素電極１０６に対応してスイッチング
駆動用の薄膜トランジスタ（ＴＦＴ）１０７が形成され
ている。ＴＦＴ１０７のドレイン電極は画素電極１０６
に接続されており、ソース電極は対応する信号線１０５
に接続されており、ゲート電極は対応する走査線１０４
に接続されている。一方、対向基板１０２の内表面には
対向電極１０８とカラーフィルタ膜１０９が重ねて形成
されている。対向電極１０８は同じくＩＴＯ等からな
り、個々の画素電極１０６との間で画素を構成する。カ
ラーフィルタ膜１０９は画素毎にＲＧＢ三原色のセグメ
ントに分割されている。
【０００３】
【発明が解決しようとする課題】図９は、図８に示した
対向基板の構造例を示す模式的な断面図である。ガラス
基材２０１の表面にカラーフィルタ膜２０２が形成され
ている。カラーフィルタ膜２０２はＲＧＢ三原色のセグ
メントに分割されているとともに、各セグメントの境界
には遮光領域となるブラックマスク２０３が形成されて
いる。カラーフィルタ膜２０２の上には透明樹脂層から
なる平坦化膜２０４が成膜されている。さらにその上に
はＩＴＯ膜からなる対向電極２０５が形成されている。
このＩＴＯ膜は必要に応じてパタニングされる。
対向基板の構造例を示す模式的な断面図である。ガラス
基材２０１の表面にカラーフィルタ膜２０２が形成され
ている。カラーフィルタ膜２０２はＲＧＢ三原色のセグ
メントに分割されているとともに、各セグメントの境界
には遮光領域となるブラックマスク２０３が形成されて
いる。カラーフィルタ膜２０２の上には透明樹脂層から
なる平坦化膜２０４が成膜されている。さらにその上に
はＩＴＯ膜からなる対向電極２０５が形成されている。
このＩＴＯ膜は必要に応じてパタニングされる。
【０００４】ＩＴＯ膜をパタニングする場合には、エッ
チング工程やレジスト剥離工程が行なわれる。これらの
工程では、酸やアルカリ溶液を用いる為平坦化膜２０４
が膨潤する事がある。平坦化膜２０４が膨潤するとパタ
ニングされたＩＴＯ膜のエッジが浸蝕を受けた様にギザ
ギザの状態となり、断線等の欠陥が起る可能性もある。
そこで、ＩＴＯ膜と平坦化膜２０４の間に下地層として
無機材料のＳｉＯ2 膜を介在させる場合がある。しかし
ながら、ＳｉＯ2 膜を設けると、平坦化膜２０４の上に
は二層の無機膜が形成される事になり、夫々の膜の内部
応力の影響で対向電極２０５の剥離やクラックが発生す
るという課題がある。
チング工程やレジスト剥離工程が行なわれる。これらの
工程では、酸やアルカリ溶液を用いる為平坦化膜２０４
が膨潤する事がある。平坦化膜２０４が膨潤するとパタ
ニングされたＩＴＯ膜のエッジが浸蝕を受けた様にギザ
ギザの状態となり、断線等の欠陥が起る可能性もある。
そこで、ＩＴＯ膜と平坦化膜２０４の間に下地層として
無機材料のＳｉＯ2 膜を介在させる場合がある。しかし
ながら、ＳｉＯ2 膜を設けると、平坦化膜２０４の上に
は二層の無機膜が形成される事になり、夫々の膜の内部
応力の影響で対向電極２０５の剥離やクラックが発生す
るという課題がある。
【０００５】一般的に剥離やクラックを防止する為の対
処方法として、ＳｉＯ2 膜とＩＴＯ膜の内部応力が夫々
零に近づく様な成膜条件を選定する。あるいは、例えば
ＳｉＯ2 膜が引張内部応力を呈する時にはＩＴＯ膜が圧
縮内部応力を呈する様な成膜条件を選定する。しかしな
がら、ＩＴＯ膜の場合、その膜質は成膜条件に大きく左
右される。例えば、スパッタリングでＩＴＯ膜を堆積す
る場合、コンタミネーションやターゲット状態等の僅か
な違いで、均質な膜を得られない事がある。従って、実
際の製造工程で、ＩＴＯの成膜条件を常に最適なものに
保持しておく事は困難であり、繁雑な手間が掛ってしま
う。
処方法として、ＳｉＯ2 膜とＩＴＯ膜の内部応力が夫々
零に近づく様な成膜条件を選定する。あるいは、例えば
ＳｉＯ2 膜が引張内部応力を呈する時にはＩＴＯ膜が圧
縮内部応力を呈する様な成膜条件を選定する。しかしな
がら、ＩＴＯ膜の場合、その膜質は成膜条件に大きく左
右される。例えば、スパッタリングでＩＴＯ膜を堆積す
る場合、コンタミネーションやターゲット状態等の僅か
な違いで、均質な膜を得られない事がある。従って、実
際の製造工程で、ＩＴＯの成膜条件を常に最適なものに
保持しておく事は困難であり、繁雑な手間が掛ってしま
う。
【０００６】なお、製造工程上及び信頼性の観点から、
ガラス基材の上に先ずＩＴＯ膜を成膜し、その上にカラ
ーフィルタ膜を成膜した方が容易であり且つ有利であ
る。しかしながら、この構造ではＩＴＯ膜と液晶の間に
誘電物質からなるカラーフィルタ膜が介在する為、動作
性能の点で不利になる。特に、高デュティー駆動のカラ
ー液晶表示素子では、カラーフィルタ膜上にＩＴＯ膜を
形成する構造が不可欠である。その理由としては以下の
ものが挙げられる。第１に、ツイストネマティックモー
ドやスーパーツイストネマティックモードでは、液晶の
誘電率異方性（Δε）が正であり、オン電圧とオフ電圧
で液晶画素の電気容量が変化する。従って、ＩＴＯ膜上
にカラーフィルタ膜を積層した構造では、液晶に印加さ
れるオン／オフ電圧比が著しく悪化し、コントラストの
低下をもたらす。第２に、ＩＴＯ膜上にカラーフィルタ
膜を設けると、これにより印加電圧の降下が起る為これ
を補う様に駆動電圧を予め高めに設定しなければならな
い。
ガラス基材の上に先ずＩＴＯ膜を成膜し、その上にカラ
ーフィルタ膜を成膜した方が容易であり且つ有利であ
る。しかしながら、この構造ではＩＴＯ膜と液晶の間に
誘電物質からなるカラーフィルタ膜が介在する為、動作
性能の点で不利になる。特に、高デュティー駆動のカラ
ー液晶表示素子では、カラーフィルタ膜上にＩＴＯ膜を
形成する構造が不可欠である。その理由としては以下の
ものが挙げられる。第１に、ツイストネマティックモー
ドやスーパーツイストネマティックモードでは、液晶の
誘電率異方性（Δε）が正であり、オン電圧とオフ電圧
で液晶画素の電気容量が変化する。従って、ＩＴＯ膜上
にカラーフィルタ膜を積層した構造では、液晶に印加さ
れるオン／オフ電圧比が著しく悪化し、コントラストの
低下をもたらす。第２に、ＩＴＯ膜上にカラーフィルタ
膜を設けると、これにより印加電圧の降下が起る為これ
を補う様に駆動電圧を予め高めに設定しなければならな
い。
【０００７】以上、アクティブマトリクス液晶表示素子
の対向基板を例に挙げて従来の技術の課題を説明した
が、上述した問題点は対向基板に固有のものではなく、
一般に樹脂層と下地層と導電層とを順に重ねた積層体を
含む表示素子用電極基板に共通する。即ち、従来の電極
基板構造では、下地層と導電層の内部応力により、剥離
やクラックが生じるという課題がある。そこで、本発明
は表示素子用電極基板の内部応力緩和構造を提供する事
を目的とする。
の対向基板を例に挙げて従来の技術の課題を説明した
が、上述した問題点は対向基板に固有のものではなく、
一般に樹脂層と下地層と導電層とを順に重ねた積層体を
含む表示素子用電極基板に共通する。即ち、従来の電極
基板構造では、下地層と導電層の内部応力により、剥離
やクラックが生じるという課題がある。そこで、本発明
は表示素子用電極基板の内部応力緩和構造を提供する事
を目的とする。
【０００８】
【課題を解決するための手段】上述した従来の技術の課
題を解決し、本発明の目的を達成する為に以下の手段を
講じた。即ち、本発明にかかる表示素子用電極基板は、
一般的に樹脂層と下地層とパタニングされた導電層とを
順に重ねた積層体を含んでいる。前記下地層はスパッタ
リングにより成膜されたＳｉＯ2 膜からなる。本発明の
特徴事項として、前記導電層は低温スパッタリングによ
り成膜された第１のＩＴＯ膜と、高温スパッタリングに
より成膜された第２のＩＴＯ膜を重ねた複合層からな
る。構造的には、前記ＳｉＯ2 膜は零に近い内部応力を
有し、前記第１のＩＴＯ膜は引張内部応力を有し、前記
第２のＩＴＯ膜は該引張内部応力を相殺可能な圧縮内部
応力を有する。かかる構造を有する表示素子用電極基板
は例えばカラー液晶表示素子の対向基板に適用できる。
この場合には、対向基板はカラーフィルタ膜が形成され
たガラス基材を含んでおり、上述した樹脂層は該カラー
フィルタ膜を被覆する平坦化膜となる。あるいは、本発
明にかかる表示素子用電極基板はモノカラーの液晶表示
素子の対向基板に適用できる。この場合には、対向基板
はブラックマスクとなる金属膜が形成されたガラス基材
を含んでおり、前記樹脂層は該金属膜を被覆する絶縁膜
である。さらには、本発明にかかる構造は表示素子のプ
ラスチック基板に適用できる。プラスチック基板はガラ
ス基板に比べコストやハンドリングの面で有利である。
この場合には、前記樹脂層自体が厚肉のプラスチック基
材を構成する。その上にＳｉＯ2 膜からなる下地層を介
して第１及び第２のＩＴＯ膜が成膜される事になる。
題を解決し、本発明の目的を達成する為に以下の手段を
講じた。即ち、本発明にかかる表示素子用電極基板は、
一般的に樹脂層と下地層とパタニングされた導電層とを
順に重ねた積層体を含んでいる。前記下地層はスパッタ
リングにより成膜されたＳｉＯ2 膜からなる。本発明の
特徴事項として、前記導電層は低温スパッタリングによ
り成膜された第１のＩＴＯ膜と、高温スパッタリングに
より成膜された第２のＩＴＯ膜を重ねた複合層からな
る。構造的には、前記ＳｉＯ2 膜は零に近い内部応力を
有し、前記第１のＩＴＯ膜は引張内部応力を有し、前記
第２のＩＴＯ膜は該引張内部応力を相殺可能な圧縮内部
応力を有する。かかる構造を有する表示素子用電極基板
は例えばカラー液晶表示素子の対向基板に適用できる。
この場合には、対向基板はカラーフィルタ膜が形成され
たガラス基材を含んでおり、上述した樹脂層は該カラー
フィルタ膜を被覆する平坦化膜となる。あるいは、本発
明にかかる表示素子用電極基板はモノカラーの液晶表示
素子の対向基板に適用できる。この場合には、対向基板
はブラックマスクとなる金属膜が形成されたガラス基材
を含んでおり、前記樹脂層は該金属膜を被覆する絶縁膜
である。さらには、本発明にかかる構造は表示素子のプ
ラスチック基板に適用できる。プラスチック基板はガラ
ス基板に比べコストやハンドリングの面で有利である。
この場合には、前記樹脂層自体が厚肉のプラスチック基
材を構成する。その上にＳｉＯ2 膜からなる下地層を介
して第１及び第２のＩＴＯ膜が成膜される事になる。
【０００９】本発明にかかる表示素子用電極基板を製造
する為に以下の手段を講じた。即ち、樹脂層と下地層と
導電層とを含む表示素子用電極基板の製造方法におい
て、該樹脂層の上にスパッタリングでＳｉＯ2 膜を成膜
して下地層を設ける下地処理工程を先ず行なう。次に、
該ＳｉＯ2 膜の上に低温スパッタリングで第１のＩＴＯ
膜を成膜する低温スパッタリング工程を行なう。続い
て、該第１のＩＴＯ膜に重ねて高温スパッタリングによ
り第２のＩＴＯ膜を成膜し複合構造の導電層を設ける高
温スパッタリング工程を行なう。最後に、該導電層を所
定の形状にパタニングし透明電極を形成するパタニング
工程を行なう。好ましくは、前記低温スパッタリング工
程及び高温スパッタリング工程はともに、１０-3Torr台
の成膜ガス圧条件でスパッタリングを行なう事を特徴と
する。又、前記低温スパッタリング工程は常温でスパッ
タリングを行ない、前記高温スパッタリング工程は２５
０℃程度の成膜温度条件でスパッタリングを行なう事を
特徴とする。
する為に以下の手段を講じた。即ち、樹脂層と下地層と
導電層とを含む表示素子用電極基板の製造方法におい
て、該樹脂層の上にスパッタリングでＳｉＯ2 膜を成膜
して下地層を設ける下地処理工程を先ず行なう。次に、
該ＳｉＯ2 膜の上に低温スパッタリングで第１のＩＴＯ
膜を成膜する低温スパッタリング工程を行なう。続い
て、該第１のＩＴＯ膜に重ねて高温スパッタリングによ
り第２のＩＴＯ膜を成膜し複合構造の導電層を設ける高
温スパッタリング工程を行なう。最後に、該導電層を所
定の形状にパタニングし透明電極を形成するパタニング
工程を行なう。好ましくは、前記低温スパッタリング工
程及び高温スパッタリング工程はともに、１０-3Torr台
の成膜ガス圧条件でスパッタリングを行なう事を特徴と
する。又、前記低温スパッタリング工程は常温でスパッ
タリングを行ない、前記高温スパッタリング工程は２５
０℃程度の成膜温度条件でスパッタリングを行なう事を
特徴とする。
【００１０】
【作用】本発明によれば、導電層は従来の様に単層構造
ではなく複合構造となっており、低温スパッタリングに
より成膜された第１のＩＴＯ膜と、高温スパッタリング
により成膜された第２のＩＴＯ膜を重ねたものである。
成膜処理の終了した状態では、第１のＩＴＯ膜は引張内
部応力を有し、第２のＩＴＯ膜は圧縮内部応力を有す
る。成膜条件を最適化する事により、引張内部応力と圧
縮内部応力を同等レベルとし互いに相殺する事ができ
る。又、樹脂層と導電層との間に介在する下地層を構成
するＳｉＯ2 膜はスパッタリング成膜条件を最適化する
事により、その内部応力を零に近づける事ができる。従
って、積層構造全体で見ると内部応力が緩和された状態
となり、クラックや剥離を有効に防止する事が可能にな
る。
ではなく複合構造となっており、低温スパッタリングに
より成膜された第１のＩＴＯ膜と、高温スパッタリング
により成膜された第２のＩＴＯ膜を重ねたものである。
成膜処理の終了した状態では、第１のＩＴＯ膜は引張内
部応力を有し、第２のＩＴＯ膜は圧縮内部応力を有す
る。成膜条件を最適化する事により、引張内部応力と圧
縮内部応力を同等レベルとし互いに相殺する事ができ
る。又、樹脂層と導電層との間に介在する下地層を構成
するＳｉＯ2 膜はスパッタリング成膜条件を最適化する
事により、その内部応力を零に近づける事ができる。従
って、積層構造全体で見ると内部応力が緩和された状態
となり、クラックや剥離を有効に防止する事が可能にな
る。
【００１１】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかる表示素子用電極
基板の第１実施例を示しており、カラーアクティブマト
リクス型液晶表示素子の対向基板に適用したものであ
る。図示する様に、表示素子用電極基板は、樹脂層１と
下地層２と導電層３とを順に重ねた積層体を含んでい
る。本例では、さらにガラス基材４を含んでおり、その
表面にはカラーフィルタ膜５が形成されている。カラー
フィルタ膜５はＲＧＢ三原色のセグメントに分割されて
おり、隣合うセグメントの境界にはブラックマスク６が
形成されている。上述した樹脂層１はカラーフィルタ膜
５を被覆する平坦化膜７として機能し、例えば透明樹脂
から構成されている。
詳細に説明する。図１は本発明にかかる表示素子用電極
基板の第１実施例を示しており、カラーアクティブマト
リクス型液晶表示素子の対向基板に適用したものであ
る。図示する様に、表示素子用電極基板は、樹脂層１と
下地層２と導電層３とを順に重ねた積層体を含んでい
る。本例では、さらにガラス基材４を含んでおり、その
表面にはカラーフィルタ膜５が形成されている。カラー
フィルタ膜５はＲＧＢ三原色のセグメントに分割されて
おり、隣合うセグメントの境界にはブラックマスク６が
形成されている。上述した樹脂層１はカラーフィルタ膜
５を被覆する平坦化膜７として機能し、例えば透明樹脂
から構成されている。
【００１２】本発明の特徴事項として、下地層２は、ス
パッタリングにより成膜されたＳｉＯ2 膜８からなる。
又、導電層３は、低温スパッタリングにより成膜された
第１ＩＴＯ膜９と、高温スパッタリングにより成膜され
た第２ＩＴＯ膜１０を重ねた複合層からなる。ＳｉＯ2
膜８は零に近い内部応力を有する。第１ＩＴＯ膜９は引
張内部応力を有する。第２ＩＴＯ膜１０は該引張内部応
力を相殺可能な圧縮内部応力を有する。
パッタリングにより成膜されたＳｉＯ2 膜８からなる。
又、導電層３は、低温スパッタリングにより成膜された
第１ＩＴＯ膜９と、高温スパッタリングにより成膜され
た第２ＩＴＯ膜１０を重ねた複合層からなる。ＳｉＯ2
膜８は零に近い内部応力を有する。第１ＩＴＯ膜９は引
張内部応力を有する。第２ＩＴＯ膜１０は該引張内部応
力を相殺可能な圧縮内部応力を有する。
【００１３】次に図１に示した表示素子用電極基板の製
造方法を説明する。先ず最初に、予めカラーフィルタ膜
５が形成されたガラス基材４の表面に、透明樹脂をスピ
ンコートあるいは印刷等により塗布し焼成を加えて平坦
化膜７を形成する。次に、平坦化膜７の上にスパッタリ
ングでＳｉＯ2 膜を成膜して下地層１を設ける下地処理
工程を行なう。次に、ＳｉＯ2 膜８の上に低温スパッタ
リングで第１ＩＴＯ膜９を成膜する低温スパッタリング
工程を行なう。続いて、第１ＩＴＯ膜９に重ねて高温ス
パッタリングにより第２ＩＴＯ膜１０を成膜し、複合構
造の導電層３を設ける高温スパッタリング工程を行な
う。最後に、該導電層３を所定の形状にパタニングし透
明な対向電極を形成するパタニング工程を行なう。対向
電極のパタンとしてはベタ形状を採用する場合がある。
この時には、基板周辺のみから導電層３をエッチングに
より除去するパタニング工程を行なう。対向電極として
複数の領域に分割されたパタンを用いる場合もある。
又、単純マトリクス型液晶表示素子の電極基板として用
いる場合には、ストライプ状にパタニングされる事にな
る。以上の製造方法において、好ましくは前記低温スパ
ッタリング工程及び高温スパッタリング工程はともに、
１０-3Torr台の成膜ガス圧条件でスパッタリングを行な
う。又、低温スパッタリング工程は例えば常温でスパッ
タリングを行ない、高温スパッタリング工程は例えば２
５０℃程度の成膜温度条件でスパッタリングを行なう。
造方法を説明する。先ず最初に、予めカラーフィルタ膜
５が形成されたガラス基材４の表面に、透明樹脂をスピ
ンコートあるいは印刷等により塗布し焼成を加えて平坦
化膜７を形成する。次に、平坦化膜７の上にスパッタリ
ングでＳｉＯ2 膜を成膜して下地層１を設ける下地処理
工程を行なう。次に、ＳｉＯ2 膜８の上に低温スパッタ
リングで第１ＩＴＯ膜９を成膜する低温スパッタリング
工程を行なう。続いて、第１ＩＴＯ膜９に重ねて高温ス
パッタリングにより第２ＩＴＯ膜１０を成膜し、複合構
造の導電層３を設ける高温スパッタリング工程を行な
う。最後に、該導電層３を所定の形状にパタニングし透
明な対向電極を形成するパタニング工程を行なう。対向
電極のパタンとしてはベタ形状を採用する場合がある。
この時には、基板周辺のみから導電層３をエッチングに
より除去するパタニング工程を行なう。対向電極として
複数の領域に分割されたパタンを用いる場合もある。
又、単純マトリクス型液晶表示素子の電極基板として用
いる場合には、ストライプ状にパタニングされる事にな
る。以上の製造方法において、好ましくは前記低温スパ
ッタリング工程及び高温スパッタリング工程はともに、
１０-3Torr台の成膜ガス圧条件でスパッタリングを行な
う。又、低温スパッタリング工程は例えば常温でスパッ
タリングを行ない、高温スパッタリング工程は例えば２
５０℃程度の成膜温度条件でスパッタリングを行なう。
【００１４】次に、図２ないし図５を参照してＳｉＯ2
膜８、第１ＩＴＯ膜９、第２ＩＴＯ膜１０の内部応力に
ついて詳細な説明を加える。先ず最初に、ＳｉＯ2 膜
は、例えば常温スパッタリングにより成膜され、その厚
みは０．０５μｍ程度である。この場合、図２に示す様
にＳｉＯ2 膜は一般に圧縮応力を呈する。但し、その大
きさにはガス圧力依存性があり、スパッタリング時のガ
ス圧力が高くなるにつれ零に近づいていく。
膜８、第１ＩＴＯ膜９、第２ＩＴＯ膜１０の内部応力に
ついて詳細な説明を加える。先ず最初に、ＳｉＯ2 膜
は、例えば常温スパッタリングにより成膜され、その厚
みは０．０５μｍ程度である。この場合、図２に示す様
にＳｉＯ2 膜は一般に圧縮応力を呈する。但し、その大
きさにはガス圧力依存性があり、スパッタリング時のガ
ス圧力が高くなるにつれ零に近づいていく。
【００１５】次に、第２ＩＴＯ膜１０については、低抵
抗化の為にカラーフィルタ膜の耐熱温度である２５０℃
程度の高温で成膜され、その厚みは０．２μｍ程度、シ
ート抵抗は１０Ω／□程度である。この場合、図３に示
す様に、第２ＩＴＯ膜は圧縮応力を呈し、ガス圧が６mT
orr の付近で零に近づく。図２及び図３に示した様に、
ＳｉＯ2 膜及び比較的高温で成膜した第２ＩＴＯ膜はと
もに圧縮応力を呈し、このままでは応力の影響によりＩ
ＴＯ膜に剥離やクラックが発生する惧れがある。これを
防止する為には、ＳｉＯ2 とＩＴＯの両者ともに最も零
に近い圧縮応力となる成膜条件を選定することが考えら
れる。しかしながら、実際にはスパッタリングで成膜可
能なガス圧力の範囲において、ＳｉＯ2 及びＩＴＯは圧
縮応力を呈している。又、前述した様にＩＴＯの膜質は
その成膜条件に対して非常に敏感であり制御が難しい。
従って、単純な成膜条件の調整のみにより内部応力の緩
和を図る事は実際上困難である。
抗化の為にカラーフィルタ膜の耐熱温度である２５０℃
程度の高温で成膜され、その厚みは０．２μｍ程度、シ
ート抵抗は１０Ω／□程度である。この場合、図３に示
す様に、第２ＩＴＯ膜は圧縮応力を呈し、ガス圧が６mT
orr の付近で零に近づく。図２及び図３に示した様に、
ＳｉＯ2 膜及び比較的高温で成膜した第２ＩＴＯ膜はと
もに圧縮応力を呈し、このままでは応力の影響によりＩ
ＴＯ膜に剥離やクラックが発生する惧れがある。これを
防止する為には、ＳｉＯ2 とＩＴＯの両者ともに最も零
に近い圧縮応力となる成膜条件を選定することが考えら
れる。しかしながら、実際にはスパッタリングで成膜可
能なガス圧力の範囲において、ＳｉＯ2 及びＩＴＯは圧
縮応力を呈している。又、前述した様にＩＴＯの膜質は
その成膜条件に対して非常に敏感であり制御が難しい。
従って、単純な成膜条件の調整のみにより内部応力の緩
和を図る事は実際上困難である。
【００１６】そこで、本発明では下地のＳｉＯ2 膜と高
温成膜された第２ＩＴＯ膜の中間に低温成膜された第１
ＩＴＯ膜を介在させている。膜応力は一般に薄い方が小
さくなる事から、本例では第１ＩＴＯ膜は、例えば０．
０５μｍの厚みで成膜される。又、成膜温度は常温（２
５℃）に設定した。常温成膜された第１ＩＴＯ膜はＳｉ
Ｏ2 膜と高温成膜された第２ＩＴＯ膜の間の応力緩衝層
としての役割を果す。常温でスパッタリング成膜された
ＩＴＯ単層の膜応力を図４に示す。スパッタリングされ
た段階では、成膜可能なガス圧力の範囲で第１ＩＴＯ膜
は圧縮応力を呈する。前述した様に工程順としては常温
成膜された第１ＩＴＯ膜の上に第２ＩＴＯ膜が高温成膜
される。通常高温で成膜する場合、基板温度を所定の成
膜温度に保持する為、例えば２０分程度のプリヒートが
真空チャンバ内で行なわれる。よって、常温成膜された
第１ＩＴＯ膜は加熱され非晶質の状態から結晶化される
事になる。一般に、ＩＴＯは２００℃程度以上の温度か
ら結晶化する。
温成膜された第２ＩＴＯ膜の中間に低温成膜された第１
ＩＴＯ膜を介在させている。膜応力は一般に薄い方が小
さくなる事から、本例では第１ＩＴＯ膜は、例えば０．
０５μｍの厚みで成膜される。又、成膜温度は常温（２
５℃）に設定した。常温成膜された第１ＩＴＯ膜はＳｉ
Ｏ2 膜と高温成膜された第２ＩＴＯ膜の間の応力緩衝層
としての役割を果す。常温でスパッタリング成膜された
ＩＴＯ単層の膜応力を図４に示す。スパッタリングされ
た段階では、成膜可能なガス圧力の範囲で第１ＩＴＯ膜
は圧縮応力を呈する。前述した様に工程順としては常温
成膜された第１ＩＴＯ膜の上に第２ＩＴＯ膜が高温成膜
される。通常高温で成膜する場合、基板温度を所定の成
膜温度に保持する為、例えば２０分程度のプリヒートが
真空チャンバ内で行なわれる。よって、常温成膜された
第１ＩＴＯ膜は加熱され非晶質の状態から結晶化される
事になる。一般に、ＩＴＯは２００℃程度以上の温度か
ら結晶化する。
【００１７】結晶化する事により膜応力が変化し、図５
に示す様に、第１ＩＴＯ膜は圧縮応力から引張応力へと
変わる。なお、グラフ上引張応力は正符号で表わされ、
圧縮応力は負符号で表わされている。図５から明らかな
様に、引張応力の値はガス圧力に対する依存性が少な
く、例えば３〜６×１０9 dyne／cm2 程度であり、変動
があまりない。一般に、ＩＴＯの膜質は、結晶化する事
により引張応力が働く様になり、又、電子等のキャリア
が動きやすくなり抵抗値も低下する。一方、ＳｉＯ2 膜
に関しては加熱処理によりその膜応力はあまり変動しな
い為、特に考慮する必要はない。
に示す様に、第１ＩＴＯ膜は圧縮応力から引張応力へと
変わる。なお、グラフ上引張応力は正符号で表わされ、
圧縮応力は負符号で表わされている。図５から明らかな
様に、引張応力の値はガス圧力に対する依存性が少な
く、例えば３〜６×１０9 dyne／cm2 程度であり、変動
があまりない。一般に、ＩＴＯの膜質は、結晶化する事
により引張応力が働く様になり、又、電子等のキャリア
が動きやすくなり抵抗値も低下する。一方、ＳｉＯ2 膜
に関しては加熱処理によりその膜応力はあまり変動しな
い為、特に考慮する必要はない。
【００１８】以上の結果から、次の様な成膜条件を設定
する事により、膜応力の影響によるＩＴＯ膜の剥離やク
ラックが有効に防止できる事が判明した。下地のＳｉＯ
2 膜については、膜応力が零に近い様な成膜ガス圧力に
設定する。図２に示したグラフの例では、スパッタリン
グのガス圧力を６mTorr 付近に設定すれば良い。次に、
常温成膜される第１ＩＴＯ膜については、加熱処理によ
り＋１０9 dyne／cm2台の引張応力となる様な成膜条件
に設定する。例えば、図５のグラフに示す様に、ガス圧
力は１０-3Torr台に設定すれば良い。高温成膜される第
２ＩＴＯ膜については、常温成膜された第１ＩＴＯ膜の
引張応力が＋１０9 dyne／cm2 台である事を考慮し、圧
縮応力で−１０9 dyne／cm2 台の値となる様に成膜条件
を設定する。例えば、図３のグラフの例ではスパッタリ
ングのガス圧力条件を１０-3Torr台に設定すれば良い。
する事により、膜応力の影響によるＩＴＯ膜の剥離やク
ラックが有効に防止できる事が判明した。下地のＳｉＯ
2 膜については、膜応力が零に近い様な成膜ガス圧力に
設定する。図２に示したグラフの例では、スパッタリン
グのガス圧力を６mTorr 付近に設定すれば良い。次に、
常温成膜される第１ＩＴＯ膜については、加熱処理によ
り＋１０9 dyne／cm2台の引張応力となる様な成膜条件
に設定する。例えば、図５のグラフに示す様に、ガス圧
力は１０-3Torr台に設定すれば良い。高温成膜される第
２ＩＴＯ膜については、常温成膜された第１ＩＴＯ膜の
引張応力が＋１０9 dyne／cm2 台である事を考慮し、圧
縮応力で−１０9 dyne／cm2 台の値となる様に成膜条件
を設定する。例えば、図３のグラフの例ではスパッタリ
ングのガス圧力条件を１０-3Torr台に設定すれば良い。
【００１９】本発明によれば、高温成膜された第２ＩＴ
Ｏ膜に発生する圧縮応力を、常温成膜された第１ＩＴＯ
膜の引張応力で相殺し、さらにＳｉＯ2 膜の応力は零に
近づく様に設定する事により、積層構造全体の膜応力を
零に近づける事ができる。換言すると、常温成膜された
（一般的には低温成膜された）第１ＩＴＯ膜を付加する
事により応力の緩衝層としての機能を果させる事ができ
る。又、緩衝層がＩＴＯ膜である為、その上の高温成膜
されたＩＴＯ膜との密着性は当然良好であり、複合層と
する事に関し何等悪影響は生じない。
Ｏ膜に発生する圧縮応力を、常温成膜された第１ＩＴＯ
膜の引張応力で相殺し、さらにＳｉＯ2 膜の応力は零に
近づく様に設定する事により、積層構造全体の膜応力を
零に近づける事ができる。換言すると、常温成膜された
（一般的には低温成膜された）第１ＩＴＯ膜を付加する
事により応力の緩衝層としての機能を果させる事ができ
る。又、緩衝層がＩＴＯ膜である為、その上の高温成膜
されたＩＴＯ膜との密着性は当然良好であり、複合層と
する事に関し何等悪影響は生じない。
【００２０】図６は、本発明にかかる表示素子用電極基
板の第２実施例を示す模式的な断面図であり、モノカラ
ータイプのアクティブマトリクス液晶表示素子の対向基
板に適用した例である。理解を容易にする為、図１に示
した第１実施例と対応する部分については対応する参照
番号を付してある。本例では、ガラス基材４の表面には
カラーフィルタ膜が形成されておらず、単にブラックマ
スク６のみが所定の形状でパタニングされている。この
ブラックマスク６は画素領域以外を遮閉する為に設けら
れたものであり、例えばＣｒやＭｏ等の金属膜から作製
される。その上に、樹脂層１として絶縁膜１７が形成さ
れている。この絶縁膜１７の上には下地のＳｉＯ2 膜８
を介して第１ＩＴＯ膜９及び第２ＩＴＯ膜１０が成膜さ
れている。従って絶縁膜１７は金属膜からなるブラック
マスク６とＩＴＯ膜を互いに電気的に絶縁する機能を奏
する。本実施例においても、ＳｉＯ2 膜８をスパッタリ
ングにより成膜し、第１ＩＴＯ膜９を低温でスパッタリ
ング成膜し、第２ＩＴＯ膜１０を高温でスパッタリング
成膜する事により、膜応力を緩和する事ができる。
板の第２実施例を示す模式的な断面図であり、モノカラ
ータイプのアクティブマトリクス液晶表示素子の対向基
板に適用した例である。理解を容易にする為、図１に示
した第１実施例と対応する部分については対応する参照
番号を付してある。本例では、ガラス基材４の表面には
カラーフィルタ膜が形成されておらず、単にブラックマ
スク６のみが所定の形状でパタニングされている。この
ブラックマスク６は画素領域以外を遮閉する為に設けら
れたものであり、例えばＣｒやＭｏ等の金属膜から作製
される。その上に、樹脂層１として絶縁膜１７が形成さ
れている。この絶縁膜１７の上には下地のＳｉＯ2 膜８
を介して第１ＩＴＯ膜９及び第２ＩＴＯ膜１０が成膜さ
れている。従って絶縁膜１７は金属膜からなるブラック
マスク６とＩＴＯ膜を互いに電気的に絶縁する機能を奏
する。本実施例においても、ＳｉＯ2 膜８をスパッタリ
ングにより成膜し、第１ＩＴＯ膜９を低温でスパッタリ
ング成膜し、第２ＩＴＯ膜１０を高温でスパッタリング
成膜する事により、膜応力を緩和する事ができる。
【００２１】図７は、本発明にかかる表示素子用電極基
板の第３実施例を示す模式的な断面図である。図１に示
した第１実施例と対応する部分には対応する参照番号を
付して理解を容易にしている。本例では樹脂層１と下地
層２と導電層３とを順に重ねた積層体だけで表示素子用
電極基板を構成している。即ち、樹脂層１が肉厚のプラ
スチック基材２７からなり、所謂プラスチック電極基板
構造となっている。従来のガラス電極基板に比べ軽量で
あり且つハンドリングが容易になるとともに、コスト面
でも有利である。
板の第３実施例を示す模式的な断面図である。図１に示
した第１実施例と対応する部分には対応する参照番号を
付して理解を容易にしている。本例では樹脂層１と下地
層２と導電層３とを順に重ねた積層体だけで表示素子用
電極基板を構成している。即ち、樹脂層１が肉厚のプラ
スチック基材２７からなり、所謂プラスチック電極基板
構造となっている。従来のガラス電極基板に比べ軽量で
あり且つハンドリングが容易になるとともに、コスト面
でも有利である。
【００２２】
【発明の効果】以上詳細に説明した様に、本発明によれ
ば表示素子用電極基板において、下地のＳｉＯ2 膜と高
温成膜された第２ＩＴＯ膜の間に常温成膜された第１Ｉ
ＴＯ膜を介在させる事により、応力緩和が可能となりＩ
ＴＯ膜の剥離やクラックを防止する事ができるという効
果がある。又、スパッタリングの成膜ガス圧力を１０-3
Torr台に設定する事により、広い範囲の条件で低温スパ
ッタリング及び高温スパッタリングを用いたＩＴＯの成
膜が可能になるという効果がある。かかる構造は、マト
リクス液晶表示素子の対向基板に限られず、広く樹脂層
の上にＩＴＯ膜をパタニング形成する構造に対して適用
できる。
ば表示素子用電極基板において、下地のＳｉＯ2 膜と高
温成膜された第２ＩＴＯ膜の間に常温成膜された第１Ｉ
ＴＯ膜を介在させる事により、応力緩和が可能となりＩ
ＴＯ膜の剥離やクラックを防止する事ができるという効
果がある。又、スパッタリングの成膜ガス圧力を１０-3
Torr台に設定する事により、広い範囲の条件で低温スパ
ッタリング及び高温スパッタリングを用いたＩＴＯの成
膜が可能になるという効果がある。かかる構造は、マト
リクス液晶表示素子の対向基板に限られず、広く樹脂層
の上にＩＴＯ膜をパタニング形成する構造に対して適用
できる。
【図１】本発明にかかる表示素子用電極基板の第１実施
例を示す断面図である。
例を示す断面図である。
【図２】ＳｉＯ2 膜の成膜ガス圧力と膜応力との関係を
示すグラフである。
示すグラフである。
【図３】高温成膜されたＩＴＯ膜のスパッタリングガス
圧力と膜応力との関係を示すグラフである。
圧力と膜応力との関係を示すグラフである。
【図４】常温成膜されたＩＴＯ膜のスパッタリングガス
圧力と膜応力との関係を示すグラフである。
圧力と膜応力との関係を示すグラフである。
【図５】常温成膜した後加熱処理を施したＩＴＯ膜のス
パッタリングガス圧力と膜応力との関係を示すグラフで
ある。
パッタリングガス圧力と膜応力との関係を示すグラフで
ある。
【図６】本発明にかかる表示素子用電極基板の第２実施
例を示す断面図である。
例を示す断面図である。
【図７】本発明にかかる表示素子用電極基板の第３実施
例を示す断面図である。
例を示す断面図である。
【図８】従来のアクティブマトリクス型液晶表示素子の
一般的な構成を示す模式図である。
一般的な構成を示す模式図である。
【図９】従来の表示素子用電極基板の一例を示す断面図
である。
である。
１ 樹脂層 ２ 下地層 ３ 導電層 ４ ガラス基材 ５ カラーフィルタ膜 ６ ブラックマスク ７ 平坦化膜 ８ ＳｉＯ2 膜 ９ 第１ＩＴＯ膜 １０ 第２ＩＴＯ膜 １７ 絶縁膜 ２７ プラスチック基材
Claims (8)
- 【請求項１】 樹脂層と下地層とパタニングされた導電
層とを順に重ねた積層体を含む表示素子用電極基板であ
って、 前記下地層はスパッタリングにより成膜されたＳｉＯ2
膜からなり、 前記導電層は低温スパッタリングにより成膜された第１
のＩＴＯ膜と、高温スパッタリングにより成膜された第
２のＩＴＯ膜を重ねた複合層からなる表示素子用電極基
板。 - 【請求項２】 前記ＳｉＯ2 膜は零に近い内部応力を有
し、前記第１のＩＴＯ膜は引張内部応力を有し、前記第
２のＩＴＯ膜は該引張内部応力を相殺可能な圧縮内部応
力を有する請求項１記載の表示素子用電極基板。 - 【請求項３】 カラーフィルタ膜が形成されたガラス基
材を含んでおり、前記樹脂層は該カラーフィルタ膜を被
覆する平坦化膜である請求項１記載の表示素子用電極基
板。 - 【請求項４】 ブラックマスクとなる金属膜が形成され
たガラス基材を含んでおり、前記樹脂層は該金属膜を被
覆する絶縁膜である請求項１記載の表示素子用電極基
板。 - 【請求項５】 前記樹脂層は厚肉のプラスチック基材を
構成する請求項１記載の表示素子用電極基板。 - 【請求項６】 樹脂層と下地層と導電層とを含む表示素
子用電極基板の製造方法において、 該樹脂層の上にスパッタリングでＳｉＯ2 膜を成膜して
下地層を設ける下地処理工程と、 該ＳｉＯ2 膜の上に低温スパッタリングで第１のＩＴＯ
膜を成膜する低温スパッタリング工程と、 該第１のＩＴＯ膜に重ねて高温スパッタリングにより第
２のＩＴＯ膜を成膜し複合構造の導電層を設ける高温ス
パッタリング工程と、 該導電層を所定の形状にパタニングし透明電極を形成す
るパタニング工程とを有する事を特徴とする表示素子用
電極基板の製造方法。 - 【請求項７】 前記低温スパッタリング工程及び高温ス
パッタリング工程はともに、１０-3Torr台の成膜ガス圧
条件でスパッタリングを行なう事を特徴とする請求項６
記載の表示素子用電極基板の製造方法。 - 【請求項８】 前記低温スパッタリング工程は常温でス
パッタリングを行ない、前記高温スパッタリング工程は
２５０℃程度の成膜温度条件でスパッタリングを行なう
事を特徴とする請求項６記載の表示素子用電極基板の製
造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5208631A JPH0743735A (ja) | 1993-07-30 | 1993-07-30 | 表示素子用電極基板及びその製造方法 |
| KR1019940017827A KR100306093B1 (ko) | 1993-07-30 | 1994-07-23 | 표시소자용전극기판및그제조방법 |
| US08/281,590 US5506707A (en) | 1993-07-30 | 1994-07-28 | Electrode substrate having double layers of indium tin oxide and method for making the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5208631A JPH0743735A (ja) | 1993-07-30 | 1993-07-30 | 表示素子用電極基板及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0743735A true JPH0743735A (ja) | 1995-02-14 |
Family
ID=16559431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5208631A Pending JPH0743735A (ja) | 1993-07-30 | 1993-07-30 | 表示素子用電極基板及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5506707A (ja) |
| JP (1) | JPH0743735A (ja) |
| KR (1) | KR100306093B1 (ja) |
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| JP2004133109A (ja) * | 2002-10-09 | 2004-04-30 | Seiko Epson Corp | 薄膜が形成された基板の製造方法、電気光学装置の製造方法、電気光学装置及び電子機器 |
| JP2008004361A (ja) * | 2006-06-22 | 2008-01-10 | Casio Comput Co Ltd | 表示装置及びその製造方法 |
| JP2009047839A (ja) * | 2007-08-17 | 2009-03-05 | Epson Imaging Devices Corp | 液晶表示装置 |
| JP2009192575A (ja) * | 2008-02-12 | 2009-08-27 | Toppan Printing Co Ltd | カラーフィルタ、及びそれを用いた液晶表示装置 |
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| US9651898B2 (en) | 2015-01-09 | 2017-05-16 | Canon Kabushiki Kaisha | Belt module and belt member exchanging method |
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| JPH08136910A (ja) * | 1994-11-07 | 1996-05-31 | Hitachi Ltd | カラー液晶表示装置およびその製造方法 |
| US6487058B1 (en) | 2000-01-10 | 2002-11-26 | Seagate Technology Llc | ESD shunt |
| JP2002042582A (ja) * | 2000-07-25 | 2002-02-08 | Nippon Sheet Glass Co Ltd | 透明導電膜付き基板の製造方法、及び該製造方法により製造された透明導電膜付き基板、並びに該基板を用いたタッチパネル |
| TWI245958B (en) * | 2001-05-11 | 2005-12-21 | Matsushita Electric Ind Co Ltd | Liquid crystal display panel and process for producing same |
| JP4170110B2 (ja) * | 2002-04-26 | 2008-10-22 | シャープ株式会社 | 液晶表示装置およびその製造方法 |
| CN100351725C (zh) * | 2002-08-01 | 2007-11-28 | 应用材料有限公司 | 用于在先进工艺控制***中处理歪曲的度量数据的方法、***和介质 |
| TW200407834A (en) * | 2002-09-17 | 2004-05-16 | Seiko Epson Corp | Optoelectronic device, manufacturing method of optoelectronic device, and electronic machine |
| DE10327897B4 (de) * | 2003-06-20 | 2010-04-01 | Applied Materials Gmbh & Co. Kg | Verfahren zur Herstellung glatter Indium-Zinn-Oxidschichten auf Substraten, sowie Substratbeschichtung aus Indium-Zinn-Oxid und organische Leuchtdiode |
| KR100943975B1 (ko) * | 2003-09-26 | 2010-02-26 | 삼성코닝정밀유리 주식회사 | 인듐 주석 산화물 박막 및 그 제조 방법 |
| JP2007212801A (ja) * | 2006-02-10 | 2007-08-23 | Fujitsu Hitachi Plasma Display Ltd | フラットパネルディスプレイおよびそれを備えたディスプレイパネル装置 |
| KR100912779B1 (ko) * | 2007-11-08 | 2009-08-18 | 경북대학교 산학협력단 | 유기 발광 소자 및 그 제조 방법 |
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| US5212575A (en) * | 1988-08-30 | 1993-05-18 | Canon Kabushiki Kaisha | Functional substrate for controlling pixels |
| KR960002202B1 (ko) * | 1991-02-04 | 1996-02-13 | 가부시끼가이샤 한도다이 에네르기 겐뀨쇼 | 액정 전기 광학 장치 제작 방법 |
| JP2665477B2 (ja) * | 1991-05-23 | 1997-10-22 | シャープ株式会社 | 光書き込み型液晶表示素子 |
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- 1993-07-30 JP JP5208631A patent/JPH0743735A/ja active Pending
-
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- 1994-07-23 KR KR1019940017827A patent/KR100306093B1/ko not_active IP Right Cessation
- 1994-07-28 US US08/281,590 patent/US5506707A/en not_active Expired - Fee Related
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