JPH0743479B2 - Lcd display - Google Patents
Lcd displayInfo
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- JPH0743479B2 JPH0743479B2 JP62076561A JP7656187A JPH0743479B2 JP H0743479 B2 JPH0743479 B2 JP H0743479B2 JP 62076561 A JP62076561 A JP 62076561A JP 7656187 A JP7656187 A JP 7656187A JP H0743479 B2 JPH0743479 B2 JP H0743479B2
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- Japan
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- transparent electrodes
- wiring
- pixel
- liquid crystal
- scanning
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- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は表示装置として用いられる液晶デイスプレイに
係り、特に薄膜トランジスタ（以下TFT（Thin−Film Tr
ansistor）という。）を用いたアクテイブマトリクス液
晶デイスプレイに関する。The present invention relates to a liquid crystal display used as a display device, and more particularly to a thin film transistor (hereinafter referred to as a TFT (Thin-Film Trn).
ansistor). ) Using an active matrix liquid crystal display.
TFTを用いたアクテイブマトリクス液晶デイスプレイ
は、表示部内の各画素に液晶を駆動するためのTFT素子
と、それぞれのTFT素子に電圧を供給するための走査配
線群と信号配線群とから成り、これらの走査配線と信号
配線との交点は絶縁膜を介した二層配線構造となつてい
る。このため、表示部を製造する工程において、走査配
線と信号配線とのそれぞれの導体を形成する工程と、そ
れらの間の交点絶縁膜を形成する工程が必要であり、製
造工程を簡略化して表示装置を数少ない工程で製造し、
低価格化を達成することが容易でない。また、二層配線
の絶縁抵抗は、信号配線と走査配線との間の絶縁を充分
に確保しなければならないことから画面内の全点におい
て良好な耐圧と抵抗値を有することが必要である。も
し、画面内に二層配線の絶縁不良等の欠陥が存在し、信
号配線と走査配線とが短絡した場合には、短絡した配線
において電圧低下を起こすか、あるいは他方の電圧が印
加され電圧が上昇するという現像を引き起こし、正常な
表示が不可能となつて、線欠陥の表示があらわれること
もある。このため、二層配線の相互間には画面内全点に
わたり良好な絶縁特性が要求され、このことが、デイス
プレイを歩留り良く製造する場合の課題となる。The active matrix liquid crystal display using TFT is composed of a TFT element for driving the liquid crystal to each pixel in the display section, a scanning wiring group and a signal wiring group for supplying a voltage to each TFT element. The intersection of the scanning wiring and the signal wiring has a two-layer wiring structure with an insulating film interposed. Therefore, in the process of manufacturing the display unit, a process of forming each conductor of the scanning wiring and the signal wiring and a process of forming an intersection insulating film between them are required, and the manufacturing process is simplified. Manufacturing the device in a few steps,
It is not easy to achieve price reduction. Further, the insulation resistance of the two-layer wiring must have good withstand voltage and resistance value at all points in the screen, because sufficient insulation between the signal wiring and the scanning wiring must be ensured. If there is a defect such as insulation failure of the two-layer wiring in the screen and the signal wiring and the scanning wiring are short-circuited, a voltage drop occurs in the short-circuited wiring, or the other voltage is applied and the voltage is In some cases, a line defect may appear, causing a rise in development and making normal display impossible. Therefore, good insulation characteristics are required between the two layers of wiring at all points in the screen, which is a problem in manufacturing the display with high yield.
上記の二層配線の問題を解決したものとし（公知例１）
として、デイスプレイ、７巻,1号，（1986年１月）第37
頁から第39頁（Displays Vol.7,No.1（Jan,1986）P37〜
39に記載されたような構造がある。この構造は二層配線
を必要としない。そのために、対向基板の透明電極を一
列ごとに分離させ、表示を行う場合に表示状態に対応し
た信号電圧を各電極に印加する構成となつている。した
がつて、この構造の場合、対向基板の各列電極に印加す
る電圧を供給するための配線を外部から接続する必要が
ある。It is assumed that the above-mentioned problem of the two-layer wiring is solved (known example 1).
, Display, Volume 7, Issue 1, (January 1986) No. 37
Page 39 (Displays Vol.7, No.1 (Jan, 1986) P37〜
There is a structure as described in 39. This structure does not require double layer wiring. Therefore, the transparent electrodes on the counter substrate are separated for each column, and a signal voltage corresponding to the display state is applied to each electrode when displaying. Therefore, in the case of this structure, it is necessary to externally connect the wiring for supplying the voltage applied to each column electrode of the counter substrate.
一方、信号配線と走査配線との交点を除去したマトリク
ス構造の例として特開昭60−107690号公報に開示された
ものが知られている（公知例２）。On the other hand, as an example of a matrix structure in which the intersections of the signal wirings and the scanning wirings are removed, the one disclosed in Japanese Patent Laid-Open No. 60-107690 is known (known example 2).
上記した公知例１によれば、対向基板の透明電極を列ご
とに分離させた構造であるため、表示部の面積が大面積
となり、画素数が増加した場合や，表示部の画素の精細
度が高くなつて高密度となつた場合には、外部回路から
対向基板に対する接続数が増加したり、高密度の配線を
接続する必要が生じ、その結果表示部の大面積化や画素
の高密度化が困難となる問題がある。According to the above-mentioned known example 1, since the transparent electrodes of the counter substrate are separated for each column, the area of the display portion becomes large and the number of pixels increases, or the definition of the pixels of the display portion increases. In the case of high density and high density, the number of connections from the external circuit to the counter substrate increases, and it becomes necessary to connect high-density wiring, resulting in a large display area and high pixel density. There is a problem that it becomes difficult to realize.
一方、公知例２についても同様に対向基板の透明電極を
１列ごとに分離させた構造であるため接続線の増大は避
け得ず、また画素の多重化は不可能であり、高密度化の
達成は困難である。On the other hand, also in the known example 2, since the transparent electrodes of the counter substrate are similarly separated for each column, an increase in the number of connecting lines is unavoidable, and it is impossible to multiplex the pixels. Achievement is difficult.
本発明は信号配線と走査配線との交点の二重配線をなく
すとともにTFTおよび画素の配置構造を多重化して対向
基板の接続数を半分以下に低減しうる液晶デイスプレイ
を提供することを目的とする。An object of the present invention is to provide a liquid crystal display capable of eliminating the double wiring at the intersection of the signal wiring and the scanning wiring and multiplexing the arrangement structure of the TFT and the pixel to reduce the number of connections of the counter substrate to less than half. .
上記目的を達成しようとするために、本発明は、薄膜ト
ランジスタ、そのゲート電極に接続され行方向に延びる
走査配線、ドレイン電極に接続され行方向に延びる共通
配線及びソース電極に接続されて液晶層に電圧を印加す
る複数独立した画素透明電極が形成された絶縁性基板
と、この絶縁性基板に対面して他の透明電極が形成され
たガラス基板と、の間に液晶が封止されてなるｍ列ｎ行
の液晶ディスプレイにおいて、前記画素透明電極は各行
及び列方向に互に間隔をおいて配列され、前記他の透明
電極は前記画素透明電極を行方向において複数個づつ覆
う幅で列方向に延在されるとともに行方向に並列に配列
され、１本の列方向の前記他の透明電極で覆われている
前記画素透明電極にはそれぞれ異なる走査配線が接続さ
れ、デイスプレイにおける全走査配線の数は１本の列方
向の前記他の透明電極で覆われている前記画素透明電極
の数と同数であり、前記走査配線は前記画素透明電極の
行方向の配列に全体として平行に、かつ互いに交差しな
いように配列され、前記共通配線は全体として前記走査
配線に平行に配されていることを特徴とする。In order to achieve the above object, the present invention provides a thin film transistor, a scan line connected to the gate electrode thereof extending in the row direction, a common line connected to the drain electrode extending in the row direction and a liquid crystal layer connected to the source electrode. A liquid crystal is sealed between an insulating substrate on which a plurality of independent pixel transparent electrodes to which a voltage is applied are formed, and a glass substrate on which other transparent electrodes are formed facing the insulating substrate. In a liquid crystal display with n columns, the pixel transparent electrodes are arranged at intervals in each row and column direction, and the other transparent electrodes have a width that covers the pixel transparent electrodes in a row direction in a column direction. Different scanning wirings are connected to the pixel transparent electrodes, which are extended and arranged in parallel in the row direction and covered with the other transparent electrodes in one column direction, to form a display. The number of all scanning wirings is the same as the number of the pixel transparent electrodes covered with the other transparent electrode in one column direction, and the scanning wirings are arranged in the row direction array of the pixel transparent electrodes as a whole. The common lines are arranged parallel to each other so as not to intersect with each other, and the common lines are arranged parallel to the scanning lines as a whole.
上記した本発明の構成によれば、共通配線が各画素透明
電極の間を通り抜けながら全体として走査配線に平行に
配されているため、共通配線と走査配線とが交叉するこ
とがない構造となつている。そして、他の透明電極は画
素透明電極を行方向において複数個ずつ覆う幅で列方向
に延在されるとともに行方向に並列に配列されているた
め、１行の中に複数の画素透明電極およびその駆動のた
めのTFTを複数個多重化して実装することができる。According to the above-described configuration of the present invention, the common wiring is arranged in parallel with the scanning wiring as a whole while passing through between the pixel transparent electrodes, so that the common wiring and the scanning wiring do not cross each other. ing. The other transparent electrodes extend in the column direction with a width that covers a plurality of pixel transparent electrodes in the row direction and are arranged in parallel in the row direction. A plurality of TFTs for driving the TFTs can be multiplexed and mounted.
このようにして、共通配線と走査配線とが交叉すること
によつて引き起こされる問題は解決され、また１つの他
の透明電極が覆う画素透明電極に反比例して透明電極へ
の外部配線の接続本数を減らすことができ、画素配置の
多重化とともに配線の接続本数の大幅な減少を可能と
し、所期の目的を達成しうる。In this way, the problem caused by the intersection of the common wiring and the scanning wiring is solved, and the number of external wirings connected to the transparent electrode is inversely proportional to the pixel transparent electrode covered by one other transparent electrode. Therefore, it is possible to reduce the number of pixels, and it is possible to significantly reduce the number of wiring connections as well as to multiplex the pixel arrangement, thereby achieving the intended purpose.
次に、本発明に係る実施例を図面に基づいて説明する。 Next, an embodiment according to the present invention will be described with reference to the drawings.
第１実施例 第１図に本発明の第１の実施例を示す。まず、液晶デイ
スプレイの基本的な構造は、後述するTFT素子1,走査配
線2,画素透明電極３および共通配線４が形成されたガラ
ス等の透明絶縁基板（図示せず）と、この透明絶縁基板
に、他の透明電極５が形成されたガラス等の透明絶縁基
板（図示せず）が対面して設けられ、両者の間に液晶が
封止された。いわゆるサンドイツチ構造である。この基
本的構造は従来のものと変りはない。本発明の特徴はこ
のような構造において走査配線２と共通配線４とが交叉
することがなく、TFT素子１および画素透明電極３が一
行中に複数個ずつの単位で多重化配置され、そのために
透明電極５がストライプ状に配列されている点にある。First Embodiment FIG. 1 shows a first embodiment of the present invention. First, the basic structure of the liquid crystal display is a transparent insulating substrate (not shown) such as glass on which a TFT element 1, a scanning wiring 2, a pixel transparent electrode 3 and a common wiring 4 described later are formed, and this transparent insulating substrate. A transparent insulating substrate (not shown), such as glass, on which another transparent electrode 5 was formed was provided facing each other, and a liquid crystal was sealed between the two. This is the so-called San-Gerache structure. This basic structure is the same as the conventional one. The feature of the present invention is that, in such a structure, the scanning wiring 2 and the common wiring 4 do not cross each other, and the TFT elements 1 and the pixel transparent electrodes 3 are multiply arranged in units of one row. The transparent electrodes 5 are arranged in stripes.
すなわち、第１図に示すようにし、走査配線２は画素透
明電極３と同数互に平行に間隔（１行分に対応する間隔
となる。）を置いて配列されている。各画素透明電極３
は各行および列方向に互に間隔を置いて独立して設けら
れている。共通配線４は各画素透明電極３の間を通り抜
けながら略ジグザグ状に（例えば、第１図においてP1と
P2の間を通つて次の透明電極に延在するというように）
配され、全体として走査配線２に平行して配される。こ
の配線構造により共通配線４と走査配線２とが相互に交
わることはなく、よつて交点の存在を排除できる。一
方、透明電極５は画素透明電極３を行方向において複数
個ずつ（例えば、第１図ではP1とP2の２個、あるいはP3
とP4の２個というように）覆う幅を有して列方向に延在
され、全体としてストライプ状に配列されている。この
ことにより、画素透明電極３の行方向での多重化を可能
とし、かつ、その多重化に対応して接続配線数の減少を
可能とするものである。つまり、１つの透明電極５内の
画素透明電極３の数をｎとすると、1/nに比例して減少
する。各TFT素子１はそのドレイン電極が共通電極配線
４に、ソース電極が画素透明電極３に、かつ、ゲート電
極が走査配線２にそれぞれ接続されて各画素透明電極３
に一対一で設けられている。That is, as shown in FIG. 1, the scan wirings 2 are arranged in parallel with each other in the same number as the pixel transparent electrodes 3 at intervals (intervals corresponding to one row). Each pixel transparent electrode 3
Are independently provided at intervals in the row and column directions. The common wiring 4 passes through between the pixel transparent electrodes 3 and has a substantially zigzag shape (for example, P 1 in FIG. 1).
It extends through P 2 to the next transparent electrode, etc.)
Are arranged in parallel with the scanning wiring 2 as a whole. With this wiring structure, the common wiring 4 and the scanning wiring 2 do not intersect with each other, so that the existence of the intersection can be eliminated. On the other hand, the transparent electrodes 5 include a plurality of pixel transparent electrodes 3 in the row direction (for example, two in FIG. 1, P 1 and P 2 , or P 3).
And P 4 ), and has a covering width, and extends in the column direction, and is arranged in stripes as a whole. As a result, the pixel transparent electrodes 3 can be multiplexed in the row direction, and the number of connection wirings can be reduced corresponding to the multiplexing. That is, when the number of pixel transparent electrodes 3 in one transparent electrode 5 is n, the number decreases in proportion to 1 / n. In each TFT element 1, its drain electrode is connected to the common electrode wiring 4, its source electrode is connected to the pixel transparent electrode 3, and its gate electrode is connected to the scanning wiring 2, respectively.
Are provided one to one.
第２図に、第１図に示した構成の駆動方法を示す。VX1,
VX2,VX3,…は走査ラインlX1,lX2,lX3,…に印加される走
査電圧である。VY1は対向基板に印加する信号電圧であ
り、第２図の例ではP1,P4を選択状態（液晶に印加され
る電圧が液晶のしきい値より高い状態）、P2,P3が非選
択状態（液晶に印加される電圧が液晶のしきい値より低
い状態）で表示する信号電圧の例を示す。VS1,VS2は共
通の電圧であり、第２図の例では１フレームごとに反転
する方式であり、VY1,VY2との差電圧により液晶層に電
圧を印加するものである。このとき、画素P1,P2,P3,P4
のそれぞれの液晶層に印加される電圧はVlC1,VlC2,V
lC3,VlC4のようになる。ここで、TFT素子のゲート電極
とソース電極との間に容量Cgsが存在する場合には、液
晶層に印加される電圧はVY1,VY2…の電圧を液晶層の容
量Clcとゲート・ソース間の容量Cgsで分割した電圧が重
畳するため、Cgsの小さいTFT素子を使用した方が望まし
い。FIG. 2 shows a driving method of the configuration shown in FIG. V X1 ,
V X2 , V X3 , ... Are scan voltages applied to the scan lines l X1 , l X2 , l X3 ,. V Y1 is a signal voltage applied to the counter substrate, and in the example of FIG. 2, P 1 and P 4 are in a selected state (a voltage applied to the liquid crystal is higher than the threshold of the liquid crystal), P 2 and P 3 Shows an example of a signal voltage displayed in a non-selected state (state in which the voltage applied to the liquid crystal is lower than the threshold value of the liquid crystal). V S1 and V S2 are common voltages, and in the example of FIG. 2, they are inverted every frame, and the voltage is applied to the liquid crystal layer by the difference voltage between V Y1 and V Y2 . At this time, the pixels P 1 , P 2 , P 3 , P 4
The voltage applied to each liquid crystal layer of Vl C1 , Vl C2 , V
It looks like l C3 , Vl C4 . Here, when the capacitance C gs between the gate electrode and the source electrode of the TFT element is present, the voltage applied to the liquid crystal layer and the capacitance C lc of the liquid crystal layer V Y1, V Y2 ... voltage of the gate -Since the voltage divided by the capacitance C gs between the sources is superimposed, it is preferable to use a TFT element with a small C gs .
第３図は、第２図の変形例である。すなわち、第１図に
おける共通電極配線４に印加する電圧VS1,VS2…を１画
素ごとに反転する波形としたものである。この波形に対
し、透明電極に印加する電圧VY1も変えている。つま
り、選択画素の場合にはVS1との差電圧を大きくするよ
うに、また非選択画素の場合には差電圧をゼロとするよ
うに透明電極に印加する電圧VY1を設定する。この駆動
方式では、TFT素子のオフ抵抗が十分でなく、液晶層に
印加した電圧を保持することが困難な場合に、表示部の
中の画素の位置に関係なく均一に液晶層に電圧を印加す
ることが可能である。FIG. 3 is a modification of FIG. That is, the waveform is such that the voltages V S1 , V S2 ... Applied to the common electrode wiring 4 in FIG. 1 are inverted for each pixel. With respect to this waveform, the voltage V Y1 applied to the transparent electrode is also changed. That is, the voltage V Y1 applied to the transparent electrode is set so as to increase the difference voltage with V S1 in the case of the selected pixel and set the difference voltage to zero in the case of the non-selected pixel. With this driving method, when the off-resistance of the TFT element is insufficient and it is difficult to hold the voltage applied to the liquid crystal layer, the voltage is applied uniformly to the liquid crystal layer regardless of the position of the pixel in the display section. It is possible to
第４図はVS1,VS2を２画素ごとに反転した例である。こ
のとき、透明電極に印加する電圧は上述のように、液晶
層印加する差電圧を考慮した波形とすれば良い。この場
合にも、上述のように、各画素に印加される電圧のばら
つきを小さくする効果がある。FIG. 4 shows an example in which V S1 and V S2 are inverted every two pixels. At this time, the voltage applied to the transparent electrode may have a waveform considering the differential voltage applied to the liquid crystal layer as described above. Also in this case, as described above, there is an effect of reducing the variation in the voltage applied to each pixel.
第５図は、VS1,VS2…を直流電圧とし、透明電極に印加
する波形をVS1を中心として１フレームごとに両極性に
振つた例である。FIG. 5 shows an example in which V S1 , V S2 ... Are DC voltages, and the waveform applied to the transparent electrode is oscillated in both polarities for each frame centered on V S1 .
第２実施例 第６図に本発明の第２実施例を示す。すなわち、透明電
極に対向した２個の画素のうち、常に左側から信号電圧
を印加するように配線を構成したものである。文字等を
表示する場合に、データの入力順序が問題になるときに
有効である。Second Embodiment FIG. 6 shows a second embodiment of the present invention. That is, the wiring is configured so that the signal voltage is always applied from the left side of the two pixels facing the transparent electrode. This is effective when the input order of data becomes a problem when displaying characters and the like.
第３実施例 第７図は、走査ラインをジグザグにした第３実施例であ
り、動作は前に述べた動作と同じである。Third Embodiment FIG. 7 is a third embodiment in which the scanning lines are zigzag, and the operation is the same as the operation described above.
第４実施例 第８図は、透明電極１本に対し、３個の水平方向の画素
を配置した第４実施例である。カラー表示を行う場合
に、R,G,B三色を一まとめとして表示を行う時に信号の
処理方法が容易になるという長所がある。また、第８図
ではlS2とlS3とを別に形成しているが、これは共通にし
て１本の配線として形成することが可能である。Fourth Embodiment FIG. 8 is a fourth embodiment in which three horizontal pixels are arranged for one transparent electrode. In the case of color display, there is an advantage that the signal processing method becomes easy when the R, G and B three colors are collectively displayed. Further, although l S2 and l S3 are formed separately in FIG. 8, they can be formed in common as one wiring.
第５実施例 第９図は、透明電極１本に対し、４個の水平方向の画素
を配置した第５実施例である。このように透明電極の本
数を低減することができるため、外部接続が容易とな
る。Fifth Embodiment FIG. 9 is a fifth embodiment in which four horizontal pixels are arranged for one transparent electrode. Since the number of transparent electrodes can be reduced in this way, external connection becomes easy.
第６実施例 第10図は本発明を用いたデイスプレイの構成である。TF
Tを形成した基板６と対向する透明電極基板７、走査電
圧を発生する駆動回路、信号電圧を発生する回路９、共
通電圧を発生する回路10から構成される。特に透明電極
基板７と信号電圧発生回路を接続する接続部の数が1/2
以上低減することが可能である。Sixth Embodiment FIG. 10 shows the structure of a display using the present invention. TF
It is composed of a transparent electrode substrate 7 facing the substrate 6 on which T is formed, a drive circuit for generating a scanning voltage, a circuit 9 for generating a signal voltage, and a circuit 10 for generating a common voltage. Especially, the number of connecting parts that connect the transparent electrode substrate 7 and the signal voltage generating circuit is 1/2
It is possible to reduce the above.
第７実施例 第11図は、第10図の変形例である第７実施例を示す。走
査側の駆動回路12をTFT素子で形成し、表示部の基板上
に内蔵している。本発明の構成では、特に走査配線の数
が増加するため、TFTを用いて駆動回路を形成し、表示
部基板上に内蔵することが有効となる。さらに走査配線
を駆動する走査電圧は比較的低周波のパルスであるため
回路も形成し易い。このような構成にすることにより、
外部駆動回路との接続数を大幅に低減することができ、
さらに表示部に二層配線がないため、表示パネルを製作
する場合に歩留りの向上と特性の向上とが実現できる。Seventh Embodiment FIG. 11 shows a seventh embodiment which is a modification of FIG. The scanning side drive circuit 12 is formed of a TFT element and is built in on the substrate of the display section. In the configuration of the present invention, since the number of scanning wirings is particularly increased, it is effective to form a driving circuit using a TFT and to incorporate the driving circuit in the display substrate. Further, since the scanning voltage for driving the scanning wiring is a pulse having a relatively low frequency, it is easy to form a circuit. With this configuration,
The number of connections with external drive circuits can be greatly reduced,
Further, since there is no two-layer wiring in the display section, it is possible to improve yield and characteristics when manufacturing a display panel.
第12図は第１図，第２図に示した回路に対し本発明を中
間調表示（アナログ表示）に適用した場合の駆動波形を
示す。対向透明電極に印加する電圧VY1を中間調に対応
した電圧とする。このとき液晶層に印加される電圧V
lC1,VlC2,…はVY1の電圧に対応した中間レベルを持つた
電圧となる。FIG. 12 shows drive waveforms when the present invention is applied to halftone display (analog display) with respect to the circuits shown in FIGS. The voltage V Y1 applied to the opposing transparent electrode is set to a voltage corresponding to the halftone. At this time, the voltage V applied to the liquid crystal layer
l C1 , Vl C2 , ... Are voltages having an intermediate level corresponding to the voltage of V Y1 .
第13図は第12図に示す電圧を発生させるための回路構成
の一例である。表示用のアナログ電圧を発生する回路13
は公知の構成の回路である。回路13の出力をスイツチ14
により、切りかえて対向基板７に印加する。スイツチ14
を制御するタイミングは１走査配線を走査する期間内
に、φととで２系統のスイツチを切りかえる。FIG. 13 is an example of a circuit configuration for generating the voltage shown in FIG. Circuit for generating analog voltage for display 13
Is a circuit having a known configuration. Switch the output of circuit 13 to switch 14.
Then, it is switched and applied to the counter substrate 7. Switch 14
The timing of controlling is to switch the two systems of switches with φ and within the period of scanning one scanning wiring.
１本の透明電極に対し、複数列の画素がある場合には、
その画素の列に対応したスイツチの組を用いればよい。
このような構成は、回路13のような公知の回路を用いる
ことができるので有効な方法である。If there are multiple rows of pixels for one transparent electrode,
A set of switches corresponding to the pixel column may be used.
Such a configuration is an effective method because a known circuit such as the circuit 13 can be used.
本発明によれば、二層配線がなく、対向ガラス基板の配
線数も大幅に低減したアクテイブマトリクス液晶デイス
プレイが構成できるので、表示パネルを製造する工程を
簡略化することが可能となり、さらに二層配線部で発生
していた短絡等の欠陥もないため、パネルの歩留りの向
上も可能である。また、対向ガラス基板の配線数が低減
できるため、対向ガラス基板と外付けの回路を接続する
配線数が低減でき、デイスプレイの製造技術を容易にで
きる。According to the present invention, it is possible to construct an active matrix liquid crystal display in which the number of wirings on the counter glass substrate is greatly reduced without the two-layer wiring, so that it is possible to simplify the process of manufacturing the display panel, and further to further improve the two-layer wiring. Since there is no defect such as a short circuit that has occurred in the wiring portion, the yield of the panel can be improved. Further, since the number of wires on the counter glass substrate can be reduced, the number of wires for connecting the counter glass substrate to an external circuit can be reduced, and the display manufacturing technique can be facilitated.
第１図は本発明の第１実施例を示す回路構成図、第２図
は第１実施例の駆動波形図、第３図は第１実施例の他の
駆動波形図、第４図はさらに他の駆動波形図、第５図は
さらに他の駆動波形図、第６図は第２実施例を示す回路
構成図、第７図は第３実施例の回路構成図、第８図は第
４実施例の回路構成図、第９図は第５実施例の回路構成
図、第10図は第６実施例の回路構成図、第11図は第７実
施例を示す構成図、第12図は他の駆動波形例を示した波
形図、第13図は電圧発生回路の例を示す回路図である。 １……TFT、２……走査配線、３……画素部透明電極、
４……共通配線、５……透明電極、６……TFT基板、７
……対向基板、８……走査回路、９……信号回路。FIG. 1 is a circuit configuration diagram showing a first embodiment of the present invention, FIG. 2 is a drive waveform diagram of the first embodiment, FIG. 3 is another drive waveform diagram of the first embodiment, and FIG. Another drive waveform diagram, FIG. 5 is a further drive waveform diagram, FIG. 6 is a circuit configuration diagram showing the second embodiment, FIG. 7 is a circuit configuration diagram of the third embodiment, and FIG. FIG. 9 is a circuit diagram of a fifth embodiment, FIG. 10 is a circuit diagram of a sixth embodiment, FIG. 11 is a circuit diagram of a seventh embodiment, and FIG. FIG. 13 is a waveform diagram showing another drive waveform example, and FIG. 13 is a circuit diagram showing an example of a voltage generating circuit. 1 ... TFT, 2 ... scanning wiring, 3 ... pixel section transparent electrode,
4 ... Common wiring, 5 ... Transparent electrode, 6 ... TFT substrate, 7
... Counter substrate, 8 ... scanning circuit, 9 ... signal circuit.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金子 英二 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (56)参考文献 特開 昭61−235815（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Eiji Kaneko 4026 Kuji Town, Hitachi City, Hitachi, Ibaraki Prefecture Hitachi Research Laboratory, Hiritsu Manufacturing Co., Ltd. (56) References JP-A-61-235815 (JP, A)
Claims (1)
され行方向に延びる走査配線、ドレイン電極に接続され
行方向に延びる共通配線及びソース電極に接続されて液
晶層に電圧を印加する複数独立した画素透明電極が形成
された絶縁性基板と、この絶縁性基板に対面して他の透
明電極が形成されたガラス基板と、の間に液晶が封止さ
れてなるｍ列ｎ行の液晶ディスプレイにおいて、 前記画素透明電極は各行及び列方向に互に間隔をおいて
配列され、前記他の透明電極は前記画素透明電極を行方
向において複数個づつ覆う幅で列方向に延在されるとと
もに行方向に並列に配列され、１本の列方向の前記他の
透明電極で覆われている前記画素透明電極にはそれぞれ
異なる走査配線が接続され、デイスプレイにおける全走
査配線の数は１本の列方向の前記他の透明電極で覆われ
ている前記画素透明電極の数と同数であり、前記走査配
線は前記画素透明電極の行方向の配列に全体として平行
に、かつ互いに交差しないように配列され、前記共通配
線は全体として前記走査配線に平行に配されていること
を特徴とする液晶ディスプレイ。1. A plurality of independent pixel transparent electrodes which are connected to a thin film transistor, a scanning line connected to a gate electrode thereof and extending in a row direction, a common line connected to a drain electrode and extended in a row direction, and connected to a source electrode to apply a voltage to a liquid crystal layer. A liquid crystal display of m columns and n rows, in which liquid crystal is sealed between an insulating substrate on which electrodes are formed and a glass substrate on which other transparent electrodes are formed facing the insulating substrate, The pixel transparent electrodes are arranged at intervals in each row and column direction, and the other transparent electrodes are extended in the column direction with a width covering the pixel transparent electrodes in the row direction and arranged in parallel in the row direction. Different scanning wirings are connected to the pixel transparent electrodes which are arranged in a column direction and are covered with the other transparent electrodes in one column direction, and the number of all scanning wirings in the display is one column direction. The same number as the number of the pixel transparent electrodes covered by the other transparent electrodes facing each other, and the scanning wirings are arranged in parallel with the row transparent arrangement of the pixel transparent electrodes as a whole and so as not to intersect each other. The liquid crystal display is characterized in that the common wiring is arranged in parallel with the scanning wiring as a whole.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076561A JPH0743479B2 (en) | 1987-03-30 | 1987-03-30 | Lcd display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076561A JPH0743479B2 (en) | 1987-03-30 | 1987-03-30 | Lcd display |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63241524A JPS63241524A (en) | 1988-10-06 |
| JPH0743479B2 true JPH0743479B2 (en) | 1995-05-15 |
Family
ID=13608657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62076561A Expired - Lifetime JPH0743479B2 (en) | 1987-03-30 | 1987-03-30 | Lcd display |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0743479B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010097072A (en) * | 2008-10-17 | 2010-04-30 | Fujitsu Ltd | Matrix display element and matrix display |
Families Citing this family (3)
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|---|---|---|---|---|
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| WO2012077647A1 (en) * | 2010-12-10 | 2012-06-14 | シャープ株式会社 | Liquid crystal panel, display device, and method for driving the liquid crystal panel |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8508656D0 (en) * | 1985-04-03 | 1985-05-09 | Gen Electric Co Plc | Liquid crystal displays |
-
1987
- 1987-03-30 JP JP62076561A patent/JPH0743479B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010097072A (en) * | 2008-10-17 | 2010-04-30 | Fujitsu Ltd | Matrix display element and matrix display |
Also Published As
| Publication number | Publication date |
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| JPS63241524A (en) | 1988-10-06 |
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