JPH074008B2 - Display device - Google Patents
Display deviceInfo
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- JPH074008B2 JPH074008B2 JP61191720A JP19172086A JPH074008B2 JP H074008 B2 JPH074008 B2 JP H074008B2 JP 61191720 A JP61191720 A JP 61191720A JP 19172086 A JP19172086 A JP 19172086A JP H074008 B2 JPH074008 B2 JP H074008B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、発光素子を多数配列して構成され、屋外競技
場等を中心として利用されている大画面の表示装置に関
するものである。Description: TECHNICAL FIELD The present invention relates to a large-screen display device that is configured by arranging a large number of light emitting elements and is mainly used in outdoor stadiums and the like.
この種の大画面の表示装置は、従来CRTあるいは電球を
使用した単画素発光素子を多数配列することによつて表
示部が構成されるのが一般的であり、カラー表示が行わ
れる表示装置は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）３種類
の単画素発光素子を規則的に配列したもの、あるいはR,
G,B3色を含む単画素発光素子を多数配列したものがあつ
た。これらの表示装置は複数の発光素子と、これらを駆
動する電子回路でユニツト構成され、このようなユニツ
トを多数配列した表示装置と、表示を制御する制御装
置、および電源装置で構成されるものであり、第11図は
このような従来の表示装置の一例を示す構成図である。
図において、30はこの表示装置のスクリーン、３はこの
スクリーン30の構成要素としてのユニツト、６は複数の
ユニツト３を収容してスクリーン30を構成している筺体
であり、13は電源、29はスクリーン30の各ユニツト３を
制御する表示制御部である。また、第12図はこの表示制
御部29の構成を示すブロツク図で、図において、26は入
力されたビデオ信号をデイジタル化して所定の表示デー
タに変換するアナログ・デイジタル変換器（以下、A/D
変換器という）。15はデイジタル化された表示データを
格納するフレームメモリ、16はフレームメモリ15に接続
されたオン・オフ判定部、27はこのオン・オフ判定部に
接続され、スクリーン30の列選択を行なう列選択回路、
28はスクリーン30の行選択を行なう行選択回路、18はこ
の行選択回路28と前記フレームメモリ15のアドレス制御
を行なうアドレス制御部、22はこのアドレス制御部18と
前記A/D変換器26のタイミング制御を行なうタイミング
制御部、32は複数個が格子状に配列されて前記ユニツト
３を形成する単画素発光素子である。In a large-screen display device of this kind, a display unit is generally configured by arranging a large number of single-pixel light emitting elements using a CRT or a light bulb, and a display device that performs color display is generally used. , R (red), G (green), B (blue) three types of single pixel light emitting elements are regularly arranged, or R,
There was an array of a large number of single pixel light emitting elements including G and B three colors. These display devices are composed of a plurality of light emitting elements and an electronic circuit for driving them, and a display device in which a large number of such units are arranged, a control device for controlling display, and a power supply device. FIG. 11 is a block diagram showing an example of such a conventional display device.
In the figure, 30 is a screen of this display device, 3 is a unit as a component of this screen 30, 6 is a housing that houses a plurality of units 3, and 13 is a power source, and 29 is a power source. It is a display control unit that controls each unit 3 of the screen 30. FIG. 12 is a block diagram showing the configuration of the display control unit 29. In the figure, 26 is an analog / digital converter (hereinafter referred to as A / D) which digitizes the input video signal and converts it into predetermined display data. D
Called converter). Reference numeral 15 is a frame memory that stores digitalized display data, 16 is an on / off determination unit connected to the frame memory 15, 27 is connected to this on / off determination unit, and column selection for selecting columns on the screen 30 circuit,
28 is a row selection circuit for selecting a row of the screen 30, 18 is an address control section for performing address control of the row selection circuit 28 and the frame memory 15, and 22 is an address control section 18 and the A / D converter 26. A timing control section 32 for performing timing control is a single pixel light emitting element in which a plurality of elements are arranged in a lattice to form the unit 3.
次に動作について説明する。この表示装置に入力された
ビデオ信号はA/D変換器26によつてデイジタル化され、
所定の表示データに変換されてフレームメモリ15に格納
される。フレームメモリ15に格納されたデータは単画素
発光素子32に対応したアドレスに従つて読み出され、逐
次オン，オフ信号に変換され、列選択回路27及び行選択
回路28によつて指定される単画素発光素子32に供給され
る。各単画素発光素子32はそれぞれ記憶機能を備えてお
り、単画素発光素子32に供給されたオン・オフ信号は再
度信号が供給されるまで保持される。フレームメモリ15
の内容は各フイールドが複数回読み出され、それぞれ所
定のオン・オフ信号に変換して表示され、１フイールド
内のオン時間の累積値がその単画素発光素子32が表示す
べきビデオ信号の振幅に比例したものとなる。一方、ス
クリーン30はユニツト３の配列のし方によつて種々のサ
イズが構成可能であり、制御装置29は種々のスクリーン
サイズを制御できる。Next, the operation will be described. The video signal input to this display device is digitized by the A / D converter 26,
It is converted into predetermined display data and stored in the frame memory 15. The data stored in the frame memory 15 is read out according to the address corresponding to the single pixel light emitting element 32, is sequentially converted into ON / OFF signals, and is specified by the column selection circuit 27 and the row selection circuit 28. It is supplied to the pixel light emitting element 32. Each single pixel light emitting element 32 has a storage function, and the ON / OFF signal supplied to the single pixel light emitting element 32 is held until a signal is supplied again. Frame memory 15
Each field is read a plurality of times, converted into predetermined ON / OFF signals and displayed, and the cumulative value of the ON time within one field is the amplitude of the video signal to be displayed by the single pixel light emitting element 32. Will be proportional to. On the other hand, the screen 30 can be configured in various sizes depending on how the units 3 are arranged, and the control device 29 can control various screen sizes.
従来の表示装置は以上のように構成されているので、大
画面化、あるいは高解像度化のため画素数が増えた場合
や、表示品質向上のため各画素の持つデータ量が増えた
場合等には、所要時間内のフレームメモリの読み出し回
数が増え、フレームメモリのアクセスタイムが間に合わ
なくなる等の問題点があつた。Since the conventional display device is configured as described above, when the number of pixels is increased due to a larger screen or higher resolution, or when the data amount of each pixel is increased due to the improvement of display quality, etc. However, the number of readings of the frame memory within the required time increases, and the access time of the frame memory cannot be met in time.
この発明は上記のような問題点を解消するためになされ
たもので、メモリを複数に分割して並列にアクセスする
ことで制御の効率化をはかつた表示装置を得ることを目
的とする。The present invention has been made to solve the above problems, and an object of the present invention is to obtain a display device that is efficient in control by dividing a memory into a plurality of pieces and accessing them in parallel.
この発明に係る表示装置は、フレームメモリをモジユー
ル毎に画面相応に分割して配置し、このモジユールを二
次元的に多数配列することによつて大画面の表示装置を
構成して、各モジユールに固有のアドレスを割付けると
ともに、各モジユールを共通の信号線に接続し、この共
通の信号線を介して表示データとこの表示データを表示
すべきモジユールのアドレスデータとを伝送するもので
ある。In the display device according to the present invention, a frame memory is divided and arranged according to the screen for each module, and a large-screen display device is configured by arranging a plurality of these modules in a two-dimensional manner. A unique address is assigned, each module is connected to a common signal line, and display data and address data of a module for displaying the display data are transmitted via the common signal line.
この発明における各モジユールは、共通の信号線を介し
て伝送されてくる表示データの中から、対応付けられた
アドレスデータに基づいて当該モジユールに宛てられた
表示データを選択して受信し、一旦各モジユールのフレ
ームメモリに格納して各モジユール毎に表示の制御を行
ない、これによつて制御の効率化をはかる。Each module in the present invention selects and receives the display data addressed to the module based on the associated address data from the display data transmitted via the common signal line, and once receives each display data. The display is controlled for each module by storing it in the frame memory of the module, thereby improving the efficiency of control.
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例の要部を示すブロツク図、第２
図はその全体構成を示す説明図でである。図において、
１は発光素子で、発光部２が複数個マトリクス状に配列
されたものである。３はその発光素子１を複数個マトリ
クス状に配列して構成したユニツト、４はそのユニツト
３を複数個マトリクス状に配列したモジユールであり、
５はそのモジユール４を縦に複数個配列したモジユール
群である。各モジユール４は共通の信号線14に接続され
ており、30はこのようなモジユール群５を筺体６内に複
数個横に配列して構成されたスクリーンである。また、
14は前記各モジユール群５内において、各モジユール４
の信号入力部を接続している共通の信号線、24はこの共
通の信号線14に接続されて信号の波形整形を行なうバツ
フア、25は信号線14の信号波形が乱れるのを防止する終
端部である。また、26は入力されるビデオ信号をデイジ
タル化して所定の表示データに変換するA/D変換器、21
はモジユール群５対応に設けられてA/D変換器26からの
デイジタル信号による表示データを一旦蓄積して速度変
換を行ない、前記表示データにアドレスデータを付加し
て所定のモジユール群へ個別に伝送するとともに、前記
表示データ及びアドレスデータ受信のための２種のタイ
ミング信号を作成するバツフアメモリ、22はこのA/D変
換器26とバツフアメモリ21に接続されたタイミング発生
部、20はこれらによつて構成される信号供給手段であ
る。An embodiment of the present invention will be described below with reference to the drawings. First
FIG. 2 is a block diagram showing an essential part of one embodiment of the present invention, second
The figure is an explanatory view showing the overall configuration. In the figure,
Reference numeral 1 denotes a light emitting element, which has a plurality of light emitting portions 2 arranged in a matrix. Reference numeral 3 is a unit formed by arranging a plurality of the light emitting elements 1 in a matrix, and 4 is a module in which a plurality of the units 3 are arranged in a matrix.
Reference numeral 5 denotes a module group in which a plurality of modules 4 are vertically arranged. Each module 4 is connected to a common signal line 14, and 30 is a screen constituted by arranging a plurality of such module groups 5 horizontally in a housing 6. Also,
14 is each module 4 in each module group 5
, A common signal line connecting the signal input section of 24, a buffer 24 connected to the common signal line 14 for shaping the waveform of the signal, and a termination section 25 for preventing the signal waveform of the signal line 14 from being disturbed. Is. Further, 26 is an A / D converter that digitizes the input video signal and converts it into predetermined display data, 21
Is provided for the module group 5 and temporarily stores the display data by the digital signal from the A / D converter 26 to perform speed conversion, adds the address data to the display data and transmits it individually to a predetermined module group. In addition, a buffer memory for creating two kinds of timing signals for receiving the display data and the address data, 22 is a timing generator connected to the A / D converter 26 and the buffer memory 21, and 20 is constituted by them. Signal supply means.
前記各モジユール４にはそれぞれ固有のアドレスが割付
けられ、第３図に示すように、マトリツクス状に配列さ
れた複数個のユニツト３と、これらのユニツト３を制御
する制御回路31、及び電源13によつて構成されている。
また、第４図は前記制御回路31の構成を示すブロツク図
で、図において、15は当該モジユール４の画面相応に分
割されたフレームメモリ、43はそのアドレスセレクタ、
16はこのフレームメモリ15に接続されたオン・オフ判定
部、19はこのオン・オフ判定部16に接続されてユニツト
３の選択を行なうユニツト選択ゲート、18はアドレスセ
レクタ43、オン・オフ判定部16、及びユニツト選択ゲー
ト19に接続されたアドレス制御部、17はこのアドレス制
御部18、ユニツト選択ゲート、及びアドレスセレクタ43
に接続されたタイミング制御部であり、33はアドレス設
定用スイツチ、40はアドレスラツチ部、41はこのアドレ
スラツチ部40にて分離されたアドレスとアドレス設定用
スイツチ33で設定されたモジユール固有のアドレスと比
較するコンパレータ、45はこのコンパレータ41の出力で
開閉されるゲート、42はアドレスカウンタである。A unique address is assigned to each of the modules 4, and as shown in FIG. 3, a plurality of units 3 arranged in a matrix, a control circuit 31 for controlling these units 3, and a power source 13 are provided. It has been constructed.
FIG. 4 is a block diagram showing the configuration of the control circuit 31, in which 15 is a frame memory divided according to the screen of the module 4, 43 is its address selector,
Reference numeral 16 is an ON / OFF judging section connected to the frame memory 15, 19 is a unit selection gate connected to the ON / OFF judging section 16 for selecting the unit 3, 18 is an address selector 43, ON / OFF judging section 16 and an address control section connected to the unit selection gate 19, 17 is this address control section 18, unit selection gate, and address selector 43
33 is an address setting switch, 40 is an address latch unit, 41 is an address separated by this address latch unit 40 and an address unique to the module set by the address setting switch 33. Is a gate that is opened / closed by the output of the comparator 41, and 42 is an address counter.
この制御回路31は、第５図に示すように、電源13ととも
にモジユール４を形成するユニツト群の背後に配置さ
れ、共通の信号線14によつて縦方向に接続されている。
また、これら共通の信号線14へ信号を供給する信号供給
手段20は、各電源13へ電源を分配する電源分配手段33と
ともに、スクリーン30を構成する筺体６内に収容され、
表示装置をよりコンパクトなものとしている。As shown in FIG. 5, the control circuit 31 is arranged behind the unit group forming the module 4 together with the power source 13 and is connected in the vertical direction by a common signal line 14.
Further, the signal supply means 20 for supplying a signal to the common signal line 14 is housed in the housing 6 constituting the screen 30 together with the power supply distribution means 33 for distributing the power to each power supply 13.
The display device is made more compact.
前記発光素子１は例えば液晶、螢光表示管等のドツトマ
トリツクス型表示素子であり、互いに直交する２種類の
制御電極を組合せて制御することによつて表示を制御す
る。以下、螢光表示管を例にとり説明を進める。第６図
はこのような螢光表示管の内部構造を示す概略断面図で
ある。図において、９は熱電子を放出するカソード、８
は電子を加速するグリツド、７は螢光物質の塗布された
陽極であり、10は陽極７に電圧を印加するための配線、
11は排気口、12は外部接続のための電極である。この螢
光表示管は陽極７にカソード９からの熱電子が衝突する
ことによつて、陽極７の表面に塗布された螢光物質が発
光するものであり、陽極７は、電極10から印加される電
圧によつて制御される。第７図は表示を制御する制御電
極の構成を示す説明図であり、グリツト８はY1〜Y4の４
本が行方向に共通に、また陽極７はX1〜X4の４本が列方
向に共通に接続され、マトリクスが構成されており、直
交する両制御電極の交点に対応して配置された発光部２
の表示が制御される。フルカラーの表示装置を構成する
場合は、R,G,Bの３種類の螢光物質を、陽極に規則的に
塗布したものを使用する。時にR,G,Bの発光部２の数が
R:G:B＝1:2:1であり、第７図に示すような画素配列とし
た場合は解像度において有利なカラー表示装置が得られ
る。The light emitting element 1 is, for example, a liquid crystal display device, a fluorescent display tube, or the like, and a display device is controlled by combining and controlling two types of control electrodes that are orthogonal to each other. The description will be given below by taking a fluorescent display tube as an example. FIG. 6 is a schematic sectional view showing the internal structure of such a fluorescent display tube. In the figure, 9 is a cathode that emits thermoelectrons, and 8
Is a grid for accelerating electrons, 7 is an anode coated with a fluorescent substance, 10 is a wiring for applying a voltage to the anode 7,
11 is an exhaust port, and 12 is an electrode for external connection. In this fluorescent display tube, the fluorescent substance applied to the surface of the anode 7 emits light when the thermoelectrons from the cathode 9 collide with the anode 7, and the anode 7 is applied from the electrode 10. Controlled by the voltage. FIG. 7 is an explanatory view showing the constitution of the control electrode for controlling the display, and the grid 8 is the four of Y 1 to Y 4.
Books are commonly connected in the row direction, and four anodes X 1 to X 4 are commonly connected in the column direction to form a matrix, and the anodes 7 are arranged corresponding to the intersections of both control electrodes that intersect at right angles. Light emitting part 2
The display of is controlled. When constructing a full-color display device, one in which three types of fluorescent substances R, G, B are regularly applied to the anode is used. Sometimes the number of R, G, B light emitting parts 2
R: G: B = 1: 2: 1, and when the pixel array shown in FIG. 7 is used, a color display device advantageous in resolution can be obtained.
ユニツト３は第２図に示すように、このような螢光表示
管等による複数画素の発光素子１と、シフトレジスタ、
ラツチ等を含むその駆動回路を基板上に配列して構成さ
れる。ここで発光素子１の制御電極を前述の如くマトリ
クス構成としたことによつて、発光素子１の外部に引出
される電極12の数が削減できるとともに駆動回路等ユニ
ツト３の構成要素が削減され、ユニツト３のコンパクト
化がはかれる。As shown in FIG. 2, the unit 3 includes a light emitting element 1 of a plurality of pixels such as a fluorescent display tube, a shift register,
The drive circuit including the latch and the like is arranged on the substrate. Here, since the control electrodes of the light emitting element 1 have the matrix configuration as described above, the number of the electrodes 12 drawn out of the light emitting element 1 can be reduced and the components of the unit 3 such as the drive circuit can be reduced. The unit 3 can be made compact.
次に動作について説明する。高速でサンプリングされた
ビデオ信号は、信号供給手段20に入力されてそのA/D変
換器26によつてデイジタル化され、各モジユール群５に
対応付けられたバツフアメモリ21内に一旦格納される。
このバツフアメモリ21に高速で書き込まれた信号は、表
示データとして低速で読み出され、転送すべきモジユー
ル４を指定するアドレスデータ、及び表示データとアド
レスデータの受信タイミングを与えるそれぞれのタイミ
ング信号を付加して対応するモジユール群５へ個別に送
出される。各モジユール群５はこのアドレスデータと時
分割多重された表示データをバツフア24で受け、共通の
信号線14を介して各モジユール４へ転送する。この場
合、バツフア24で受けた表示データは前述の如くバツフ
アメモリ21で速度変換されて低速となつているため、共
通の信号線14にフラツトケーブルの使用が可能となる。
この共通の信号線14はデータ信号線と２種のタイミング
信号線で構成されており、第８図上段にはそのデータ信
号線上を時分割多重されて伝送されるアドレスデータと
表示データが示され、中段には前記タイミング信号線の
一方によつて伝送されるアドレスデータの受信タイミン
グを与えるためのタイミング信号（以下、ALE信号とい
う）が、下段には前記タイミング信号線の他方によつて
伝送される表示データの受信タイミングを与えるための
タイミング信号（以下、DWTという）が示されている。Next, the operation will be described. The video signal sampled at a high speed is input to the signal supply means 20, digitized by the A / D converter 26, and temporarily stored in the buffer memory 21 associated with each module group 5.
The signal written in the buffer memory 21 at high speed is read as display data at low speed and added with address data designating the module 4 to be transferred, and respective timing signals for giving the reception timing of the display data and the address data. Are individually transmitted to the corresponding module group 5. Each module group 5 receives the address data and the display data time-division multiplexed by the buffer 24, and transfers the display data to each module 4 via the common signal line 14. In this case, since the display data received by the buffer 24 is converted into a low speed by the buffer memory 21 as described above, the flat cable can be used for the common signal line 14.
This common signal line 14 is composed of a data signal line and two kinds of timing signal lines. The upper part of FIG. 8 shows address data and display data which are time-division multiplexed and transmitted on the data signal line. , A timing signal (hereinafter referred to as an ALE signal) for giving the reception timing of the address data transmitted by one of the timing signal lines is transmitted in the middle stage, and is transmitted by the other of the timing signal lines in the lower stage. A timing signal (hereinafter referred to as DWT) for giving the reception timing of the display data is shown.
各モジユール４はこの共通の信号線14からのデータ及び
タイミング信号を制御回路31で受け取る。制御回路31は
アドレスラツチ部40においてALE信号に基づいてアドレ
スデータを分離してコンパレータ41へ送る。コンパレー
タ41はこのアドレスデータとアドレス設定用スイツチ33
にて当該モジユール４に固有に設定されたアドレスとの
一致検出を行ない、一致した場合にのみゲート45を開
く。ゲート45が開かれるとDWT信号がこのゲート45を介
してフレームメモリ15へ送られ、そのアドレスデータに
続く一連の表示データがフレームメモリ15に一旦書込ま
れる。アドレスカウンタ42は前記DWT信号によつて逐次
カウントアツプしてフレームメモリ15の表示データ書き
込みアドレスを更新し、これをアドレスセレクタ43へ送
る。Each module 4 receives the data and timing signal from the common signal line 14 in the control circuit 31. The control circuit 31 separates address data in the address latch unit 40 based on the ALE signal and sends it to the comparator 41. The comparator 41 uses this address data and the switch for address setting 33.
At, the match detection with the address uniquely set to the module 4 is performed, and only when they match, the gate 45 is opened. When the gate 45 is opened, the DWT signal is sent to the frame memory 15 via this gate 45, and a series of display data following the address data is once written in the frame memory 15. The address counter 42 sequentially counts up according to the DWT signal to update the display data write address of the frame memory 15 and sends it to the address selector 43.
このようにして、受信されて、一旦フレームメモリ15に
書き込まれた表示データはアドレス制御部18の制御によ
つて所定時間内に所要回数読み出され、逐次オン，オフ
信号に変換されてユニツト選択ゲート19に送られ、所定
のユニツト３に宛て送出される。各ユニツト３ではシフ
トレジスタによつて対応する画素毎にその表示データを
配列して表示の制御を行なうもので、各発光素子１の各
発光部２はこれによつて所定の輝度で発光する。In this way, the display data received and once written in the frame memory 15 is read a required number of times within a predetermined time under the control of the address control unit 18, and is sequentially converted into an ON / OFF signal for unit selection. It is sent to the gate 19 and sent to a predetermined unit 3. In each unit 3, display data is arranged for each corresponding pixel by a shift register to control display, and each light emitting section 2 of each light emitting element 1 emits light with a predetermined luminance.
第９図はその発光素子１としての螢光表示管に与える信
号のタイムチヤートである。４本のグリツド８にはY1〜
Y4でそれぞれ異なるタイミングの走査信号が周期的に入
力され、陽極７にはX1〜X4のそれぞれに前記走査信号に
同期して所定の表示データが入力され、その交差の発光
部２を発光させる。このようなマトリツクス型の発光素
子１は、各発光部２の表示を個別に制御することはでき
ないが、走査信号に従つて行毎に時分割で制御され、走
査の高速化によつて連続した表示を実現している。ま
た、中間階調の表示は、陽極７にビデオ信号の振幅に比
例した時間幅の信号を入力することによつて発光部２の
輝度を変化させることで実現している。FIG. 9 is a time chart of signals given to the fluorescent display tube as the light emitting element 1. Y 1 to 4 grids 8
Scan signals with different timings are periodically input at Y 4 , and predetermined display data are input to the anode 7 at each of X 1 to X 4 in synchronization with the scan signal, and the light emitting portion 2 at the intersection is input. Make it glow. In such a matrix-type light emitting element 1, the display of each light emitting section 2 cannot be controlled individually, but it is time-divisionally controlled for each row according to a scanning signal, and continuous due to high speed scanning. The display is realized. The display of the intermediate gradation is realized by changing the luminance of the light emitting unit 2 by inputting a signal having a time width proportional to the amplitude of the video signal to the anode 7.
このように、ビデオ信号はモジユール４毎に処理され、
スクリーン30全体としてはまとまつた１つの映像が表示
されているが、個々のモジユール４は前記映像の一部を
表示するだけで表示機能としては限られているが、表示
装置として必要な制御回路31、電源13等を含んでおり、
それ単体でも表示装置として機能するものであり、従つ
て、このようなモジユール４の集合体であるスクリーン
30は、モジユール４を単純化することによつてその構成
を単純なものとすることができる。In this way, the video signal is processed for each module 4,
Although a single image is displayed on the screen 30 as a whole, the individual modules 4 only display a part of the image and have a limited display function. , Power supply 13 etc.,
The screen itself, which functions as a display device, is therefore a collection of such modules 4.
The configuration of the 30 can be simplified by simplifying the module 4.
なお、上記実施例では、最初にアドレスデータを送り、
続いて一連の表示データを送る場合について示したが、
第10図に示すようにアドレスデータと表示データを交互
に送つてALE信号とDWT信号とで分離するようにしてもよ
く、この場合、第４図に示す制御回路31中のアドレスカ
ウンタ42は不用となる。In the above embodiment, the address data is sent first,
Next, I showed the case of sending a series of display data,
Alternatively, as shown in FIG. 10, address data and display data may be alternately transmitted and separated by the ALE signal and the DWT signal. In this case, the address counter 42 in the control circuit 31 shown in FIG. 4 is unnecessary. Becomes
以上のように、この発明によれば、画面相応に分割され
たフレームメモリを含むモジユールを二次的に配列して
大画面のスクリーンを形成し、各モジュールに固有のア
ドレスを割付けるとともに各モジュールを共通の信号線
に接続し、この共通の信号線を介して表示データとアド
レスデータを伝送するように構成したので、各モジュー
ルはそれぞれ個別に表示の制御を実行できる結果、制御
の能率化がはかれ、大画面化、高解像度化等によるデー
タ量の増大に容易に対応できる効果があり、また、表示
データとアドレスデータを共通の信号線で伝送でき、信
号線の本数を削減できる効果がある。As described above, according to the present invention, modules including frame memories divided according to screens are secondarily arranged to form a large screen, and a unique address is assigned to each module and each module is assigned. Are connected to a common signal line, and display data and address data are transmitted via this common signal line, so that each module can individually perform display control, resulting in efficient control. In addition, there is an effect that it is possible to easily cope with an increase in the amount of data due to the increase in screen size and resolution, and the effect that the display data and the address data can be transmitted by a common signal line and the number of signal lines can be reduced. is there.
第１図はこの発明の一実施例による表示装置の要部を示
すブロツク図、第２図はその全体構成を示す説明図、第
３図はモジユールの構成を示すブロツク図、第４図はそ
の制御回路の構成を示すブロツク図、第５図は前記表示
装置の構造を示す一部切欠斜視図、第６図は発光素子の
一例としての螢光表示管の構造を示す概略断面図、第７
図はその制御電極の構成を示す説明図、第８図及び第10
図は共通の信号線におけるデータ伝送タイミングを示す
タイムチヤート、第９図は発光素子に与えられる信号の
タイムチヤート、第11図は従来の表示装置を示す全体構
成図、第12図はその表示制御部の構成を示すブロツク図
である。 １は発光素子、２は発光部、３はユニツト、４はモジユ
ール、５はモジユール群、６は筺体、13は電源、14は共
通の信号線、15はフレームメモリ、21はバツフアメモ
リ、30はスクリーン、31は制御回路、33はアドレス設定
用スイツチ、40はアドレスラツチ部、41はコンパレー
タ。 なお、図中、同一符号は同一、又は相当部分を示す。FIG. 1 is a block diagram showing an essential part of a display device according to an embodiment of the present invention, FIG. 2 is an explanatory diagram showing the overall structure thereof, FIG. 3 is a block diagram showing the structure of a module, and FIG. FIG. 5 is a block diagram showing the structure of the control circuit, FIG. 5 is a partially cutaway perspective view showing the structure of the display device, and FIG. 6 is a schematic sectional view showing the structure of a fluorescent display tube as an example of a light emitting element.
Figures are explanatory views showing the constitution of the control electrode, FIG. 8 and FIG.
FIG. 9 is a time chart showing the data transmission timing on a common signal line, FIG. 9 is a time chart of a signal given to a light emitting element, FIG. 11 is an overall configuration diagram showing a conventional display device, and FIG. 12 is its display control. It is a block diagram which shows the structure of a part. 1 is a light emitting element, 2 is a light emitting part, 3 is a unit, 4 is a module, 5 is a module group, 6 is a housing, 13 is a power supply, 14 is a common signal line, 15 is a frame memory, 21 is a buffer memory, 30 is a screen , 31 is a control circuit, 33 is an address setting switch, 40 is an address latch unit, and 41 is a comparator. In the drawings, the same reference numerals indicate the same or corresponding parts.
Claims (3)
その制御回路及び電源を有するモジュールを、二次元的
に複数配列して構成された表示装置において、前記各モ
ジュールにそれぞれ固有のアドレスを割付けるととも
に、その前記制御回路の各々に画面相応に分割されたフ
レームメモリを配して、これら各モジュールの信号入力
部を共通の信号線に接続し、該共通の信号線はデータ信
号線と２種類のタイミング信号線を有し、前記データ信
号線には表示データとアドレスデータとを時分割多重し
て伝送させ、前記２種類のタイミング信号線の一方には
前記アドレスデータ受信のためのタイミング信号を、他
方には前記表示データ受信のためのタイミング信号を伝
送させ、前記各モジュールはこれら２種類のタイミング
信号に基づいて、前記データ信号線を伝送される前記表
示データとアドレスデータとの分離を行なうことを特徴
とする表示装置。1. A plurality of display elements arranged two-dimensionally,
In a display device configured by arranging a plurality of modules having the control circuit and a power source in a two-dimensional array, a unique address is assigned to each of the modules, and each of the control circuits is divided according to the screen. A frame memory is arranged and the signal input section of each of these modules is connected to a common signal line, and the common signal line has a data signal line and two kinds of timing signal lines, and the data signal line is Display data and address data are time-division multiplexed and transmitted, one of the two types of timing signal lines is provided with a timing signal for receiving the address data, and the other is provided with a timing signal for receiving the display data. And each module transmits the display data and the address transmitted on the data signal line based on these two kinds of timing signals. Display device, characterized in that the separation of the chromatography data.
データを送り、続いて一連の表示データを送るととも
に、先頭アドレスによって指定された各モジュールにお
いて、先頭アドレス以降のアドレスをタイミング信号を
もとに自動生成し、所定のアドレスに前記表示データを
格納することを特徴とする特許請求の範囲第１項に記載
の表示装置。2. The common signal line sends first address data first and then a series of display data, and in each module designated by the first address, addresses after the first address also include timing signals. The display device according to claim 1, wherein the display data is automatically generated and stored in a predetermined address.
示データを交互に送って２種類のタイミング信号によっ
てそれぞれを分離するようにしたことを特徴とする特許
請求の範囲第１項又は第２項に記載の表示装置。3. The common signal line is characterized in that address data and display data are alternately sent and separated by two kinds of timing signals. The display device according to item.
Priority Applications (11)
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|---|---|---|---|
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| KR1019870006972A KR900008072B1 (en) | 1986-07-15 | 1987-07-01 | Display device |
| CA000541973A CA1290800C (en) | 1986-07-15 | 1987-07-14 | Large screen display apparatus having a modular structure |
| AU75686/87A AU593368B2 (en) | 1986-07-15 | 1987-07-15 | Large screen display apparatus |
| EP87110225A EP0253379B1 (en) | 1986-07-15 | 1987-07-15 | Large screen display apparatus |
| DE87110225T DE3785972T2 (en) | 1986-07-15 | 1987-07-15 | Large screen display device. |
| US07/073,661 US4833542A (en) | 1986-07-15 | 1987-07-15 | Large screen display apparatus having modular structure |
| US07/204,314 US4901155A (en) | 1986-07-15 | 1988-06-09 | Signal processing system for large screen display apparatus |
| CA000615881A CA1298607C (en) | 1986-07-15 | 1990-10-02 | Signal processing system for large screen display apparatus |
| SG118394A SG118394G (en) | 1986-07-15 | 1994-08-20 | Large screen display apparatus |
| HK144694A HK144694A (en) | 1986-07-15 | 1994-12-22 | Large screen display apparatus |
Applications Claiming Priority (1)
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| JP61191720A JPH074008B2 (en) | 1986-08-18 | 1986-08-18 | Display device |
Publications (2)
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Family
ID=16279356
Family Applications (1)
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Country Status (1)
| Country | Link |
|---|---|
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Families Citing this family (4)
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0614719B2 (en) * | 1984-05-11 | 1994-02-23 | 三菱電機株式会社 | Display device |
| JPS61150434A (en) * | 1984-12-24 | 1986-07-09 | Matsushita Electric Ind Co Ltd | Bus access control system |
-
1986
- 1986-08-18 JP JP61191720A patent/JPH074008B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6348083A (en) | 1988-02-29 |
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