JPH0737995A - Dynamic type semiconductor storage device - Google Patents
Dynamic type semiconductor storage deviceInfo
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- JPH0737995A JPH0737995A JP5158376A JP15837693A JPH0737995A JP H0737995 A JPH0737995 A JP H0737995A JP 5158376 A JP5158376 A JP 5158376A JP 15837693 A JP15837693 A JP 15837693A JP H0737995 A JPH0737995 A JP H0737995A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ダイナミック型半導体
記憶装置（ＤＲＡＭ）に係わり、特に６４Ｍビット以降
の超高密度のＤＲＡＭに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dynamic semiconductor memory device (DRAM), and more particularly to an ultra high density DRAM of 64 Mbits or more.
【０００２】[0002]
【従来の技術】１トランジスタ／１キャパシタのダイナ
ミック型メモリセルをマトリクス状に配置形成したＤＲ
ＡＭにおいては、各メモリセルの情報電荷を読み出す際
に、メモリセルに比べて十分に容量の大きいビット線を
介して読み出す。このため、情報の“Ｈ”，“Ｌ”を正
しく増幅するためには、高感度のセンス方式が必要とな
る。2. Description of the Related Art A DR in which dynamic memory cells of 1 transistor / 1 capacitor are arranged and formed in a matrix.
In the AM, when reading the information charges of each memory cell, the information charges are read through a bit line having a sufficiently larger capacity than the memory cell. Therefore, a high-sensitivity sensing method is required to correctly amplify "H" and "L" of information.
【０００３】通常のＤＲＡＭにおいては、読み出しを行
うメモリセルが接続されたビット線と、これに対応する
ダミーセルが接続されたダミービット線との電圧レベル
を比較増幅する方式が用いられる。ダミーセルには、メ
モリセルから読み出される“Ｈ”レベルと“Ｌ”レベル
の中間電位を発生するように通常（１／２）Ｖccが書き
込まれている。In a normal DRAM, a method of comparing and amplifying voltage levels of a bit line connected to a memory cell for reading and a dummy bit line connected to a corresponding dummy cell is used. Normally (1/2) Vcc is written in the dummy cell so as to generate an intermediate potential of "H" level and "L" level read from the memory cell.
【０００４】従来の（１／２）Ｖccプリチャージ方式の
ＤＲＡＭの構成を図８に示し、このＤＲＡＭのセンス動
作を図９に従って簡単に説明する。図９（ａ）に示すよ
うに待機時において、ビット線対ＢＬ，／ＢＬは、制御
信号／ＥＱＬ＝“Ｈ”によりＶBL＝（１／２）Ｖccに固
定されている。セル情報読み出し動作が開始されると、
制御信号／ＥＱＬ＝“Ｌ”とし、ビット線対ＢＬ，／Ｂ
Ｌをフローティング状態にした後、選択されたワード線
ＷＬを立ち上げ、このワード線ＷＬにより選択されたメ
モリセル情報をビット線対の一方、例えばＢＬに読み出
す。このビット線ＢＬと対をなすビット線／ＢＬには、
ダミーワード線ＤＷＬを立ち上げることでダミーセルの
信号を読み出す。ダミーセルには、予めＶDC＝（１／
２）Ｖccなるレベルを書き込んでおく。The structure of a conventional (1/2) Vcc precharge type DRAM is shown in FIG. 8, and the sensing operation of this DRAM will be briefly described with reference to FIG. As shown in FIG. 9A, during standby, the bit line pair BL, / BL is fixed at VBL = (1/2) Vcc by the control signal / EQL = "H". When the cell information read operation is started,
Control signal / EQL = "L", bit line pair BL, / B
After making L floating, the selected word line WL is raised, and the memory cell information selected by this word line WL is read to one of the bit line pairs, for example, BL. The bit line / BL forming a pair with this bit line BL is
The signal of the dummy cell is read by raising the dummy word line DWL. VDC = (1 /
2) Write the level of Vcc.
【０００５】これにより、読み出した後のビット線／Ｂ
Ｌのレベルは、ビット線ＢＬに“１”情報が読み出され
た場合と“０”情報が読み出された場合の中間電位にな
る。そこで、これらビット線対ＢＬ，／ＢＬの電位差を
センスアンプにより増幅することによって、“０”読み
と“１”読みのセンスマージンは等しくなる。As a result, the bit line / B after reading
The level of L becomes an intermediate potential when "1" information is read to the bit line BL and when "0" information is read. Therefore, by amplifying the potential difference between the bit line pair BL and / BL by the sense amplifier, the sense margins of "0" read and "1" read become equal.
【０００６】しかしながら、この種のＤＲＡＭにあって
は次のような問題があった。メモリセルの蓄積ノードは
ワード線ＷＬが閉じられた後はフローティングになるた
め、そこに蓄えられた電荷は時間と共にリークにより減
少する。所定時間毎に情報の再書き込みを行うリフレッ
シュが必要とされる所以である。However, this type of DRAM has the following problems. Since the storage node of the memory cell becomes floating after the word line WL is closed, the charge stored in the storage node decreases due to leakage over time. This is the reason why refresh is required to rewrite information at every predetermined time.
【０００７】ところが、ダミーセルは通常２本のダミー
ワード線により１つのワード線が選択される毎に半分ず
つ選択され、その度に再書き込みがなされているため、
ほぼ（１／２）Ｖccなるレベルに固定されている。この
ため、メモリセルの情報を正しく読み出すためには、例
えば図９（ｂ）に示すように、メモリセル電位がＶccか
ら（１／２）Ｖcc＋ΔＶまで減衰する時間Δｔ以上放置
することはできない。これは、ＤＲＡＭのリフレッシュ
サイクルを伸ばすことに対し、大きな障害となる。However, the dummy cells are normally selected by two dummy word lines, half each time one word line is selected, and rewriting is performed each time.
It is fixed at a level of about (1/2) Vcc. Therefore, in order to read the information from the memory cell correctly, it is impossible to leave the memory cell potential for more than the time Δt for decaying from Vcc to (1/2) Vcc + ΔV as shown in FIG. 9B, for example. This is a major obstacle to extending the refresh cycle of DRAM.
【０００８】[0008]
【発明が解決しようとする課題】このように従来のＤＲ
ＡＭのダミーセル方式では、メモリセルの書き込みレベ
ルが時間と共に減衰した場合に“１”或いは“０”のい
ずれかの読み出しマージンが著しく低下し、その結果リ
フレッシュサイクルを十分に長くすることができないと
いう問題があった。As described above, the conventional DR
In the AM dummy cell method, when the write level of the memory cell decays with time, the read margin of either "1" or "0" is significantly reduced, and as a result, the refresh cycle cannot be sufficiently lengthened. was there.
【０００９】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、リフレッシュサイクル
を長くしても大きなセンスマージンを得ることを可能と
したＤＲＡＭを提供することにある。The present invention has been made in consideration of the above circumstances, and an object of the present invention is to provide a DRAM capable of obtaining a large sense margin even if the refresh cycle is lengthened.
【００１０】[0010]
【課題を解決するための手段】本発明の骨子は、ダミー
セルの電荷の減衰特性をメモリセルのそれと同期させる
ことで、リフレッシュサイクルを長くしても大きなセン
スマージンを得ることにある。The gist of the present invention is to obtain a large sense margin even if the refresh cycle is lengthened by synchronizing the charge attenuation characteristic of the dummy cell with that of the memory cell.
【００１１】即ち本発明は、マトリクス状に配置された
複数個のダイナミック型メモリセルと、これらのメモリ
セルの信号を読み出す際の基準信号電荷を保持する複数
個のダミーセルと、メモリセルと情報のやりとりを行う
複数本のビット線と、これらのビット線に平行に配置さ
れてダミーセルと情報のやりとりを行うダミービット線
と、ビット線及びダミービット線と交差して配置されメ
モリセルと該セルに対応するダミーセルの選択を行う複
数本のワード線と、同一ワード線で選択されるメモリセ
ル及びダミーセルの情報からメモリセルのデータを検知
するセンスアンプとを備えたダイナミック型半導体記憶
装置において、メモリセルを構成するｎＭＯＳトランジ
スタをカットオフしている際のワード線の電位を、該メ
モリセルに書き込まれる“０”レベルの電位よりも低く
設定したことを特徴とする。That is, according to the present invention, a plurality of dynamic memory cells arranged in a matrix, a plurality of dummy cells for holding reference signal charges when reading signals of these memory cells, a memory cell and information. A plurality of bit lines for exchanging data, a dummy bit line arranged in parallel with these bit lines for exchanging information with the dummy cell, and a memory cell and the cell arranged so as to intersect the bit line and the dummy bit line. In a dynamic semiconductor memory device including a plurality of word lines for selecting corresponding dummy cells and a sense amplifier for detecting data of the memory cells from information of the memory cells and dummy cells selected by the same word line, a memory cell Write the potential of the word line to the memory cell when the nMOS transistor forming the Wherein the "0" that is set lower than the level of potential is.
【００１２】また、本発明の望ましい実施態様として
は、次のものが上げられる。 (1) メモリセルを構成するｎＭＯＳトランジスタをカッ
トオフしている際のワード線の電位が、基板電位と同じ
か又はそれ以下に設定されること。 (2) メモリセルに書き込まれる“０”レベルの電位が、
外部より与えられる接地電位以上に設定されること。 (3) メモリセルを構成するｎＭＯＳトランジスタのしき
い値電圧が、電源電圧の１／３以下であること。 (4) センスアンプは、ダミービット線を参照入力端子と
し、同じワード線で選択されるメモリセル情報が読み出
されるそれぞれのビット線をデータ入力端子とするカレ
ントミラー型差動増幅器により構成されていること。The following are preferred embodiments of the present invention. (1) The potential of the word line when the nMOS transistor forming the memory cell is cut off is set to be equal to or lower than the substrate potential. (2) The "0" level potential written in the memory cell is
It must be set above the ground potential given from the outside. (3) The threshold voltage of the nMOS transistor forming the memory cell is 1/3 or less of the power supply voltage. (4) The sense amplifier is composed of a current mirror type differential amplifier that uses the dummy bit line as a reference input terminal and each bit line from which the memory cell information selected by the same word line is read as a data input terminal. thing.
【００１３】[0013]
【作用】本発明によれば、各ワード線にダミーセルが設
けられ、メモリセルの電位は、これと同じワード線に接
続されたダミーセルの電位を参照して検出される。そし
て、同じワード線に接続されたメモリセル及びダミーセ
ルは同時にリフレッシュされる。このため、ダミーセル
は常にそれが参照されるメモリセルと同じ時間放置され
ることになり、ダミーセルの電位はメモリセルの電位と
同様の減衰特性を示す。その結果、従来のダミーセル方
式に比べ、高いセンスマージンを長い時間保つことがで
きる。According to the present invention, each word line is provided with a dummy cell, and the potential of the memory cell is detected by referring to the potential of the dummy cell connected to the same word line. Then, the memory cells and the dummy cells connected to the same word line are refreshed at the same time. Therefore, the dummy cell is always left for the same time as the memory cell to which it is referred, and the potential of the dummy cell exhibits the same attenuation characteristic as the potential of the memory cell. As a result, a high sense margin can be maintained for a long time as compared with the conventional dummy cell method.
【００１４】これに加え本発明では、メモリセルトラン
ジスタをカットオフする際のワード線の電位を、メモリ
セルに書き込まれる“０”レベルの電位よりも低く設定
することで、“０”読みと“１”読みの電荷の減衰特性
をより近いものにすることができ、その結果高いセンス
マージンをさらに長い時間保つことができる。In addition to this, in the present invention, the potential of the word line when the memory cell transistor is cut off is set lower than the potential of the "0" level written in the memory cell, so that "0" reading and "0" reading are performed. The charge decay characteristics of 1 "reading can be made closer, and as a result, a high sense margin can be maintained for a longer time.
【００１５】[0015]
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の第１の実施例に係わるＤＲＡＭ
のセルアレイ部構成を示す図である。複数のメモリセル
ＭＣ（ＭＣ１，ＭＣ２…）がマトリックス状に配置さ
れ、これらと情報電荷のやりとりを行う複数本のビット
線ＢＬ（ＢＬ１，／ＢＬ１，…）が平行に配置されてい
る。メモリセルＭＣはよく知られているような１トラン
ジスタ／１キャパシタ構造のものであり、セルアレイは
折り返し形ビット線構成に対応したセル配置となってい
る。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a DRAM according to a first embodiment of the present invention.
FIG. 3 is a diagram showing the configuration of a cell array section of FIG. A plurality of memory cells MC (MC1, MC2 ...) Are arranged in a matrix, and a plurality of bit lines BL (BL1, / BL1, ...) Which exchange information charges with these are arranged in parallel. The memory cell MC has a well-known 1-transistor / 1-capacitor structure, and the cell array has a cell arrangement corresponding to the folded bit line configuration.
【００１６】メモリセルＭＣを選択するワード線ＷＬ
（ＷＬ１，ＷＬ２）には、それぞれダミーセルＤＣ（Ｄ
Ｃ１，ＤＣ２）が接続されている。ダミーセルＤＣはメ
モリセルＭＣと同じ構造であり、ビット線ＢＬと平行に
配置されたダミービット線ＤＢＬ（ＤＢＬ１，／ＤＢＬ
１）との間で電荷のやりとりを行うようになっている。Word line WL for selecting memory cell MC
(WL1, WL2) have dummy cells DC (D
C1 and DC2) are connected. The dummy cell DC has the same structure as the memory cell MC, and the dummy bit line DBL (DBL1, / DBL) arranged parallel to the bit line BL.
It is designed to exchange charges with 1).
【００１７】各ビット線ＢＬ及びダミービット線ＤＢＬ
には、セルデータを増幅するためのセンスアンプ、ビッ
ト線ＢＬをプリチャージするためのプリチャージ回路、
データを外部に転送するための転送回路及びセルアレイ
との接続回路等から構成されるセンスアンプ回路が接続
されている。Each bit line BL and dummy bit line DBL
Includes a sense amplifier for amplifying cell data, a precharge circuit for precharging the bit line BL,
A sense amplifier circuit including a transfer circuit for transferring data to the outside and a connection circuit with the cell array is connected.
【００１８】なお、本実施例で用いたセンスアンプは、
同一のワード線で選択されるメモリセルとダミーセルの
情報を比較してメモリセルのデータを検知するもので、
本発明者らが既に提案したもの（特願平３−３２８８０
８号）と同様の構成であり、その具体的構成は図２に示
すようになっている。The sense amplifier used in this embodiment is
The data of the memory cell is detected by comparing the information of the memory cell and the dummy cell selected by the same word line.
What the present inventors have already proposed (Japanese Patent Application No. 3-32880).
No. 8), and its specific configuration is as shown in FIG.
【００１９】各ビット線ＢＬにはそれぞれ、ｎＭＯＳド
ライバトランジスタＱn1とｐＭＯＳ負荷トランジスタＱ
p1からなるインバータ型回路１０（１０11，１０21，
…）が接続されている。同様に各ビット線／ＢＬにはそ
れぞれ、ｎＭＯＳドライバトランジスタＱn2とｐＭＯＳ
負荷トランジスタＱp2からなるインバータ型回路１０
（１０12，１０22，…）が接続されている。An nMOS driver transistor Qn1 and a pMOS load transistor Q are provided for each bit line BL.
Inverter type circuit 10 (10 11 , 10 21 ,
...) is connected. Similarly, each bit line / BL has an nMOS driver transistor Qn2 and a pMOS, respectively.
Inverter type circuit 10 consisting of load transistor Qp2
(10 12 , 10 22 , ...) Are connected.
【００２０】ダミービット線ＤＢＬには、ｎＭＯＳドラ
イバトランジスタＱn11 とｐＭＯＳ負荷トランジスタＱ
p11 からなるインバータ型回路１１1 が接続されてい
る。同様に、ダミービット線／ＤＢＬには、ｎＭＯＳド
ライバトランジスタＱn12 とｐＭＯＳ負荷トランジスタ
Ｑp12 からなるインバータ型回路１１2 が接続されてい
る。An nMOS driver transistor Qn11 and a pMOS load transistor Q are connected to the dummy bit line DBL.
An inverter type circuit 11 1 composed of p11 is connected. Similarly, the dummy bit line / DBL is connected to an inverter type circuit 11 2 including an nMOS driver transistor Qn12 and a pMOS load transistor Qp12.
【００２１】ｐＭＯＳ負荷トランジスタＱp11 のゲート
・ドレインは共通接続され、同様にｐＭＯＳ負荷トラン
ジスタＱp12 のゲート・ドレインは共通接続されてい
る。各ビット線ＢＬのインバータ型回路１０とダミービ
ット線ＤＢＬのインバータ型回路１１1 とが対をなし
て、それらのｐＭＯＳ負荷トランジスタのゲートを共通
接続したカレントミラー型差動増幅器を構成している。
さらに、各ビット線／ＢＬのインバータ型回路１０とダ
ミービット線／ＤＢＬのインバータ型回路１１2 とが対
をなして、それらのｐＭＯＳ負荷トランジスタのゲート
を共通接続したカレントミラー型差動増幅器を構成して
いる。そして、これらがビット線センスアンプとなって
いる。The gate and drain of the pMOS load transistor Qp11 are commonly connected, and similarly the gate and drain of the pMOS load transistor Qp12 are commonly connected. The inverter type circuit 10 of each bit line BL and the inverter type circuit 11 1 of the dummy bit line DBL form a pair to form a current mirror type differential amplifier in which the gates of these pMOS load transistors are commonly connected.
Further, the inverter type circuit 10 of each bit line / BL and the inverter type circuit 11 2 of the dummy bit line / DBL form a pair to form a current mirror type differential amplifier in which the gates of these pMOS load transistors are commonly connected. is doing. These are bit line sense amplifiers.
【００２２】ここで、ダミービット線ＤＢＬに設けられ
たインバータ型回路１１のトランジスタＱn11 ，Ｑp11
の寸法は、各ビット線ＢＬに設けられたインバータ型回
路１０の対応するトランジスタの寸法のＫ倍（Ｋ＞１）
に設定される。ダミービット線／ＤＢＬに関しても同様
である。さらに、ダミービット線ＤＢＬ，／ＤＢＬに
は、差動増幅回路の参照入力電位を与えるダミーセル電
位発生回路１４が設けられている。Here, the transistors Qn11 and Qp11 of the inverter type circuit 11 provided on the dummy bit line DBL are provided.
Is K times (K> 1) the size of the corresponding transistor of the inverter type circuit 10 provided in each bit line BL.
Is set to. The same applies to the dummy bit line / DBL. Further, a dummy cell potential generation circuit 14 for applying a reference input potential of the differential amplifier circuit is provided on the dummy bit lines DBL, / DBL.
【００２３】各ビット線ＢＬ，／ＢＬ及びダミービット
線ＤＢＬ，／ＤＢＬには、基準電位を与えるビット線電
位発生回路１３がトランスファゲートを介して接続され
ている。各ビット線ＢＬ，／ＢＬにはまた、センスアン
プ出力をフィードバックして再書き込みを行うためのリ
ストア回路１２（１２1 ，１２2 ，…）が設けられてい
る。各ビット線センスアンプはそれぞれのビット線Ｂ
Ｌ，／ＢＬとダミービット線ＤＢＬ，／ＤＢＬの電位を
比較し、それを反転した電圧を出力端子ＯＵＴに出力で
きる。各ビット線ＢＬ，／ＢＬ毎に設けられたリストア
回路１２は、このセンスアンプの出力ＯＵＴの反転電圧
を再度ビット線に書き込むための回路である。A bit line potential generation circuit 13 for applying a reference potential is connected to each bit line BL, / BL and dummy bit line DBL, / DBL via a transfer gate. Each bit line BL, / BL is also provided with a restore circuit 12 (12 1 , 12 2 , ...) For feeding back the sense amplifier output for rewriting. Each bit line sense amplifier has its own bit line B
It is possible to compare the potentials of L, / BL and the dummy bit lines DBL, / DBL and output the inverted voltage to the output terminal OUT. The restore circuit 12 provided for each bit line BL, / BL is a circuit for writing the inverted voltage of the output OUT of the sense amplifier to the bit line again.
【００２４】センスアンプの出力ＯＵＴは、カラム選択
線ＣＳＬを選択的に立ち上げることにより、入出力線Ｉ
Ｏに接続され外部に情報が転送される。また、書き込み
データは、入出力線ＩＯ線からＯＵＴ端子に転送され、
リストア回路１２により強制的にビット線に書き込まれ
る。The output OUT of the sense amplifier is input / output line I by selectively raising the column selection line CSL.
It is connected to O and information is transferred to the outside. Further, the write data is transferred from the input / output line IO line to the OUT terminal,
The restore circuit 12 compulsorily writes to the bit line.
【００２５】本実施例の回路動作を、図３のタイミング
図を用いて説明する。まず、／ＲＡＳ＝“Ｈ”のプリチ
ャージ状態においては、ビット線プリチャージ信号ＥＱ
Ｌ＝“Ｈ”とし、各ビット線ＢＬ、及びダミービット線
ＤＢＬは、全てビット線電位発生回路１３の出力に接続
されて、ＶBLの基準電位にプリチャージされている。こ
こで、プリチャージ電位ＶBLは特に限定しないが、例え
ば（１／２）Ｖccとする。The circuit operation of this embodiment will be described with reference to the timing chart of FIG. First, in the precharge state of / RAS = "H", the bit line precharge signal EQ
With L = “H”, each bit line BL and dummy bit line DBL are all connected to the output of the bit line potential generation circuit 13 and precharged to the reference potential of VBL. Here, the precharge potential VBL is not particularly limited, but is, for example, (1/2) Vcc.
【００２６】次に、／ＲＡＳ＝“Ｌ”でアクティブサイ
クルに入ると（ｔ１）、ＥＱＬ＝“Ｌ”となって（ｔ
２）、各ビット線ＢＬ及びダミービット線ＤＢＬはフロ
ーティング状態になる。そして、セルアレイ選択信号に
より選択されたセルアレイだけがセンスアンプと接続さ
れた状態になる。その後、１本のワード線ＷＬが立ち上
がる（ｔ３）。これにより、メモリセル情報が各ビット
線ＢＬに読み出される。この時、ダミーセルＤＣの情報
もダミービット線ＤＢＬに読み出される。このワード線
ＷＬの立ち上げにより各センスアンプはそれぞれのビッ
ト線電位とダミービット線電位を比較増幅して、各出力
端子に出力する。また、ここで出力されたデータはセル
にそのまま書き込まれる。Next, when the active cycle is started with / RAS = "L" (t1), EQL = "L" (t).
2) Each bit line BL and dummy bit line DBL are in a floating state. Then, only the cell array selected by the cell array selection signal is connected to the sense amplifier. Then, one word line WL rises (t3). As a result, the memory cell information is read to each bit line BL. At this time, the information of the dummy cell DC is also read to the dummy bit line DBL. By the rise of the word line WL, each sense amplifier compares and amplifies each bit line potential and dummy bit line potential, and outputs the result to each output terminal. The data output here is written in the cell as it is.
【００２７】なお、ワード線ＷＬに与える電位として、
特にメモリセルトランジスタをカットオフする際には、
“０”書き込み電位よりも低い電位とする。これは、後
述するように、メモリセルＭＣとダミーセルＤＣにおけ
るそれぞれの記憶ノードの減衰過程を同様にするためで
ある。As the potential applied to the word line WL,
Especially when cutting off the memory cell transistor,
The potential is lower than the “0” write potential. This is to make the attenuation process of each storage node in the memory cell MC and the dummy cell DC similar, as described later.
【００２８】次に、ダミーセル書き込み信号ＤＣＷが
“Ｈ”となり（ｔ５）、ダミービット線ＤＢＬ及びダミ
ーセルＤＣはダミーセル書き込みレベルＶDCにセットさ
れる。ここで、ＶDCのレベルは例えば（１／２）Ｖccと
する。その後／ＲＡＳ＝“Ｈ”となりプリチャージ状態
にはいると、ワード線ＷＬが立ち下がり、続いて各制御
信号がリセットされる。Next, the dummy cell write signal DCW becomes "H" (t5), and the dummy bit line DBL and the dummy cell DC are set to the dummy cell write level VDC. Here, the level of VDC is (1/2) Vcc, for example. After that, when / RAS becomes "H" and the precharge state is entered, the word line WL falls, and subsequently each control signal is reset.
【００２９】これら一連の動作により各ビット線ＢＬは
ＶBLにプリチャージされ、メモリセルＭＣの記憶ノード
はリフレッシュされ、さらにダミーセルＣＤの記憶ノー
ドはＶDCにセットされる。そして、次にワード線ＷＬが
再度選択されるまでそのワード線ＷＬに接続されている
メモリセルＭＣとダミーセルＤＣの記憶ノードの電位
は、同様の減衰過程をとることになる。By these series of operations, each bit line BL is precharged to VBL, the storage node of the memory cell MC is refreshed, and the storage node of the dummy cell CD is set to VDC. Then, until the word line WL is selected again, the potentials of the storage nodes of the memory cells MC and the dummy cells DC connected to the word line WL take the same attenuation process.
【００３０】図４は、この実施例でのメモリセルとダミ
ーセルの記憶ノードの電位減衰過程を示している。図４
（ａ）に示すようにメモリセル（“１”書き込みのセ
ル）とダミーセルは同様の減衰過程をとることになる。
このため、ダミーセル電位ＶDCをＶccの１／２に設定し
ておけば、メモリセル電位の低下に伴いダミーセル電位
も低下するため、メモリセル電位とダミーセル電位の差
がΔＶになるまでの時間Δｔが長くなる。FIG. 4 shows the potential decay process of the storage node of the memory cell and the dummy cell in this embodiment. Figure 4
As shown in (a), the memory cell (the cell in which "1" is written) and the dummy cell take the same attenuation process.
Therefore, if the dummy cell potential VDC is set to ½ of Vcc, the dummy cell potential also decreases as the memory cell potential decreases, so the time Δt until the difference between the memory cell potential and the dummy cell potential becomes ΔV. become longer.
【００３１】但しこのままでは、“０”書き込み側のメ
モリセルの電位Ｖssが一定なので、ダミーセル電位がＶ
ss＋ΔＶ′まで減衰する時間Δｔ′以上放置することは
できず、ＤＲＡＭのリフレッシュサイクルを伸ばすにも
限度がある。However, in this state, since the potential Vss of the memory cell on the "0" write side is constant, the dummy cell potential is V
It cannot be left for more than the time Δt 'that decays to ss + ΔV', and there is a limit in extending the refresh cycle of DRAM.
【００３２】そこで本実施例では、メモリセルトランジ
スタをカットオフする際のワード線の電位を、メモリセ
ルに書き込まれる“０”レベルの電位よりも低く設定す
ることで、図４（ｂ）に示すように、“０”書き込み側
のメモリセルの電位も減衰することになり、メモリセル
（“１”及び“０”書き込みのセル）とダミーセルの記
憶ノードの電位は、同様の減衰過程をとることになる。
このため、どの時刻においてもダミーセルの電位はメモ
リセルの“１”情報と“０”情報のほぼ中間レベルに設
定されていることになる。その結果、センスマージンが
同じであれば、リフレッシュ間隔を長くすることがで
き、ポーズ特性の良い消費電流の小さいＤＲＡＭを得る
ことができる。Therefore, in this embodiment, the potential of the word line when the memory cell transistor is cut off is set lower than the potential of "0" level written in the memory cell, as shown in FIG. 4 (b). As described above, the potential of the memory cell on the "0" write side is also attenuated, and the potentials of the memory cells (cells of "1" and "0" write) and the storage node of the dummy cell have the same attenuation process. become.
Therefore, at any time, the potential of the dummy cell is set to an almost intermediate level between the "1" information and the "0" information of the memory cell. As a result, if the sense margin is the same, the refresh interval can be lengthened, and a DRAM with good pause characteristics and low current consumption can be obtained.
【００３３】このように本実施例によれば、メモリセル
ＭＣの電位をこれと同じワード線ＷＬに接続されたダミ
ーセルＤＣの電位を参照して検出し、同じワード線ＷＬ
に接続されたメモリセルＭＣ及びダミーセルＤＣを同時
にリフレッシュすると共に、メモリセルトランジスタを
カットオフする際のワード線ＷＬの電位を、メモリセル
ＭＣに書き込まれる“０”レベルの電位よりも低く設定
している。従って、ダミーセルＤＣの電位はメモリセル
ＭＣの電位と同様の減衰特性を示すことになり、“０”
読みと“１”読みの電荷の減衰特性をより近いものにす
ることができ、その結果高いセンスマージンを長い時間
保つことができる。As described above, according to this embodiment, the potential of the memory cell MC is detected by referring to the potential of the dummy cell DC connected to the same word line WL, and the same word line WL is detected.
The memory cell MC and the dummy cell DC connected to the memory cell are refreshed at the same time, and the potential of the word line WL when the memory cell transistor is cut off is set lower than the potential of "0" level written in the memory cell MC. There is. Therefore, the potential of the dummy cell DC exhibits the same attenuation characteristic as the potential of the memory cell MC, and is "0".
The charge decay characteristics of the read and the "1" read can be made closer, and as a result, a high sense margin can be maintained for a long time.
【００３４】図５は本発明の第２の実施例を説明するた
めのもので、（ａ）はビット線ＢＬとワード線ＷＬの動
作波形を示し、（ｂ）はメモリセルＭＣとダミーセルＤ
Ｃの記憶ノードの電位減衰過程を示している。FIG. 5 is for explaining the second embodiment of the present invention. (A) shows the operation waveforms of the bit line BL and the word line WL, and (b) shows the memory cell MC and the dummy cell D.
The potential decay process of the storage node of C is shown.
【００３５】この例では、ワード線ＷＬのカットオフす
る際の電位を、ＤＲＡＭ内部で従来から用いられている
最も低い電位である基板電位Ｖsub に設定することで、
メモリセルＭＣの“０”情報が減衰して、緩和するまで
の時間を長くすることができ、その結果セルのポーズ時
間をより長くすることができる。In this example, the potential when the word line WL is cut off is set to the substrate potential Vsub which is the lowest potential conventionally used in the DRAM.
The time until the "0" information in the memory cell MC is attenuated and relaxed can be lengthened, and as a result, the pause time of the cell can be lengthened.
【００３６】図６は本発明の第３の実施例を説明するた
めのもので、（ａ）はビット線ＢＬとワード線ＷＬの動
作波形を示し、（ｂ）はメモリセルＭＣとダミーセルＤ
Ｃの記憶ノードの電位減衰過程を示している。FIG. 6 is for explaining the third embodiment of the present invention. (A) shows the operation waveforms of the bit line BL and the word line WL, and (b) shows the memory cell MC and the dummy cell D.
The potential decay process of the storage node of C is shown.
【００３７】この例では、メモリセルＭＣに書き込まれ
る“０”レベルの電位を、ＤＲＡＭの接地電位以上に設
定することで、メモリセルＭＣの“０”情報が減衰し
て、飽和するまでの時間をより長くすることができ、そ
の結果セルのポーズ時間をより長くすることができる。In this example, by setting the potential of the "0" level written in the memory cell MC to be equal to or higher than the ground potential of the DRAM, the time until the "0" information of the memory cell MC is attenuated and becomes saturated. Can be longer, resulting in longer cell pause times.
【００３８】ところで、第２，第３の実施例において
は、ワード線ＷＬの電位は接地電位以下から、電源電圧
以上の間のかなり大きい振幅が必要である。このこと
は、ＤＲＡＭの信頼性上好ましくない場合も考えられ
る。By the way, in the second and third embodiments, the potential of the word line WL is required to have a considerably large amplitude from the ground potential or lower to the power supply voltage or higher. This may be unfavorable in terms of DRAM reliability.
【００３９】この点を改良したものが第４の実施例であ
り、そのビット線ＢＬとワード線ＷＬの動作波形を図７
（ａ）に示し、メモリセルＭＣとダミーセルＤＣの記憶
ノードの電位減衰過程を図７（ｂ）に示す。The fourth embodiment improves on this point, and the operation waveforms of the bit line BL and the word line WL are shown in FIG.
FIG. 7B shows the potential decay process of the storage nodes of the memory cell MC and the dummy cell DC shown in FIG. 7A.
【００４０】この例においては、ワード線ＷＬのしきい
値電圧を低く設定することにより、メモリセルＭＣに
“１”レベルを書き込むために必要とされるワード線Ｗ
Ｌの昇圧電位を低く抑えることができる。例えば、ワー
ド線ＷＬのしきい値電圧を０Ｖに設定しても何ら悪影響
はないが、この時ワード線ＷＬの“１”レベルを書き込
むための電位を電源電圧Ｖccと同じにすることも可能で
ある。In this example, by setting the threshold voltage of the word line WL low, the word line W required to write the "1" level in the memory cell MC.
The boosted potential of L can be suppressed low. For example, setting the threshold voltage of the word line WL to 0V has no adverse effect, but at this time, the potential for writing the "1" level of the word line WL can be the same as the power supply voltage Vcc. is there.
【００４１】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では、折り返しビット線方式
のＤＲＡＭについて説明したが、オープンビット線方式
のＤＲＡＭにも同様に適用することができる。また、セ
ンスアンプの構成は図２に何等限定されるものではな
く、同一ワード線に接続されたメモリセルとダミーセル
のデータを比較照合できる構成であればよい。また、セ
ルアレイがｐＭＯＳで形成されてもよいし、セル配置も
自由である。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。The present invention is not limited to the above embodiments. Although the folded bit line type DRAM has been described in the embodiment, the present invention can be similarly applied to the open bit line type DRAM. The configuration of the sense amplifier is not limited to that shown in FIG. 2 and may be any configuration capable of comparing and collating the data of the memory cells and the dummy cells connected to the same word line. Further, the cell array may be formed by pMOS, and the cells may be arranged freely. In addition, various modifications can be made without departing from the scope of the present invention.
【００４２】[0042]
【発明の効果】以上述べたように本発明によれば、同一
のワード線でメモリセルと参照されるダミーセルが選択
されることから、ダミーセルの基準電位をメモリセルの
書き込み電位と同様に減衰させることができる。これに
加えて、メモリセルトランジスタをカットオフする際の
ワード線の電位を該メモリセルに書き込まれる“０”レ
ベルの電位よりも低く設定することで、“０”読みと
“１”読みの電荷の減衰特性をより近いものにすること
ができる。その結果、高いセンスマージンを長い時間保
持することができるＤＲＡＭが得られる。As described above, according to the present invention, since the dummy cell referred to as the memory cell is selected by the same word line, the reference potential of the dummy cell is attenuated similarly to the write potential of the memory cell. be able to. In addition to this, by setting the potential of the word line when the memory cell transistor is cut off to be lower than the potential of the “0” level written in the memory cell, the charge of “0” read and “1” read The attenuation characteristics of can be made closer. As a result, a DRAM capable of maintaining a high sense margin for a long time can be obtained.
【図１】本発明の第１の実施例に係わるＤＲＡＭのセル
アレイ部構成を示す図。FIG. 1 is a diagram showing a cell array section configuration of a DRAM according to a first embodiment of the present invention.
【図２】同実施例の具体的回路構成を示す図。FIG. 2 is a diagram showing a specific circuit configuration of the embodiment.
【図３】同実施例の回路動作を説明するためのタイミン
グ図。FIG. 3 is a timing chart for explaining the circuit operation of the embodiment.
【図４】同実施例のメモリセルとダミーセルの記憶ノー
ドの電位減衰過程を示す図。FIG. 4 is a diagram showing a potential decay process of storage nodes of a memory cell and a dummy cell of the same embodiment.
【図５】第２の実施例の回路動作及び記憶ノードの電位
減衰過程を示す図。FIG. 5 is a diagram showing a circuit operation and a potential decay process of a storage node according to a second embodiment.
【図６】第３の実施例の回路動作及び記憶ノードの電位
減衰過程を示す図。FIG. 6 is a diagram showing a circuit operation and a potential decay process of a storage node according to a third embodiment.
【図７】第４の実施例の回路動作及び記憶ノードの電位
減衰過程を示す図。FIG. 7 is a diagram showing a circuit operation and a potential decay process of a storage node according to a fourth embodiment.
【図８】従来の (1/2)Ｖccプリチャージ方式のＤＲＡＭ
のセルアレイ構成を示す図。FIG. 8: Conventional (1/2) Vcc precharge type DRAM
FIG. 3 is a diagram showing a cell array configuration of FIG.
【図９】従来のＤＲＡＭの回路動作及び記憶ノードの電
位減衰過程を示す図。FIG. 9 is a diagram showing a circuit operation of a conventional DRAM and a potential decay process of a storage node.
ＭＣ…メモリセル ＤＣ…ダミーセル ＢＬ，／ＢＬ…ビット線 ＤＢＬ，／ＤＢＬ…ダミービット線 ＷＬ…ワード線 １０…インバータ型回路 １１…インバータ型回路 １２…リストア回路 １３…ビット線電位発生回路 １４…ダミーセル電位発生回路 MC ... Memory cell DC ... Dummy cell BL, / BL ... Bit line DBL, / DBL ... Dummy bit line WL ... Word line 10 ... Inverter type circuit 11 ... Inverter type circuit 12 ... Restore circuit 13 ... Bit line potential generation circuit 14 ... Dummy cell Potential generation circuit
Claims (2)
ミック型メモリセルと、これらのメモリセルの信号を読
み出す際の基準信号電荷を保持する複数個のダミーセル
と、前記メモリセルと情報のやりとりを行う複数本のビ
ット線と、これらのビット線に平行に配置されて前記ダ
ミーセルと情報のやりとりを行うダミービット線と、前
記ビット線及びダミービット線と交差して配置されメモ
リセルと該セルに対応するダミーセルの選択を行う複数
本のワード線と、同一ワード線で選択されるメモリセル
及びダミーセルの情報からメモリセルのデータを検知す
るセンスアンプとを備えたダイナミック型半導体記憶装
置において、 前記メモリセルを構成するｎＭＯＳトランジスタをカッ
トオフしている際のワード線の電位を、該メモリセルに
書き込まれる“０”レベルの電位よりも低く設定してな
ることを特徴とするダイナミック型半導体記憶装置。1. A plurality of dynamic memory cells arranged in a matrix, a plurality of dummy cells holding a reference signal charge when signals of these memory cells are read, and information exchange with the memory cells. A plurality of bit lines to be performed, a dummy bit line arranged in parallel with these bit lines for exchanging information with the dummy cell, and a memory cell and the cell arranged to intersect the bit line and the dummy bit line. A dynamic semiconductor memory device comprising: a plurality of word lines for selecting corresponding dummy cells; and a sense amplifier for detecting data of the memory cells from information of the memory cells and dummy cells selected by the same word line, wherein the memory Write the potential of the word line to the memory cell when the nMOS transistor forming the cell is cut off. A dynamic semiconductor memory device characterized by being set to a potential lower than a potential of "0" level to be incorporated.
のワード線の電位が、基板電位と同じ又はそれ以下に設
定されることを特徴とする請求項１記載のダイナミック
型半導体記憶装置。2. The dynamic semiconductor memory device according to claim 1, wherein the potential of the word line when the transistor is cut off is set to be equal to or lower than the substrate potential.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5158376A JPH0737995A (en) | 1993-06-29 | 1993-06-29 | Dynamic type semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5158376A JPH0737995A (en) | 1993-06-29 | 1993-06-29 | Dynamic type semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0737995A true JPH0737995A (en) | 1995-02-07 |
Family
ID=15670356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5158376A Pending JPH0737995A (en) | 1993-06-29 | 1993-06-29 | Dynamic type semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0737995A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004039216A (en) * | 2002-07-02 | 2004-02-05 | Samsung Electronics Co Ltd | Semiconductor memory device using offset compensation sensing system |
| KR100465597B1 (en) * | 2001-12-07 | 2005-01-13 | 주식회사 하이닉스반도체 | Refresh circuit for semiconductor memory device and refresh method thereof |
-
1993
- 1993-06-29 JP JP5158376A patent/JPH0737995A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100465597B1 (en) * | 2001-12-07 | 2005-01-13 | 주식회사 하이닉스반도체 | Refresh circuit for semiconductor memory device and refresh method thereof |
| JP2004039216A (en) * | 2002-07-02 | 2004-02-05 | Samsung Electronics Co Ltd | Semiconductor memory device using offset compensation sensing system |
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