JPH0737398A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0737398A JPH0737398A JP5178330A JP17833093A JPH0737398A JP H0737398 A JPH0737398 A JP H0737398A JP 5178330 A JP5178330 A JP 5178330A JP 17833093 A JP17833093 A JP 17833093A JP H0737398 A JPH0737398 A JP H0737398A
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Abstract
(57)【要約】
【目的】 クロック信号、及びまたは冗長メモリセルを
使用したことを検出する回路手段からの信号を用いてス
ペアデコード回路を活性化することにより、冗長メモリ
セルに流れる不必要な電流を抑制して、消費電力の低減
化を図った半導体集積回路を提供することを目的とす
る。 【構成】 冗長メモリセルＭＳｊｋを備えたメモリセル
アレイ１と、アドレス信号Ａｄｄをデコードして冗長メ
モリセルＭＳｊｋに対するスペアワード線ＷＬＳｊを選
択するスペアデコード回路５とを具備し、スペアデコー
ド回路５は、クロック信号ＣＬＫに同期して当該スペア
デコード回路５を活性化するスペアデコーダ活性化回路
１１と、ヒューズを切断することにより、特定アドレス
に対して所定のスペアワード線ＷＬＳｊを選択するヒュ
ーズ選択回路１２とを有して構成する。
使用したことを検出する回路手段からの信号を用いてス
ペアデコード回路を活性化することにより、冗長メモリ
セルに流れる不必要な電流を抑制して、消費電力の低減
化を図った半導体集積回路を提供することを目的とす
る。 【構成】 冗長メモリセルＭＳｊｋを備えたメモリセル
アレイ１と、アドレス信号Ａｄｄをデコードして冗長メ
モリセルＭＳｊｋに対するスペアワード線ＷＬＳｊを選
択するスペアデコード回路５とを具備し、スペアデコー
ド回路５は、クロック信号ＣＬＫに同期して当該スペア
デコード回路５を活性化するスペアデコーダ活性化回路
１１と、ヒューズを切断することにより、特定アドレス
に対して所定のスペアワード線ＷＬＳｊを選択するヒュ
ーズ選択回路１２とを有して構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリを備えた
半導体集積回路に関し、特に、大容量の半導体メモリを
有する、或いは半導体メモリを同一チップ上に混載した
半導体集積回路において、冗長メモリセルのスペアワー
ド線をデコードするためのスペアデコード回路の制御信
号として、クロック信号、及びまたは冗長メモリセルを
使用したことを検出する回路手段からの信号を用いて該
スペアデコード回路を活性化することにより、冗長メモ
リセルに流れる不必要な電流を抑制して、消費電力の低
減化を図った半導体集積回路に関する。
半導体集積回路に関し、特に、大容量の半導体メモリを
有する、或いは半導体メモリを同一チップ上に混載した
半導体集積回路において、冗長メモリセルのスペアワー
ド線をデコードするためのスペアデコード回路の制御信
号として、クロック信号、及びまたは冗長メモリセルを
使用したことを検出する回路手段からの信号を用いて該
スペアデコード回路を活性化することにより、冗長メモ
リセルに流れる不必要な電流を抑制して、消費電力の低
減化を図った半導体集積回路に関する。
【０００２】
【従来の技術】近年、半導体集積回路に搭載される半導
体メモリの大容量化が進み、不良ビットを冗長メモリセ
ルで置き換える、冗長回路の技術が不可欠となってい
る。また、論理回路と共にオンチップに搭載される半導
体メモリも容量が増大しており、冗長回路技術は集積回
路技術の１つとして重要となってきている。更に、半導
体メモリの低消費電力化の要求も強く、可能な限り消費
電流を低減する技術が重要となっている。
体メモリの大容量化が進み、不良ビットを冗長メモリセ
ルで置き換える、冗長回路の技術が不可欠となってい
る。また、論理回路と共にオンチップに搭載される半導
体メモリも容量が増大しており、冗長回路技術は集積回
路技術の１つとして重要となってきている。更に、半導
体メモリの低消費電力化の要求も強く、可能な限り消費
電流を低減する技術が重要となっている。
【０００３】図８は、従来の冗長メモリセルを備えた半
導体集積回路におけるスペアデコード回路の一構成例で
ある。
導体集積回路におけるスペアデコード回路の一構成例で
ある。
【０００４】同図において、従来のスペアデコード回路
１０１は、スペアデコード活性化回路１１１、ワード線
バッファ回路１１３、及びヒューズ選択回路１１２から
構成され、スペアデコード活性化回路１１１に対して、
チップ活性化信号ＣＥだけが制御信号として供給されて
いる。
１０１は、スペアデコード活性化回路１１１、ワード線
バッファ回路１１３、及びヒューズ選択回路１１２から
構成され、スペアデコード活性化回路１１１に対して、
チップ活性化信号ＣＥだけが制御信号として供給されて
いる。
【０００５】このような構成のスペアデコード回路１０
１では、チップが活性化されている時には、スペアデコ
ード回路１０１は、チップ活性化信号ＣＥにより活性化
されており、常にスペアデコード回路１０１に定常電流
が流れる。また、冗長メモリセルを利用しなくてもよい
場合でも、冗長メモリセルに対して定常電流を流してし
まい、当該半導体集積回路全体の消費電流の増加につな
がっていた。
１では、チップが活性化されている時には、スペアデコ
ード回路１０１は、チップ活性化信号ＣＥにより活性化
されており、常にスペアデコード回路１０１に定常電流
が流れる。また、冗長メモリセルを利用しなくてもよい
場合でも、冗長メモリセルに対して定常電流を流してし
まい、当該半導体集積回路全体の消費電流の増加につな
がっていた。
【０００６】
【発明が解決しようとする課題】以上のように、従来の
冗長メモリセルを備えた半導体集積回路では、該冗長メ
モリセルのスペアワード線をデコードするためのスペア
デコード回路において、当該半導体集積回路チップが活
性化されている時には、スペアデコード回路は、チップ
活性化信号により常に活性化され、冗長メモリセルに対
して定常電流を流すこととなり、当該半導体集積回路全
体の消費電流が増大するという問題があった。
冗長メモリセルを備えた半導体集積回路では、該冗長メ
モリセルのスペアワード線をデコードするためのスペア
デコード回路において、当該半導体集積回路チップが活
性化されている時には、スペアデコード回路は、チップ
活性化信号により常に活性化され、冗長メモリセルに対
して定常電流を流すこととなり、当該半導体集積回路全
体の消費電流が増大するという問題があった。
【０００７】本発明は、上記問題点を解決するもので、
その目的は、冗長メモリセルのスペアワード線をデコー
ドするためのスペアデコード回路の制御信号として、ク
ロック信号、及びまたは冗長メモリセルを使用したこと
を検出する回路手段からの信号を用いて該スペアデコー
ド回路を活性化することにより、冗長メモリセルに流れ
る不必要な電流を抑制して、消費電力の低減化を図った
半導体集積回路を提供することである。
その目的は、冗長メモリセルのスペアワード線をデコー
ドするためのスペアデコード回路の制御信号として、ク
ロック信号、及びまたは冗長メモリセルを使用したこと
を検出する回路手段からの信号を用いて該スペアデコー
ド回路を活性化することにより、冗長メモリセルに流れ
る不必要な電流を抑制して、消費電力の低減化を図った
半導体集積回路を提供することである。
【０００８】
【課題を解決するための手段】前記課題を解決するため
に、本発明の第１の特徴は、図１に示す如く、冗長メモ
リセルＭＳｊｋ（ｊ＝１〜ｍ，ｋ＝１〜ｐ；ｍ，ｐは任
意の正整数）を備えたメモリセルアレイ１と、アドレス
信号Ａｄｄをデコードして前記冗長メモリセルＭＳｊｋ
に対するスペアワード線ＷＬＳｊを選択するスペアデコ
ード回路５とを具備し、前記スペアデコード回路５は、
クロック信号ＣＬＫに同期して当該スペアデコード回路
５を活性化するスペアデコーダ活性化回路１１と、ヒュ
ーズを切断することにより、特定アドレスに対して所定
のスペアワード線ＷＬＳｊを選択するヒューズ選択回路
１２とを具備することである。
に、本発明の第１の特徴は、図１に示す如く、冗長メモ
リセルＭＳｊｋ（ｊ＝１〜ｍ，ｋ＝１〜ｐ；ｍ，ｐは任
意の正整数）を備えたメモリセルアレイ１と、アドレス
信号Ａｄｄをデコードして前記冗長メモリセルＭＳｊｋ
に対するスペアワード線ＷＬＳｊを選択するスペアデコ
ード回路５とを具備し、前記スペアデコード回路５は、
クロック信号ＣＬＫに同期して当該スペアデコード回路
５を活性化するスペアデコーダ活性化回路１１と、ヒュ
ーズを切断することにより、特定アドレスに対して所定
のスペアワード線ＷＬＳｊを選択するヒューズ選択回路
１２とを具備することである。
【０００９】また、本発明の第２の特徴は、請求項１に
記載の半導体集積回路において、図７に示す如く、前記
スペアデコード回路５は、特定のスペアワード線ＷＬＳ
ｊを使用する旨を示すために切断する第２のヒューズＳ
Ｆｊを備え、前記第２のヒューズＳＦｊが切断されたこ
とを検出して使用検出信号ＳＩＧＮを出力する第２ヒュ
ーズ回路１４を具備し、前記スペアデコーダ活性化回路
１１は、クロック信号ＣＬＫに同期して前記使用検出信
号ＳＩＧＮに基づき当該スペアデコード回路５を活性化
することである。
記載の半導体集積回路において、図７に示す如く、前記
スペアデコード回路５は、特定のスペアワード線ＷＬＳ
ｊを使用する旨を示すために切断する第２のヒューズＳ
Ｆｊを備え、前記第２のヒューズＳＦｊが切断されたこ
とを検出して使用検出信号ＳＩＧＮを出力する第２ヒュ
ーズ回路１４を具備し、前記スペアデコーダ活性化回路
１１は、クロック信号ＣＬＫに同期して前記使用検出信
号ＳＩＧＮに基づき当該スペアデコード回路５を活性化
することである。
【００１０】また、本発明の第３の特徴は、請求項１ま
たは２に記載の半導体集積回路において、図２（１）に
示す如く、前記クロック信号ＣＬＫは、システムクロッ
クＳＣＬＫであることである。
たは２に記載の半導体集積回路において、図２（１）に
示す如く、前記クロック信号ＣＬＫは、システムクロッ
クＳＣＬＫであることである。
【００１１】更に、本発明の第４の特徴は、請求項１ま
たは２に記載の半導体集積回路において、図２（２）に
示す如く、前記スペアデコード回路５は、前記アドレス
信号Ａｄｄｉｎの値が変化したことを検出するアドレス
変化検知回路８を具備し、前記クロック信号ＣＬＫは、
前記アドレス変化検知回路１４の出力ＡＣＬＫであるこ
とである。
たは２に記載の半導体集積回路において、図２（２）に
示す如く、前記スペアデコード回路５は、前記アドレス
信号Ａｄｄｉｎの値が変化したことを検出するアドレス
変化検知回路８を具備し、前記クロック信号ＣＬＫは、
前記アドレス変化検知回路１４の出力ＡＣＬＫであるこ
とである。
【００１２】
【作用】本発明の第１の特徴の半導体集積回路では、図
１に示す如く、スペアデコード回路５を、各スペアワー
ド線ＳＬｊ毎に、スペアデコーダ活性化回路１１、ヒュ
ーズ選択回路１２、及びワード線バッファ回路１３から
成るブロック６ｊを備えて構成している。尚、スペアデ
コーダ活性化回路１１を全ブロック６１〜６ｍに共通と
して、ブロック６ｊをヒューズ選択回路１２及びワード
線バッファ回路１３から成る構成とすることも考えられ
る。
１に示す如く、スペアデコード回路５を、各スペアワー
ド線ＳＬｊ毎に、スペアデコーダ活性化回路１１、ヒュ
ーズ選択回路１２、及びワード線バッファ回路１３から
成るブロック６ｊを備えて構成している。尚、スペアデ
コーダ活性化回路１１を全ブロック６１〜６ｍに共通と
して、ブロック６ｊをヒューズ選択回路１２及びワード
線バッファ回路１３から成る構成とすることも考えられ
る。
【００１３】メモリセルアレイ１において、不良の発生
したメモリセルを冗長メモリセルに置き換える場合に
は、特定アドレスでスペアワード線ＷＳＬｊを選択する
ようにヒューズ選択回路１２のヒューズを切断して、ス
ペアデコーダ活性化回路１１でクロック信号ＣＬＫに同
期して当該スペアデコード回路５（信号線５１）を活性
化して、更にワード線バッファ回路１３によりスペアワ
ード線ＷＳＬｊの駆動能力を高めてメモリセルアレイ１
に供給している。
したメモリセルを冗長メモリセルに置き換える場合に
は、特定アドレスでスペアワード線ＷＳＬｊを選択する
ようにヒューズ選択回路１２のヒューズを切断して、ス
ペアデコーダ活性化回路１１でクロック信号ＣＬＫに同
期して当該スペアデコード回路５（信号線５１）を活性
化して、更にワード線バッファ回路１３によりスペアワ
ード線ＷＳＬｊの駆動能力を高めてメモリセルアレイ１
に供給している。
【００１４】このように、クロック信号ＣＬＫを調整す
ることによりスペアデコード回路５の活性化時間を制御
することができ、スペアデコード回路５に流れる電流を
低減することができ、結果として、冗長メモリセルに流
れる不必要な電流を抑制して、消費電力の低減化を図っ
た半導体集積回路を実現できる。
ることによりスペアデコード回路５の活性化時間を制御
することができ、スペアデコード回路５に流れる電流を
低減することができ、結果として、冗長メモリセルに流
れる不必要な電流を抑制して、消費電力の低減化を図っ
た半導体集積回路を実現できる。
【００１５】また、本発明の第２の特徴の半導体集積回
路では、図７に示す如く、スペアデコード回路５を、第
１の特徴の半導体集積回路に第２ヒューズ回路１４を付
加した構成としている。
路では、図７に示す如く、スペアデコード回路５を、第
１の特徴の半導体集積回路に第２ヒューズ回路１４を付
加した構成としている。
【００１６】特定のスペアワード線ＷＬＳｊを使用する
場合には、第２のヒューズＳＦｊを切断し、第２ヒュー
ズ回路１４は第２のヒューズＳＦｊが切断されたことを
検出して使用検出信号ＳＩＧＮを出力し、スペアデコー
ダ活性化回路１１では、クロック信号ＣＬＫに同期して
使用検出信号ＳＩＧＮに基づき当該スペアデコード回路
５を活性化するようにしている。
場合には、第２のヒューズＳＦｊを切断し、第２ヒュー
ズ回路１４は第２のヒューズＳＦｊが切断されたことを
検出して使用検出信号ＳＩＧＮを出力し、スペアデコー
ダ活性化回路１１では、クロック信号ＣＬＫに同期して
使用検出信号ＳＩＧＮに基づき当該スペアデコード回路
５を活性化するようにしている。
【００１７】これにより、冗長メモリを使用する場合に
は、これを検知して、第１の特徴の半導体集積回路と同
様に、クロック信号ＣＬＫの調整によりスペアデコード
回路５の活性化時間を制御して、スペアデコード回路５
に流れる電流を低減することができる。
は、これを検知して、第１の特徴の半導体集積回路と同
様に、クロック信号ＣＬＫの調整によりスペアデコード
回路５の活性化時間を制御して、スペアデコード回路５
に流れる電流を低減することができる。
【００１８】また、本発明の第３の特徴の半導体集積回
路では、図２（１）に示す如く、クロック信号ＣＬＫ
を、システムクロックＳＣＬＫを基に生成し、クロック
信号ＣＬＫの調整によりスペアデコード回路５の活性化
時間を制御して、スペアデコード回路５に流れる電流を
低減する。
路では、図２（１）に示す如く、クロック信号ＣＬＫ
を、システムクロックＳＣＬＫを基に生成し、クロック
信号ＣＬＫの調整によりスペアデコード回路５の活性化
時間を制御して、スペアデコード回路５に流れる電流を
低減する。
【００１９】同期式のメモリの場合には、外部から入力
されるクロック信号（ＳｙｓＣＬＫ）があるので、これ
を利用して必要な時間だけスペアデコード回路５を活性
化し、流れる電流を低減することができる。
されるクロック信号（ＳｙｓＣＬＫ）があるので、これ
を利用して必要な時間だけスペアデコード回路５を活性
化し、流れる電流を低減することができる。
【００２０】更に、本発明の第４の特徴の半導体集積回
路では、図２（２）に示す如く、スペアデコード回路５
に、アドレス信号Ａｄｄｉｎの値が変化したことを検出
するアドレス変化検知回路８を備えて、クロック信号Ｃ
ＬＫをアドレス変化検知回路１４からの出力ＡＣＬＫと
して、該クロック信号ＡＣＬＫの調整によりスペアデコ
ード回路５の活性化時間を制御して、スペアデコード回
路５に流れる電流を低減する。
路では、図２（２）に示す如く、スペアデコード回路５
に、アドレス信号Ａｄｄｉｎの値が変化したことを検出
するアドレス変化検知回路８を備えて、クロック信号Ｃ
ＬＫをアドレス変化検知回路１４からの出力ＡＣＬＫと
して、該クロック信号ＡＣＬＫの調整によりスペアデコ
ード回路５の活性化時間を制御して、スペアデコード回
路５に流れる電流を低減する。
【００２１】非同期式のメモリの場合には、このように
内部にアドレスが変化したことを検出して制御用クロッ
クパルスを生成する手段８を備えれば、同期式と同様に
電流を軽減できる。
内部にアドレスが変化したことを検出して制御用クロッ
クパルスを生成する手段８を備えれば、同期式と同様に
電流を軽減できる。
【００２２】以上のように、本発明の冗長メモリセルを
備えた半導体集積回路によれば、スペアデコード回路５
に流れる電流を低減することが可能である。また、マイ
クロプロセッサ等のオンチップに搭載されているキャッ
シュメモリのような場合に対しても、冗長回路を持たせ
た構成を採るようになってきており、このようなメモリ
構成の分野にも本発明は有効である。
備えた半導体集積回路によれば、スペアデコード回路５
に流れる電流を低減することが可能である。また、マイ
クロプロセッサ等のオンチップに搭載されているキャッ
シュメモリのような場合に対しても、冗長回路を持たせ
た構成を採るようになってきており、このようなメモリ
構成の分野にも本発明は有効である。
【００２３】
【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。
説明する。
【００２４】（第１の実施例）図１に本発明の第１の実
施例に係る半導体集積回路の構成図を示す。
施例に係る半導体集積回路の構成図を示す。
【００２５】同図に示すように、本実施例の半導体集積
回路は、冗長メモリセルの領域１ｓを備えたメモリセル
アレイ１、アドレスデコーダ３及び各ワード線ＷＬｉ
（ｉ＝１〜ｎ；ｎは任意の正整数）毎のワード線バッフ
ァ回路４ｉを備えたデコード回路、並びに、アドレス信
号Ａｄｄをデコードして冗長メモリセルＭＳｊｋに対す
るスペアワード線ＷＬＳｊを選択するスペアデコード回
路５から構成されている。尚、本実施例のメモリは同期
式のメモリを想定している。
回路は、冗長メモリセルの領域１ｓを備えたメモリセル
アレイ１、アドレスデコーダ３及び各ワード線ＷＬｉ
（ｉ＝１〜ｎ；ｎは任意の正整数）毎のワード線バッフ
ァ回路４ｉを備えたデコード回路、並びに、アドレス信
号Ａｄｄをデコードして冗長メモリセルＭＳｊｋに対す
るスペアワード線ＷＬＳｊを選択するスペアデコード回
路５から構成されている。尚、本実施例のメモリは同期
式のメモリを想定している。
【００２６】本実施例の半導体集積回路では、スペアデ
コード回路５を、各スペアワード線ＳＬｊ毎に、スペア
デコーダ活性化回路１１、ヒューズ選択回路１２、及び
ワード線バッファ回路１３から成るブロック６ｊを備え
て構成している。尚、スペアデコーダ活性化回路１１を
全ブロック６１〜６ｍに共通として、ブロック６ｊをヒ
ューズ選択回路１２及びワード線バッファ回路１３から
成る構成とすることも考えられる。
コード回路５を、各スペアワード線ＳＬｊ毎に、スペア
デコーダ活性化回路１１、ヒューズ選択回路１２、及び
ワード線バッファ回路１３から成るブロック６ｊを備え
て構成している。尚、スペアデコーダ活性化回路１１を
全ブロック６１〜６ｍに共通として、ブロック６ｊをヒ
ューズ選択回路１２及びワード線バッファ回路１３から
成る構成とすることも考えられる。
【００２７】スペアデコーダ活性化回路１１は、チップ
活性化信号ＣＥがアクティブである時に、クロック信号
ＣＬＫに同期して当該スペアデコード回路５を活性化す
る。また、ヒューズ選択回路１２は、ヒューズを切断す
ることにより、特定アドレスに対して所定のスペアワー
ド線ＷＬＳｊを選択する。
活性化信号ＣＥがアクティブである時に、クロック信号
ＣＬＫに同期して当該スペアデコード回路５を活性化す
る。また、ヒューズ選択回路１２は、ヒューズを切断す
ることにより、特定アドレスに対して所定のスペアワー
ド線ＷＬＳｊを選択する。
【００２８】図２（１）は、同期式メモリの場合に当該
半導体集積回路内に備えられている、外部から入力され
るシステムクロックＳｙｓＣＬＫのバッファ回路の構成
図である。バッファ回路７では、システムクロックＳｙ
ｓＣＬＫを基に、必要な遅延を与える等の調整を加え
て、スペアデコーダ活性化回路１１に供給するクロック
信号ＣＬＫとして、クロック信号ＳＣＬＫを生成する。
半導体集積回路内に備えられている、外部から入力され
るシステムクロックＳｙｓＣＬＫのバッファ回路の構成
図である。バッファ回路７では、システムクロックＳｙ
ｓＣＬＫを基に、必要な遅延を与える等の調整を加え
て、スペアデコーダ活性化回路１１に供給するクロック
信号ＣＬＫとして、クロック信号ＳＣＬＫを生成する。
【００２９】図３は、本実施例のスペアデコーダ活性化
回路１１の詳細な回路構成を示す回路構成図である。ク
ロック信号ＣＬＫにより、ＰＭＯＳＦＥＴ（Ｑ１）を活
性化する時間を制御して、ＰＭＯＳＦＥＴ（Ｑ１）から
ヒューズ選択回路１２（信号線５１）に流れる定常電流
を抑制している。
回路１１の詳細な回路構成を示す回路構成図である。ク
ロック信号ＣＬＫにより、ＰＭＯＳＦＥＴ（Ｑ１）を活
性化する時間を制御して、ＰＭＯＳＦＥＴ（Ｑ１）から
ヒューズ選択回路１２（信号線５１）に流れる定常電流
を抑制している。
【００３０】また、ワード線バッファ回路１３の回路例
を図４（１）及び（２）に示す。ヒューズ選択回路１２
の制御により動作する信号は、駆動力が小さいのでバッ
ファしてやる必要がある（図４（１）参照）。また、ス
ペアデコーダ活性化回路１１はクロック信号ＣＬＫ（Ｓ
ＣＬＫ）により活性化されない時間に、ハイインピーダ
ンス状態になるので、スペアデコーダ活性化回路１１の
出力５１を固定しておく必要がある。そのため、ＮＯＴ
ゲートＧＮ２にＰＭＯＳＦＥＴ（Ｑ３）を付加した構成
としたのが図４（２）に示す構成である。
を図４（１）及び（２）に示す。ヒューズ選択回路１２
の制御により動作する信号は、駆動力が小さいのでバッ
ファしてやる必要がある（図４（１）参照）。また、ス
ペアデコーダ活性化回路１１はクロック信号ＣＬＫ（Ｓ
ＣＬＫ）により活性化されない時間に、ハイインピーダ
ンス状態になるので、スペアデコーダ活性化回路１１の
出力５１を固定しておく必要がある。そのため、ＮＯＴ
ゲートＧＮ２にＰＭＯＳＦＥＴ（Ｑ３）を付加した構成
としたのが図４（２）に示す構成である。
【００３１】更に、ヒューズ選択回路２の構成例を図４
（３）に示す。置き換える必要のあるデコード線に対応
する位置のヒューズＦｑ（ｑ＝０〜ｒ）を切断すると、
その置き換えの必要なデコード線にアクセスする場合
に、電源Ｖssに引かれる電流パスが無くなり、代わりに
スペアワード線を活性化することができるようになる。
（３）に示す。置き換える必要のあるデコード線に対応
する位置のヒューズＦｑ（ｑ＝０〜ｒ）を切断すると、
その置き換えの必要なデコード線にアクセスする場合
に、電源Ｖssに引かれる電流パスが無くなり、代わりに
スペアワード線を活性化することができるようになる。
【００３２】本実施例では、メモリセルアレイ１におい
て、不良の発生したメモリセルを冗長メモリセルに置き
換える場合には、特定アドレスでスペアワード線ＷＳＬ
ｊを選択するようにヒューズ選択回路１２のヒューズを
切断し、スペアデコーダ活性化回路１１では、チップ活
性化信号ＣＥがアクティブの時に、クロック信号ＳＣＬ
Ｋに同期してスペアデコード回路５（信号線５１）を活
性化し、更に、ワード線バッファ回路１３によりスペア
ワード線ＷＳＬｊの駆動能力を高めてメモリセルアレイ
１に供給している。
て、不良の発生したメモリセルを冗長メモリセルに置き
換える場合には、特定アドレスでスペアワード線ＷＳＬ
ｊを選択するようにヒューズ選択回路１２のヒューズを
切断し、スペアデコーダ活性化回路１１では、チップ活
性化信号ＣＥがアクティブの時に、クロック信号ＳＣＬ
Ｋに同期してスペアデコード回路５（信号線５１）を活
性化し、更に、ワード線バッファ回路１３によりスペア
ワード線ＷＳＬｊの駆動能力を高めてメモリセルアレイ
１に供給している。
【００３３】以上のように本実施例の半導体集積回路で
は、クロック信号ＳＣＬＫを調整することによりスペア
デコード回路５の活性化時間を制御することができ、ス
ペアデコード回路５に流れる電流を低減することがで
き、結果として、冗長メモリセルに流れる不必要な電流
を抑制して、消費電力の低減化を図った半導体集積回路
を実現できる。
は、クロック信号ＳＣＬＫを調整することによりスペア
デコード回路５の活性化時間を制御することができ、ス
ペアデコード回路５に流れる電流を低減することがで
き、結果として、冗長メモリセルに流れる不必要な電流
を抑制して、消費電力の低減化を図った半導体集積回路
を実現できる。
【００３４】（第２の実施例）第２の実施例の半導体集
積回路では、メモリが非同期式メモリである場合を想定
している。図２（２）に第２の実施例の半導体集積回路
におけるクロック信号生成手段８の構成図を示す。その
他の構成要素については、第１の実施例の半導体集積回
路と同一である。
積回路では、メモリが非同期式メモリである場合を想定
している。図２（２）に第２の実施例の半導体集積回路
におけるクロック信号生成手段８の構成図を示す。その
他の構成要素については、第１の実施例の半導体集積回
路と同一である。
【００３５】本実施例では、非同期式メモリの場合に当
該半導体集積回路内に備えられている、外部から入力さ
れるアドレス信号Ａｄｄｉｎの値が変化したことを検出
するアドレス変化検知回路８を、クロック信号ＣＬＫの
生成手段として使用する。アドレス変化検知回路８は、
外部アドレス信号Ａｄｄｉｎを基に、必要な遅延を与え
る等の調整を加えて、スペアデコーダ活性化回路１１に
供給するクロック信号ＣＬＫとして、クロック信号ＡＣ
ＬＫを生成する。
該半導体集積回路内に備えられている、外部から入力さ
れるアドレス信号Ａｄｄｉｎの値が変化したことを検出
するアドレス変化検知回路８を、クロック信号ＣＬＫの
生成手段として使用する。アドレス変化検知回路８は、
外部アドレス信号Ａｄｄｉｎを基に、必要な遅延を与え
る等の調整を加えて、スペアデコーダ活性化回路１１に
供給するクロック信号ＣＬＫとして、クロック信号ＡＣ
ＬＫを生成する。
【００３６】つまり、クロック信号ＣＬＫをアドレス変
化検知回路１４からの出力ＡＣＬＫとして、該クロック
信号ＡＣＬＫの調整によりスペアデコード回路５の活性
化時間を制御して、スペアデコード回路５に流れる電流
を低減する。
化検知回路１４からの出力ＡＣＬＫとして、該クロック
信号ＡＣＬＫの調整によりスペアデコード回路５の活性
化時間を制御して、スペアデコード回路５に流れる電流
を低減する。
【００３７】（第３の実施例）第３の実施例の半導体集
積回路では、大容量のメモリを想定している。大容量の
メモリでは、メモリセルアレイ１を幾つかのメモリブロ
ックに分割して、メモリアクセス管理が成されるのが通
常である。
積回路では、大容量のメモリを想定している。大容量の
メモリでは、メモリセルアレイ１を幾つかのメモリブロ
ックに分割して、メモリアクセス管理が成されるのが通
常である。
【００３８】本実施例の半導体集積回路では、それぞれ
のメモリブロックＭＢｊに対して、第１の実施例と同様
に、スペアデコーダ活性化回路１１、ヒューズ選択回路
１２、及びワード線バッファ回路１３から成るブロック
６ｊを備えて構成する。
のメモリブロックＭＢｊに対して、第１の実施例と同様
に、スペアデコーダ活性化回路１１、ヒューズ選択回路
１２、及びワード線バッファ回路１３から成るブロック
６ｊを備えて構成する。
【００３９】図５は、本実施例のスペアデコーダ活性化
回路１１の詳細な回路構成を示す回路構成図である。ス
ペアデコーダ活性化回路１１に対して供給される制御信
号は、クロック信号ＣＬＫ及びチップ活性化信号ＣＥに
加えて、該ブロック６ｊが選択されている旨を示す信号
ブロック選択信号ＢＳがある。
回路１１の詳細な回路構成を示す回路構成図である。ス
ペアデコーダ活性化回路１１に対して供給される制御信
号は、クロック信号ＣＬＫ及びチップ活性化信号ＣＥに
加えて、該ブロック６ｊが選択されている旨を示す信号
ブロック選択信号ＢＳがある。
【００４０】つまり、ブロック選択信号ＢＳがアクティ
ブで、且つチップ活性化信号ＣＥがアクティブの時に、
クロック信号ＳＣＬＫまたはＡＣＬＫに同期してスペア
デコード回路５（信号線５１）を活性化し、更に、ワー
ド線バッファ回路１３によりスペアワード線ＷＳＬｊの
駆動能力を高めてメモリセルアレイ１に供給している。
ブで、且つチップ活性化信号ＣＥがアクティブの時に、
クロック信号ＳＣＬＫまたはＡＣＬＫに同期してスペア
デコード回路５（信号線５１）を活性化し、更に、ワー
ド線バッファ回路１３によりスペアワード線ＷＳＬｊの
駆動能力を高めてメモリセルアレイ１に供給している。
【００４１】これにより、幾つかのメモリブロックに分
割された大容量メモリに対しても、第１及び第２の実施
例と同様の効果を得ることができる。
割された大容量メモリに対しても、第１及び第２の実施
例と同様の効果を得ることができる。
【００４２】（第４の実施例）図６に本発明の第４の実
施例の半導体集積回路におけるスペアデコード回路の構
成図を示す。また、図７は第４の実施例のスペアデコー
ド回路の詳細を示す回路図である。
施例の半導体集積回路におけるスペアデコード回路の構
成図を示す。また、図７は第４の実施例のスペアデコー
ド回路の詳細を示す回路図である。
【００４３】図６及び図７に示すように、本実施例の半
導体集積回路では、スペアデコード回路５を、各スペア
ワード線ＳＬｊ毎に、第２ヒューズ回路１４、スペアデ
コーダ活性化回路１１、ヒューズ選択回路１２、及びワ
ード線バッファ回路１３から成るブロック６ｊを備えて
構成している。
導体集積回路では、スペアデコード回路５を、各スペア
ワード線ＳＬｊ毎に、第２ヒューズ回路１４、スペアデ
コーダ活性化回路１１、ヒューズ選択回路１２、及びワ
ード線バッファ回路１３から成るブロック６ｊを備えて
構成している。
【００４４】第１の実施例と同様に、スペアデコーダ活
性化回路１１は、クロック信号ＣＬＫに同期して当該ス
ペアデコード回路５を活性化し、ヒューズ選択回路１２
は、ヒューズを切断することにより、特定アドレスに対
して所定のスペアワード線ＷＬＳｊを選択する。
性化回路１１は、クロック信号ＣＬＫに同期して当該ス
ペアデコード回路５を活性化し、ヒューズ選択回路１２
は、ヒューズを切断することにより、特定アドレスに対
して所定のスペアワード線ＷＬＳｊを選択する。
【００４５】第２ヒューズ回路１４は、チップ活性化信
号の反転信号ＣＥ＃を入力するＮＯＴゲートＧＮ３と、
ＮＯＴゲートＧＮ３と電源Ｖss間に接続され、特定のス
ペアワード線ＷＬＳｊを使用する旨を示すために切断す
る第２のヒューズＳＦｊとを備え、特定のスペアワード
線ＷＬＳｊを使用する場合には、第２のヒューズ（シグ
ネチャヒューズ）ＳＦｊが切断される。第２のヒューズ
ＳＦｊが切断されていれば電源Ｖssに引かれる電流パス
が無くなり、出力である使用検出信号ＳＩＧＮがアクテ
ィブとなる。
号の反転信号ＣＥ＃を入力するＮＯＴゲートＧＮ３と、
ＮＯＴゲートＧＮ３と電源Ｖss間に接続され、特定のス
ペアワード線ＷＬＳｊを使用する旨を示すために切断す
る第２のヒューズＳＦｊとを備え、特定のスペアワード
線ＷＬＳｊを使用する場合には、第２のヒューズ（シグ
ネチャヒューズ）ＳＦｊが切断される。第２のヒューズ
ＳＦｊが切断されていれば電源Ｖssに引かれる電流パス
が無くなり、出力である使用検出信号ＳＩＧＮがアクテ
ィブとなる。
【００４６】スペアデコーダ活性化回路１１は、使用検
出信号ＳＩＧＮがアクティブである時に、クロック信号
ＣＬＫに同期して当該スペアデコード回路５を活性化す
る。また、ヒューズ選択回路１２は、ヒューズを切断す
ることにより、特定アドレスに対して所定のスペアワー
ド線ＷＬＳｊを選択し、更に、ワード線バッファ回路１
３によりスペアワード線ＷＳＬｊの駆動能力を高めてメ
モリセルアレイ１に供給している。
出信号ＳＩＧＮがアクティブである時に、クロック信号
ＣＬＫに同期して当該スペアデコード回路５を活性化す
る。また、ヒューズ選択回路１２は、ヒューズを切断す
ることにより、特定アドレスに対して所定のスペアワー
ド線ＷＬＳｊを選択し、更に、ワード線バッファ回路１
３によりスペアワード線ＷＳＬｊの駆動能力を高めてメ
モリセルアレイ１に供給している。
【００４７】このように、本実施例の半導体集積回路で
は、特定のスペアワード線ＷＬＳｊを使用する場合には
第２のヒューズＳＦｊを切断し、クロック信号ＣＬＫに
同期して使用検出信号ＳＩＧＮに基づき当該スペアデコ
ード回路５を活性化するので、スペアデコード回路５に
流れる電流を低減することができる。
は、特定のスペアワード線ＷＬＳｊを使用する場合には
第２のヒューズＳＦｊを切断し、クロック信号ＣＬＫに
同期して使用検出信号ＳＩＧＮに基づき当該スペアデコ
ード回路５を活性化するので、スペアデコード回路５に
流れる電流を低減することができる。
【００４８】
【発明の効果】以上のように本発明によれば、メモリセ
ルアレイにおいて不良の発生したメモリセルを冗長メモ
リセルに置き換える場合には、特定アドレスでスペアワ
ード線を選択するようにヒューズ選択回路のヒューズを
切断して、スペアデコーダ活性化回路でクロック信号に
同期して当該スペアデコード回路を活性化することとし
たので、クロック信号を調整することによりスペアデコ
ード回路の活性化時間を制御することができ、スペアデ
コード回路に流れる電流を低減することができ、結果と
して、冗長メモリセルに流れる不必要な電流を抑制し
て、消費電力の低減化を図った半導体集積回路を提供す
ることができる。
ルアレイにおいて不良の発生したメモリセルを冗長メモ
リセルに置き換える場合には、特定アドレスでスペアワ
ード線を選択するようにヒューズ選択回路のヒューズを
切断して、スペアデコーダ活性化回路でクロック信号に
同期して当該スペアデコード回路を活性化することとし
たので、クロック信号を調整することによりスペアデコ
ード回路の活性化時間を制御することができ、スペアデ
コード回路に流れる電流を低減することができ、結果と
して、冗長メモリセルに流れる不必要な電流を抑制し
て、消費電力の低減化を図った半導体集積回路を提供す
ることができる。
【００４９】また、本発明によれば、特定のスペアワー
ド線を使用する場合には第２のヒューズを切断し、第２
ヒューズ回路は第２のヒューズが切断されたことを検出
して使用検出信号を出力し、スペアデコーダ活性化回路
では、クロック信号に同期して使用検出信号に基づき当
該スペアデコード回路を活性化することとしたので、冗
長メモリを使用する場合には、これを検知して、クロッ
ク信号の調整によりスペアデコード回路の活性化時間を
制御して、スペアデコード回路に流れる電流を低減する
ことができる。
ド線を使用する場合には第２のヒューズを切断し、第２
ヒューズ回路は第２のヒューズが切断されたことを検出
して使用検出信号を出力し、スペアデコーダ活性化回路
では、クロック信号に同期して使用検出信号に基づき当
該スペアデコード回路を活性化することとしたので、冗
長メモリを使用する場合には、これを検知して、クロッ
ク信号の調整によりスペアデコード回路の活性化時間を
制御して、スペアデコード回路に流れる電流を低減する
ことができる。
【００５０】また同期式メモリ等の場合には、外部から
のシステムクロックがあるので、これを前記クロック信
号として必要な時間だけスペアデコード回路を活性化す
るので、スペアデコード回路に流れる電流を低減するこ
とができる。
のシステムクロックがあるので、これを前記クロック信
号として必要な時間だけスペアデコード回路を活性化す
るので、スペアデコード回路に流れる電流を低減するこ
とができる。
【００５１】更に非同期式メモリ等の場合には、スペア
デコード回路にアドレス信号の値が変化したことを検出
するアドレス変化検知回路を備えて、該アドレス変化検
知回路の出力をクロック信号として、スペアデコード回
路の活性化時間を制御することにより、スペアデコード
回路に流れる電流を低減することができる。
デコード回路にアドレス信号の値が変化したことを検出
するアドレス変化検知回路を備えて、該アドレス変化検
知回路の出力をクロック信号として、スペアデコード回
路の活性化時間を制御することにより、スペアデコード
回路に流れる電流を低減することができる。
【図１】本発明の第１の実施例に係る半導体集積回路の
構成図である。
構成図である。
【図２】本発明の各実施例のスペアデコード回路におけ
るクロック信号生成手段の構成図であり、図２（１）は
システムクロックから生成する場合（第１の実施例）、
図２（２）はアドレス値の変化を検知して生成する場合
（第２の実施例）の構成図である。
るクロック信号生成手段の構成図であり、図２（１）は
システムクロックから生成する場合（第１の実施例）、
図２（２）はアドレス値の変化を検知して生成する場合
（第２の実施例）の構成図である。
【図３】本発明の第１の実施例のスペアデコード回路の
回路構成図である。
回路構成図である。
【図４】本発明の各実施例のスペアデコード回路におけ
る構成要素の詳細回路図であり、図４（１）及び（２）
はワード線バッファ回路、図４（３）はヒューズ選択回
路の回路図である。
る構成要素の詳細回路図であり、図４（１）及び（２）
はワード線バッファ回路、図４（３）はヒューズ選択回
路の回路図である。
【図５】本発明の第３の実施例のスペアデコード回路の
回路構成図である。
回路構成図である。
【図６】本発明の第４の実施例の半導体集積回路におけ
るスペアデコード回路の構成図である。
るスペアデコード回路の構成図である。
【図７】本発明の第４の実施例のスペアデコード回路の
回路図である。
回路図である。
【図８】従来の冗長メモリセルを備えた半導体集積回路
におけるスペアデコード回路の回路構成図である。
におけるスペアデコード回路の回路構成図である。
１ メモリセルアレイ １Ｓ 冗長メモリセルの領域 Ｍｉｋ（ｉ＝１〜ｎ） メモリセル ＭＳｊｋ（ｊ＝１〜ｍ） 冗長メモリセル ２ ワード線デコード回路 ３ アドレスデコーダ ４ｉ ワード線バッファ回路 ５ スペアデコード回路 ６ｊ スペアデコード回路のブロック ７ バッファ回路 ８ アドレス変化検知回路 １１ スペアデコーダ活性化回路 １２ ヒューズ選択回路 １３ ワード線バッファ回路 １４ 第２ヒューズ回路 Ａｄｄ，Ａｄｄｉｎ，Ａ0 〜Ａｒ アドレス信号 ＣＬＫ クロック信号 ＡＣＬＫ，ＳＣＬＫ クロック信号 ＳｙｓＣＬＫ システムクロック ＣＥ チップ活性化信号 ＣＥ＃ チップ活性化信号ＣＥの反転信号 ＢＬｋ，ＢＬｋ＃ ビット線 ＷＬｉ ワード線 ＷＬＳｊ スペアワード線 ＢＳ ブロック選択信号 ５１ スペアデコーダ活性化回路の出力 ＳＩＧＮ 使用検出信号 Ｑ１〜Ｑ３，Ｑ４0 〜Ｑ４r ，Ｑ５〜Ｑ８ ＭＯＳＦＥ
Ｔ ＧＮＡ１ ＮＡＮＤゲート ＧＮ１〜ＧＮ３ ＮＯＴゲート Ｆ0 〜Ｆr 第１のヒューズ ＳＦｊ 第２のヒューズ（シグネチャヒューズ） Ｖcc，Ｖss 電源 １０１ スペアデコード回路 １１１ スペアデコード活性化回路 １１２ ヒューズ回路 １１３ ワード線バッファ回路
Ｔ ＧＮＡ１ ＮＡＮＤゲート ＧＮ１〜ＧＮ３ ＮＯＴゲート Ｆ0 〜Ｆr 第１のヒューズ ＳＦｊ 第２のヒューズ（シグネチャヒューズ） Ｖcc，Ｖss 電源 １０１ スペアデコード回路 １１１ スペアデコード活性化回路 １１２ ヒューズ回路 １１３ ワード線バッファ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 白鳥 司 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (4)
- 【請求項１】 冗長メモリセルを備えたメモリセルアレ
イと、 アドレス信号をデコードして前記冗長メモリセルに対す
るスペアワード線を選択するスペアデコード回路とを有
し、 前記スペアデコード回路は、クロック信号に同期して当
該スペアデコード回路を活性化するスペアデコーダ活性
化回路と、ヒューズを切断することにより、特定アドレ
スに対して所定のスペアワード線を選択するヒューズ選
択回路とを有することを特徴とする半導体集積回路。 - 【請求項２】 前記スペアデコード回路は、特定のスペ
アワード線を使用する旨を示すために切断する第２のヒ
ューズを備え、前記第２のヒューズが切断されたことを
検出して使用検出信号を出力する第２ヒューズ回路を有
し、 前記スペアデコーダ活性化回路は、クロック信号に同期
して前記使用検出信号に基づき当該スペアデコード回路
を活性化することを特徴とする請求項１に記載の半導体
集積回路。 - 【請求項３】 前記クロック信号は、システムクロック
であることを特徴とする請求項１または２に記載の半導
体集積回路。 - 【請求項４】 前記スペアデコード回路は、前記アドレ
ス信号の値が変化したことを検出するアドレス変化検知
回路を有し、 前記クロック信号は、前記アドレス変化検知回路の出力
であることを特徴とする請求項１または２に記載の半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5178330A JPH0737398A (ja) | 1993-07-19 | 1993-07-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5178330A JPH0737398A (ja) | 1993-07-19 | 1993-07-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0737398A true JPH0737398A (ja) | 1995-02-07 |
Family
ID=16046611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5178330A Withdrawn JPH0737398A (ja) | 1993-07-19 | 1993-07-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0737398A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100308196B1 (ko) * | 1998-08-01 | 2001-11-30 | 윤종용 | 리던던시디코더회로를구비하는반도체메모리장치 |
| KR100422421B1 (ko) * | 2000-12-25 | 2004-03-11 | 엔이씨 일렉트로닉스 코포레이션 | 반도체 메모리 장치 |
| KR100546176B1 (ko) * | 1998-12-30 | 2006-04-12 | 주식회사 하이닉스반도체 | 리던던시 회로 |
| US7209388B2 (en) | 2004-11-01 | 2007-04-24 | Kabushiki Kaisha Toshiba | Semiconductor memory device with MOS transistors each having floating gate and control gate |
-
1993
- 1993-07-19 JP JP5178330A patent/JPH0737398A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100308196B1 (ko) * | 1998-08-01 | 2001-11-30 | 윤종용 | 리던던시디코더회로를구비하는반도체메모리장치 |
| KR100546176B1 (ko) * | 1998-12-30 | 2006-04-12 | 주식회사 하이닉스반도체 | 리던던시 회로 |
| KR100422421B1 (ko) * | 2000-12-25 | 2004-03-11 | 엔이씨 일렉트로닉스 코포레이션 | 반도체 메모리 장치 |
| US7209388B2 (en) | 2004-11-01 | 2007-04-24 | Kabushiki Kaisha Toshiba | Semiconductor memory device with MOS transistors each having floating gate and control gate |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001003 |