JPH0736574A - Initializing device and method for electronic equipment - Google Patents
Initializing device and method for electronic equipmentInfo
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- JPH0736574A JPH0736574A JP5158440A JP15844093A JPH0736574A JP H0736574 A JPH0736574 A JP H0736574A JP 5158440 A JP5158440 A JP 5158440A JP 15844093 A JP15844093 A JP 15844093A JP H0736574 A JPH0736574 A JP H0736574A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、電池電源により駆動さ
れる電子手帳や小型電子式計算機等の電子機器の初期化
装置及び方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device and method for initializing an electronic device such as an electronic notebook and a small electronic calculator driven by a battery power source.
【０００２】[0002]
【従来の技術】従来、電池電源により駆動される電子手
帳や小型電子式計算機等の電子機器において、回路の初
期化を行なうケースとしては、電源オン時に行なうパワ
ーオンリセット、予め設けられたリセットスイッチのマ
ニュアル操作に従ったハードウェアあるいはソフトウェ
アによるスイッチリセット、動作限界におけるリセット
等がある。2. Description of the Related Art Conventionally, in an electronic device such as an electronic notebook and a small electronic calculator driven by a battery power source, as a case for initializing a circuit, a power-on reset performed when the power is turned on, a reset switch provided in advance There is a switch reset by hardware or software according to the manual operation of, and a reset at the operation limit.
【０００３】しかるに、通常はシステムの動作電圧より
も低いメモリのバックアップ用電圧を監視して異常時に
初期化信号を発生するような構成としたものはなく、メ
モリの初期化を行なうためには上記マニュアル操作のス
イッチリセットか、システムメモリの内容をチェックし
て異常を検知するしか方法がなかった。However, there is no structure that normally monitors the backup voltage of the memory, which is lower than the operating voltage of the system, and generates an initialization signal when an abnormality occurs. The only option was to manually reset the switch or check the contents of the system memory to detect an abnormality.
【０００４】[0004]
【発明が解決しようとする課題】上記のようなメモリの
初期化方法では、メモリの保持電圧が必要最低限の閾値
近傍で変動した場合に、該メモリの保持内容が変化して
しまう方向が一定とはならず、メモリの一定領域のデー
タが変化しているか否かチェックして異常がないと判定
された場合でも、他の領域の保持内容が変化していて実
用上不具合を生じる可能性がある。In the memory initialization method described above, when the holding voltage of the memory fluctuates in the vicinity of the minimum required threshold value, the direction in which the contents held in the memory change is constant. Even if it is determined that there is no abnormality by checking whether the data in a certain area of the memory has changed, there is a possibility that the contents held in other areas will change and a practical problem will occur. is there.
【０００５】本発明は上記のような実情に鑑みてなされ
たもので、その目的とするところは、電池電源により駆
動される電子機器において、電源電圧がメモリの保持電
圧以下となってしまった場合にこれを検知し、回路の初
期化を確実に行なって安定した動作を実現させることが
可能な電子機器の初期化装置及び方法を提供することに
ある。The present invention has been made in view of the above situation, and an object thereof is to provide an electronic device driven by a battery power supply when the power supply voltage is equal to or lower than a holding voltage of a memory. Another object of the present invention is to provide an apparatus and method for initializing an electronic device capable of detecting this and surely initializing a circuit to realize stable operation.
【０００６】[0006]
【課題を解決するための手段】すなわち本発明は、電源
となる電池からの供給電圧によりバックアップされるメ
モリと、このメモリへの供給電圧が所定値より下がった
場合にこれを検知する検知手段として電圧検出器と、こ
の電圧検出器で得た電圧低下状態を示す情報を記憶する
記憶手段としてのラッチ回路と、当該機器の電源投入時
に上記ラッチ回路の内容をチェックし、電圧低下状態を
示す情報が記憶されていた際には予め設定された初期化
処理、例えばシステムリセットを促すメッセージ表示等
を実行するようにしたものである。That is, the present invention provides a memory backed up by a supply voltage from a battery serving as a power source and a detection means for detecting the supply voltage to the memory when the supply voltage falls below a predetermined value. A voltage detector, a latch circuit as storage means for storing information indicating the voltage drop state obtained by the voltage detector, and information indicating the voltage drop state by checking the contents of the latch circuit when the power of the device is turned on. Is stored, a preset initialization process, for example, a message display prompting a system reset or the like is executed.
【０００７】[0007]
【作用】上記のような構成とすれば、メモリをバックア
ップするための電圧値をすべての状態において確実に検
知し、必要により回路の初期化を行なって常に安定した
動作を実現させることが可能となる。With the above structure, the voltage value for backing up the memory can be reliably detected in all states, and the circuit can be initialized if necessary to always realize stable operation. Become.
【０００８】[0008]
【実施例】以下本発明の一実施例について図面を参照し
て説明する。図１はその回路構成を示すもので、11がＣ
ＰＵ、12が表示ドライバ、13が液晶表示部、14が入力装
置としてのキーボード（図では「ＫＢ」と示す）、15が
動作プログラム等を記憶した不揮発性メモリのＲＯＭ、
16が種々のデータを記憶する揮発メモリのＲＡＭであ
る。ＣＰＵ11とＲＯＭ15、ＲＡＭ16とはアドレスバスＡ
Ｂ及びデータバスＤＢとによって接続される。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows the circuit configuration, and 11 is a C
PU, 12 is a display driver, 13 is a liquid crystal display unit, 14 is a keyboard (indicated as "KB" in the figure) as an input device, 15 is a non-volatile memory ROM storing operation programs and the like,
16 is a volatile memory RAM that stores various data. Address bus A for CPU11, ROM15, RAM16
B and the data bus DB are connected.
【０００９】図中の中央から左よりの位置にある一点鎖
線を挟んで、左側がシステム電圧Ｖsys 系10Ａ、右側が
バックアップが必要なメモリ電圧Ｖmem 系10Ｂの回路と
なるもので、上記ＣＰＵ11、表示ドライバ12、液晶表示
部13、キーボード14及びＲＯＭ15はシステム電圧Ｖsys
系10Ａに、ＲＡＭ16はメモリ電圧Ｖmem 系10Ｂに属す
る。A left side is a circuit of a system voltage Vsys system 10A, and a right side is a circuit of a memory voltage Vmem system 10B that needs to be backed up, with a chain line located from the center to the left in the figure sandwiched therebetween. The driver 12, the liquid crystal display unit 13, the keyboard 14 and the ROM 15 have a system voltage Vsys.
In system 10A, RAM 16 belongs to memory voltage Vmem system 10B.
【００１０】また、メモリ電圧Ｖmem 系10Ｂに主電源で
あるメイン電池17、バックアップ用のサブ電池18が設け
られる。メイン電池17の供給電圧はダイオード19Ａを介
して電圧検出器20へ印加される他、システム電圧Ｖsys
としてシステム電圧Ｖsys 系10Ａの各回路へ印加され
る。さらに、メイン電池17の供給電圧とサブ電池18の供
給電圧とがそれぞれダイオード19Ｂ，19Ｃを介して共に
電圧検出器21に印加される他、メモリ電圧Ｖmem として
メモリ電圧Ｖmem 系10Ｂの各回路へ印加される。The memory voltage Vmem system 10B is provided with a main battery 17 as a main power source and a sub battery 18 for backup. The supply voltage of the main battery 17 is applied to the voltage detector 20 via the diode 19A and the system voltage Vsys.
Is applied to each circuit of the system voltage Vsys system 10A. Further, the supply voltage of the main battery 17 and the supply voltage of the sub battery 18 are both applied to the voltage detector 21 via the diodes 19B and 19C, respectively, and also applied to each circuit of the memory voltage Vmem system 10B as the memory voltage Vmem. To be done.
【００１１】上記電圧検出器20は、システム電圧Ｖsys
を監視するためのもので、システム電圧Ｖsys が正常で
あれば“Ｈ”レベル、規定値以下となった場合に“Ｌ”
レベルの検出信号ｅを出力する。この検出信号ｅは、ナ
ンド回路22，23へ送られると同時に、システム電圧Ｖsy
s 系10Ａのレベルシフタ24を介してハードウェアリセッ
ト信号ｆとしてＣＰＵ11へ送られる。The voltage detector 20 has a system voltage Vsys.
For monitoring the system voltage, "H" level when the system voltage Vsys is normal, and "L" when the system voltage Vsys is below a specified value.
The level detection signal e is output. This detection signal e is sent to the NAND circuits 22 and 23, and at the same time, the system voltage Vsy.
It is sent to the CPU 11 as a hardware reset signal f via the level shifter 24 of the s system 10A.
【００１２】また、上記電圧検出器21は、上記システム
電圧Ｖsys より低く設定されたメモリ電圧Ｖmem を監視
するためのもので、メモリ電圧Ｖmem が正常であれば
“Ｈ”レベル、規定値以下となった場合に“Ｌ”レベル
の検出信号ｂを出力する。この検出信号ｂは、抵抗Ｒと
コンデンサＣとで構成される遅延回路25を介して時間的
に遅延された後に、シュミットトリガタイプのインバー
タ26Ａ、インバータ26Ｂを介してラッチ回路27にクロッ
クとして与えられる。The voltage detector 21 is for monitoring the memory voltage Vmem which is set lower than the system voltage Vsys. If the memory voltage Vmem is normal, it is at "H" level, which is below a specified value. In this case, the "L" level detection signal b is output. This detection signal b is delayed in time via a delay circuit 25 composed of a resistor R and a capacitor C, and then given as a clock to a latch circuit 27 via a Schmitt trigger type inverter 26A and an inverter 26B. .
【００１３】このラッチ回路27は、データ入力としてメ
モリ電圧Ｖmem が与えられるもので、そのＱ端子からの
出力がコールドリセット信号ｃとしてシステム電圧Ｖsy
s 系10Ａのレベルシフタ28を介してＣＰＵ11へ送出され
る。The latch circuit 27 is supplied with the memory voltage Vmem as a data input, and the output from the Q terminal thereof is used as a cold reset signal c for the system voltage Vsy.
It is sent to the CPU 11 via the level shifter 28 of the s system 10A.
【００１４】ＣＰＵ11は、上記ナンド回路22に対してコ
ールドリセット解除信号ｄを送出する一方、上記ナンド
回路23に対してＲＡＭチップセレクト信号ａを送出する
もので、ナンド回路22の出力は上記ラッチ回路27のリセ
ット信号とされ、ナンド回路23の出力はそのままＲＡＭ
16へＲＡＭチップセレクト信号ａとして送出される。The CPU 11 sends a cold reset release signal d to the NAND circuit 22 and a RAM chip select signal a to the NAND circuit 23. The output of the NAND circuit 22 is the latch circuit. 27 reset signal, the output of NAND circuit 23 is RAM
It is sent to 16 as a RAM chip select signal a.
【００１５】次に上記実施例の動作について図２及び図
３を参照して説明する。もし、メイン電池17及びサブ電
池18双方の放電や除去等の要因によりメモリ電圧Ｖmem
がＲＡＭ16が記憶内容を保持するのに必要な最低電圧を
下回ってしまったものとする。この場合、ＲＡＭ16に保
持されたデータは一時的に内容の補償がなされない状態
に置かれたこととなる。Next, the operation of the above embodiment will be described with reference to FIGS. If the main battery 17 and the sub battery 18 are both discharged or removed, the memory voltage Vmem
Has fallen below the minimum voltage necessary for the RAM 16 to retain the stored contents. In this case, the data held in the RAM 16 is temporarily placed in a state where the content is not compensated.
【００１６】電圧検出器21はこの状態を検出し、検出信
号ｂを“Ｌ”レベルとするもので、この検出信号ｂは遅
延回路25へ送られる。この遅延回路25は、メモリ電圧Ｖ
memが一旦ゼロになった後に再び正常な値に復帰した際
に、コンデンサＣのチャージ時間だけ遅れを生じさせて
検出信号ｂをシュミットトリガタイプのインバータ26Ａ
へ供給するためのもので、メモリ電圧Ｖmem 系10Ｂの各
回路に対する電源供給が完全になるまでインバータ26Ａ
の入力を“Ｌ”レベルに抑えておくよう、その特性、す
なわちコンデンサＣによるチャージ時間が設定されるも
のである。The voltage detector 21 detects this state and sets the detection signal b to "L" level, and this detection signal b is sent to the delay circuit 25. This delay circuit 25 has a memory voltage V
When mem once becomes zero and then returns to a normal value, the detection signal b is delayed by the charging time of the capacitor C and the Schmitt trigger type inverter 26A.
Inverter 26A until the power supply to each circuit of memory voltage Vmem system 10B is complete.
The characteristic, that is, the charging time by the capacitor C is set so that the input of is kept at "L" level.
【００１７】しかして、インバータ26Ａの出力がインバ
ータ26Ｂを介してラッチ回路27のクロックとして供給さ
れる。このラッチ回路27は、インバータ26Ｂの出力の立
上がりエッジを検出してその時点で入力端子Ｄに与えら
れているメモリ電圧Ｖmem のレベル、ここでは“Ｈ”を
ラッチするもので、Ｑ端子からのコールドリセット信号
ｃがシステム電圧Ｖsys 系10Ａのレベルシフタ28を介し
てＣＰＵ11へ送出される。Therefore, the output of the inverter 26A is supplied as the clock of the latch circuit 27 via the inverter 26B. The latch circuit 27 detects the rising edge of the output of the inverter 26B and latches the level of the memory voltage Vmem applied to the input terminal D at that time, here "H", and is cold from the Q terminal. The reset signal c is sent to the CPU 11 via the level shifter 28 of the system voltage Vsys system 10A.
【００１８】ＣＰＵ11は、電源投入時にまずこのレベル
シフタ28からのコールドリセット信号ｃを読取ることに
より、電源に異常があったか否かを判断することができ
るもので、異常があったと判断した場合には、後述する
予め設定された初期化処理を実行する。The CPU 11 can determine whether or not there is an abnormality in the power supply by first reading the cold reset signal c from the level shifter 28 when the power is turned on. If it is determined that there is an abnormality, A preset initialization process described later is executed.
【００１９】ＣＰＵ11はまた、この予め設定された初期
化処理に伴ってコールドリセット解除信号ｄを発生し、
ラッチ回路27をリセットさせるものであるが、この際、
ＣＰＵ11の動作電圧外でのシーケンスを考慮し、誤って
ラッチ回路27がリセットされないようにナンド回路22を
配する。すなわち、システム電圧Ｖsys を監視する電圧
検出器20の検出信号ｅが“Ｈ”レベルとなり、したがっ
てシステム電圧Ｖsysが正常である場合にのみ該リセッ
トが行なわれるべく、ナンド回路22でゲート制御するも
のである。The CPU 11 also generates a cold reset release signal d in association with this preset initialization process,
The latch circuit 27 is reset, but at this time,
In consideration of the sequence outside the operating voltage of the CPU 11, the NAND circuit 22 is arranged so that the latch circuit 27 is not reset accidentally. That is, the NAND circuit 22 performs gate control so that the detection signal e of the voltage detector 20 for monitoring the system voltage Vsys becomes "H" level, and therefore the reset is performed only when the system voltage Vsys is normal. is there.
【００２０】また、電圧検出器20の検出信号ｅはナンド
回路23へも送られ、ＣＰＵ11からＲＡＭ16へ出力される
ＲＡＭチップセレクト信号ａのゲート制御も行なうもの
である。これは、システム電圧Ｖsys がＣＰＵ11の動作
電圧よりも低下した際に、確実に誤ったアクセスがなさ
れないようにプロテクトをかけるもので、この検出信号
ｅはさらにレベルシフタ24を経てハードウェアリセット
信号ｆとしてＣＰＵ11へも送出されることとなる。The detection signal e of the voltage detector 20 is also sent to the NAND circuit 23, and also performs gate control of the RAM chip select signal a output from the CPU 11 to the RAM 16. This is to protect the system voltage Vsys from being erroneously accessed when the system voltage Vsys becomes lower than the operating voltage of the CPU 11. The detection signal e is further passed through a level shifter 24 as a hardware reset signal f. It will also be sent to the CPU 11.
【００２１】図２は主として上記遅延回路25からラッチ
回路27に至る部分での信号波形を示すものである。同図
において、メイン電池17とサブ電池18の電池交換によっ
て図２（１）に示すメモリ電圧Ｖmem がＩのタイミング
で立上がってから一定時間ｔが経過したＩＩのタイミン
グで、図２（２）に示すようにインバータ26Ｂの出力が
立上がり、これに連れて図２（３）に示す如くラッチ回
路27の出力するコールドリセット信号ｃが立上がってい
る。FIG. 2 mainly shows signal waveforms in the portion extending from the delay circuit 25 to the latch circuit 27. In FIG. 2 (2), when a predetermined time t has elapsed after the memory voltage Vmem shown in FIG. 2 (1) rises at the timing of I due to the replacement of the main battery 17 and the sub battery 18, FIG. As shown in FIG. 2, the output of the inverter 26B rises, and along with this, the cold reset signal c output from the latch circuit 27 rises as shown in FIG.
【００２２】ここで上記時間ｔは、上述したように遅延
回路25のコンデンサＣの容量に応じたチャージ時間によ
り予め設定されるものであり、例えば上記Ｉのタイミン
グでＣＰＵ11に対して起動が指示された場合でも、ＣＰ
Ｕ11は上記ＩＩのタイミングから所定時間経過したＩＩ
Ｉのタイミングで図２（４）に示すようにリセットする
必要がある。Here, the time t is set in advance by the charging time corresponding to the capacity of the capacitor C of the delay circuit 25 as described above. For example, the CPU 11 is instructed to start at the above timing I. Even if
U11 is II after a predetermined time has passed from the timing of II above.
It is necessary to reset at the timing of I as shown in FIG.
【００２３】図３は上記ＲＯＭ15に記憶される動作プロ
グラムによりＣＰＵ11で実施される電源投入時の処理内
容を示すものである。ＣＰＵ11は、まずラッチ回路27か
らコールドリセット信号ｃが入力されているか否かより
電池交換等があったか否を判断する（ステップＳ１）。FIG. 3 shows the contents of processing executed by the CPU 11 when the power is turned on by the operation program stored in the ROM 15. The CPU 11 first determines whether or not the battery has been replaced or not based on whether or not the cold reset signal c is input from the latch circuit 27 (step S1).
【００２４】コールドリセット信号ｃが入力されていな
い場合には、ＲＡＭ16の保持内容に問題なしと判断して
そのまま通常の初期化フローチャートの処理に移行する
が、コールドリセット信号ｃが入力されている場合に
は、メイン電池17、サブ電池18の放電や交換等によって
ＲＡＭ16の保持内容に問題を生じている可能性があるも
のとしてシステムのソフトウェアによるリセットの実行
選択を促す表示を表示ドライバ12を介して液晶表示部13
で行なった後に（ステップＳ２）、該リセットを許可す
るキーボード14でのキー入力を待機する（ステップＳ
３）。If the cold reset signal c has not been input, it is determined that there is no problem with the contents held in the RAM 16 and the routine proceeds directly to the processing of the normal initialization flow chart, but if the cold reset signal c has been input. Is displayed via the display driver 12 as a message prompting selection of execution of reset by the system software on the assumption that the contents held in the RAM 16 may have a problem due to discharge or replacement of the main battery 17 and the sub battery 18. LCD display 13
(Step S2), waits for key input on the keyboard 14 that permits the reset (step S2).
3).
【００２５】ここで、キーボード14によりリセットを許
可するキー入力がない場合には、ＲＡＭ16にデータの異
常があった場合の処理を開始させ、一方、キーボード14
によりリセットを許可するキー入力があった場合には、
ソフトウェアによるリセットを実行し（ステップＳ
４）、その後にラッチ回路27へコールドリセット解除信
号ｄを送出してコールドリセット信号ｃを解除し（ステ
ップＳ５）、以上でこの処理を終了して通常の初期化フ
ローチャートの処理に移行する。Here, if there is no key input for permitting the resetting by the keyboard 14, the processing when the abnormality of the data in the RAM 16 is started is started.
If there is a key input to allow the reset by,
Perform a software reset (step S
4) After that, the cold reset cancellation signal d is sent to the latch circuit 27 to cancel the cold reset signal c (step S5), and the above processing is ended and the routine proceeds to the processing of the normal initialization flowchart.
【００２６】[0026]
【発明の効果】以上に述べた如く本発明によれば、電池
電源により駆動される電子機器において、メモリをバッ
クアップするための電圧値をすべての状態において確実
に検知し、必要により回路の初期化を行なって常に安定
した動作を実現させることが可能な電子機器の初期化装
置及び方法を提供することができる。As described above, according to the present invention, in an electronic device driven by a battery power source, the voltage value for backing up the memory can be reliably detected in all states, and the circuit can be initialized if necessary. It is possible to provide an apparatus and method for initializing an electronic device that can always perform stable operation by performing the above.
【図１】本発明の一実施例に係る回路構成を示すブロッ
ク図。FIG. 1 is a block diagram showing a circuit configuration according to an embodiment of the present invention.
【図２】同実施例に係る動作を説明するタイミングチャ
ート。FIG. 2 is a timing chart illustrating an operation according to the embodiment.
【図３】同実施例に係る動作を説明するフローチャー
ト。FIG. 3 is a flowchart illustrating an operation according to the embodiment.
10Ａ…システム電圧Ｖsys 系、10Ｂ…メモリ電圧Ｖmem
系、11…ＣＰＵ、12…表示ドライバ、13…液晶表示部、
14…キーボード（ＫＢ）、15…ＲＯＭ、16…ＲＡＭ、17
…メイン電池、18…サブ電池、19Ａ〜19Ｃ…ダイオー
ド、20，21…電圧検出器、22，23…ナンド回路、24，28
…レベルシフタ、25…遅延回路、26Ａ，26Ｂ…インバー
タ、27…ラッチ回路。10A ... System voltage Vsys system, 10B ... Memory voltage Vmem
System, 11 ... CPU, 12 ... Display driver, 13 ... Liquid crystal display unit,
14 ... Keyboard (KB), 15 ... ROM, 16 ... RAM, 17
... Main battery, 18 ... Sub battery, 19A to 19C ... Diode, 20,21 ... Voltage detector, 22,23 ... Nand circuit, 24,28
... level shifter, 25 ... delay circuit, 26A, 26B ... inverter, 27 ... latch circuit.
Claims (3)
ックアップされるメモリと、 このメモリへの供給電圧が所定値より下がった場合にこ
れを検知する検知手段と、 この検知手段で得た電圧低下状態を示す情報を記憶する
記憶手段と、 当該機器の電源投入時に上記記憶手段の内容をチェック
し、電圧低下状態を示す情報が記憶されていた際には予
め設定された初期化処理を実行する制御手段とを具備し
たことを特徴とする電子機器の初期化装置。1. A memory backed up by a supply voltage from a battery serving as a power source, a detection means for detecting when the supply voltage to the memory is lower than a predetermined value, and a voltage drop obtained by the detection means. A storage unit that stores information indicating the state and the contents of the storage unit when the power of the device is turned on are checked, and when the information indicating the voltage drop state is stored, a preset initialization process is executed. An initialization apparatus for an electronic device, comprising: a control unit.
し、電池からの供給電圧を入力端子に受け、上記検知手
段からの電圧低下状態を示す情報をクロックとして入力
することを特徴とする請求項１記載の電子機器の初期化
装置。2. The storage means is composed of a latch circuit, receives the supply voltage from the battery at an input terminal, and inputs the information indicating the voltage drop state from the detection means as a clock. An initialization device for the electronic device described.
ックアップされるメモリを有する電子機器の初期化方法
であって、 このメモリへの供給電圧が所定値より下がった場合にこ
れを検知し、 検知して得た電圧低下状態を示す情報を記憶し、 当該電子機器の電源投入時に電圧低下状態を示す情報の
記憶の有無をチェックし、電圧低下状態を示す情報が記
憶されていた際には予め設定された初期化処理を実行す
ることを特徴とする電子機器の初期化方法。3. A method of initializing an electronic device having a memory backed up by a supply voltage from a battery serving as a power supply, which detects when the supply voltage to this memory falls below a predetermined value, The information indicating the voltage drop state is stored, the presence or absence of the information indicating the voltage drop state is checked when the power of the electronic device is turned on, and when the information indicating the voltage drop state is stored, An initialization method for an electronic device, characterized by executing a set initialization process.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5158440A JPH0736574A (en) | 1993-06-29 | 1993-06-29 | Initializing device and method for electronic equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5158440A JPH0736574A (en) | 1993-06-29 | 1993-06-29 | Initializing device and method for electronic equipment |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0736574A true JPH0736574A (en) | 1995-02-07 |
Family
ID=15671821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5158440A Pending JPH0736574A (en) | 1993-06-29 | 1993-06-29 | Initializing device and method for electronic equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736574A (en) |
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1993
- 1993-06-29 JP JP5158440A patent/JPH0736574A/en active Pending
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