JPH0736429U - チップ形３端子コンデンサ - Google Patents

Abstract

(57)【要約】 【構成】 セラミックス単板１１に比べて低い誘電率を
有する所定形状の薄膜層１６ａが、セラミックス単板１
１と容量形成用電極１２ａとの間に形成されているチッ
プ形３端子コンデンサ。 【効果】 薄膜層１６ａの形成箇所近傍では小さいコン
デンサがシリーズに接続された構造となるため、薄膜層
１６ａの比誘電率、形状、形成箇所を変えることによ
り、容量形成用電極１２ａ、１３ａ、アース接続用電極
１５ａ、１５ｂの形状を細く設定することなく、全体的
に合成された静電容量を所定の大きさに調整することが
でき、ノイズ除去効果を高めるとともに、電流容量、ハ
ンダ付け強度等の性能劣化を防止することができる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案はチップ形３端子コンデンサに関し、より詳細には端部電極と対向電極 とが形成され、フィルタ等のノイズ防止用電子部品として、ＯＡ機器、デジタル 機器、自動車用電子機器等に使用されるチップ形３端子コンデンサに関する。

【０００２】

【従来の技術】

近年、電子機器の小型化、軽量化及び高密度実装化を図るため、コンデンサ等 の電子部品における小型チップ化が進められている。一方、マイクロコンピュー タにおける電子回路のデジタル化が進むにつれ、ノイズによる誤動作が問題にな っており、ＥＭＩ（Electro Magnetic Interference)対策用電子部品がますます 重要視されている。

【０００３】 従来、ＩＣ基板等に表面実装が可能なチップ形コンデンサとしては、チップ形 積層コンデンサが知られている。このチップ形積層コンデンサは、誘電体セラミ ックスの間に内部電極が層状に埋設されて積層体が形成され、さらにこの積層体 の両端部に外部電極が形成されることにより構成されており、通常、このように 構成されたコンデンサはフィルタ等のノイズ除去部品における２端子コンデンサ として用いられている。

【０００４】 しかし、２端子コンデンサをノイズ除去部品としてＯＡ機器、デジタル機器、 自動車用電子機器等に用いた場合、高周波ノイズや不要輻射に対する除去効果が 不十分であるという問題があった。このような問題に対処するには、３端子コン デンサが優れている。

【０００５】 図６は従来の櫛形３端子コンデンサを模式的に示した正面断面図であり、図中 ６１は略円板形状に形成された誘電体磁器基板を示している。誘電体磁器基板６ １の両面には対向電極６２、６３がそれぞれ形成されており、前面側の対向電極 ６２には端子６２ａが接続され、裏面側の対向電極６３には端子６３ａ、６３ｂ が接続されている。そして誘電体磁器基板６１を被覆する樹脂層６４が形成され ており、これら誘電体磁器基板６１、対向電極６２、６３、端子６２ａ、６３ａ 、６３ｂ等により櫛形３端子コンデンサ６０が構成されている。

【０００６】

【考案が解決しようとする課題】

上記した従来の櫛形３端子コンデンサ６０においては、これを製造する際、基 板材料から円板形状の誘電体磁器基板６１を切り出し、また対向電極６２、６３ をそれぞれ個別に形成するのに手間が掛かるため、量産化を図ることが難しく、 製造コストが高いという課題があった。

【０００７】 また櫛形３端子コンデンサ６０のＩＣ基板等への搭載は表面実装ではなく差し 込み方式であり、差し込み方式による実装の場合、前記ＩＣ基板側に端子６２ａ 、６３ａ、６３ｂの挿入用孔を形成する工程を必要とするため、実装に手間取り 、製品としての電子機器のコストが高くなるという課題があった。

【０００８】 本考案はこのような課題に鑑みなされたものであり、ノイズ除去効果を高める ことができ、ＩＣ基板等へ表面実装することができ、量産化及び低コスト化を図 ることができ、高い信頼性を確保することができるチップ形３端子コンデンサを 提供することを目的としている。

【０００９】

【課題を解決するための手段】

上記目的を達成するために本考案に係るチップ形３端子コンデンサは、セラミ ックス単板の両主面それぞれに少なくとも１個の容量形成用電極が形成され、前 記一主面に形成された前記容量形成用電極の両端部に接続される少なくとも２個 の端部電極が一組の端面に形成され、前記他の主面に形成された前記容量形成用 電極に接続される少なくとも１個のアース接続用電極が他の一組の端面の片面あ るいは両面に形成されるとともに、前記セラミックス単板に比べて低い誘電率を 有する所定形状の薄膜層が、前記セラミックス単板と少なくとも１個の前記容量 形成用電極及び／または前記アース接続用電極との間に形成されていることを特 徴としている（１）。

【００１０】 また、上記記載のチップ形３端子コンデンサ（１）において、端部電極が形成 された一組の端面を除く少なくとも一面に、アース接続用電極部分を除いて絶縁 層が形成されていることを特徴としている（２）。

【００１１】

【作用】

一般にノイズ対策を行なうには、ノイズの周波数範囲に基づき、コンデンサに ２２〜２２００ｐＦ（pico Farad) あるいはこれ以上の範囲の静電容量が必要と なる。しかしセラミックス単板の比誘電率の設定のみで前記した大きな範囲で静 電容量を所望の値に変えることは技術的、生産効率的に不可能であるとともに、 小形のチップ形３端子コンデンサにおける電極面積の大きさのみにより前記静電 容量を広域にわたって調整することは困難である。また前記静電容量を例えば１ ００ｐＦ以下に調整するため、前記電極の形状を比較的細く設定したチップ形３ 端子コンデンサの場合、端部電極が接続された容量形成用電極に関しては、電流 容量が低下することとなる。また、アース接続用電極が接続された容量形成用電 極に関しては、アース側にインダクタンス成分が生じ、ノイズ除去性能が低下す ることとなり、さらに前記アース接続用電極に関しては、表面実装する際のハン ダ付け強度の確保が困難となる。

【００１２】 一方、前記セラミックス単板に比べて低い誘電率を有する所定形状の薄膜層が 、前記セラミックス単板と少なくとも１個の前記容量形成用電極及び／または前 記アース接続用電極との間に形成されているチップ形３端子コンデンサの場合、 前記薄膜層の形成箇所近傍では、あたかも小さいコンデンサがシリーズに接続さ れた構造となる。このため、前記薄膜層の誘電率、形状、形成箇所を変えること により、前記容量形成用電極、前記アース接続用電極の形状を細く設定すること なく、全体としての合成された静電容量を所定の大きさに調整し得ることとなる 。したがって、前記したノイズ除去、電流容量、ハンダ付け強度等の性能劣化が 防止されることとなる。

【００１３】 また上記記載のチップ形３端子コンデンサ（１）によれば、前記容量形成用電 極間や該容量形成用電極と前記アース形成用電極との間に容量を形成し得ること となり、３端子構造でありながらチップ化が図れるとともに、大量生産に適した 簡単な構造にすることが可能となり、製造コストを削減し得ることとなる。また ＩＣ基板等に表面実装することが可能になるとともに、実装される側の部品に端 子挿入用孔を形成する工程が不要となるため、実装の際の手間が省かれ、製品と しての電子機器のコストが削減されることとなる。また前記容量形成用電極、前 記端部電極及び前記アース接続用電極を後付けにより形成することが可能となる ため、同時焼結を行なう必要がなくなり、電極用材料として融点が低い比較的安 価なＡｇ等を用いることが可能となり、製造コストを削減し得ることとなる。

【００１４】 また、前記アース接続用電極及び前記端部電極の接続部分の数を増やすことが 可能になるため、これらの接続が確実になり、接続不良率が低減し、高い信頼性 を確保し得ることとなる。

【００１５】 また、上記記載のチップ形３端子コンデンサ（１）において、端部電極が形成 された一組の端面を除く少なくとも一面に、アース接続用電極部分を除いて絶縁 層が形成されている場合には、チップ形３端子コンデンサ（１）と同様の作用が 得られるとともに、容量形成用電極への湿気等の侵入が防止され、該容量形成用 電極の酸化や腐食等を防止することが可能となり、高い信頼性を確保することが 可能となる。しかも前記端部電極及び前記アース接続用電極は前記絶縁層に覆わ れずに露出しているため、ＩＣ基板等に表面実装する際、前記絶縁層によって妨 げられることなく、前記端部電極、前記アース接続用電極を接続し得ることとな る。

【００１６】

【実施例】

以下、本考案に係るチップ形３端子コンデンサの実施例を図面に基づいて説明 する。 図１は本考案に係るチップ形３端子コンデンサの実施例１を示した摸式図であ り、（ａ）は斜視図、（ｂ）は平面図、（ｃ）は底面図である。略直方体形状に 形成されたセラミックス単板１１の一主面１１ａには所定幅を有する１個の容量 形成用電極１２ａが形成され、他の主面１１ｂには所定幅を有する１個の容量形 成用電極１３ａが容量形成用電極１２ａと交差する態様で形成されている。セラ ミックス単板１１における一組の端面１１ｃ、１１ｄには容量形成用電極１２ａ の両端部に接続される２個の端部電極１４ａ、１４ｂが略全面にわたって形成さ れ、他の一組の端面１１ｅ、１１ｆには容量形成用電極１３ａの両端部に接続さ れる２個の所定幅を有するアース接続用電極１５ａ、１５ｂが形成されている。 そして容量形成用電極１２ａ、端部電極１４ａ、１４ｂと、容量形成用電極１３ ａ、アース接続用電極１５ａ、１５ｂとは非接触状態になっている。容量形成用 電極１２ａとセラミックス単板１１との間の所定箇所には所定面積を有する薄膜 層１６ａが形成されており、薄膜層１６ａはセラミックス単板１１の比誘電率（ 略１０⁴ 〜１０⁵ ）に比べて低い所定の比誘電率（略６〜７）を有している。こ れらセラミックス単板１１、容量形成用電極１２ａ、１３ａ、端部電極１４ａ、 １４ｂ、アース接続用電極１５ａ、１５ｂ、薄膜層１６ａを含んでチップ形３端 子コンデンサ１０が構成されている。

【００１７】 このように構成されたチップ形３端子コンデンサ１０を製造する場合、まずＳ ｒＴｉＯ₃ 粉末を主原料として用い、この主原料１００モルに対し、原料を半導 体化する原子価制御剤としてのＮｂ₂ Ｏ₅ を０．１〜０．５モル、磁器特性の改 良や安定化等に寄与する焼結助剤としてのＣｕＯを０．２モル程度の割合で配合 する。次にこれらの原料を混合し、バインダ、水及び分散剤とともに混練した後 、例えば押出し成形法により略シート形状のセラミックス生基板を形成する。次 にチップ形３端子コンデンサ１０が所定の形状になるようにこのセラミックス生 基板にスリット加工を施した後、水素を数％含む還元性雰囲気中で温度が１４５ ０〜１５００℃の焼成を約２〜６時間行い、半導体化させて焼結体を形成する。 次にこの焼結体に例えばＢｉ₂ Ｏ₃ 、ＣｕＯ等の混合物より成る粒界絶縁化ペー ストを塗布した後、１１００〜１３００℃の空気中で熱処理を施す。するとこの 熱処理により、前記焼結体の結晶粒間に粒界絶縁化成分が拡散し、結晶粒界が絶 縁される。

【００１８】 このようにして形成された粒界絶縁形の半導体磁器基板をセラミクッス単板１ １として用い、この一主面１１ａの所定箇所に、セラミックス単板１１に比べて 低い誘電率を有するガラスペーストをスクリーン印刷により所定形状に塗布する 。この後、温度が６００〜８５０℃の焼き付け処理を施し、薄膜層１６ａを形成 する。次に薄膜層１６ａを含む一主面１１ａ上の所定箇所と、他の主面１１ｂ上 の所定箇所とに、Ａｇ、Ａｌ、Ｚｎ、Ｎｉのうち１種を含む電極用ペーストを、 スクリーン印刷によりそれぞれ所定形状に塗布した後、温度が６００〜８５０℃ の焼き付け処理を施し、容量形成用電極１２ａ、１３ａを形成する。この後、前 記スリット加工部を切断し、チップ形状にする。次にセラミックス単板１１の一 組の端面１１ｃ、１１ｄと、他の一組の端面１１ｅ、１１ｆとに、Ａｇ等の電極 用ペーストを、スクリーン印刷あるいはディップ処理によりそれぞれ所定形状に 塗布した後、温度が５００〜７００℃の焼き付け処理を施し、端部電極１４ａ、 １４ｂ及びアース接続用電極１５ａ、１５ｂを形成する。なお必要に応じてＮｉ 及びＳｎまたはハンダを用い、容量形成用電極１２ａ、１３ａ、端部電極１４ａ 、１４ｂ、アース接続用電極１５ａ、１５ｂに電極メッキを施す。

【００１９】 このように構成されたチップ形３端子コンデンサ１０では、容量形成用電極１ ２ａ、１３ａ、アース接続用電極１５ａ、１５ｂにより容量が形成され、容量形 成用電極１２ａに接続される端部電極１４ａ、１４ｂが２つの外部端子となる３ 端子を有している。そしてチップ形３端子コンデンサ１０をプリント基板等に接 続する場合、信号ラインに端部電極１４ａ、１４ｂを、グランドラインにアース 接続用電極１５ａ、１５ｂをハンダ等によりそれぞれ接続する。

【００２０】 上記説明から明らかなように、実施例１に係るチップ形３端子コンデンサ１０ では、容量形成用電極１２ａ、１３ａ、アース接続用電極１５ａ、１５ｂ間に容 量を形成することができ、３端子構造でありながらチップ化を図ることができる とともに、薄膜層１６ａの形成により、容量形成用電極１２ａ、１３ａやアース 接続用電極１５ａ、１５ｂの形状を細くすることなく所望の静電容量を得ること ができる。この結果、ノイズを効果的に除去することができるとともに、電流容 量、ハンダ付け強度等の性能劣化を防止することができる。また大量生産に適し た簡単な構造にすることができ、製造コストを削減することができる。またＩＣ 基板等に表面実装することができるとともに、実装される側の部品に端子挿入用 孔を形成する工程をなくすことができるため、実装の際の手間を省くことができ 、製品としての電子機器のコストを削減することができる。また容量形成用電極 １２ａ、１２ｂ、端部電極１４ａ、１４ｂ及びアース接続用電極１５ａ、１５ｂ を後付けにより形成することができるため、セラミックス単板１１と同時焼結を 行なう必要がなくなり、電極用材料として融点が低い比較的安価なＡｇ等を用い ることができ、製造コストを削減することができる。またセラミックス単板１１ に粒界絶縁形の半導体磁器基板を用いているので、大きい静電容量を得ることも できる。

【００２１】 なお、上記実施例１では容量形成用電極１２ａ、１３ａに接続された端部電極 １４ａ、１４ｂが一組の端面１１ｃ、１１ｄの略全面にわたって形成された場合 を示したが、別の実施例では端面１１ｃ、１１ｄの一部に形成されたものであっ てもよい。

【００２２】 また、上記実施例１ではアース接続用電極１５ａ、１５ｂが形成された場合を 示したが、別の実施例ではアース接続用電極１５ａ、１５ｂのいずれかが形成さ れたものであってもよい。

【００２３】 図２は実施例２に係るチップ形３端子コンデンサを示した摸式図であり、（ａ ）は斜視図、（ｂ）は平面図、（ｃ）は底面図である。図１に示したものと異な り、アース接続用電極１５ａとセラミックス単板１１との間の所定箇所に所定面 積を有する薄膜層１６ｂが形成されており、薄膜層１６ａ（図１）は形成されて いない。これらセラミックス単板１１、容量形成用電極１２ａ、１３ａ、端部電 極１４ａ、１４ｂ、アース接続用電極１５ａ、１５ｂ、薄膜層１６ｂを含んでチ ップ形３端子コンデンサ２０が構成されている。またチップ形３端子コンデンサ ２０を製造する場合、セラミックス単板１１における端面１１ｅの所定箇所に、 セラミックス単板１１に比べて低い比誘電率を有するガラスペーストを、スクリ ーン印刷により所定形状に塗布して薄膜層１６ｂを形成しており、一主面１１ａ には前記ガラスペーストを塗布しない。これ以外の構成及び製造方法はチップ形 ３端子コンデンサ１０の場合と同様であるので、ここではその詳細な説明は省略 する。

【００２４】 実施例２に係るチップ形３端子コンデンサ２０では、容量形成用電極１２ａ、 １３ａ、アース接続用電極間１５ａ、１５ｂにより容量を形成することができ、 ３端子構造でありながらチップ化を図ることができるとともに、薄膜層１６ｂの 形成により、容量形成用電極１２ａ、１３ａやアース接続用電極１５ａ、１５ｂ の形状を細くすることなく所望の静電容量を得ることができる。この結果、実施 例１のものの場合と略同様の効果を得ることができる。

【００２５】 なお上記実施例２では、薄膜層１６ｂがアース接続用電極１５ａ側に形成され た場合を示したが、別の実施例ではアース接続用電極１５ｂ側に形成されたもの であってもよい。

【００２６】 また上記実施例２では、２個のアース接続用電極１５ａ、１５ｂが形成された 場合を示したが、別の実施例ではアース接続用電極１５ｂが省略されたものであ ってもよい。

【００２７】 図３は実施例３に係るチップ形３端子コンデンサを示した摸式図であり、（ａ ）は斜視図、（ｂ）は平面図、（ｃ）は底面図である。図１に示したものと異な り、アース接続用電極１５ａとセラミックス単板１１との間の所定箇所にも所定 面積を有する薄膜層１６ｂが形成されている。また容量形成用電極１２ａの一端 に接続される２個の端部電極１４ｃ、１４ｄが端面１１ｃに所定幅を有して形成 されており、これらセラミックス単板１１、容量形成用電極１２ａ、１３ａ、端 部電極１４ｂ、１４ｃ、１４ｄ、アース接続用電極１５ａ、１５ｂ、薄膜層１６ ａ、１６ｂを含んでチップ形３端子コンデンサ３０が構成されている。またチッ プ形３端子コンデンサ３０を製造する場合、セラミックス単板１１における端面 １１ｅの所定箇所にも、セラミックス単板１１に比べて低い比誘電率を有するガ ラスペーストを、スクリーン印刷により所定形状に塗布して薄膜層１６ｂを形成 する。これ以外の構成及び製造方法はチップ形３端子コンデンサ１０と同様であ るので、ここではその詳細な説明は省略する。

【００２８】 実施例３に係るチップ形３端子コンデンサ３０では、容量形成用電極１２ａ、 １３ａ、アース接続用電極１５ａ、１５ｂ間により容量を形成することができ、 ３端子構造でありながらチップ化を図ることができるとともに、薄膜層１６ａ、 １６ｂの形成により、容量形成用電極１２ａ、１３ａやアース接続用電極１５ａ 、１５ｂの形状を細くすることなく所望の静電容量を得ることができる。この結 果、実施例１のものの場合と略同様の効果を得ることができる。また、容量形成 用電極１２ａに端部電極１４ｂ、１４ｃ、１４ｄを３箇所で接続することができ るため、これらの接続を確実にすることができ、接続不良率を低減することがで き、高い信頼性を確保することができる。

【００２９】 なお上記実施例３では、容量形成用電極１２ａに接続された２個の端部電極１ ４ｃ、１４ｄが端面１１ｃに形成された場合を示したが、別の実施例では容量形 成用電極１２ａに接続された２個の端部電極が端面１１ｄに形成されたもの、あ るいは容量形成電極１３ａに接続される２個のアース接続用電極が端面１１ｅ及 び／または端面１１ｆに形成されたものであってもよい。

【００３０】 また上記実施例３では、薄膜層１６ｂがアース接続用電極１５ａ側に形成され た場合を示したが、別の実施例ではアース接続用電極１５ｂ側に形成されたもの であってもよい。

【００３１】 また上記実施例３では、２個のアース接続用電極１５ａ、１５ｂが形成された 場合を示したが、別の実施例ではアース接続用電極１５ｂが省略されたものであ ってもよい。

【００３２】 図４は実施例４に係るチップ形３端子コンデンサを示した摸式図であり、（ａ ）は斜視図、（ｂ）は平面図、（ｃ）は底面図である。図１に示したものと異な り、セラミックス単板１１の一主面１１ａには所定幅を有する２個の容量形成用 電極１２ａ、１２ｂが形成されるとともに、アース接続用電極１５ａとセラミッ クス単板１１との間の所定箇所に所定面積を有する薄膜層１６ｂが形成されてお り、薄膜層１６ａ（図１）は形成されていない。これらセラミックス単板１１、 容量形成用電極１２ａ、１２ｂ、１３ａ、端部電極１４ａ、１４ｂ、アース接続 用電極１５ａ、１５ｂ、薄膜層１６ｂを含んでチップ形３端子コンデンサ４０が 構成されている。またチップ形３端子コンデンサ４０を製造する場合、セラミッ クス単板１１における端面１１ｅの所定箇所に、セラミックス単板１１に比べて 低い比誘電率を有するガラスペーストを、スクリーン印刷により所定形状に塗布 して薄膜層１６ｂを形成しており、一主面１１ａには前記ガラスペーストを塗布 しない。また一主面１１ａ上における２個の所定箇所に、Ａｇ、Ａｌ、Ｚｎ、Ｎ ｉのうち１種を含む電極用ペーストを、スクリーン印刷によりそれぞれ所定形状 に塗布して容量形成用電極１２ａ、１２ｂを形成する。これ以外の構成及び製造 方法はチップ形３端子コンデンサ１０と同様であるので、ここではその詳細な説 明は省略する。

【００３３】 実施例４に係るチップ形３端子コンデンサ４０では、容量形成用電極１２ａ、 １２ｂ、１３ａ、アース接続用電極１５ａ、１５ｂ間により容量を形成すること ができ、３端子構造でありながらチップ化を図ることができるとともに、薄膜層 １６ｂの形成により、容量形成用電極１２ａ、１２ｂ、１３ａやアース接続用電 極１５ａ、１５ｂの形状を細くすることなく所望の静電容量を得ることができる 。この結果、実施例１のものの場合と略同様の効果を得ることができる。

【００３４】 なお上記実施例４では、薄膜層１６ｂがアース接続用電極１５ａ側に形成され た場合を示したが、別の実施例ではアース接続用電極１５ｂ側に形成されたもの であってもよい。

【００３５】 また上記実施例４では、薄膜層１６ｂがアース接続用電極１５ａ側に形成され た場合を示したが、別の実施例では薄膜層が容量形成用電極１２ａ及び／または 容量形成用電極１２ｂ側に形成されたものであってもよい。

【００３６】 また上記実施例４では、２個のアース接続用電極１５ａ、１５ｂが形成された 場合を示したが、別の実施例ではアース接続用電極１５ｂが省略されたものであ ってもよい。

【００３７】 図５は実施例５に係るチップ形３端子コンデンサを示した摸式図であり、（ａ ）は斜視図、（ｂ）は平面図、（ｃ）は底面図である。図２に示したチップ形３ 端子コンデンサ２０の容量形成用電極１２ａを含む一主面１１ａ上には絶縁層５ １ａが形成され、容量形成用電極１３ａを含む他の主面１１ｂ上には絶縁層５１ ｂが形成されており、これらセラミックス単板１１、容量形成用電極１２ａ、１ ３ａ、端部電極１４ａ、１４ｂ、アース接続用電極１５ａ、１５ｂ、薄膜層１６ ｂ、絶縁層５１ａ、５１ｂを含んでチップ形３端子コンデンサ５０が構成されて いる。またチップ形３端子コンデンサ５０を製造する場合、図１に示したチップ 形３端子コンデンサ１０の製造工程で、容量形成用電極１２ａ、１３ａを形成し た後、この容量形成用電極１２ａ、１３ａを含む主面１１ａ、１１ｂ上にガラス ペーストをスクリーン印刷により所定形状に塗布する。この後、温度が６００〜 ８５０℃の焼き付け処理を施し、絶縁層５１ａ、５１ｂを形成する。これ以外の 構成はチップ形３端子コンデンサ２０と同様であり、製造方法はチップ形３端子 コンデンサ１０の場合と同様であるので、ここではその詳細な説明は省略する。

【００３８】 実施例５に係るチップ形３端子コンデンサ５０では、実施例２のものと略同様 の効果を得ることができるとともに、容量形成用電極１２ａ、１３ａへの湿気等 の侵入を防止することができ、容量形成用電極１２ａ、１３ａの酸化や腐食等を 防止することでき、高い信頼性を確保することができる。しかも端部電極１４ａ 、１４ｂ及びアース接続用電極１５ａ、１５ｂは絶縁層５１ａ、５１ｂに覆われ ずに露出しているため、ＩＣ基板等に表面実装する際、これら端部電極１４ａ、 １４ｂ、アース接続用電極１５ａ、１５ｂの接続が絶縁層５１ａ、５１ｂによっ て妨げられるのを防止することができる。

【００３９】 なお別の実施例では、上記したいずれの実施例のものにおける容量形成用電極 １２ａ、１２ｂ、１３ａを含む主面１１ａ、１１ｂ上に、絶縁層５１ａ、５１ｂ が形成されたものを用いることができる。

【００４０】 また上記した実施例はいずれも、温度特性が良好で、かつ大容量を有する粒界 絶縁形の半導体磁器基板をセラミックス単板１１に用いた場合について説明した が、表層絶縁形の半導体磁器基板を用いた場合においても、同様に適用すること ができる。

【００４１】

【考案の効果】

以上詳述したように本考案に係るチップ形３端子コンデンサ（１）にあっては 、容量形成用電極間や該容量形成用電極とアース接続用電極との間に容量を形成 することができ、３端子構造でありながらチップ化を図ることができるとともに 、薄膜層の形成により、前記容量形成用電極や前記アース接続用電極の形状を細 くすることなく所望の静電容量を得ることができる。この結果、ノイズを効果的 に除去することができるとともに、電流容量、ハンダ付け強度等の性能劣化を防 止することができる。また大量生産に適した簡単な構造にすることができ、製造 コストを削減することができる。またＩＣ基板等に表面実装することができると ともに、実装される側の部品に端子挿入用孔を形成する工程をなくすことができ るため、実装の際の手間を省くことができ、製品としての電子機器のコストを削 減することができる。また前記容量形成用電極、前記端部電極及び前記アース接 続用電極を後付けにより形成することができるため、セラミックス単板と同時焼 結を行なう必要がなくなり、電極用材料として融点が低い比較的安価なＡｇ等を 用いることができ、製造コストを削減することができる。

【００４２】 また、前記アース接続用電極及び端部電極の接続部分の数を増やすことができ るため、これらの接続を確実にすることができ、接続不良率を低減することがで き、高い信頼性を確保することができる。

【００４３】 また、上記記載のチップ形３端子コンデンサ（１）において、端部電極が形成 された一組の端面を除く少なくとも一面に、アース接続用電極部分を除いて絶縁 層が形成されている場合には、チップ形３端子コンデンサ（１）と同様の効果を 得ることができるとともに、容量形成用電極への湿気等の侵入を防止することが でき、該容量形成用電極の酸化や腐食等を防止することでき、高い信頼性を確保 することができる。しかも前記端部電極及び前記アース接続用電極は前記絶縁層 に覆われずに露出しているため、ＩＣ基板等に表面実装する際、前記絶縁層によ って妨げられることなく、前記端部電極、前記アース接続用電極を接続すること ができる。

【図面の簡単な説明】

【図１】本考案に係るチップ形３端子コンデンサの実施
例１を示した摸式図であり、（ａ）は斜視図、（ｂ）は
平面図、（ｃ）は底面図である。

【図２】実施例２に係るチップ形３端子コンデンサを示
した摸式図であり、（ａ）は斜視図、（ｂ）は平面図、
（ｃ）は底面図である。

【図３】実施例３に係るチップ形３端子コンデンサを示
した摸式図であり、（ａ）は斜視図、（ｂ）は平面図、
（ｃ）は底面図である。

【図４】実施例４に係るチップ形３端子コンデンサを示
した摸式図であり、（ａ）は斜視図、（ｂ）は平面図、
（ｃ）は底面図である。

【図５】実施例５に係るチップ形３端子コンデンサを示
した摸式図であり、（ａ）は斜視図、（ｂ）は平面図、
（ｃ）は底面図である。

【図６】従来の櫛形３端子コンデンサを模式的に示した
正面断面図である。

【符号の説明】

１０ チップ形３端子コンデンサ １１ セラミックス単板 １１ａ、１１ｂ 主面 １１ｃ、１１ｄ、１１ｅ、１１ｆ 端面 １２ａ、１３ａ 容量形成用電極 １４ａ、１４ｂ 端部電極 １５ａ、１５ｂ アース接続用電極 １６ａ 薄膜層

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｇ 4/255

Claims (2)

【実用新案登録請求の範囲】
1. 【請求項１】 セラミックス単板の両主面それぞれに少
   なくとも１個の容量形成用電極が形成され、前記一主面
   に形成された前記容量形成用電極の両端部に接続される
   少なくとも２個の端部電極が一組の端面に形成され、前
   記他の主面に形成された前記容量形成用電極に接続され
   る少なくとも１個のアース接続用電極が他の一組の端面
   の片面あるいは両面に形成されるとともに、前記セラミ
   ックス単板に比べて低い誘電率を有する所定形状の薄膜
   層が、前記セラミックス単板と少なくとも１個の前記容
   量形成用電極及び／または前記アース接続用電極との間
   に形成されていることを特徴とするチップ形３端子コン
   デンサ。
2. 【請求項２】 端部電極が形成された一組の端面を除く
   少なくとも一面に、アース接続用電極部分を除いて絶縁
   層が形成されていることを特徴とする請求項１記載のチ
   ップ形３端子コンデンサ。