JPH07326127A - Control signal generating circuit - Google Patents

Abstract

PURPOSE:To control reading at a desired timing by producing a read-out timing when a data packet and the like are received to write in an FIFO and to read out at a different speed and the output value of a counter circuit reaches a predetermined value. CONSTITUTION:A counter 13 counts a clock CLK during a period of a cycle through a cycle number and cycle offset circuit 2 receiving a data packet to which a cycle start pulse and a cycle data comprising a successive data packet from a transmitter VTR side are added, and is reset every time when it reaches the maximum value, and the received data are written in an FIFO 8. At that time, when the output value of the counter 13 reaches a target value +2alpha correction value, a switch 16 is turned on by a counter value detection circuit 14 to generate the read-out timing signal c of the FIFO 8. Therefore, even when the target value is smaller than the count output, a desired timing signal in response to a next cycle is generated.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ビデオデータやオーデ
ィオデータのような時系列なデータを例えばＩＥＥＥ−
Ｐ１３９４に準拠したシリアルバス（以下「Ｐ１３９４
シリアルバス」と略す）のような通信制御バスを用いて
伝送する技術に関する。The present invention relates to time-series data such as video data and audio data, for example, IEEE-
Serial bus compliant with P1394 (hereinafter "P1394
And a communication control bus such as "serial bus").

【０００２】[0002]

【従来の技術】Ｐ１３９４シリアルバスのような制御信
号と情報信号とを混在させることのできる通信制御バス
によって複数の機器を接続し、これらの機器間で情報信
号及び制御信号を通信するシステムが考えられている。2. Description of the Related Art A system for connecting a plurality of devices by a communication control bus capable of mixing control signals and information signals, such as a P1394 serial bus, and communicating information signals and control signals between these devices is considered. Has been.

【０００３】図９にこのようなシステムの例を示す。こ
のシステムは機器Ａ，Ｂ，Ｃ，Ｄ，Ｅを備えている。そ
して、機器Ａ−Ｂ間、Ａ−Ｃ間、Ｃ−Ｄ間、及びＣ−Ｅ
間は、Ｐ１３９４シリアルバスのツイストペアケーブル
により接続されている。これらの機器は、例えばデジタ
ルＶＴＲ、チューナー、モニター等である。各機器はツ
イストペアケーブルから入力される情報信号及び制御信
号を中継する機能を持っているので、このシステムは図
１０のように各機器が共通の通信制御バスに接続されて
いるシステムと等価である。FIG. 9 shows an example of such a system. This system includes devices A, B, C, D and E. And between the devices A-B, between A-C, between C-D, and C-E
The parts are connected by a twisted pair cable of P1394 serial bus. These devices are, for example, digital VTRs, tuners, monitors and the like. Since each device has a function of relaying information signals and control signals input from the twisted pair cable, this system is equivalent to a system in which each device is connected to a common communication control bus as shown in FIG. .

【０００４】通信制御バスを共有している機器Ａ〜Ｅ間
におけるデータ伝送は、図１１のように所定の通信サイ
クル（例えば１２５μｓｅｃ）毎に時分割多重によって
行なわれる。通信制御バス上における通信サイクルの管
理は通信システムを管理する所定の機器、例えば機器Ａ
が通信の同期、すなわち通信サイクルの開始時であるこ
とを示す同期パケット（サイクルスタートパケット：以
下「ＣＳＰ」という）を通信制御バス上の他の機器へ伝
送することによってその通信サイクルにおけるデータ伝
送が開始される。Data transmission between the devices A to E sharing the communication control bus is performed by time division multiplexing every predetermined communication cycle (for example, 125 μsec) as shown in FIG. The management of the communication cycle on the communication control bus is performed by a predetermined device that manages the communication system, for example, device A.
Is the synchronization of communication, that is, by transmitting a synchronization packet (cycle start packet: hereinafter referred to as “CSP”) indicating that it is the start of a communication cycle to another device on the communication control bus, data transmission in the communication cycle is performed. Be started.

【０００５】通信制御バス上における時刻情報は個々の
機器の持つ時計レジスタによって管理される。各々の機
器の時計レジスタは自己のクロックをカウントすること
によって時刻情報を生成する。この時刻情報は１２５μ
ｓｅｃ毎にリセットされる。また、ＣＳＰに付与されて
いる時刻情報により補正される。Time information on the communication control bus is managed by a clock register of each device. The clock register of each device generates time information by counting its own clock. This time information is 125μ
It is reset every sec. In addition, it is corrected by the time information given to the CSP.

【０００６】１通信サイクル中において伝送されるデー
タ形式は、ビデオデータやオーディオデータなどの同期
型データと、接続制御コマンド等の非同期型データの２
種類である。そして、同期型データパケットが非同期型
データパケットより先に伝送される。同期型データパケ
ットそれぞれにチャンネル番号１，２，3 ，・・・Ｎを
付けることにより、複数の同期型データを区別すること
ができる。すべてのチャンネルの同期型データパケット
の送信が終了した後、次のＣＳＰまでの期間が非同期型
データパケットの伝送に使用される。The data format transmitted in one communication cycle is 2 types of synchronous type data such as video data and audio data and asynchronous type data such as connection control commands.
It is a kind. Then, the synchronous data packet is transmitted before the asynchronous data packet. By assigning channel numbers 1, 2, 3, ... N to each synchronous data packet, a plurality of synchronous data can be distinguished. After the transmission of the synchronous data packet of all channels is completed, the period until the next CSP is used for the transmission of the asynchronous data packet.

【０００７】このように構成された通信システムにおい
て、通信サイクルが理想的に１２５μｓｅｃ毎に繰り返
された場合には、各機器の時計レジスタがリセットされ
るタイミングはＣＳＰのタイミングと一致する。しか
し、例えば非同期型データの伝送時間が長くなった場合
には、次の通信サイクルが開始するタイミングが遅くな
るので、各機器の時計レジスタがリセットされるタイミ
ングよりもＣＳＰのタイミングが遅れる。In the communication system configured as described above, when the communication cycle is ideally repeated every 125 μsec, the timing at which the clock register of each device is reset matches the timing of the CSP. However, for example, when the transmission time of asynchronous data becomes long, the timing at which the next communication cycle starts is delayed, so that the timing of CSP is delayed from the timing at which the clock register of each device is reset.

【０００８】[0008]

【発明が解決しようとする課題】以上説明した通信シス
テムにおいて、同期型データとして、デジタルＶＴＲが
出力したビデオデータ及びオーディオデータ（以下「Ａ
Ｖデータ」という）を他のデジタルＶＴＲへ送信する場
合について考える。In the communication system described above, the video data and audio data (hereinafter referred to as "A") output by the digital VTR are used as synchronous data.
V data) will be transmitted to another digital VTR.

【０００９】ＡＶデータのような同期型データをこのデ
ータの速度と異なる速度の伝送路を介して伝送する場合
には、送信側ではデジタルＶＴＲが生成したＡＶデータ
を伝送路の伝送速度に合わせるため、また受信側では受
信したＡＶデータをデジタルＶＴＲのデータの速度に戻
すため、データを一時的に保持するＦＩＦＯが必要とな
る。When synchronous data such as AV data is transmitted through a transmission line having a speed different from that of the data, the transmitting side adjusts the AV data generated by the digital VTR to the transmission speed of the transmission line. Moreover, in order to restore the received AV data to the data rate of the digital VTR, the receiving side needs a FIFO for temporarily holding the data.

【００１０】本発明は、このような場合に受信側のＦＩ
ＦＯに保持されているデータを所望のタイミングで読み
出すための制御信号を発生する回路を提供することを目
的とする。According to the present invention, in such a case, the FI on the receiving side is
An object of the present invention is to provide a circuit that generates a control signal for reading the data held in the FO at a desired timing.

【００１１】[0011]

【課題を解決するための手段】前記課題を解決するため
に、本発明は、通信サイクルの開始を示すパケットとデ
ータパケットとを受信し、受信したデータパケットを一
時蓄積手段に書き込むと共に、書き込み速度と異なる速
度で読み出す装置において読み出しタイミングを制御す
る信号を発生する回路であって、計数値が鋸波状に変化
し、かつ通信サイクルの開始を示すパケットに付与され
ている時刻情報により補正される計数回路と、所定の時
間毎にデータパケットに付与されている時刻情報を基に
データパケットを読み出す時刻の目標値を得る回路と、
目標値と計数回路の出力値とを比較し、計数回路の出力
値が目標値を越え、かつ最も近い値となった時に、読み
出しタイミングを制御する信号を発生する回路とを備え
ることを特徴とするものである。In order to solve the above problems, the present invention receives a packet indicating the start of a communication cycle and a data packet, writes the received data packet in a temporary storage means, and writes the data at a writing speed. A circuit that generates a signal that controls the read timing in a device that reads at a different speed, and the count value changes in a sawtooth shape and is corrected by the time information that is added to the packet that indicates the start of the communication cycle. A circuit, and a circuit that obtains a target value of the time to read the data packet based on the time information given to the data packet at every predetermined time;
A circuit for comparing the target value with the output value of the counting circuit, and generating a signal for controlling the read timing when the output value of the counting circuit exceeds the target value and becomes the closest value. To do.

【００１２】ここで、読み出しタイミングを制御する信
号の発生は、例えば計数回路の出力値が目標値と該目標
値に該計数回路の最大補正値の２倍を加えた値との範囲
内に入った時に行うことが好適である。Here, the generation of the signal for controlling the read timing falls within the range of the output value of the counting circuit, for example, between the target value and the target value plus twice the maximum correction value of the counting circuit. It is preferable to do it at the same time.

【００１３】また、目標値を得た時にその目標値が計数
回路の出力値よりも小さい場合には、計数回路がリセッ
トされた後、再度目標値を越えた時に、読み出しタイミ
ングを制御する信号を発生するように構成する。計数回
路がリセットされたことは、計数回路の出力値が最大補
正値よりも大きく変化したことから検出することが好適
である。Further, when the target value is smaller than the output value of the counting circuit when the target value is obtained, a signal for controlling the read timing is output when the target value is exceeded again after the counting circuit is reset. Configure to occur. It is preferable to detect that the counting circuit has been reset because the output value of the counting circuit has changed more than the maximum correction value.

【００１４】[0014]

【作用】本発明によれば、目標値と計数回路の出力値と
を比較し、計数回路の出力値が目標値を越え、かつ最も
近い値となった時に、読み出しタイミングを制御する信
号を発生する。したがって、目標値を得た時にその目標
値が計数回路の出力値より小さくても、直ちに読み出し
タイミングを制御する信号を発生することはない。ま
た、計数回路の出力値が目標値を越えた瞬間に計数値が
補正され、不連続に変化しても、読み出しタイミングを
制御する信号を所望のタイミングで発生することができ
る。According to the present invention, the target value is compared with the output value of the counter circuit, and when the output value of the counter circuit exceeds the target value and becomes the closest value, a signal for controlling the read timing is generated. To do. Therefore, even if the target value is smaller than the output value of the counting circuit when the target value is obtained, the signal for controlling the read timing is not immediately generated. Further, even if the count value is corrected at the moment when the output value of the counting circuit exceeds the target value and the count value changes discontinuously, a signal for controlling the read timing can be generated at a desired timing.

【００１５】本発明において、計数回路の出力値が最大
補正値よりも大きく変化したことからリセットを検出す
ることにより、リセットの瞬間に計数値が補正されても
リセットを検出することができる。In the present invention, by detecting the reset because the output value of the counting circuit has changed more than the maximum correction value, the reset can be detected even if the count value is corrected at the moment of the reset.

【００１６】[0016]

【実施例】以下図面を参照しながら本発明の実施例につ
いて詳細に説明する。本発明の実施例では、Ｐ１３９４
シリアルバスで接続されたデジタルＶＴＲ間でＡＶデー
タを伝送する。このとき、デジタルＶＴＲの１トラック
のＡＶデータが２５個のパケットに分割されて伝送され
る。また、５２５／６０システムの場合、１フレームの
ＡＶデータは１０トラック（１０セグメント）に分割さ
れて記録されている。なお、以下の説明ではデジタルＶ
ＴＲを単にＶＴＲという。Embodiments of the present invention will be described in detail below with reference to the drawings. In the embodiment of the present invention, P1394
AV data is transmitted between digital VTRs connected by a serial bus. At this time, one-track AV data of the digital VTR is divided into 25 packets and transmitted. In the case of the 525/60 system, one frame of AV data is divided into 10 tracks (10 segments) and recorded. In the following description, digital V
TR is simply called VTR.

【００１７】まず、本発明の実施例において伝送される
パケットのフォーマットについて説明する。図１はＣＳ
Ｐのフォーマットを示し、図２はセグメント内の１番目
のデータパケット、図３は２番目から２５番目までのデ
ータパケットを示す。First, the format of a packet transmitted in the embodiment of the present invention will be described. Figure 1 is CS
FIG. 2 shows the format of P, FIG. 2 shows the first data packet in the segment, and FIG. 3 shows the second to 25th data packets.

【００１８】ＣＳＰは幅が３３ビット（１クアドレッ
ト）、長さが５クアドレットである。ＣＳＰの最初のク
アドレットにはｄｅｓｔｉｎａｔｉｏｎ ＩＤとｔｃｏ
ｄｅが書かれている。ｄｅｓｔｉｎａｔｉｏｎ ＩＤは
そのパケットの行き先のＩＤである。そして、ｔｃｏｄ
ｅはパケットの種類を示す値であり、ＣＳＰの場合は８
が書かれている。２番目のクアドレットにはｓｏｕｒｃ
ｅ ＩＤが書かれている。これはパケットの送信元のＩ
Ｄである。The CSP has a width of 33 bits (1 quadlet) and a length of 5 quadlets. The first quadlet of the CSP contains the destination ID and tco
de is written. The destination ID is the ID of the destination of the packet. And tcod
e is a value indicating the type of packet, and is 8 in the case of CSP
Is written. Source for the second quadlet
e ID is written. This is the source I of the packet
It is D.

【００１９】４番目のクアドレットにはサイクルナンバ
ーとサイクルオフセットが書かれている。これはパケッ
トが送信される時の送信側の絶対時刻である。このよう
に絶対時刻はサイクルナンバーとサイクルオフセットの
両方で表現されている。サイクルオフセットは４０. ７
ｎｓｅｃでカウントアップされ、３０７２になると０に
リセットされる。したがって、サイクルオフセットが一
周するのに１２５μｓｅｃかかる。そして、サイクルオ
フセットが一周する毎にサイクルナンバーはカウントア
ップされる。サイクルナンバーは８０００で０にリセッ
トされる。したがって、サイクルナンバーは一周に１ｓ
ｅｃかかる。ただし、サイクルナンバーはこれより短い
時間、例えば１／６０ｓｅｃ程度で一周するように構成
してもよい。受信側はこれらの値を取り込むことによ
り、送信側の絶対時刻とのずれを補正することができ
る。A cycle number and a cycle offset are written in the fourth quadlet. This is the absolute time at the sender when the packet is sent. In this way, the absolute time is expressed by both the cycle number and the cycle offset. Cycle offset is 40.7
It is counted up in nsec and reset to 0 at 3072. Therefore, it takes 125 μsec for the cycle offset to make one round. Then, the cycle number is incremented each time the cycle offset makes one round. The cycle number is reset to 0 at 8000. Therefore, the cycle number is 1s per turn.
It takes ec. However, the cycle number may be configured so as to make one round in a shorter time, for example, about 1/60 sec. The receiving side can correct the deviation from the absolute time of the transmitting side by taking in these values.

【００２０】５番目のクアドレットにはＣＲＣが書かれ
ている。これはこのパケットの誤り検出用のビット列で
ある。ｄｃビットはパケットの最初と最後のみが１であ
り、他は０である。これはフレーム同期確立のために用
いられる。A CRC is written in the fifth quadlet. This is a bit string for error detection of this packet. The dc bit is 1 only at the beginning and the end of the packet, and is 0 elsewhere. This is used to establish frame synchronization.

【００２１】次に、データパケットについて説明する。
図２及び図３に示すように、データパケットの１番目の
クアドレットにはデータ長が書かれており、パケットの
全長から８バイトを引いた長さである４８４が書かれて
いる。その次にはチャンネル番号が書かれている。これ
は同一伝送路上に複数種類のデータを伝送する場合、こ
れらの区別をするために用いられる。この後には２ビッ
トの予約ビットが入り、その後にｔｃｏｄｅが書き込ま
れている。データパケットでは１０が書かれている。Next, the data packet will be described.
As shown in FIGS. 2 and 3, the data length is written in the first quadlet of the data packet, and 484, which is the length obtained by subtracting 8 bytes from the total length of the packet, is written. Next is the channel number. This is used to distinguish between a plurality of types of data when they are transmitted on the same transmission path. After this, two reserved bits are entered, and tcode is written after that. 10 is written in the data packet.

【００２２】２番目のクアドレットにはトラック番号が
書かれている。前記したように、データパケットが２５
個で１トラックになる。したがって、トラック番号はパ
ケット２５個毎に１づつ増えることになる。また、１フ
レームのＡＶデータを１０トラックに分割して記録して
いるので、トラック番号には０から９までの値が周期的
に入ることになる。その次にはパケット番号が書かれて
おり、各パケット毎に０から２４までの値が周期的に入
る。さらに７ビットの予約ビットに続いて、シンクタイ
ムが書かれている。シンクタイムは、例えばパケットを
送信する絶対時刻であり、後述する方法で受信側のＶＴ
ＲがＦＩＦＯからデータを読み出すタイミングを作り出
すために用いられる。The track number is written in the second quadlet. As mentioned above, 25 data packets
One track is one track. Therefore, the track number is incremented by 1 for every 25 packets. Further, since one frame of AV data is divided and recorded in 10 tracks, a value of 0 to 9 is periodically entered in the track number. The packet number is written next, and a value from 0 to 24 is periodically entered for each packet. Further, the sync time is written following the 7 reserved bits. The sync time is, for example, an absolute time at which a packet is transmitted, and the VT of the receiving side is determined by a method described later
R is used to create the timing for reading data from the FIFO.

【００２３】次のクアドレットから１２０クアドレット
にわたってはＡＶデータが書かれており、最後のクアド
レットには伝送時のエラー検出用のＣＲＣが書かれてい
る。２番目のデータパケットから２５番目のデータパケ
ットまでは、最初のパケットからシンクタイムを除いた
フォーマットになっている。AV data is written from the next quadlet to 120 quadlets, and a CRC for error detection at the time of transmission is written in the last quadlet. From the second data packet to the 25th data packet, the format is the first packet with the sync time removed.

【００２４】（第１実施例）図４は本発明の第１実施例
において、パケットが入出力する様子とカウンタが変化
する様子を示す図である。(First Embodiment) FIG. 4 is a diagram showing how packets are input and output and how a counter is changed in the first embodiment of the present invention.

【００２５】この図の（ａ）に示すように、Ｐ１３９４
シリアルバス上のパケットはＣＳＰとデータパケットが
交互に存在する。そして、受信したパケット群からＣＳ
Ｐが削除され、データパケットのみがＦＩＦＯに書き込
まれる。As shown in (a) of this figure, P1394
Packets on the serial bus are alternately CSP and data packets. Then, from the received packet group, CS
P is deleted and only data packets are written to the FIFO.

【００２６】図４（ｂ）はＦＩＦＯに入力されるパケッ
トのタイミングを示しており、図４（ｃ）はＦＩＦＯか
ら出力されるパケットのタイミングを示している。そし
て、図４（ｄ）はカウンタの出力が変化する様子を示し
ている。FIG. 4 (b) shows the timing of packets input to the FIFO, and FIG. 4 (c) shows the timing of packets output from the FIFO. And FIG.4 (d) has shown a mode that the output of a counter changes.

【００２７】本実施例では、ＦＩＦＯにパケットが入力
される速度はＦＩＦＯからパケットが出力される速度よ
り遅いため、入力されたパケットを一次的にＦＩＦＯに
蓄積し、一定時間後に読み出す必要がある。読み出すタ
イミングはパケット番号が０のパケットに書かれている
シンクタイムを利用する。前記したように、シンクタイ
ムはパケットを送信した絶対時刻であり、Ｐ１３９４シ
リアルバス上の伝送時間は無視できるので、パケットが
受信側のＦＩＦＯに到着する絶対時刻とみなすことがで
きる。受信側では、この時刻に一定の時間（ＦＩＦＯ
ｄｅｌａｙ) を加えた時刻からデータを読み出すように
する。以下この時刻を目標値と呼ぶことにする。In the present embodiment, the rate at which packets are input to the FIFO is slower than the rate at which packets are output from the FIFO, so it is necessary to temporarily store the input packets in the FIFO and read them after a fixed time. As the timing of reading, the sync time written in the packet with the packet number 0 is used. As described above, the sync time is the absolute time when the packet is transmitted, and the transmission time on the P1394 serial bus can be ignored, so it can be regarded as the absolute time when the packet arrives at the FIFO on the receiving side. On the receiving side, a fixed time (FIFO
(delay) is added to read the data. Hereinafter, this time will be referred to as a target value.

【００２８】受信側にはカウンタがあり、その出力が目
標値を越えた時からＦＩＦＯの読み出しを開始する。カ
ウンタの出力Ｎは各ＣＳＰの先頭に書かれているサイク
ルナンバーとサイクルオフセットによって、送信側の絶
対時刻と同期するように常に補正がされている。これ
は、パケット送信時に図示せぬパケット送信回路内のク
ロックで動いているカウンタの出力を参照して、パケッ
ト送信回路が送信するデータパケットの２番目のクアド
レットにシンクタイムを書き込むため、受信回路のカウ
ンタの出力値が送信側のカウンタの値とずれが生じる
と、正しいタイミングでＦＩＦＯからのパケットの読み
出しができなくなる恐れがあるためである。The receiving side has a counter, and the reading of the FIFO is started when the output of the counter exceeds the target value. The output N of the counter is always corrected by the cycle number and cycle offset written at the head of each CSP so as to be synchronized with the absolute time on the transmission side. This is because the sink time is written in the second quadlet of the data packet transmitted by the packet transmission circuit by referring to the output of the counter that is running by the clock in the packet transmission circuit (not shown) during packet transmission. This is because if the output value of the counter deviates from the value of the counter on the transmission side, it may not be possible to read the packet from the FIFO at the correct timing.

【００２９】図４（ｄ）において実線はカウンタの出力
値Ｎであり、その上下の点線はカウンタの出力値ＮがＣ
ＳＰの先頭に書かれているサイクルナンバーとサイクル
オフセットによって補正される範囲である。補正される
範囲は最大±ｍである。この図の場合、時刻ｔ１におい
て、カウンタの出力値がカウンタ値を増やす方向に補正
されている。そして、以後は時刻ｔ４においてカウンタ
値を減らす方向に補正され、時刻ｔ５の少し後でカウン
タ値を増やす方向に補正されている。このように、パケ
ットを受信した時のカウンタの出力値Ｎが不連続になる
ことがある。In FIG. 4D, the solid line indicates the output value N of the counter, and the upper and lower dotted lines indicate that the output value N of the counter is C.
This is the range corrected by the cycle number and cycle offset written at the beginning of the SP. The corrected range is ± m at maximum. In the case of this figure, at time t1, the output value of the counter is corrected so as to increase the counter value. Then, thereafter, the counter value is corrected to decrease at time t4, and the counter value is corrected to increase slightly after time t5. Thus, the output value N of the counter when a packet is received may be discontinuous.

【００３０】また、図４（ｄ）においてｎは目標値であ
る。そして、カウンタ値Ｎが目標値ｎからこの目標値に
最大補正値ｍの２倍を加えたｎ＋２ｍまでの検出範囲に
入った時に、ＦＩＦＯからパケットを読み出し始める。
この図の場合、カウンタ値Ｎが目標値ｎを越えた時刻ｔ
３からパケットを読み出し始めている。Further, in FIG. 4 (d), n is a target value. Then, when the counter value N enters the detection range from the target value n to n + 2m obtained by adding twice the maximum correction value m to this target value, the reading of packets from the FIFO is started.
In the case of this figure, the time t when the counter value N exceeds the target value n
Packets are starting to be read from 3.

【００３１】この検出範囲を設けた理由は以下の通りで
ある。最初のデータパケットのシンクタイムに一定の時
間（ＦＩＦＯ ｄｅｌａｙ）を加えて得た目標値ｎが最
初のパケットを受け取った時刻ｔ１におけるカウンタの
出力より小さい場合（つまり図４の例の場合）、仮に前
述の検出範囲を設けなかったとすると、目標値ｎが得ら
れた時点でカウンタの出力値Ｎが目標値ｎを越えてしま
うため、すぐに読み出しタイミングが出力されてしま
い、目標値の意味がなくなってしまうからである。The reason for providing this detection range is as follows. If the target value n obtained by adding a fixed time (FIFO delay) to the sync time of the first data packet is smaller than the output of the counter at time t1 when the first packet is received (that is, in the example of FIG. 4), If the above-mentioned detection range is not provided, the output value N of the counter exceeds the target value n at the time when the target value n is obtained, so the read timing is output immediately and the target value has no meaning. This is because it will end up.

【００３２】また、カウンタ値Ｎと目標値ｎが等しいか
どうかの判断でパケットを読み出すタイミングを制御す
る信号を作らない理由は以下の通りである。カウンタ値
ＮはＣＳＰを受け取るたびにパケットを送信する回路の
カウンタの値と同期を取るために補正されるので、カウ
ンタ値Ｎが目標値ｎと一致する瞬間に補正され、不連続
な値になる可能性があるからである。Further, the reason why the signal for controlling the timing of reading the packet is not generated by judging whether the counter value N is equal to the target value n is as follows. The counter value N is corrected every time the CSP is received so as to be synchronized with the counter value of the circuit that transmits the packet. Therefore, the counter value N is corrected at the moment when the counter value N matches the target value n, and becomes a discontinuous value. Because there is a possibility.

【００３３】上記の動作を実現するためのブロック図を
図５に示す。Ｐ１３９４シリアルバス１上を伝送された
パケットはサイクルナンバー、サイクルオフセット抽出
回路２によってサイクルナンバーとサイクルオフセット
ａが抽出され、カウンタ１３へ出力される。A block diagram for realizing the above operation is shown in FIG. The packet transmitted on the P1394 serial bus 1 has its cycle number and cycle offset a extracted by the cycle number / cycle offset extraction circuit 2 and output to the counter 13.

【００３４】カウンタ１３はクロックＣＬＫによって出
力値Ｎを上昇させ続け、最大値ＭＡＸに達したら、出力
値Ｎを０にリセットする。図４の場合、時刻ｔ２と時刻
ｔ５にリセットしている。ただし、サイクルナンバーと
サイクルオフセットａが書き込まれたときは、その値を
カウンタの出力値Ｎとし、その後はサイクルナンバーと
サイクルオフセットａの値から上昇を続ける。The counter 13 continues to increase the output value N by the clock CLK and resets the output value N to 0 when the maximum value MAX is reached. In the case of FIG. 4, it is reset at time t2 and time t5. However, when the cycle number and the cycle offset a are written, the values are set as the output value N of the counter, and thereafter, the values continue to increase from the values of the cycle number and the cycle offset a.

【００３５】また、サイクルナンバー、サイクルオフセ
ット抽出回路２は、入力されたパケットの内、ＣＳＰを
削除しデータパケットのみをパケット書き込み回路３へ
出力する。The cycle number / cycle offset extraction circuit 2 deletes the CSP from the input packets and outputs only the data packet to the packet writing circuit 3.

【００３６】パケット書き込み回路３は入力されたデー
タパケットｄをそのままＦＩＦＯ８に書き込み、パケッ
トをＦＩＦＯ８に書き込むタイミング信号ｂをクアドレ
ットを検出回路４へ出力する。The packet writing circuit 3 writes the input data packet d in the FIFO 8 as it is, and outputs a quadlet to the detection circuit 4 as a timing signal b for writing the packet in the FIFO 8.

【００３７】クアドレット検出回路４はデータパケット
ｄから２つめのクアドレットを読み出し、パケット番号
抽出回路５とシンクタイム抽出回路６へ出力する。パケ
ット番号抽出回路６は２つめのクアドレットから５ビッ
トのパケット番号ｃを抽出し、パケット番号判定回路１
０へ出力する。The quadlet detection circuit 4 reads the second quadlet from the data packet d and outputs it to the packet number extraction circuit 5 and the sync time extraction circuit 6. The packet number extraction circuit 6 extracts the 5-bit packet number c from the second quadlet, and the packet number determination circuit 1
Output to 0.

【００３８】パケット番号判定回路１０はパケット番号
ｃ＝０かどうかを判定し、判定結果を記憶回路１１へ出
力する。シンクタイム抽出回路６は２つめのクアドレッ
トの下位１６ビットを抽出し、レジスタ７が示す値を加
えた後、記憶回路１１へ出力する。レジスタ７にはＦＩ
ＦＯ ｄｅｌａｙが書かれているので、加算器９の出力
は目標値ｎとなる。The packet number judging circuit 10 judges whether or not the packet number c = 0, and outputs the judgment result to the memory circuit 11. The sync time extraction circuit 6 extracts the lower 16 bits of the second quadlet, adds the value indicated by the register 7, and then outputs it to the storage circuit 11. FI for register 7
Since FO delay is written, the output of the adder 9 becomes the target value n.

【００３９】記憶回路１１はパケット番号判定回路１０
の判定結果が「真」の時にシンクタイム抽出回路６から
入力された値を記憶する。なぜなら、パケット番号＝
０、すなわち、最初のパケットにだけシンクタイムが書
かれているからである。The storage circuit 11 is a packet number determination circuit 10.
The value input from the sync time extraction circuit 6 is stored when the determination result of is true. Because the packet number =
This is because 0, that is, the sync time is written only in the first packet.

【００４０】記憶回路１１に記憶された目標値ｎは目標
値＜カウンタ出力判定回路１２へ出力される。目標値＜
カウンタ出力判定回路１２は目標値ｎとカウンタ１３の
出力値Ｎを比較し、カウンタの出力値Ｎの方が大きいと
きに「真」であり、大きくない時に「偽」であることを
示す信号ｅをスイッチ１５へ出力する。The target value n stored in the storage circuit 11 is output to the counter output determination circuit 12 where <target value <counter output. Target value <
The counter output determination circuit 12 compares the target value n with the output value N of the counter 13, and a signal e indicating “true” when the output value N of the counter is larger and “false” when it is not larger. Is output to the switch 15.

【００４１】スイッチ１５はカウンタ値検出回路１４に
よって制御されている。カウンタ値検出回路１４はカウ
ンタ１３の出力値Ｎと記憶回路１１から出力された目標
値ｎが入力されている。そして、カウンタ１３の出力値
Ｎが目標値ｎと、目標値ｎに最大補正値ｍを２倍した値
を加えた値であるｎ＋２ｍの間に入っていることを検出
したときにスイッチ１５を閉じる。The switch 15 is controlled by the counter value detection circuit 14. The counter value detection circuit 14 receives the output value N of the counter 13 and the target value n output from the storage circuit 11. Then, the switch 15 is closed when it is detected that the output value N of the counter 13 is between the target value n and n + 2m, which is a value obtained by adding a value obtained by doubling the maximum correction value m to the target value n. .

【００４２】この結果、目標値＜カウンタ出力判定回路
１２の出力信号ｅが、ＶＴＲ１７に対して読み出しタイ
ミング信号として出力される。ＶＴＲ１７はこの読み出
しタイミング信号を受け取ると、パケット読み出し回路
１６に対して読み出し信号ｆを出力する。パケット読み
出し回路１６は読み出し信号ｆを受け取ると、ＦＩＦＯ
８からデータｇを読み出し、そのままＶＴＲ１７へ出力
する。As a result, the target value <the output signal e of the counter output determination circuit 12 is output to the VTR 17 as a read timing signal. When receiving the read timing signal, the VTR 17 outputs a read signal f to the packet read circuit 16. When the packet read circuit 16 receives the read signal f, the FIFO
The data g is read from 8 and output to the VTR 17 as it is.

【００４３】上記の動作により、遅い速度のパケットを
ＦＩＦＯ８に書き込み、それを早い速度で読み出すこと
ができる。By the above operation, it is possible to write a packet at a low speed to the FIFO 8 and read it at a high speed.

【００４４】（第２実施例）図６及び図７は本発明の第
２実施例において、パケットが入出力する様子とカウン
タが変化する様子を示す図であり、図８はそれを実現す
るためのブロック図である。ここで、第１実施例と対応
する部分には同一の番号が付してある。以下第１実施例
と異なる部分を中心に説明する。(Second Embodiment) FIGS. 6 and 7 are views showing how a packet is input and output and how a counter is changed in the second embodiment of the present invention, and FIG. 8 is for realizing it. It is a block diagram of. Here, the same numbers are assigned to the portions corresponding to those in the first embodiment. The following description will focus on the parts that differ from the first embodiment.

【００４５】図６の動作例では、最初のパケットのシン
クタイムにＦＩＦＯ ｄｅｌａｙを加えて得た目標値ｎ
が、最初のパケットを受け取った時刻ｔ６のカウンタ値
Ｎよりも大きい。したがって、カウンタ値Ｎが目標値ｎ
を越えたかどうかを判断することによって、ＦＩＦＯか
らパケットを読み出すタイミングを作ることができる。
この図の場合、時刻ｔ７から読み出している。なお、前
記したように、カウンタ値Ｎが目標値ｎと一致する瞬間
にＣＳＰにより補正され、不連続な値になる可能性があ
るため、カウンタ値Ｎと目標値ｎが等しいかどうかの判
断でパケットを読み出すタイミングを制御する信号を作
ることはできない。In the operation example of FIG. 6, the target value n obtained by adding the FIFO delay to the sync time of the first packet
Is larger than the counter value N at time t6 when the first packet is received. Therefore, the counter value N is the target value n
It is possible to make a timing for reading a packet from the FIFO by determining whether or not the packet has been exceeded.
In the case of this figure, reading is started from time t7. As described above, since there is a possibility that the counter value N is corrected by the CSP at the moment when it coincides with the target value n and becomes a discontinuous value, it is possible to judge whether the counter value N and the target value n are equal to each other. It is not possible to create a signal that controls when to read a packet.

【００４６】次に目標値ｎが最初のパケットを受け取っ
た時刻ｔ６のカウンタ値Ｎより小さい場合について、図
７を用いて説明をする。図７の例では、単純にカウンタ
値Ｎと目標値ｎとの大小関係を比較するだけでは、パケ
ット読み出しのタイミングを作り出すことはできない。
なぜなら、単純に図６の例と同様の方法でパケット読み
出しのタイミングを作り出そうとすると、時刻ｔ８で最
初のパケットを受け取った時のカウンタ値Ｎは既に目標
値ｎより大きいため、最初のパケットを受け取った瞬間
に、パケット読み出しのタイミングを作り出してしまう
ためである。Next, a case where the target value n is smaller than the counter value N at the time t6 when the first packet is received will be described with reference to FIG. In the example of FIG. 7, the packet read timing cannot be created by simply comparing the magnitude relationship between the counter value N and the target value n.
This is because if a packet read timing is simply created by a method similar to the example of FIG. 6, the counter value N when the first packet is received at time t8 is already larger than the target value n, so the first packet is received. This is because the packet reading timing is created at the moment when the packet is read.

【００４７】そこで、図７の例では、目標値ｎを受け取
った後、カウンタがリセットされるのを待ち、時刻ｔ９
でリセットされた後、図６の例と同様に、カウンタ値Ｎ
と目標値ｎの大小関係を比較し、時刻ｔ１０でカウンタ
値Ｎが目標値ｎを越えたら、パケット読み出しのタイミ
ングを作る。Therefore, in the example of FIG. 7, after the target value n is received, waiting for the counter to be reset is performed at time t9.
After being reset by, the counter value N is reset as in the example of FIG.
And the target value n are compared, and when the counter value N exceeds the target value n at time t10, a packet read timing is created.

【００４８】カウンタがリセットされたかどうかは、カ
ウンタ値Ｎが補正最大値ｍよりも大きく変化したことを
検出すればよい。パケット送信回路のカウンタを動作さ
せているクロックと、受信側のカウンタを動作させてい
るクロックＣＬＫは、わずかな誤差はあるものの、同じ
周波数なので、実際の回路では、補正最大値ｍはせいぜ
い１か２程度である。カウンタがリセットされるとき
は、最大値ＭＡＸから０又は１か２程度まで変化するの
で、前述のようにカウンタ値Ｎが補正最大値ｍよりも大
きく変化したかどうかを検出することにより、カウンタ
がリセットされたかどうかが検出できる。Whether or not the counter has been reset can be detected by detecting that the counter value N has changed more than the maximum correction value m. The clock that operates the counter of the packet transmission circuit and the clock CLK that operates the counter of the reception side have the same frequency, although there is a slight error. Therefore, in the actual circuit, the correction maximum value m is 1 at most. It is about 2. When the counter is reset, it changes from the maximum value MAX to about 0 or 1 or 2. Therefore, by detecting whether the counter value N has changed more than the correction maximum value m as described above, the counter can be It can detect whether it has been reset.

【００４９】上記の動作を実現するためのブロック図を
図８に示す。図５と図８とを比較すれば明らかなよう
に、本実施例では、第１実施例のカウンタ値検出回路１
４に代えてリセット検出回路１８と読み出しタイミング
コントロール回路１９を設けている。FIG. 8 shows a block diagram for realizing the above operation. As is clear from comparison between FIG. 5 and FIG. 8, in this embodiment, the counter value detection circuit 1 of the first embodiment is
4, a reset detection circuit 18 and a read timing control circuit 19 are provided.

【００５０】リセット検出回路１８はカウンタ１３の出
力値Ｎを常に監視し、補正最大値ｍを越える変化をした
かどうかを調べ、補正最大値ｍを越える変化を検出した
ら、検出結果を読み出しタイミングコントロール回路１
９へ出力する。The reset detection circuit 18 constantly monitors the output value N of the counter 13 to check whether the change exceeds the maximum correction value m. If a change exceeding the maximum correction value m is detected, the detection result is read out and timing control is performed. Circuit 1
Output to 9.

【００５１】読み出しタイミングコントロール回路１９
は、２つめのクアドレットが検出されるタイミングと同
じタイミングで目標値＜カウンタ出力判定回路１２の出
力を調べることにより、パケットの読み出しタイミング
を、カウンタ１３が一度リセットされた後に出力するか
どうかを判断する。もし、目標値＜カウンタ出力判定回
路１２の出力ｅが「真」であれば、既にカウンタ１３の
出力値が目標値ｎを上回っているので、読み出しタイミ
ングコントロール回路１９は、まずスイッチ１５を開
き、一度カウンタ１３がリセットされた後にスイッチ１
５を閉じ、目標値＜カウンタ出力判定回路１２の出力を
読み出しタイミング信号として、ＶＴＲ１７へ出力す
る。Read timing control circuit 19
Determines whether the packet read timing is output after the counter 13 is once reset by checking the output of the target value <counter output determination circuit 12 at the same timing as the timing at which the second quadlet is detected. To do. If the target value <the output e of the counter output determination circuit 12 is “true”, the output value of the counter 13 has already exceeded the target value n, so the read timing control circuit 19 first opens the switch 15, Switch 1 after the counter 13 is reset once
5, the target value <the output of the counter output determination circuit 12 is output to the VTR 17 as a read timing signal.

【００５２】また、読み出しタイミングコントロール回
路１９は、目標値＜カウンタ出力判定回路１２の出力が
「偽」ならば、カウンタ１３の出力値Ｎは目標値ｎを越
えていないので、読み出しタイミングコントロール回路
１９はスイッチ１５を閉じる。この結果、目標値＜カウ
ンタ出力判定回路１２の出力ｅが「真」になった時に、
これをそのまま読み出しタイミング信号としてＶＴＲ１
７へ出力する。If the target value <the output of the counter output determination circuit 12 is “false”, the read timing control circuit 19 does not exceed the target value n because the output value N of the counter 13 does not exceed the target value n. Closes switch 15. As a result, when the target value <the output e of the counter output determination circuit 12 becomes “true”,
This is used as it is as a read timing signal in VTR1.
Output to 7.

【００５３】なお、前記各実施例はＦＩＦＯに対して遅
い速度でパケットを書き込み、速い速度で読み出すもの
であったが、本発明は速い速度で書き込み、遅い速度で
読み出す場合にも適用できる。Although each of the embodiments described above writes a packet to the FIFO at a slow speed and reads it at a high speed, the present invention can also be applied to a case of writing at a high speed and reading at a slow speed.

【００５４】また、前記各実施例では、データパケット
に書かれているシンクタイムに受信側でＦＩＦＯ ｄｅ
ｌａｙを加えることにより目標値を得ているが、データ
パケットに書くシンクタイムを受信側のＦＩＦＯ ｄｅ
ｌａｙを含んだ時刻、すなわちシンクタイムがそのまま
目標値になるように構成することもできる。Further, in each of the above-described embodiments, the FIFO de is set on the receiving side at the sync time written in the data packet.
The target value is obtained by adding lay, but the sync time to write in the data packet is the FIFO de on the receiving side.
The time including lay, that is, the sync time can be configured to be the target value as it is.

【００５５】さらに、前記各実施例は５２５／６０シス
テムのＶＴＲの再生データをＰ１３９４シリアルバスを
介して他のＶＴＲへ伝送する場合について説明したが、
本発明は６２５／５０システムやＨＤシステム、ビデオ
データやオーディオデータ以外のデータ、例えばコンピ
ュータのデータを伝送するシステムにも適用することが
できる。Further, in each of the above embodiments, the case where the reproduction data of the VTR of the 525/60 system is transmitted to another VTR via the P1394 serial bus has been described.
The present invention can also be applied to a 625/50 system, an HD system, a system for transmitting data other than video data and audio data, for example, computer data.

【００５６】[0056]

【発明の効果】以上詳細に説明したように、本発明によ
れば、受信して一時蓄積手段に書き込んだデータパケッ
トを読み出すためのタイミングを制御する信号を、目標
値を越え、かつ最も近いタイミングで発生することがで
きる。As described above in detail, according to the present invention, the signal for controlling the timing for reading the data packet received and written in the temporary storage means exceeds the target value and is the closest timing. Can occur in.

【００５７】そして、読み出しを行う時刻の目標値を得
た時にその目標値が計数回路の出力値より小さくても、
直ちに読み出しタイミングを制御する信号を発生するこ
とはない。When the target value at the time of reading is obtained, even if the target value is smaller than the output value of the counting circuit,
It does not immediately generate a signal for controlling the read timing.

【００５８】また、計数回路の出力値が計数値を越える
瞬間に計数値が補正され、不連続に変化しても、読み出
しタイミングを制御する信号を所望のタイミングで発生
することができる。Further, even if the count value is corrected at the moment when the output value of the counting circuit exceeds the count value and the count value changes discontinuously, a signal for controlling the read timing can be generated at a desired timing.

【００５９】さらに、計数回路の出力値が最大補正値よ
りも大きく変化したことからリセットを検出することに
より、リセットの瞬間に計数値が補正されてもリセット
を検出することができる。Furthermore, by detecting the reset because the output value of the counting circuit has changed more than the maximum correction value, it is possible to detect the reset even if the count value is corrected at the moment of resetting.

【００６０】したがって、本発明をＰ１３９４シリアル
バスで接続されたＶＴＲ間でＡＶデータを伝送するシス
テムに適用すると、受信側のＶＴＲがＦＩＦＯに保持さ
れているデータを所望のタイミングで読み出すためのタ
イミング信号を作成することが可能となる。Therefore, when the present invention is applied to a system for transmitting AV data between VTRs connected by the P1394 serial bus, a timing signal for the VTR on the receiving side to read the data held in the FIFO at a desired timing. Can be created.

【図面の簡単な説明】[Brief description of drawings]

【図１】サイクルスタートパケットのフォーマットを示
す図である。FIG. 1 is a diagram showing a format of a cycle start packet.

【図２】セグメント内の最初のデータパケットのフォー
マットを示す図である。FIG. 2 is a diagram showing a format of a first data packet in a segment.

【図３】セグメント内の２番目以降のデータパケットの
フォーマットを示す図である。FIG. 3 is a diagram showing a format of second and subsequent data packets in a segment.

【図４】本発明の第１実施例において、パケットが入出
力する様子とカウンタが変化する様子を示す図である。FIG. 4 is a diagram showing how a packet is input / output and how a counter is changed in the first embodiment of the present invention.

【図５】本発明の第１実施例の構成を示すブロック図で
ある。FIG. 5 is a block diagram showing a configuration of a first exemplary embodiment of the present invention.

【図６】本発明の第２実施例において、パケットが入出
力する様子とカウンタが変化する様子の１例を示す図で
ある。FIG. 6 is a diagram showing an example of how packets are input and output and how a counter is changed in the second embodiment of the present invention.

【図７】本発明の第２実施例において、パケットが入出
力する様子とカウンタが変化する様子の他の１例を示す
図である。FIG. 7 is a diagram showing another example of how a packet is input / output and how a counter is changed in the second embodiment of the present invention.

【図８】本発明の第２実施例の構成を示すブロック図で
ある。FIG. 8 is a block diagram showing a configuration of a second exemplary embodiment of the present invention.

【図９】Ｐ１３９４シリアルバスを用いた通信システム
の１例を示す図である。FIG. 9 is a diagram showing an example of a communication system using a P1394 serial bus.

【図１０】図９のシステムを等価的に記載した図であ
る。10 is a diagram equivalently describing the system of FIG. 9. FIG.

【図１１】Ｐ１３９４シリアルバスを用いた通信システ
ムにおける通信サイクルの１例を示す図である。FIG. 11 is a diagram showing an example of a communication cycle in a communication system using a P1394 serial bus.

【符号の説明】[Explanation of symbols]

２…サイクルナンバー、サイクルオフセット検出回路、
３…パケット書き込み回路、４…クアドレット検出回
路、５…パケット番号抽出回路、６…シンクタイム抽出
回路、７…レジスタ、８…ＦＩＦＯ、９…加算回路、１
０…パケット番号判定回路、１１…記憶回路、１２…目
標値＜カウンタ出力判定回路、１３…カウンタ、１４…
カウンタ値検出回路、１５…スイッチ、１６…パケット
読み出し回路、１７…ＶＴＲ、１８…リセット検出回
路、１９…読み出しタイミングコントロール回路2. Cycle number, cycle offset detection circuit,
3 ... Packet writing circuit, 4 ... Quadlet detection circuit, 5 ... Packet number extraction circuit, 6 ... Sync time extraction circuit, 7 ... Register, 8 ... FIFO, 9 ... Addition circuit, 1
0 ... Packet number determination circuit, 11 ... Storage circuit, 12 ... Target value <Counter output determination circuit, 13 ... Counter, 14 ...
Counter value detection circuit, 15 ... Switch, 16 ... Packet reading circuit, 17 ... VTR, 18 ... Reset detection circuit, 19 ... Read timing control circuit

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 通信サイクルの開始を示すパケットとデ
ータパケットとを受信し、該データパケットを一時蓄積
手段に書き込むと共に、書き込み速度と異なる速度で読
み出す装置において読み出しタイミングを制御する信号
を発生する回路であって、 計数値が鋸波状に変化し、かつ前記通信サイクルの開始
を示すパケットに付与されている時刻情報により補正さ
れる計数回路と、 所定の時間毎に前記データパケットに付与されている時
刻情報を基に前記データパケットを読み出す時刻の目標
値を得る回路と、 該目標値と前記計数回路の出力値とを比較し、前記計数
回路の出力値が該目標値を越え、かつ最も近い値となっ
た時に、前記読み出しタイミングを制御する信号を発生
する回路と、 を備えることを特徴とする制御信号発生回路。1. A circuit for receiving a packet indicating a start of a communication cycle and a data packet, writing the data packet in a temporary storage means, and generating a signal for controlling read timing in a device for reading at a speed different from the write speed. A count circuit that changes in a sawtooth shape and is corrected by the time information added to the packet indicating the start of the communication cycle; and a count circuit that is added to the data packet at predetermined time intervals. A circuit that obtains a target value at the time of reading the data packet based on time information is compared with the output value of the counting circuit, and the output value of the counting circuit exceeds the target value and is closest. A circuit for generating a signal for controlling the read timing when the value is reached, and a control signal generating circuit. 【請求項２】 計数回路の出力値が目標値と該目標値に
該計数回路の最大補正値の２倍を加えた値との範囲内に
入った時に、読み出しタイミングを制御する信号を発生
する請求項１記載の制御信号発生回路。2. A signal for controlling read timing is generated when the output value of the counting circuit falls within a range between a target value and a value obtained by adding twice the maximum correction value of the counting circuit to the target value. The control signal generation circuit according to claim 1. 【請求項３】 目標値を得た時に該目標値が計数回路の
出力値よりも小さい場合には、該計数回路がリセットさ
れた後、再度該目標値を越えた時に、読み出しタイミン
グを制御する信号を発生する請求項１記載の制御信号発
生回路。3. When the target value is smaller than the output value of the counting circuit when the target value is obtained, the reading timing is controlled when the target value is exceeded again after the counting circuit is reset. The control signal generating circuit according to claim 1, which generates a signal. 【請求項４】 計数回路の出力値が最大補正値よりも大
きく変化した時に、リセットされたものとする請求項３
記載の制御信号発生回路。4. When the output value of the counting circuit changes more than the maximum correction value, it is reset.
The control signal generation circuit described.