JPH0732358B2 - Level shift circuit - Google Patents
Level shift circuitInfo
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- JPH0732358B2 JPH0732358B2 JP62147647A JP14764787A JPH0732358B2 JP H0732358 B2 JPH0732358 B2 JP H0732358B2 JP 62147647 A JP62147647 A JP 62147647A JP 14764787 A JP14764787 A JP 14764787A JP H0732358 B2 JPH0732358 B2 JP H0732358B2
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- mos
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は多値論理回路に用いられ、MOS型電界効果トラ
ンジスタ（以降MOS型FETと記す）により構成されるレベ
ルシフト回路に関する。Description: TECHNICAL FIELD The present invention relates to a level shift circuit used in a multi-valued logic circuit and configured by a MOS field effect transistor (hereinafter referred to as a MOS FET).
近年、半導体集積回路装置は高集積化、高密度化、多機
能化が一段と進み、多種の分野に適用されるに到ってい
る。多種の機能の集積化に伴ない、半導体集積回路装置
はチップ面積の拡大、入出力端子数の増加の一途をたど
っており、半導体集積回路のパッケージも大きなものと
なってきている。その結果、プリント基板への実装密度
の低下や、チップ面積とパッケージ寸法とに依存する半
導体チップの破損の問題が生じ、チップおよびパッケー
ジをより小さくする工夫が必要となっている。2. Description of the Related Art In recent years, semiconductor integrated circuit devices have been highly integrated, highly densified, and multifunctional, and have been applied to various fields. Along with the integration of various functions, the semiconductor integrated circuit device has been increasing in chip area and increasing in the number of input / output terminals, and the package of the semiconductor integrated circuit has become large. As a result, there is a problem in that the mounting density on the printed board is reduced and the semiconductor chip is damaged depending on the chip area and the package size, and it is necessary to devise a chip and a package that are smaller.
多値論理回路は、このような背景より提案されているも
のであり、例えば論理入力に３値の論理レベルを持たせ
ることにより、入力端子数を削減するものである。この
３値の論理レベルは、例えば5V系のＣ−MOS型半導体集
積回路装置では０〜2.5V,2.5〜5V,5V以上の電位を設定
することで実現されており、この5V以上の電位の検出手
段としてレベルシフト回路が利用される。The multi-valued logic circuit has been proposed from such a background, and reduces the number of input terminals by providing a logic input with a three-valued logic level, for example. This three-valued logic level is realized by setting a potential of 0 to 2.5V, 2.5 to 5V, 5V or higher in a 5V type C-MOS type semiconductor integrated circuit device. A level shift circuit is used as the detection means.
従来、この種のレベルシフト回路としては、本発明者が
提案した特願昭59−233807号がある。この従来のレベル
シフト回路について第４図を参照して説明する。MOS型F
ET3は、ゲート電極とドレイン電極とが入力端子14に接
続され、ソース電極がFET2のゲート電極に接続されてい
る。MOS型FET2は、ドレイン電極、ソース電極がそれぞ
れ電源端13、出力端12に接続されている。MOS型FET1
は、ドレイン電極が出力端子12にソース電極がアースに
それぞれ接続され、ゲート電極が電源電位等の適当なバ
イアス源に接続されている。この回路の負荷となってい
るMOS型FET1は多結晶シリコン抵抗、拡散抵抗、イオン
注入抵抗等の抵抗素子により構成することも可能であ
る。A conventional level shift circuit of this type is Japanese Patent Application No. 59-233807 proposed by the present inventor. This conventional level shift circuit will be described with reference to FIG. MOS type F
In ET3, the gate electrode and the drain electrode are connected to the input terminal 14, and the source electrode is connected to the gate electrode of FET2. The drain electrode and the source electrode of the MOS type FET 2 are connected to the power supply terminal 13 and the output terminal 12, respectively. MOS type FET1
Has a drain electrode connected to the output terminal 12 and a source electrode connected to ground, and a gate electrode connected to an appropriate bias source such as a power supply potential. The MOS type FET 1 which is a load of this circuit can also be constituted by a resistance element such as a polycrystalline silicon resistance, a diffusion resistance, an ion implantation resistance.
次に、第４図のレベルシフト回路の動作について第５図
に示すMOS型FETの電流−電圧特性図を参照して説明す
る。入力端子14に入力電圧V11が印加されたときのMOS型
FET2,3により合成された電流−圧電特性は特性曲線21の
ようになり、入力端子14に入力電圧VI1よりも高い入力
電圧VI2が印加されたときのMOS型FET2,3により合成され
た電流−電圧特性は特性曲線22のようになる。出力端子
12の電圧に対するMOS型FET1に流れる電流の特性は特性
曲線23のようになる。したがって、入力端子14に入力電
圧VI1,VI2が印加された時の出力端子12に表われる出力
電圧は、特性曲線23と特性曲線21,22の交点A,Bで示され
る。出力端子12よりの出力を入力する反転増幅器（図示
せず）は、出力端子12の出力が論理閾値を越えると、反
転増幅器の出力を反転する。MOS型FET3はゲート電極と
ドレイン電極とが入力端子14に接続されているため、そ
のソース電極には入力端子14に印加される入力電圧に対
し、MOS型FET3の閾値電圧分だけ低い電圧が表われる。
したがって、MOS型FET2,3による回路は、MOS型FET2,3の
閾値電圧の和で表わされる閾値を持つ１個のMOS型FETに
よるソースフォロア回路と等価であると考えることがで
きる。Next, the operation of the level shift circuit shown in FIG. 4 will be described with reference to the current-voltage characteristic diagram of the MOS type FET shown in FIG. MOS type when input voltage V 11 is applied to input terminal 14
Current synthesized by FETs 2 and 3 - piezoelectric properties is as shown in curve 21 was synthesized by the MOS-type FETs 2 and 3 when the input voltage V I2 higher than the input voltage V I1 is applied to the input terminal 14 The current-voltage characteristic is as shown by the characteristic curve 22. Output terminal
The characteristic of the current flowing through the MOS type FET 1 with respect to the voltage of 12 is shown by a characteristic curve 23. Therefore, the output voltage appearing at the output terminal 12 when the input voltages V I1 and V I2 are applied to the input terminal 14 are indicated by the intersections A and B of the characteristic curve 23 and the characteristic curves 21 and 22, respectively. An inverting amplifier (not shown) that inputs the output from the output terminal 12 inverts the output of the inverting amplifier when the output of the output terminal 12 exceeds the logical threshold value. Since the gate electrode and the drain electrode of the MOS type FET 3 are connected to the input terminal 14, the source electrode thereof has a voltage lower than the input voltage applied to the input terminal 14 by the threshold voltage of the MOS type FET 3. Be seen.
Therefore, it can be considered that the circuit including the MOS FETs 2 and 3 is equivalent to a source follower circuit including one MOS FET having a threshold value represented by the sum of the threshold voltages of the MOS FETs 2 and 3.
上述した従来のレベルシフト回路は、出力端子12に対し
て、アース側はMOS型FET1の１個の閾値電圧の影響を受
け、入力端子14側はMOS型FET2,3の２個の閾値電圧の影
響を受け、温度に関してこの影響を述べると下記のよう
な欠点がある。In the conventional level shift circuit described above, with respect to the output terminal 12, the ground side is affected by one threshold voltage of the MOS type FET 1, and the input terminal 14 side of the two threshold voltage of the MOS type FETs 2 and 3. Affected, and describing this effect in terms of temperature, there are the following drawbacks.
通常、半導体集積回路の動作温度範囲は−40℃〜＋85℃
程度でありMOS型FETの閾値電圧の温度係数は−1.5〜2.5
mv/℃であるため、MOS型FET2,3の合成によるMOS型FETの
閾値電圧は約0.3v変化する。したがって、従来のレベル
シフト回路は、その論理出力を受ける反転増幅器の論理
閾値が同様に変化しない限り、入力閾値が周囲温度に対
して変化し、設計上、動作上、種々の制約を受ける。Normally, the operating temperature range of semiconductor integrated circuits is -40 ℃ to + 85 ℃
The temperature coefficient of the threshold voltage of the MOS type FET is -1.5 to 2.5.
Since it is mv / ° C, the threshold voltage of the MOS type FET due to the combination of the MOS type FETs 2 and 3 changes by about 0.3v. Therefore, in the conventional level shift circuit, unless the logic threshold value of the inverting amplifier receiving the logic output changes similarly, the input threshold value changes with respect to the ambient temperature, and various design and operation restrictions are imposed.
本発明のレベルシフト回路は、 ゲートが所定電位にバイアスされドレインが出力端子に
接続された第１のトランジスタと、ドレインが第１の電
源端子に接続されソースが前記出力端子に接続された第
２のトランジスタと、入力端子と前記第２のトランジス
タのゲートとの間に接続された少なくともひとつの第１
のダイオード接続トランジスタと、第２の電源端子と前
記第１のトランジスタのソースとの間に接続され前記第
１のダイオード接続トランジスタと同数の第２のダイオ
ード接続トランジスタとを備える。The level shift circuit of the present invention comprises: a first transistor having a gate biased to a predetermined potential and a drain connected to an output terminal; and a second transistor having a drain connected to a first power supply terminal and a source connected to the output terminal. Transistor and at least one first transistor connected between the input terminal and the gate of the second transistor.
And a second diode-connected transistor connected between the second power supply terminal and the source of the first transistor in the same number as the first diode-connected transistor.
したがって、出力端子とアース間、出力端子と入力端子
間にある温度に対して特性変化をする半導体素子の数は
同数となり、またこれら半導体素子は同じ温度特性を有
するので、入力閾値電圧の温度に対する変動は相殺さ
れ、入力閾値電圧は温度変化に対し一定となる。Therefore, the number of semiconductor elements that change their characteristics with respect to the temperature between the output terminal and the ground and between the output terminal and the input terminal is the same, and since these semiconductor elements have the same temperature characteristic, the semiconductor element with respect to the temperature of the input threshold voltage The fluctuations are offset and the input threshold voltage remains constant with temperature changes.
次に、本発明の実施例について図面を参照して説明す
る。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明のレベルトフト回路の第１の実施例を示
す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the level toft circuit of the present invention.
本実施例は第４図の従来のレベルシフト回路と、そのMO
S型FET1のソース電極にゲート電極とドレイン電極とが
接続され、ソース電極がアースに接続されたMOS型FET4
とで構成されている。This embodiment is the conventional level shift circuit of FIG. 4 and its MO.
A MOS type FET4 in which the gate electrode and the drain electrode are connected to the source electrode of the S type FET1 and the source electrode is connected to the ground.
It consists of and.
MOS型FET4は、MOS型FET3と同じ状態に接続されているの
で温度に対する特性の変動は類似のものとなる。したが
って、この第１の実施例においては、出力端子12に対し
て、入力端子14側はMOS型FET2,3の２個分の閾値の影響
があり、アース側も同様にMOS型FET1,4、２個分の閾値
の影響がある。その結果として、レベルシフト回路の入
力閾値電圧の温度変動は相殺され、従来例にくらべ軽減
される。つまり、MOS型FET4が温度補償を行っている。Since the MOS type FET 4 is connected in the same state as the MOS type FET 3, variations in characteristics with temperature are similar. Therefore, in the first embodiment, the input terminal 14 side is influenced by the threshold value of two MOS type FETs 2 and 3 with respect to the output terminal 12, and the ground side similarly has the MOS type FETs 1 and 4, There is an influence of two thresholds. As a result, the temperature variation of the input threshold voltage of the level shift circuit is canceled out, and is reduced as compared with the conventional example. That is, the MOS type FET 4 performs temperature compensation.
第２図は本発明の第２の実施例を示す回路図である。FIG. 2 is a circuit diagram showing a second embodiment of the present invention.
本実施例は、第１の実施例におけるMOS型FET4と同様なM
OS型FET5,6をそれぞれ第１の実施例の回路の入力端子14
とMOS型FET3間、MOS型FET4とアース間に挿入して構成さ
れている。This embodiment is similar to the MOS type FET 4 of the first embodiment in M
The OS type FETs 5 and 6 are respectively connected to the input terminals 14 of the circuit of the first embodiment.
And the MOS type FET3 and between the MOS type FET4 and the ground.
したがって、MOS型FET2,3,5は等価的に、３倍の閾値電
圧を持つ１個のMOS型FETによるソースフォロア回路と解
釈される。温度補償素子として、ゲート電極とドレイン
電極とを接続したMOS型FET4,6が直列接続されて、MOS型
FET5とともに、MOS型FET1,2,3の温度特性の補償を行な
っている。Therefore, the MOS type FETs 2, 3 and 5 are equivalently interpreted as a source follower circuit including one MOS type FET having a triple threshold voltage. As a temperature compensation element, MOS type FETs 4 and 6 in which the gate electrode and the drain electrode are connected are connected in series,
The temperature characteristics of the MOSFETs 1, 2, and 3 are compensated together with the FET5.
第３図は本発明の第３の実施例を示す回路図である。FIG. 3 is a circuit diagram showing a third embodiment of the present invention.
本実施例は第１の実施例のMOS型FET4が順方向バイアス
状態で動作するよう接続されたPN接合ダイオード７で置
換えられている。In this embodiment, the MOS type FET 4 of the first embodiment is replaced by a PN junction diode 7 connected so as to operate in the forward bias state.
PN接合ダイオードは、当業者には周知のように約−2mv/
℃の温度係数を持っており、MOS型FETの閾値電圧の温度
係数を補償することが可能である。なお、このPN接合ダ
イオードは、例えばＣ−MOS半導体集積回路装置中で
は、一導電型のウェル領域と反対導電型のソース・ドレ
イン拡散領域との間に構成されるPN接合を利用するもの
で、新たな工程の追加を必要とするものではない。The PN junction diode is approximately -2 mv /
It has a temperature coefficient of ℃ and can compensate the temperature coefficient of threshold voltage of MOS FET. The PN junction diode uses a PN junction formed between a well region of one conductivity type and a source / drain diffusion region of the opposite conductivity type in a C-MOS semiconductor integrated circuit device, for example. It does not require the addition of new steps.
第1,第２の実施例において、MOS型FET4,5,6は、ゲート
電極がドレイン電極に接続されているものとして説明し
てきたが、適当なバイアス線に接続することも可能であ
る。なお、これら実施例を実験したところ温度に対する
変動は従来例に比較し50％に軽減することができた。In the first and second embodiments, the MOS type FETs 4, 5 and 6 have been described with the gate electrode connected to the drain electrode, but they can be connected to an appropriate bias line. When these examples were tested, the variation with temperature could be reduced to 50% compared to the conventional example.
以上説明したように本発明は、出力端子に対して、アー
ス側と入力端子側の温度特性に影響を与える素子数を同
一にして、出力端子に対するアース側と入力端子側の温
度特性を同一にすることにより、入力閾値電圧の温度に
対する変動を相殺させ、設計上、使用上の自由度を拡大
できる効果がある。As described above, according to the present invention, the number of elements that affect the temperature characteristics of the ground side and the input terminal side is the same for the output terminal, and the temperature characteristics of the ground side and the input terminal side with respect to the output terminal are the same. By doing so, there is an effect that variations in the input threshold voltage with respect to temperature are canceled out, and the degree of freedom in design and use can be expanded.
第１図，第２図，第３図は本発明のレベルシフト回路の
第1,第2,第３の実施例を示す回路図、第４図は従来例を
示す回路図、第５図は第４図の従来例の動作を示す特性
図である。 1,2,〜,6……MOS型FET、 ７……PN接合ダイオード、 11……ゲート端、12……出力端子、 13……電源端子、14……入力端子。1, 2, and 3 are circuit diagrams showing first, second, and third embodiments of the level shift circuit of the present invention, FIG. 4 is a circuit diagram showing a conventional example, and FIG. It is a characteristic view which shows operation | movement of the prior art example of FIG. 1,2, ~, 6 …… MOS FET, 7 …… PN junction diode, 11 …… Gate end, 12 …… Output terminal, 13 …… Power supply terminal, 14 …… Input terminal.
Claims (1)
が出力端子に接続された第１のトランジスタと、ドレイ
ンが第１の電源端子に接続されソースが前記出力端子に
接続された第２のトランジスタと、入力端子と前記第２
のトランジスタのゲートとの間に接続された少なくとも
ひとつの第１のダイオード接続トランジスタと、第２の
電源端子と前記第１のトランジスタのソースとの間に接
続され前記第１のダイオード接続トランジスタと同数の
第２のダイオード接続トランジスタとを備えるレベルシ
フト回路。1. A first transistor having a gate biased to a predetermined potential and a drain connected to an output terminal, and a second transistor having a drain connected to a first power supply terminal and a source connected to the output terminal. , The input terminal and the second
At least one first diode-connected transistor connected to the gate of the transistor, and the same number as the first diode-connected transistor connected between the second power supply terminal and the source of the first transistor. And a second diode-connected transistor of.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147647A JPH0732358B2 (en) | 1987-06-12 | 1987-06-12 | Level shift circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147647A JPH0732358B2 (en) | 1987-06-12 | 1987-06-12 | Level shift circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63311805A JPS63311805A (en) | 1988-12-20 |
| JPH0732358B2 true JPH0732358B2 (en) | 1995-04-10 |
Family
ID=15435073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62147647A Expired - Lifetime JPH0732358B2 (en) | 1987-06-12 | 1987-06-12 | Level shift circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732358B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3315178B2 (en) * | 1993-02-19 | 2002-08-19 | 三菱電機株式会社 | Level shift circuit |
-
1987
- 1987-06-12 JP JP62147647A patent/JPH0732358B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63311805A (en) | 1988-12-20 |
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