JPH07321217A

JPH07321217A - 半導体装置および半導体装置の製造方法

Info

Publication number: JPH07321217A
Application number: JP6105729A
Authority: JP
Inventors: Mamoru Arimoto; 護有本
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1994-05-19
Filing date: 1994-05-19
Publication date: 1995-12-08

Abstract

(57)【要約】【目的】信頼性と駆動能力を共に最適化することが可能
なＭＯＳトランジスタを提供する。【構成】ＰＭＯＳトランジスタ１６のゲート電極７ａは
ポリシリコン膜４上にシリコン窒化膜５が形成された構
造になっている。そのため、ゲート電極７ａの高さはシ
リコン窒化膜５の分だけゲート電極７ｂよりも高くな
り、サイドウォールスペーサ１１ａの幅はサイドウォー
ルスペーサ１１ｂよりも大きくなる。この各サイドウォ
ールスペーサ１１ａ，１１ｂをマスクとするイオン注入
により、ソース・ドレイン領域が形成される。従って、
ＰＭＯＳトランジスタ１６については、サイドウォール
スペーサ１１ａの幅が大きいためオフセットも大きくな
り、信頼性（ショートチャネル効果の抑制能力）が高め
られる。一方、ＮＭＯＳトランジスタ１５については、
サイドウォールスペーサ１１ｂの幅が小さいためｎ^-領
域９の幅も小さくなり、駆動能力が高められる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置および半導体
装置の製造方法に係り、詳しくは、信頼性と駆動能力を
共に最適化することが可能なＭＩＳトランジスタおよび
その製造方法に関するものである。

【０００２】

【従来の技術】ＭＯＳトランジスタはＭＯＳ容量のシリ
コン基板表面に誘起された１種類のキャリアだけを利用
するユニポール・トランジスタであり、キャリアが電子
のものをＮチャネルＭＯＳ（以下、ＮＭＯＳと略す）ト
ランジスタ、キャリアが正孔のものをＰチャネルＭＯＳ
（以下、ＰＭＯＳと略す）トランジスタと呼ぶ。キャリ
アが異なるため、ＮＭＯＳトランジスタとＰＭＯＳトラ
ンジスタの特性には大きな差がある。

【０００３】ＮＭＯＳトランジスタの特性変動を引き起
こし信頼性を低下させる最も大きな要因として、ホット
キャリア効果がある。チャネル内の電界によって加速さ
れた電子は、バンドギャップのエネルギー（＝1.1eV ）
を越えるとシリコン基板の結晶格子と衝突し（衝突電離
と呼ばれる）、電子−正孔対が発生する。この電子や正
孔がホットキャリアであり、高いエネルギーをもってい
る。ホットキャリアがゲート酸化膜中に注入されたり界
面準位を作ったりすると、ＭＯＳトランジスタの特性が
劣化する（具体的には、閾値電圧を正方向に移動させた
り、相互コンダクタンスを低下させる）。ホットキャリ
アはチャネル内の電界が高くなると発生するため、微細
化によりゲート長が短くなるほど、また、電源電圧が高
くなるほど、ホットキャリア効果の影響は顕著になる。
近年では、消費電力を低減するために電源電圧が低下し
ているが、それ以上に微細化が進んでゲート長が短くな
っているため、ホットキャリア効果の抑制は依然重要な
課題である。

【０００４】ホットキャリア効果を抑制するには、ドレ
イン領域近傍の電界を緩和すればよく、その代表的な方
法に、ドレイン領域近傍の不純物濃度を低くしたＬＤＤ
（Lightly Doped Drain ）構造がある。ＬＤＤ構造を作
成するには、まず、低濃度のドレイン領域（ｎ^-領域）
を形成するために、ゲート電極をマスクとしてリンのイ
オン注入を行う。次に、ゲート電極の側壁にサイドウォ
ールスペーサを形成する。続いて、高濃度のドレイン領
域（ｎ⁺領域）を形成するために、サイドウォールスペ
ーサをマスクとしてヒ素のイオン注入を行う。従って、
サイドウォールスペーサの幅が大きくなるほど低濃度領
域（ｎ^-領域）の幅も大きくなり、電界緩和能力が向上
する。しかし、ＬＤＤ構造ではソース・ドレイン間に低
濃度領域が抵抗として直列に挿入されることになるた
め、相互コンダクタンス（ｇｍ）が低くなり駆動能力が
低下する。例えば、チャネル長が0.8 μm の場合、通常
のＳＤ（Single Drain）構造に比べてＬＤＤ構造ではｇ
ｍが10％程度低下する。従って、ＬＤＤ構造をとるＮＭ
ＯＳトランジスタでは、電界緩和能力（ホットキャリア
効果の抑制能力）と駆動能力を用途に応じて勘案し、低
濃度領域の不純物濃度と寸法を最適化する必要がある。

【０００５】一方、ＰＭＯＳトランジスタでは、ＮＭＯ
Ｓトランジスタほどホットキャリア効果が問題にはなら
ない。これは、ＰＭＯＳトランジスタのキャリアである
正孔が衝突電離を起こしにくいためである。加えて、Ｐ
ＭＯＳトランジスタのソース・ドレイン領域の形成には
Ｐ形不純物としてホウ素が注入されるが、ホウ素の拡散
はＮ形不純物であるリンやヒ素に比べて速い。そのた
め、ＮＭＯＳトランジスタと同じ熱履歴が加えられた場
合、ＰＭＯＳトランジスタでは結果としてドレインの不
純物濃度分布が緩傾斜をもつことになりドレイン領域近
傍の電界が緩和される。従って、ＰＭＯＳトランジスタ
では特にＬＤＤ構造をとる必要がなく、一般にＳＤ構造
が採用されている。

【０００６】ＰＭＯＳトランジスタの特性変動を引き起
こし信頼性を低下させる最も大きな要因としては、ショ
ートチャネル効果がある。ショートチャネル効果を抑制
するには、ソース・ドレイン領域を形成するためのイオ
ン注入時にゲート長よりもチャネル長の方が大きいオフ
セット構造を採用すればよい。オフセット構造を作成す
るには、ゲート電極の側壁にサイドウォールスペーサを
形成し、そのサイドウォールスペーサをマスクとしてホ
ウ素のイオン注入を行う。従って、サイドウォールスペ
ーサの幅が大きくなるほどオフセットも大きくなり、シ
ョートチャネル効果の抑制能力が向上する。しかし、オ
フセットも大きくなるとチャネル長も大きくなるため、
ｇｍが低くなり駆動能力が低下する。従って、オフセッ
ト構造をとるＰＭＯＳトランジスタでは、ショートチャ
ネル効果の抑制能力と駆動能力を用途に応じて勘案し、
ドレイン領域の不純物濃度分布とオフセットを最適化す
る必要がある。

【０００７】このように、ＭＯＳトランジスタでは、ソ
ース・ドレイン近傍の不純物濃度分布が特性に大きな影
響を与え、信頼性（ホットキャリア効果やショートチャ
ネル効果の抑制能力）や駆動能力が変化する。そして、
信頼性と駆動能力とは相反関係にある。

【０００８】

【発明が解決しようとする課題】ところで、同一のシリ
コン基板上に形成される各ＭＯＳトランジスタにおい
て、ＮＭＯＳトランジスタについては駆動能力を高め、
ＰＭＯＳトランジスタについては信頼性（ショートチャ
ネル効果の抑制能力）を高めたいことがある。その逆
に、ＮＭＯＳトランジスタについては信頼性（ホットキ
ャリア効果の抑制能力）を高め、ＰＭＯＳトランジスタ
については駆動能力を高めたいことがある。また、複数
のＮＭＯＳ（またはＰＭＯＳ）トランジスタにおいて、
あるトランジスタについては信頼性を高め、他のトラン
ジスタについては駆動能力を高めたいことがある。

【０００９】このように、信頼性と駆動能力について多
様な要求がなされる場合、従来は製造工程が複雑化して
スループットが低下するという問題があった。本発明は
上記問題点を解決するためになされたものであって、そ
の目的は、信頼性と駆動能力を共に最適化することが可
能な半導体装置を提供することにある。また、本発明の
別の目的は、そのような半導体装置の簡単かつ容易な製
造方法を提供することにある。

【００１０】

【課題を解決するための手段】請求項１に記載の発明
は、不純物の濃度分布が不均一なトランジスタを備えた
ことをその要旨とする。

【００１１】請求項２に記載の発明は、ドレイン近傍の
不純物の濃度分布が不均一なＭＩＳトランジスタを備え
たことをその要旨とする。請求項３に記載の発明は、低
濃度のドレイン領域を有したＭＩＳトランジスタを備
え、低濃度のドレイン領域の幅が各ＭＩＳトランジスタ
で異なることをその要旨とする。

【００１２】請求項４に記載の発明は、オフセット構造
の電界効果トランジスタを備えたことをその要旨とす
る。請求項５に記載の発明は、オフセット構造のＭＩＳ
トランジスタを備え、オフセットの量が各ＭＩＳトラン
ジスタで異なることをその要旨とする。

【００１３】請求項６に記載の発明は、低濃度のドレイ
ン領域を有したＭＩＳトランジスタと、オフセット構造
のＭＩＳトランジスタとを備え、低濃度のドレイン領域
の幅やオフセットの量が各ＭＩＳトランジスタで異なる
ことをその要旨とする。

【００１４】請求項７に記載の発明は、ゲート電極の側
壁に形成されたサイドウォールスペーサの幅が異なる複
数のＭＩＳトランジスタを備えたことをその要旨とす
る。請求項８に記載の発明は、ゲート電極の高さが異な
り、ゲート電極の側壁に形成されたサイドウォールスペ
ーサの幅が異なる複数のＭＩＳトランジスタを備えたこ
とをその要旨とする。

【００１５】請求項９に記載の発明は、ゲート電極の側
壁に形成されたサイドウォールスペーサが多層構造を成
し、サイドウォールスペーサの幅が異なる複数のＭＩＳ
トランジスタを備えたことをその要旨とする。

【００１６】請求項１０に記載の発明は、半導体基板上
にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲ
ート電極を形成する工程と、各ゲート電極の側壁に幅が
異なるサイドウォールスペーサを形成する工程と、ゲー
ト電極およびサイドウォールスペーサをマスクとして半
導体基板に不純物を注入する工程とを備えたことをその
要旨とする。

【００１７】請求項１１に記載の発明は、半導体基板上
にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に高
さの異なるゲート電極を形成する工程と、各ゲート電極
の側壁にサイドウォールスペーサを形成する工程と、ゲ
ート電極およびサイドウォールスペーサをマスクとして
半導体基板に不純物を注入する工程とを備えたことをそ
の要旨とする。

【００１８】請求項１２に記載の発明は、半導体基板上
にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲ
ート電極を形成する工程と、各ゲート電極の側壁に多層
構造を成すサイドウォールスペーサを形成する工程と、
ゲート電極およびサイドウォールスペーサをマスクとし
て半導体基板に不純物を注入する工程とを備えたことを
その要旨とする。

【００１９】請求項１３に記載の発明は、半導体基板上
にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に少
なくとも１層の導電膜を含む多層構造を成すゲート電極
を形成する工程と、各ゲート電極を構成する層の数を変
える工程と、各ゲート電極の側壁にサイドウォールスペ
ーサを形成する工程と、ゲート電極およびサイドウォー
ルスペーサをマスクとして半導体基板に不純物を注入す
る工程とを備えたことをその要旨とする。

【００２０】請求項１４に記載の発明は、半導体基板上
にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲ
ート電極を形成する工程と、各ゲート電極の側壁に多層
構造を成すサイドウォールスペーサを形成する工程と、
各サイドウォールスペーサを構成する層の数を変える工
程と、ゲート電極およびサイドウォールスペーサをマス
クとして半導体基板に不純物を注入する工程とを備えた
ことをその要旨とする。

【００２１】

【作用】請求項１に記載の発明によれば、不純物の濃度
分布を適宜に調整することで、トランジスタの信頼性と
駆動能力を共に最適化することができる。

【００２２】請求項２に記載の発明によれば、ドレイン
近傍の不純物の濃度分布を適宜に調整することで、ＭＩ
Ｓトランジスタの信頼性と駆動能力を共に最適化するこ
とができる。

【００２３】請求項３に記載の発明によれば、低濃度の
ドレイン領域の幅を各ＭＩＳトランジスタで適宜に調整
することで、ＭＩＳトランジスタの信頼性と駆動能力を
共に最適化することができる。

【００２４】請求項４に記載の発明によれば、オフセッ
トの量を適宜に調整することで、電界効果トランジスタ
の信頼性と駆動能力を共に最適化することができる。請
求項５に記載の発明によれば、オフセットの量を適宜に
調整することで、ＭＩＳトランジスタの信頼性と駆動能
力を共に最適化することができる。

【００２５】請求項６に記載の発明によれば、低濃度の
ドレイン領域の幅やオフセットの量を適宜に調整するこ
とで、ＭＩＳトランジスタの信頼性と駆動能力を共に最
適化することができる。

【００２６】請求項７に記載の発明によれば、サイドウ
ォールスペーサの幅が異なるため、そのサイドウォール
スペーサをマスクとして不純物を注入を行った際に、低
濃度のドレイン領域の幅やオフセットの量を異なったも
のにすることができる。

【００２７】請求項８に記載の発明によれば、ゲート電
極の高さを変えることでサイドウォールスペーサの幅を
異なったものにすることができる。請求項９に記載の発
明によれば、サイドウォールスペーサを構成する層の数
を変えることでサイドウォールスペーサの幅を異なった
ものにすることができる。

【００２８】請求項１０に記載の発明によれば、請求項
７に記載の半導体装置を簡単かつ容易に製造することが
できる。請求項１１，１３のいずれか１項に記載の発明
によれば、請求項８に記載の半導体装置を簡単かつ容易
に製造することができる。

【００２９】請求項１２，１４のいずれか１項に記載の
発明によれば、請求項９に記載の半導体装置を簡単かつ
容易に製造することができる。ところで、液相成長法
（ＬＰＤ；Liquid Phase Deposition ）で形成したシリ
コン酸化膜（ＬＰＤ酸化膜という）を利用し、所定のゲ
ート電極についてだけＬＰＤ酸化膜によるサイドウォー
ルスペーサを形成してＬＤＤ構造を作成する方法が提案
されている（IEEE TRANSACTIONS ON ELECTRON DEVICES,
VOL.40,NO.8,AUGUST 1993.,pp1455-1460. 参照）。しか
し、ＬＰＤは一般的な技術ではないため製造工程が複雑
化する上に、ＬＰＤ酸化膜は膜質が悪いためＭＩＳトラ
ンジスタの特性を向上させることが難しいという問題が
ある。従って、ＬＰＤ酸化膜によるサイドウォールスペ
ーサを利用する方法では、本発明のようにＭＩＳトラン
ジスタの信頼性と駆動能力を共に最適化することはでき
ない。

【００３０】

【実施例】

（第１実施例）以下、本発明を具体化した第１実施例の
製造工程および構造を図１〜図７に従って説明する。

【００３１】工程１（図１参照）；ＬＯＣＯＳ法によ
り、シリコン基板１上に素子分離のためのフィールド酸
化膜２を形成する。次に、熱酸化により、シリコン基板
１上にゲート酸化膜３を形成する。続いて、ＣＶＤ法
（使用ガス；ＳｉＨ₄＋ＰＨ₃）により、ゲート酸化膜
３上にリンをドープしたポリシリコン（リンドープトポ
リシリコン）膜４（膜厚；200nm ）を形成する。そし
て、ＣＶＤ法（使用ガス；ＳｉＨ₄＋ＮＨ₃）により、
リンドープトポリシリコン膜４上にシリコン窒化膜５
（膜厚；100nm ）を形成する。その後、シリコン窒化膜
５上にゲート電極形成用のレジストパターン６を形成す
る。

【００３２】工程２（図２参照）；レジストパターン６
をエッチングマスクとしてシリコン窒化膜５およびリン
ドープトポリシリコン膜４をエッチングし、ゲート電極
７を形成する。従って、ゲート電極７は、リンドープト
ポリシリコン膜４による電極本体の上に、シリコン窒化
膜５が形成された構造となる。次に、デバイスの全面に
レジストを塗布した後、ＰＭＯＳトランジスタ領域Ａ上
のレジスト８を残して、ＮＭＯＳトランジスタ領域Ｂ上
のレジストを除去する。

【００３３】工程３（図３参照）；レジスト８をエッチ
ングマスクとするドライエッチング（使用ガス；ＣＦ₄
＋ＣＨＦ₃）により、ＮＭＯＳトランジスタ領域Ｂ内の
ゲート電極７（以下、７ｂという）からシリコン窒化膜
５を除去する。従って、ＰＭＯＳトランジスタ領域Ａ内
のゲート電極７（以下、７ａという）のシリコン窒化膜
５は残る。次に、ゲート電極７ｂおよびレジスト８をマ
スクとしてリンのイオン注入（注入エネルギー;50eV 程
度、濃度；1E14cm^-2以下）を行い、ＮＭＯＳトランジス
タの低濃度のソース・ドレイン領域であるｎ^-領域９を
形成する。

【００３４】工程４（図４参照）；レジスト８を除去す
る。次に、ＣＶＤ法（使用ガス；ＳｉＨ₄＋Ｎ₂Ｏ）に
より、デバイスの全面にシリコン酸化膜１０（膜厚；20
0nm）を形成する。

【００３５】工程５（図５参照）；全面エッチバックに
より、各ゲート電極７ａ，７ｂの側壁のシリコン酸化膜
１０だけを残して不要なシリコン酸化膜１０を除去す
る。各ゲート電極７ａ，７ｂの側壁に残ったシリコン酸
化膜１０が各サイドウォールスペーサ１１ａ，１１ｂと
なる。ここで、各サイドウォールスペーサ１１ａ，１１
ｂの幅は、各ゲート電極７ａ，７ｂの高さによって規定
される。ゲート電極７ａの高さはシリコン窒化膜５の分
だけゲート電極７ｂよりも高いため、サイドウォールス
ペーサ１１ａの幅はサイドウォールスペーサ１１ｂより
も大きくなる。

【００３６】工程６（図６参照）；デバイスの全面にレ
ジストを塗布した後、ＰＭＯＳトランジスタ領域Ａ上の
レジスト１２を残して、ＮＭＯＳトランジスタ領域Ｂ上
のレジストを除去する。次に、ゲート電極７ｂ，サイド
ウォールスペーサ１１ｂ，レジスト１２をマスクとして
ヒ素のイオン注入（注入エネルギー;145eV程度、濃度；
5E15cm^-2程度）を行い、ＮＭＯＳトランジスタの高濃度
のソース・ドレイン領域であるｎ⁺領域１３を形成す
る。

【００３７】工程７（図７参照）；デバイスの全面にレ
ジストを塗布した後、ＮＭＯＳトランジスタ領域Ｂ上の
レジスト１４を残して、ＰＭＯＳトランジスタ領域Ａ上
のレジストを除去する。次に、ゲート電極７ａ，サイド
ウォールスペーサ１１ａ，レジスト１４をマスクとして
二フッ化ホウ素（ＢＦ₂）のイオン注入を行い、ＰＭＯ
Ｓトランジスタのソース・ドレイン領域であるｐ⁺領域
１５を形成する。

【００３８】本実施例では、このようにして、ＬＤＤ構
造のＮＭＯＳトランジスタ１５およびＳＤ構造のＰＭＯ
Ｓトランジスタ１６が作成される。ＰＭＯＳトランジス
タ１６のゲート電極７ａは、リンドープトポリシリコン
膜４上にシリコン窒化膜５が形成された構造になってい
る。一方、ＮＭＯＳトランジスタ１５のゲート電極７ｂ
は、リンドープトポリシリコン膜４だけからなってい
る。そのため、ゲート電極７ａの高さはシリコン窒化膜
５の分だけゲート電極７ｂよりも高くなり、ゲート電極
７ａの側壁に形成されるサイドウォールスペーサ１１ａ
の幅はゲート電極７ｂの側壁に形成されるサイドウォー
ルスペーサ１１ｂよりも大きくなる。この各サイドウォ
ールスペーサ１１ａ，１１ｂをマスクとするイオン注入
により、ソース・ドレイン領域が形成される。

【００３９】従って、ＰＭＯＳトランジスタ１６につい
ては、サイドウォールスペーサ１１ａの幅が大きいため
オフセットも大きくなり、前記したように、ショートチ
ャネル効果の抑制能力が高められる。一方、ＮＭＯＳト
ランジスタ１５については、サイドウォールスペーサ１
１ｂの幅が小さいためｎ^-領域９の幅も小さくなり、前
記したように、駆動能力が高められる。

【００４０】つまり、本実施例によれば、各ゲート電極
７ａ，７ｂの高さを調整して各サイドウォールスペーサ
１１ａ，１１ｂの幅を制御することで、ＮＭＯＳトラン
ジスタ１５については駆動能力を高め、ＰＭＯＳトラン
ジスタ１６については信頼性（ショートチャネル効果の
抑制能力）を高めることができる。ここで、各ゲート電
極７ａ，７ｂの高さを調整することは簡単であるため、
各サイドウォールスペーサ１１ａ，１１ｂの幅を制御す
るのは容易である。従って、各ＭＯＳトランジスタ１
５，１６に対して個別に要求される信頼性と駆動能力を
共に最適化することも簡単かつ容易である。

【００４１】ところで、前記したように、ホウ素の拡散
はＮ形不純物であるリンやヒ素に比べて速い。そのた
め、比較的高温の熱履歴が加えられるデバイス（例え
ば，ＤＲＡＭなど）では、ｐ⁺領域１５を形成するため
に注入されたホウ素のチャネル方向への拡散が、ｎ^-領
域９を形成するために注入されたリンやｎ⁺領域１３を
形成するために注入されたヒ素のそれに比べて速くな
り、ＰＭＯＳトランジスタ１６のチャネル長が短くなる
傾向をもつ。しかし、本実施例によれば、ＰＭＯＳトラ
ンジスタ１６のオフセットが大きくなるためチャネル長
を十分にとることができる。従って、比較的高温の熱履
歴が加えられた場合でも、ホウ素のチャネル方向への拡
散の影響を避けることができ、ＰＭＯＳトランジスタ１
６の駆動能力が低下することはない。

【００４２】（第２実施例）次に、本発明を具体化した
第２実施例の製造工程および構造を図８〜図１３に従っ
て説明する。尚、本実施例において、第１実施例と同じ
構成部材については符号を等しくしてその説明を省略す
ると共に、同じ製造方法についても説明を省略する。

【００４３】工程一（図１参照）および工程二（図２参
照）；第１実施例の工程１および工程２と同様である。工程三（図８参照）；ゲート電極７ｂおよびレジスト８
をマスクとしてリンのイオン注入を行い、ｎ^-領域９を
形成する。但し、ゲート電極７ｂのシリコン窒化膜５は
残してある。

【００４４】工程四（図９参照）；デバイスの全面にレ
ジストを塗布した後、ＮＭＯＳトランジスタ領域Ｂ上の
レジスト２１を残して、ＰＭＯＳトランジスタ領域Ａ上
のレジストを除去する。レジスト２１をエッチングマス
クとするドライエッチングにより、ＰＭＯＳトランジス
タ領域Ａ内のゲート電極７ａからシリコン窒化膜５を除
去する。従って、ＮＭＯＳトランジスタ領域Ｂ内のゲー
ト電極７ｂのシリコン窒化膜５は残る。

【００４５】工程五（図１０参照）；レジスト２１を除
去する。次に、デバイスの全面にシリコン酸化膜１０を
形成する。工程六（図１１参照）；各ゲート電極７ａ，７ｂの側壁
のシリコン酸化膜１０だけを残し、各サイドウォールス
ペーサ１１ａ，１１ｂを形成する。ここで、ゲート電極
７ｂの高さはシリコン窒化膜５の分だけゲート電極７ａ
よりも高いため、サイドウォールスペーサ１１ｂの幅は
サイドウォールスペーサ１１ａよりも大きくなる。

【００４６】工程七（図１２参照）および工程八（図１
３参照）；第１実施例の工程６および工程７と同様であ
る。本実施例では、このようにして、ＬＤＤ構造のＮＭＯＳ
トランジスタ２２およびＳＤ構造のＰＭＯＳトランジス
タ２３が作成される。ＮＭＯＳトランジスタ２２のゲー
ト電極７ｂは、リンドープトポリシリコン膜４上にシリ
コン窒化膜５が形成された構造になっている。一方、Ｐ
ＭＯＳトランジスタ２３のゲート電極７ａは、リンドー
プトポリシリコン膜４だけからなっている。そのため、
ゲート電極７ｂの高さはシリコン窒化膜５の分だけゲー
ト電極７ａよりも高くなり、ゲート電極７ｂの側壁に形
成されるサイドウォールスペーサ１１ｂの幅はゲート電
極７ａの側壁に形成されるサイドウォールスペーサ１１
ａよりも大きくなる。

【００４７】従って、ＰＭＯＳトランジスタ２３につい
ては、サイドウォールスペーサ１１ａの幅が小さいため
オフセットが小さくなり、前記したように、駆動能力が
高められる。一方、ＮＭＯＳトランジスタ２２について
は、サイドウォールスペーサ１１ｂの幅が大きいためｎ
^-領域９の幅も大きくなり、前記したように、ホットキ
ャリア効果の抑制能力が高められる。

【００４８】つまり、本実施例によれば、各ゲート電極
７ａ，７ｂの高さを調整して各サイドウォールスペーサ
１１ａ，１１ｂの幅を制御することで、ＮＭＯＳトラン
ジスタ２２については信頼性（ホットキャリア効果の抑
制能力）を高め、ＰＭＯＳトランジスタ２３については
駆動能力を高めることができる。すなわち、本実施例で
は、ＮＭＯＳおよびＰＭＯＳトランジスタに対して第１
実施例とは逆の要求を満足させることができる。そし
て、第１実施例と同様に、各ＭＯＳトランジスタ２２，
２３に対して個別に要求される信頼性と駆動能力を共に
最適化することができる。

【００４９】（第３実施例）次に、本発明を具体化した
第３実施例の製造工程および構造を図１４〜図２０に従
って説明する。尚、本実施例において、第１実施例と同
じ構成部材については符号を等しくしてその説明を省略
すると共に、同じ製造方法についても説明を省略する。

【００５０】工程（図１４参照）；シリコン基板１上
にフィールド酸化膜２を形成し、シリコン基板１上にゲ
ート酸化膜３を形成する。次に、ゲート酸化膜３上にリ
ンドープトポリシリコン膜４を形成する。続いて、リン
ドープトポリシリコン膜４上にゲート電極形成用のレジ
ストパターン６を形成する。

【００５１】工程（図１５参照）；レジストパターン
６をエッチングマスクとしてリンドープトポリシリコン
膜４をエッチングし、各ゲート電極７ａ，７ｂを形成す
る。次に、デバイスの全面にレジストを塗布した後、Ｐ
ＭＯＳトランジスタ領域Ａ上のレジスト８を残して、Ｎ
ＭＯＳトランジスタ領域Ｂ上のレジストを除去する。

【００５２】工程（図１６参照）；ゲート電極７ｂお
よびレジスト８をマスクとしてリンのイオン注入を行
い、ｎ^-領域９を形成する。工程（図１７参照）；レジスト８を除去する。次に、
ＣＶＤ法（使用ガス；ＳｉＨ₄＋Ｎ₂Ｏ）により、デバ
イスの全面にシリコン酸化膜３１（膜厚；50nm）を形成
する。続いて、ＣＶＤ法（使用ガス；ＳｉＨ₄＋Ｎ
Ｈ₃）により、シリコン酸化膜３１上にシリコン窒化膜
３２（膜厚；250nm ）を形成する。

【００５３】工程（図１８参照）；塩素ガスを用いた
全面エッチバックにより、各ゲート電極７ａ，７ｂの側
壁のシリコン酸化膜３１およびシリコン窒化膜３２だけ
を残して不要なシリコン酸化膜３１およびシリコン窒化
膜３２を除去する。各ゲート電極７ａ，７ｂの側壁に残
ったシリコン酸化膜３１およびシリコン窒化膜３２が各
サイドウォールスペーサ３３ａ，３３ｂとなる。

【００５４】工程（図１９参照）；デバイスの全面に
レジストを塗布した後、ＰＭＯＳトランジスタ領域Ａ上
のレジスト１２を残して、ＮＭＯＳトランジスタ領域Ｂ
上のレジストを除去する。次に、レジスト１２をエッチ
ングマスクとするドライエッチング（使用ガス；ＣＦ₄
＋ＣＨＦ₃）により、ＮＭＯＳトランジスタ領域Ｂ内の
サイドウォールスペーサ３３ｂからシリコン窒化膜３２
を除去する。従って、ＰＭＯＳトランジスタ領域Ａ内の
サイドウォールスペーサ３３ａのシリコン窒化膜３２は
残る。ここで、サイドウォールスペーサ３３ａはシリコ
ン窒化膜３２の分だけサイドウォールスペーサ３３ｂよ
り厚くなる。より詳細には、サイドウォールスペーサ３
３ａにおいて、ゲート電極７ｂに近い部分は厚くなり、
ゲート電極７ｂから遠い部分は薄くなる。そのため、サ
イドウォールスペーサ３３ａの実効的な幅はサイドウォ
ールスペーサ３３ｂよりも大きくなる。次に、ゲート電
極７ｂ，サイドウォールスペーサ３３ｂ，レジスト１２
をマスクとしてヒ素のイオン注入を行い、ｎ⁺領域１３
を形成する。

【００５５】工程（図２０参照）；デバイスの全面に
レジストを塗布した後、ＮＭＯＳトランジスタ領域Ｂ上
のレジスト１４を残して、ＰＭＯＳトランジスタ領域Ａ
上のレジストを除去する。次に、ゲート電極７ａ，サイ
ドウォールスペーサ３３ａ，レジスト１４をマスクとし
て二フッ化ホウ素（ＢＦ₂）のイオン注入を行い、ｐ ⁺
領域１５を形成する。

【００５６】本実施例では、このようにして、ＬＤＤ構
造のＮＭＯＳトランジスタ３４およびＳＤ構造のＰＭＯ
Ｓトランジスタ３５が作成される。ＰＭＯＳトランジス
タ３５のサイドウォールスペーサ３３ａは、シリコン酸
化膜３１とシリコン窒化膜３２の２層構造になってい
る。一方、ＮＭＯＳトランジスタ３４のサイドウォール
スペーサ３３ａは、シリコン酸化膜３１の単層構造にな
っている。そのため、サイドウォールスペーサ３３ａの
実効的な幅はサイドウォールスペーサ３３ｂよりも大き
くなる。この各サイドウォールスペーサ３３ａ，３３ｂ
をマスクとするイオン注入により、ソース・ドレイン領
域が形成される。

【００５７】従って、ＰＭＯＳトランジスタ３５につい
ては、サイドウォールスペーサ３３ａの幅が大きいため
オフセットも大きくなり、前記したように、ショートチ
ャネル効果の抑制能力が高められる。一方、ＮＭＯＳト
ランジスタ３４については、サイドウォールスペーサ３
３ｂの幅が小さいためｎ^-領域９の幅も小さくなり、前
記したように、駆動能力が高められる。

【００５８】つまり、本実施例によれば、シリコン酸化
膜３１とシリコン窒化膜３２の膜厚を調整して各サイド
ウォールスペーサ３３ａ，３３ｂの幅を制御すること
で、ＮＭＯＳトランジスタ３４については駆動能力を高
め、ＰＭＯＳトランジスタ３５については信頼性（ショ
ートチャネル効果の抑制能力）を高めることができる。
ここで、シリコン酸化膜３１とシリコン窒化膜３２の膜
厚を調整することは簡単であるため、各サイドウォール
スペーサ３３ａ，３３ｂの幅を制御するのは容易であ
る。従って、各ＭＯＳトランジスタ３４，３５に対して
個別に要求される信頼性と駆動能力を共に最適化するこ
とも簡単かつ容易である。また、第１実施例と同様に、
比較的高温の熱履歴が加えられた場合でも、ホウ素のチ
ャネル方向への拡散の影響を避けることができ、ＰＭＯ
Ｓトランジスタ３５の駆動能力が低下することはない。

【００５９】尚、上記各実施例は以下のように変更して
もよく、その場合でも同様の作用および効果を得ること
ができる。１）第１または第２実施例において、ＣＶＤ法によって
形成されるシリコン窒化膜５を、リンドープトポリシリ
コン膜４とはエッチングレートが異なる適宜な膜に置き
代える。そのような膜としては、以下のものがある。

【００６０】（１）ＣＶＤ法によって形成されるシリケ
ートガラス膜。例えば、ＰＳＧ膜（使用ガス；ＳｉＨ₄
＋ＰＨ₃），ＢＳＧ膜（使用ガス；ＳｉＨ₄＋Ｂ
₂Ｈ₆），ＡｓＳＧ膜（使用ガス；ＳｉＨ₄＋Ａｓ
Ｈ₃），ＢＰＳＧ膜，ＡＳＧ膜など。

【００６１】（２）適宜なＣＶＤ法（減圧ＣＶＤ，常圧
ＣＶＤ，プラズマＣＶＤ，ＴＥＯＳ−ＣＶＤ）によって
形成されるシリコン酸化膜。（３）適宜なＣＶＤ法（減圧ＣＶＤ，常圧ＣＶＤ，プラ
ズマＣＶＤ，ＴＥＯＳ−ＣＶＤ）によって形成されるシ
リコン窒酸化膜。

【００６２】（４）ＰＶＤ法によって形成されるシリコ
ン窒化膜，シリケートガラス膜，シリコン酸化膜，シリ
コン窒酸化膜など。２）第３実施例において、ＣＶＤ法によって形成される
シリコン窒化膜３２を、シリコン酸化膜３１とはエッチ
ングレートが異なる適宜な膜に置き代える。そのような
膜としては、上記（１），（３）およびＰＶＤ法によっ
て形成されるシリコン窒化膜，シリケートガラス膜，シ
リコン窒酸化膜などがある。

【００６３】３）各ＮＭＯＳトランジスタ１５，２２，
３４をＳＤ構造とする。４）第３実施例において、サイドウォールスペーサ３３
ｂの幅をサイドウォールスペーサ３３ａよりも大きくす
る。この場合には、第２実施例と同様に、ＮＭＯＳトラ
ンジスタ３４については信頼性（ホットキャリア効果の
抑制能力）を高め、ＰＭＯＳトランジスタ３５について
は駆動能力を高めることができる。

【００６４】５）上記各実施例では、Ｎ，Ｐの異なるチ
ャネルのＭＯＳトランジスタでサイドウォールスペーサ
の幅を変えたが、同じチャネルのトランジスタにおい
て、サイドウォールスペーサの幅を変えるようにする。
この場合には、同じチャネルのＭＯＳトランジスタの
内、サイドウォールスペーサの幅を大きくしたトランジ
スタについては信頼性を高め、サイドウォールスペーサ
の幅を小さくしたトランジスタについては駆動能力を高
めることができる。

【００６５】６）第１実施例と第３実施例とを併用す
る。この場合、両者の相乗作用により本発明の効果をさ
らに高めることができる。７）第１または第２実施例において、ゲート電極７ａ，
７ｂをエッチングレートの異なる導電膜からなる２層構
造とする。そして、サイドウォールスペーサの幅を小さ
くしたいＭＯＳトランジスタについては、ゲート電極を
構成する上部の膜を除去してゲート電極の高さを低くす
る。例えば、ゲート電極７ａ，７ｂをポリサイド構造と
し、高さを低くしたいゲート電極については上部のシリ
サイド層を除去して下部のポリシリコン層だけを残す。

【００６６】８）第１または第２実施例において、シリ
コン窒化膜５を多層構造の絶縁膜に置き代える。そし
て、除去する膜の数を変えることにより、ゲート電極７
ａ，７ｂの高さを多段階に調整し、ｎ^-領域９の幅やオ
フセットを多段階に調節する。例えば、シリコン窒化膜
５を３層の絶縁膜に置き代えれば、ゲート電極７ａ，７
ｂの高さを４段階に調整することができ、ｎ^-領域９の
幅やオフセットも４段階に調節することができる。

【００６７】９）上記７）において、ゲート電極７ａ，
７ｂを導電膜からなる多層構造とし、上記８）のように
ゲート電極７ａ，７ｂの高さを多段階に調整する。１
０）第１実施例において工程６と工程７を入れ替える。
また、第２実施例において工程七と工程八を入れ替え
る。

【００６８】以上、各実施例について説明したが、各実
施例から把握できる請求項以外の技術的思想について、
以下にそれらの効果と共に記載する。（イ）請求項２，３，５〜９のいずれか１項に記載の半
導体装置において、ＭＩＳトランジスタはＭＯＳトラン
ジスタである半導体装置。シリコン酸化膜をゲート絶縁
膜とするＭＯＳトランジスタは特性に優れるため、本発
明の効果をより高めることができる。

【００６９】（ロ）請求項１０〜１４のいずれか１項に
記載の半導体装置の製造方法において、ＭＩＳトランジ
スタはＭＯＳトランジスタである半導体装置の製造方
法。シリコン酸化膜をゲート絶縁膜とするＭＯＳトラン
ジスタは特性に優れるため、本発明の効果をより高める
ことができる。

【００７０】ところで、本明細書において、発明の構成
に係る部材は以下のように定義されるものとする。（ａ）半導体基板とは、単結晶シリコン基板だけでな
く、単結晶シリコン薄膜、多結晶シリコン薄膜、非晶質
シリコン薄膜、III −Ｖ族化合物半導体基板およびIII
−Ｖ族化合物半導体薄膜をも含むものとする。

【００７１】（ｂ）電界効果トランジスタ（ＦＥＴ）と
は、ＭＩＳ形電界効果トランジスタだけでなく接合形電
界効果トランジスタ（ジャンクションＦＥＴ）をも含む
ものとする。

【００７２】

【発明の効果】以上詳述したように本発明によれば、信
頼性と駆動能力を共に最適化することが可能な半導体装
置を提供することができる。また、そのような半導体装
置の簡単かつ容易な製造方法を提供することができる。

【図面の簡単な説明】

【図１】本発明を具体化した第１実施例の製造工程を説
明するための断面図である。

【図２】第１実施例の製造工程を説明するための断面図
である。

【図３】第１実施例の製造工程を説明するための断面図
である。

【図４】第１実施例の製造工程を説明するための断面図
である。

【図５】第１実施例の製造工程を説明するための断面図
である。

【図６】第１実施例の製造工程を説明するための断面図
である。

【図７】第１実施例の製造工程を説明するための断面図
である。

【図８】本発明を具体化した第２実施例の製造工程を説
明するための断面図である。

【図９】第２実施例の製造工程を説明するための断面図
である。

【図１０】第２実施例の製造工程を説明するための断面
図である。

【図１１】第２実施例の製造工程を説明するための断面
図である。

【図１２】第２実施例の製造工程を説明するための断面
図である。

【図１３】第２実施例の製造工程を説明するための断面
図である。

【図１４】本発明を具体化した第３実施例の製造工程を
説明するための断面図である。

【図１５】第３実施例の製造工程を説明するための断面
図である。

【図１６】第３実施例の製造工程を説明するための断面
図である。

【図１７】第３実施例の製造工程を説明するための断面
図である。

【図１８】第３実施例の製造工程を説明するための断面
図である。

【図１９】第３実施例の製造工程を説明するための断面
図である。

【図２０】第３実施例の製造工程を説明するための断面
図である。

【符号の説明】

１…半導体基板としてのシリコン基板２…ゲート絶縁膜としてのシリコン酸化膜４…ゲート電極を構成する導電層としてのリンドープト
ポリシリコン膜５…ゲート電極を構成する上部の層としてのシリコン窒
化膜７，７ａ，７ｂ…ゲート電極９…ＮＭＯＳトランジスタのソース・ドレイン領域とし
てのｎ^-領域１３…ＮＭＯＳトランジスタのソース・ドレイン領域と
してのｎ⁺領域１５…ＰＭＯＳトランジスタのソース・ドレイン領域と
してのｐ⁺領域１１ａ，１１ｂ，３３ａ，３３ｂ…サイドウォールスペ
ーサ３２…サイドウォールスペーサを構成する上部の層とし
てのシリコン窒化膜

Claims

【特許請求の範囲】

【請求項１】不純物の濃度分布が不均一なトランジス
タを備えた半導体装置。
【請求項２】ドレイン近傍の不純物の濃度分布が不均
一なＭＩＳトランジスタを備えた半導体装置。
【請求項３】低濃度のドレイン領域を有したＭＩＳト
ランジスタを備え、低濃度のドレイン領域の幅が各ＭＩ
Ｓトランジスタで異なる半導体装置。
【請求項４】オフセット構造の電界効果トランジスタ
を備えた半導体装置。
【請求項５】オフセット構造のＭＩＳトランジスタを
備え、オフセットの量が各ＭＩＳトランジスタで異なる
半導体装置。
【請求項６】低濃度のドレイン領域を有したＭＩＳト
ランジスタと、オフセット構造のＭＩＳトランジスタと
を備え、低濃度のドレイン領域の幅やオフセットの量が
各ＭＩＳトランジスタで異なる半導体装置。
【請求項７】ゲート電極の側壁に形成されたサイドウ
ォールスペーサの幅が異なる複数のＭＩＳトランジスタ
を備えた半導体装置。
【請求項８】ゲート電極の高さが異なり、ゲート電極
の側壁に形成されたサイドウォールスペーサの幅が異な
る複数のＭＩＳトランジスタを備えた半導体装置。
【請求項９】ゲート電極の側壁に形成されたサイドウ
ォールスペーサが多層構造を成し、サイドウォールスペ
ーサの幅が異なる複数のＭＩＳトランジスタを備えた半
導体装置。
【請求項１０】半導体基板上にゲート絶縁膜を形成す
る工程と、ゲート絶縁膜上にゲート電極を形成する工程と、各ゲート電極の側壁に幅が異なるサイドウォールスペー
サを形成する工程と、ゲート電極およびサイドウォールスペーサをマスクとし
て半導体基板に不純物を注入する工程とを備えた半導体
装置の製造方法。
【請求項１１】半導体基板上にゲート絶縁膜を形成す
る工程と、ゲート絶縁膜上に高さの異なるゲート電極を形成する工
程と、各ゲート電極の側壁にサイドウォールスペーサを形成す
る工程と、ゲート電極およびサイドウォールスペーサをマスクとし
て半導体基板に不純物を注入する工程とを備えた半導体
装置の製造方法。
【請求項１２】半導体基板上にゲート絶縁膜を形成す
る工程と、ゲート絶縁膜上にゲート電極を形成する工程と、各ゲート電極の側壁に多層構造を成すサイドウォールス
ペーサを形成する工程と、ゲート電極およびサイドウォールスペーサをマスクとし
て半導体基板に不純物を注入する工程とを備えた半導体
装置の製造方法。
【請求項１３】半導体基板上にゲート絶縁膜を形成す
る工程と、ゲート絶縁膜上に少なくとも１層の導電膜を含む多層構
造を成すゲート電極を形成する工程と、各ゲート電極を構成する層の数を変える工程と、各ゲート電極の側壁にサイドウォールスペーサを形成す
る工程と、ゲート電極およびサイドウォールスペーサをマスクとし
て半導体基板に不純物を注入する工程とを備えた半導体
装置の製造方法。
【請求項１４】半導体基板上にゲート絶縁膜を形成す
る工程と、ゲート絶縁膜上にゲート電極を形成する工程と、各ゲート電極の側壁に多層構造を成すサイドウォールス
ペーサを形成する工程と、各サイドウォールスペーサを構成する層の数を変える工
程と、ゲート電極およびサイドウォールスペーサをマスクとし
て半導体基板に不純物を注入する工程とを備えた半導体
装置の製造方法。