JPH07320407A - Signal detecting device and signal detecting method - Google Patents

Abstract

PURPOSE:To reduce the scale of a circuit by restoring pilot signals superposed on a digital modulation signal by sampling them with the clock having a prescribed frequency and with the clock having the same frequency as this frequency and having a different phase. CONSTITUTION:A reproducing modulation signal quantized by an A/D converter is inputted to the input terminal 201 of a pilot signal detecting circuit. A clock generating circuit 210 generates the clock having the bit frequency of the reproducing modulation signal and transmits clocks having the latch frequency corresponding to desired pilot signals to latch circuits 203, 208 via frequency divider circuits 211, 213, 215. Since latch circuits 203, 208 decimate the reproducing modulation signal with the latch frequency, desired pilot signals are extracted and detected. A delay unit 212 delays the clock to be transmitted to the latch circuit 208 of one side by one fourth of a cycle. A squaring circuit 204 for obtaining levels of pilot signals is used in common in latch circuits 203, 208 by being switched with a time phase by switches 209, 214.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は信号検出装置及び信号検
出方法に関し、特に、所定周波数のパイロット信号成分
を含むデジタル変調信号からパイロット信号成分を検出
する検出装置及び検出方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal detecting device and a signal detecting method, and more particularly to a detecting device and a detecting method for detecting a pilot signal component from a digital modulation signal containing a pilot signal component of a predetermined frequency.

【０００２】[0002]

【従来の技術】近年、デジタル磁気記録再生技術の進歩
により、デジタルＶＴＲの開発が盛んに行われている。
この種のデジタルＶＴＲにおいても従来のアナログＶＴ
Ｒと同様に再生時にはトラッキング制御を行う必要があ
り、様々なトラッキング制御の手法が提案されている。2. Description of the Related Art In recent years, a digital VTR has been actively developed due to the progress of digital magnetic recording / reproducing technology.
Even in this kind of digital VTR, the conventional analog VT
Similar to R, it is necessary to perform tracking control at the time of reproduction, and various tracking control methods have been proposed.

【０００３】その中でも記録するデジタル信号データ列
をデジタル変調する際に所定のパイロット信号成分を重
畳し、再生時にこのパイロット信号を用いてトラッキン
グ制御を行う手法が注目されている。Among them, a method of superposing a predetermined pilot signal component at the time of digitally modulating a digital signal data sequence to be recorded and performing tracking control using this pilot signal at the time of reproduction is drawing attention.

【０００４】図７はこの種の手法を用いたデジタルＶＴ
Ｒの記録系の概略構成を示す図である。図中、ｃｈ１，
ｃｈ２は夫々回転ドラムに１８０°の位相差をもって取
り付けられ、デジタル変調信号を記録媒体である磁気テ
ープＴ上に記録する回転ヘッド、Ｔは磁気テープであ
る。FIG. 7 shows a digital VT using this kind of method.
It is a figure which shows schematic structure of the recording system of R. In the figure, ch1,
Each of ch2 is attached to a rotating drum with a phase difference of 180 °, and a rotary head for recording a digital modulation signal on a magnetic tape T which is a recording medium, and T is a magnetic tape.

【０００５】以下、動作を説明する。The operation will be described below.

【０００６】端子１から入力されたビデオ信号は、デジ
タル記録信号処理回路２に供給され、該回路２はこのビ
デオ信号を高能率符号化し、更に誤り訂正符号化し、オ
ーデイオデータや他の補助データと共に記録データフォ
ーマットに従ってデジタルデータ列を形成する。The video signal input from the terminal 1 is supplied to a digital recording signal processing circuit 2, which performs high-efficiency coding and error correction coding of the video signal, along with audio data and other auxiliary data. A digital data string is formed according to the recording data format.

【０００７】このデジタルデータ列は、更にデジタル変
調・パイロット付加回路３に供給される。該回路３は、
２４−２５変換などのデータに冗長性を持たせるデジタ
ル変調を処理回路２からのデータ列に施し、更に、この
冗長性を利用してパイロット信号成分の付加を行う。This digital data string is further supplied to the digital modulation / pilot addition circuit 3. The circuit 3 is
Digital modulation such as 24-25 conversion to give data redundancy is applied to the data string from the processing circuit 2, and a pilot signal component is added by utilizing this redundancy.

【０００８】具体的には、例えば、２４ビットのデータ
毎に先頭に”１”及び”０”の先頭ビットを付加し他２
５ビットのデータを夫々形成し、これらを夫々ビットス
トリームとして出力する。そして、これらのビットスト
リームを夫々、ＮＲＺＩ変調する。更に、ＮＲＺＩ変調
された２種類のビットストリームからＤＣ成分，ｆ１
（第１のパイロット信号の周波数）成分，ｆ２（第２の
パイロット信号の周波数）成分を夫々抽出し、これらの
各成分の総和を算出する。この総和は過去の総和の累積
値に夫々加算され、そして、各ビットストリーム毎に、
累算値を形成する。そして、これら２種類の累算値を比
較して、この累算値をより小さくする方の２５ビットの
ビットストリームを選択して出力する。この場合に出力
されるビットストリームはＤＣ，ｆ１，ｆ２成分が夫々
抑圧されたビットストリームということになる。Specifically, for example, for each 24-bit data, the leading bits of "1" and "0" are added to the beginning and the other 2
5-bit data is formed, and these are output as bit streams. Then, each of these bit streams is NRZI modulated. Furthermore, from the two types of NRZI-modulated bit streams, the DC component, f1
The (first pilot signal frequency) component and the f2 (second pilot signal frequency) component are extracted, and the sum of these components is calculated. This sum is added to the cumulative value of the past sums, and for each bitstream,
Form an accumulated value. Then, these two types of accumulated values are compared with each other, and the 25-bit bit stream having the smaller accumulated value is selected and output. The bit stream output in this case is a bit stream in which the DC, f1, and f2 components are suppressed.

【０００９】ここで、抽出されたＤＣ成分に所定のパタ
ーン信号を重畳（例えば減算）すれば、上記ビットスト
リームは上記パターン信号に対する周波数成分をもつこ
とになる。そこで、この所定のパターン信号の周波数を
所望の周波数ｆ１，ｆ２とすることにより所望の周波数
のパイロット信号成分が変調されたデジタルビットスト
リームに重畳されることになる。Here, by superimposing (for example, subtracting) a predetermined pattern signal on the extracted DC component, the bit stream has a frequency component for the pattern signal. Therefore, by setting the frequencies of the predetermined pattern signal to the desired frequencies f1 and f2, the pilot signal component of the desired frequency is superimposed on the modulated digital bit stream.

【００１０】例えば、ビットストリームのビットレート
をｆｂとし、第１のパイロット信号の周波数ｆ１をｆｂ
／９０，第２のパイロット信号の周波数ｆ２をｆｂ／１
２０と規定すれば、９０ビット周期もしくは１２０ビッ
ト周期で繰り返すパターン信号を検出された２種類のＤ
Ｃ成分から夫々減算することにより実現できる。For example, the bit rate of the bit stream is fb, and the frequency f1 of the first pilot signal is fb.
/ 90, the frequency f2 of the second pilot signal is fb / 1
If it is defined as 20, two types of D signals in which a pattern signal that repeats in a 90-bit cycle or a 120-bit cycle is detected
It can be realized by subtracting from the C component.

【００１１】こうして得られたデジタル変調ビットスト
リームはデジタル変調された記録信号としてスイッチン
グ回路４の供給され、各回転ヘッドｃｈ１，ｃｈ２の回
転位相に従って形成されたヘッドスイッチングパルス
（ＨＳＷ）により交互にヘッドｃｈ１，ｃｈ２に供給さ
れる。ヘッドｃｈ１，ｃｈ２は１８０°の位相差をもっ
て回転し、磁気テープＴ上を交互にトレースし、互いに
平行な多数のヘリカルトラックを順次形成しつつ上記デ
ジタル変調された記録信号を記録していく。The digital modulation bit stream thus obtained is supplied to the switching circuit 4 as a digitally modulated recording signal, and the head switching pulse (HSW) formed in accordance with the rotation phase of each rotary head ch1 and ch2 is alternately used for the head ch1. , Ch2. The heads ch1 and ch2 rotate with a phase difference of 180 °, alternately trace on the magnetic tape T, and sequentially form a number of parallel helical tracks to record the digitally modulated recording signal.

【００１２】図２は磁気テープＴ上の記録パターンの一
例を示す。図示の如く、形成された多数のヘリカルトラ
ックには１トラックおきにパイロット信号が重畳され、
周波数ｆ１のパイロット信号と周波数ｆ２のパイロット
信号が４トラック周期で交互に重畳されることになる。
このような記録パターンは、例えばヘッドｃｈ１が記録
を行う期間にｆ１，ｆ２の周波数成分を有するパターン
信号を交互に上記ＤＣ成分から減算し、ヘッドｃｈ２が
記録を行う期間にはパターン信号の減算を行わない様に
することにより実現できる。FIG. 2 shows an example of a recording pattern on the magnetic tape T. As shown in the figure, pilot signals are superimposed on every other track formed on a large number of helical tracks,
The pilot signal having the frequency f1 and the pilot signal having the frequency f2 are alternately superposed in a 4-track cycle.
In such a recording pattern, for example, a pattern signal having frequency components of f1 and f2 is alternately subtracted from the DC component during the recording period of the head ch1, and the pattern signal is subtracted during the recording period of the head ch2. It can be realized by not performing it.

【００１３】図９は図８に示す如き記録フォーマットに
て記録された磁気テープＴを再生する従来の再生系の構
成例を示すブロック図である。FIG. 9 is a block diagram showing a structural example of a conventional reproducing system for reproducing the magnetic tape T recorded in the recording format as shown in FIG.

【００１４】ヘッドｃｈ１，ｃｈ２にて交互に再生され
た変調信号は再生アンプ７，８を経て、ヘッドスイッチ
ング回路９に入力される。該回路９にてドラム回転検出
回路１５からのＨＳＷによって切り換えられ、連続信号
とされた再生信号はデジタル信号再生処理回路１０及び
ｆ１検出回路１２，ｆ２検出回路１３に夫々入力され
る。デジタル信号再生処理回路１０においては、デジタ
ル復調処理、誤り訂正処理、高能率符号化の復号処理等
が行われ、再現された情報データ（ビデオデータ）を出
力端子１１に出力する。The modulated signals alternately reproduced by the heads ch1 and ch2 are input to the head switching circuit 9 via the reproduction amplifiers 7 and 8. In the circuit 9, the reproduction signal switched by the HSW from the drum rotation detection circuit 15 to be a continuous signal is input to the digital signal reproduction processing circuit 10, the f1 detection circuit 12, and the f2 detection circuit 13, respectively. In the digital signal reproduction processing circuit 10, digital demodulation processing, error correction processing, high-efficiency encoding decoding processing, and the like are performed, and the reproduced information data (video data) is output to the output terminal 11.

【００１５】ｆ１検出回路１２，ｆ２検出回路１３は夫
々アナログバンドパスフィルタにて構成され、これらの
回路１２，１３によって抽出されたパイロット信号成分
は夫々トラッキング制御回路１６の供給される。トラッ
キング制御回路１６は、上記検出回路１２，１３をレベ
ル検波した後、この検波出力の差分をとる。ここで、ヘ
ッドｃｈ２に自己記録トラックを再生する様にトラッキ
ング制御をするとすれば、パイロット信号の重畳されて
いないトラックをトレースさせることになるが、この時
両隣接トラックからｆ１成分，ｆ２成分が夫々得られ
る。ここで、これらの各パイロット信号成分の差分をと
ればヘッドｃｈ２のついてのトラッキングエラーを示す
信号が得られる。尚、ヘッドｃｈ１がトレース中はトラ
ッキングエラー信号は得られないので、トラッキング制
御回路１６はこの期間は直前のトラッキングエラー信号
をサンプルホールドすることになる。また、トラッキン
グエラー信号の極性は２トラック周期で反転するので、
ＨＳＷに同期して適宜前述の差分値を反転させることに
なる。The f1 detection circuit 12 and the f2 detection circuit 13 are respectively configured by analog band pass filters, and the pilot signal components extracted by these circuits 12 and 13 are supplied to the tracking control circuit 16, respectively. The tracking control circuit 16 detects the level of the detection circuits 12 and 13 and then takes the difference between the detection outputs. Here, if the tracking control is performed on the head ch2 so as to reproduce the self-recording track, the track on which the pilot signal is not superposed is traced, but at this time, the f1 component and the f2 component are respectively from the adjacent tracks. can get. Here, if the difference between these pilot signal components is calculated, a signal indicating a tracking error for the head ch2 can be obtained. Since the tracking error signal is not obtained while the head ch1 is tracing, the tracking control circuit 16 samples and holds the immediately preceding tracking error signal during this period. In addition, since the polarity of the tracking error signal is inverted every two track periods,
The above-mentioned difference value will be appropriately inverted in synchronization with HSW.

【００１６】こうして得られたトラッキング制御信号は
キャプスタン制御回路１７に供給され、磁気テープＴの
搬送を制御することにより、各ヘッドが所望のトラック
をトレースする様に制御する。The tracking control signal thus obtained is supplied to the capstan control circuit 17 to control the transport of the magnetic tape T so that each head traces a desired track.

【００１７】[0017]

【発明が解決しようとしている課題】しかしながら、従
来のこの種の装置においてはアナログバンドパスフィル
タにより各パイロット信号を検出しており、殆どがデジ
タル処理回路で構成されるデジタルＶＴＲにおいて特別
に外付けのアナログ回路を用意しなければならず、大き
な部品スペースを必要としていた。また、バンドパスフ
ィルタの後段の検波回路により高調波成分が発生するこ
とになり、これを取り除くためにローパスフィルタ等も
用意しなければならず、効率の良い回路配置が困難であ
った。However, in the conventional apparatus of this type, each pilot signal is detected by the analog band pass filter, and most of them are externally attached to the digital VTR which is mostly composed of a digital processing circuit. An analog circuit had to be prepared, which required a large component space. Further, a harmonic component is generated by the detection circuit in the subsequent stage of the bandpass filter, and a lowpass filter or the like must be prepared to remove it, which makes it difficult to arrange the circuit efficiently.

【００１８】従って、本発明の目的は、上述の如きデジ
タル変調信号に重畳されているパイロット信号を、比較
的小規模で消費電力も少ない回路でデジタル的に検出し
得る検出装置及び方法を提供するところにある。Therefore, an object of the present invention is to provide a detection apparatus and method capable of digitally detecting a pilot signal superimposed on a digital modulation signal as described above with a circuit of relatively small scale and low power consumption. Where it is.

【００１９】[0019]

【課題を解決するための手段及び作用】１つの実施態様
において、本発明の信号検出装置は、所定周波数のパイ
ロット信号成分を含むデジタル変調信号をＡ／Ｄ変換す
るＡ／Ｄ変換手段と、該Ａ／Ｄ変換手段の出力を前記パ
イロット信号成分に係る所定周波数の第１のクロックで
サブサンプリングする第１のデシメート手段と、該Ａ／
Ｄ変換手段の出力を前記第１のクロックと同一周波数で
位相の異なる第２のクロックでサブサンプリングする第
２のデシメート手段と、前記第１、第２のデシメート手
段の出力が順次入力され、これらのレベルを検出する検
出手段とを具える構成とした。In one embodiment, the signal detecting apparatus of the present invention comprises A / D conversion means for A / D converting a digital modulation signal containing a pilot signal component of a predetermined frequency, and First decimating means for sub-sampling the output of the A / D converting means with a first clock having a predetermined frequency related to the pilot signal component;
Second decimating means for sub-sampling the output of the D converting means with a second clock having the same frequency as the first clock and a different phase, and the outputs of the first and second decimating means are sequentially input, and And a detecting means for detecting the level of.

【００２０】上述の如き構成により、デジタル変調信号
中に含まれるパイロット信号成分をアナログ回路を用い
ることなく正確に検出でき、また、比較的回路規模の大
きくなる検出手段の数を少なくすることができるもので
ある。With the above-described structure, the pilot signal component contained in the digital modulation signal can be accurately detected without using an analog circuit, and the number of detecting means, which has a relatively large circuit scale, can be reduced. It is a thing.

【００２１】[0021]

【実施例】本発明の種々の実施例について、その一例の
みを添付の図面を参照して説明する。Various embodiments of the present invention will now be described, by way of example only, with reference to the accompanying drawings.

【００２２】図５は本発明の実施例が適用できるデジタ
ルＶＴＲの再生系の概略構成を示す図であり、本実施例
は図７にて説明した記録装置によって図８に示す如く記
録されて磁気テープＴからビデオ信号を再生するものと
する。FIG. 5 is a diagram showing a schematic structure of a reproducing system of a digital VTR to which the embodiment of the present invention can be applied. In this embodiment, the recording apparatus shown in FIG. The video signal shall be reproduced from the tape T.

【００２３】図中、図９と同一の要素には同一番号を付
した。ヘッドスイッチング回路９からの出力（デジタル
変調信号）は、積分等価器１０７に供給される。ここ
で、積分等価器１０７は記録信号が電磁変換の伝達関数
により畳み込まれることにより、位相及び振幅特性が変
化するために、位相、周波数特性をコサインロールオフ
特性にするために、積分等価する。積分等価器１０７の
出力はＡＧＣ（自動利得制御）回路１０８に供給され、
ここで再生信号の振幅が一定の振幅値に揃えられる。In the figure, the same elements as those in FIG. 9 are designated by the same reference numerals. The output (digital modulation signal) from the head switching circuit 9 is supplied to the integration equalizer 107. Here, since the recording signal is convoluted with the transfer function of electromagnetic conversion to change the phase and amplitude characteristics, the integral equalizer 107 performs integral equalization in order to make the phase and frequency characteristics a cosine roll-off characteristic. . The output of the integration equalizer 107 is supplied to an AGC (automatic gain control) circuit 108,
Here, the amplitude of the reproduction signal is adjusted to a constant amplitude value.

【００２４】ＡＧＣ回路１０８の出力する再生変調信号
はＡ／Ｄ（アナログ／デジタル）変換器１０９に入力さ
れ、後述するＰＬＬ回路１１１によって形成されたクロ
ックにより標本・量子化される。このＡ／Ｄ変換器１０
９の出力はｍビット（ｍは２以上の整数）に量子化され
るが、後段のビタビ復号回路１１０を考慮すれば６ビッ
ト程度は必要であろう。このｍビットのデジタルデータ
はＰＬＬ回路１１１に供給され、ＰＬＬ回路１１１はこ
のｍビットのデジタルデータを用いて上記再生変調信号
に同期したクロック信号を発生する。ここで、上記ビッ
トストリームのビットレートが前述の様にｆｂであると
すると、このクロックの周波数もｆｂということにな
る。The reproduced modulated signal output from the AGC circuit 108 is input to the A / D (analog / digital) converter 109, and is sampled / quantized by a clock formed by a PLL circuit 111 described later. This A / D converter 10
The output of 9 is quantized into m bits (m is an integer of 2 or more), but considering the Viterbi decoding circuit 110 in the subsequent stage, about 6 bits will be necessary. The m-bit digital data is supplied to the PLL circuit 111, and the PLL circuit 111 uses the m-bit digital data to generate a clock signal synchronized with the reproduction modulation signal. Here, if the bit rate of the bit stream is fb as described above, the frequency of this clock is also fb.

【００２５】Ａ／Ｄ変換器１０９にて離散量子化された
ｍビットの変調信号は、ビタビ復号回路１１０にて復号
され、ビットストリームとなる。このビットストリーム
は、デジタル再生信号処理回路１１４に供給され、該回
路１１４でデジタル復調されて１ワード２４ビットのデ
ータとされ、更に誤り訂正処理及び高能率復号化処理等
が施されて元の情報データ（ビデオデータ）が復元され
る。復元された情報データは端子１１５より出力され
る。The m-bit modulated signal which has been discretely quantized by the A / D converter 109 is decoded by the Viterbi decoding circuit 110 and becomes a bit stream. This bit stream is supplied to a digital reproduction signal processing circuit 114, digitally demodulated by the circuit 114 to be data of 24 bits per word, and further subjected to error correction processing and high efficiency decoding processing, etc. to obtain the original information. The data (video data) is restored. The restored information data is output from the terminal 115.

【００２６】一方、Ａ／Ｄ変換回路１０９の出力するｍ
ビットの変調信号はＡＴＦ検波回路１３０中のｆ１検波
回路１１２及びｆ２検波回路１１３の夫々入力される。
これらの検波回路１１２，１１３は夫々後述する様に量
子化された再生変調信号からｆ１，ｆ２成分を夫々デジ
タル的に抽出・検波し、後段のマイクロプロセッシング
ユニット（ＭＰＵ）１４０にデータとして入力する。On the other hand, m output from the A / D conversion circuit 109
The bit modulation signal is input to each of the f1 detection circuit 112 and the f2 detection circuit 113 in the ATF detection circuit 130.
These detection circuits 112 and 113 digitally extract and detect the f1 and f2 components from the quantized reproduced modulation signals, respectively, as described later, and input them to the subsequent microprocessing unit (MPU) 140 as data.

【００２７】ここで、ＭＰＵ１４０は図１に点線にて示
す様にトラッキング制御回路、キャプスタン制御回路に
対応する機能を果たし、キャプスタンモータの回転を制
御する。キャプスタンモータ１２０の回転はキャプスタ
ンＦＧ回路１２３にてその速度が検出され、該回路１２
３からはキャプスタンの回転速度に応じた周波数のＦＧ
パルスが出力される。また回転ヘッドｃｈ１，ｃｈ２を
搭載するドラムを回転するドラムモータ１２３の回転速
度もドラムＰＧ回路１５にて検出され、該回路１４から
はドラムが特定の位相になった時、例えば１回転に２つ
づつＰＧパルスが出力される。これらＦＧ回路１２１，
ＰＧ回路１５の出力するＦＧパルス，ＰＧパルスは夫
々、ＭＰＵ１４０に入力される。Here, the MPU 140 performs the function corresponding to the tracking control circuit and the capstan control circuit as shown by the dotted line in FIG. 1, and controls the rotation of the capstan motor. The speed of the rotation of the capstan motor 120 is detected by the capstan FG circuit 123,
FG with a frequency corresponding to the rotation speed of the capstan from 3
A pulse is output. Further, the rotation speed of the drum motor 123 that rotates the drum on which the rotary heads ch1 and ch2 are mounted is also detected by the drum PG circuit 15, and from the circuit 14, when the drum reaches a specific phase, for example, two rotations per rotation. PG pulses are output one by one. These FG circuits 121,
The FG pulse and PG pulse output from the PG circuit 15 are input to the MPU 140, respectively.

【００２８】図６は、ＭＰＵ１４０の動作を説明するた
めのフローチャートであり、以下、該フローチャートを
用いて本実施例のトラッキング制御動作を説明する。FIG. 6 is a flow chart for explaining the operation of the MPU 140, and the tracking control operation of this embodiment will be described below using this flow chart.

【００２９】トラッキング制御は、前述した様にヘッド
ｃｈ２が再生状態にある時に再生されたｆ１成分とｆ２
成分とを比較することにより達成されるが、ＭＰＵ１４
０においては例えば、ヘッドｃｈ１，ｃｈ２が１回転す
る度にＡＴＦタイミングを設け、トラッキングエラー信
号を形成する。即ち、図２においてステップＳ１にてＭ
ＰＵ１４０はＰＧパルスが入力されてからの経過時間に
よってＡＴＦタイミングか否かを検知し、もしＡＴＦタ
イミングであれば、ステップＳ２，Ｓ３にてｆ１検波値
及びｆ２検波値を取り込む。The tracking control is performed by the f1 component and f2 reproduced when the head ch2 is in the reproducing state as described above.
Achieved by comparing the components to the MPU14
At 0, for example, an ATF timing is provided every time the heads ch1 and ch2 make one rotation, and a tracking error signal is formed. That is, in step S1 in FIG.
The PU 140 detects whether or not it is the ATF timing based on the elapsed time after the PG pulse is input, and if it is the ATF timing, fetches the f1 detection value and the f2 detection value in steps S2 and S3.

【００３０】ステップＳ４においては内部変数Ｘが０か
否かを判定する。ここで、ＸはＡＴＦタイミングが来る
毎に”１”，”０”を繰り返す変数であって、ヘッドｃ
ｈ１が主にトレースするトラッキング目標トラックに対
して、パイロット信号ｆ１，ｆ２の発生方向がドラムの
１回転毎に反転することによって、トラッキングエラー
信号の極性を反転するための変数である。Ｘが”０”の
時にはステップＳ５にてトラッキングエラーデータＴＥ
をｆ１（ｆ１検出値）−ｆ２（ｆ２検出値）より求め、
Ｘが”１”の時にはステップＳ７にてトラッキングエラ
ーデータＴＥをｆ２（ｆ２検出値）−ｆ１（ｆ１検出
値）より求める。その後ステップＳ６，Ｓ８にて変数Ｘ
を次の検出に備えて切り換えた後、ステップ１２にてキ
ャプスタンコントロールデータ（ＣＣ）を更新した後に
ステップＳ１に戻る。In step S4, it is determined whether the internal variable X is 0 or not. Here, X is a variable that repeats "1" and "0" each time the ATF timing arrives.
h1 is a variable for reversing the polarity of the tracking error signal by reversing the generation direction of the pilot signals f1 and f2 for each rotation of the drum with respect to the tracking target track which is mainly traced. When X is "0", the tracking error data TE is obtained in step S5.
Is calculated from f1 (f1 detection value) -f2 (f2 detection value),
When X is "1", the tracking error data TE is obtained from f2 (f2 detection value) -f1 (f1 detection value) in step S7. After that, in steps S6 and S8, the variable X
Is switched to prepare for the next detection, the capstan control data (CC) is updated in step 12, and the process returns to step S1.

【００３１】ステップＳ９はキャプスタンＦＧパルスの
到来を検出し、ＦＧパルスが到来したらＳ１０に進み、
直前のＦＧパルスからの期間（間隔）が計測される。次
にステップＳ１１において、この間隔を所定期間とする
べくキャプスタン速度制御データ（ＳＥ）を更新し、更
に、ステップＳ１２に進み、ＣＣを更新する。実際に
は、このＳＥの更新やＴＥの更新時にはアナログ回路で
いうローパスフィルタに対応する積分処理が入るものと
考えられるが、本フローチャートではこの説明は省略し
ている。ステップＳ１２においては、更新されたＳＥも
しくはＴＥを用いてこれらに所定の係数ｋ₁ ．ｋ₂ を乗
算して、更にこれらを加算することによりキャプスタン
制御データＣＣを得ており、このデータＣＣがキャプス
タンモータ１２０の制御信号として読み出されることに
なる。In step S9, the arrival of the capstan FG pulse is detected, and when the FG pulse arrives, the process proceeds to step S10,
The period (interval) from the immediately preceding FG pulse is measured. Next, in step S11, the capstan speed control data (SE) is updated so that this interval becomes a predetermined period, and the process proceeds to step S12 to update CC. Actually, it is considered that the integration processing corresponding to the low-pass filter in the analog circuit is performed at the time of updating SE or TE, but this explanation is omitted in this flowchart. In step S12, the updated SE or TE is used to add a predetermined coefficient k ₁ . Capstan control data CC is obtained by multiplying k ₂ and further adding them, and this data CC is read as a control signal of the capstan motor 120.

【００３２】次に、図５の本発明の実施例たるｆ１検波
回路１１２，及びｆ２検波回路１１３の具体的な構成例
について説明する。図１はこれらの回路１１２，１１３
として利用できる本発明の一実施例のデジタル検波回路
の構成を示す図である。Next, a specific configuration example of the f1 detection circuit 112 and the f2 detection circuit 113 according to the embodiment of the present invention shown in FIG. 5 will be described. FIG. 1 shows these circuits 112 and 113.
It is a figure which shows the structure of the digital detection circuit of one Example of this invention which can be utilized as.

【００３３】図１において、入力端子２０１には前述し
たｍビットに量子化された再生変調信号が入力され、デ
ジタルバンドパスフィルタ（ＢＰＦ）２０２により、図
２（Ａ）に示す様にｆ１の帯域成分のみが抽出される。
このように、不要なノイズ及びデジタル変調されたビッ
トストリームデータのスペクトラムを除去された信号
は、デシメート手段たるラッチ回路２０３，２０８に夫
々入力される。ここで、デシメートとは、信号処理シス
テム内でサンプリングレートを低下させることであり、
所望の周期にてデジタル信号系列から信号を間引く処理
を言う。即ち、デジタルデータをサブサンプリングする
ことに相当する。In FIG. 1, the reproduction modulation signal quantized into m bits described above is input to the input terminal 201, and the digital bandpass filter (BPF) 202 causes the band of f1 to be changed as shown in FIG. 2A. Only the components are extracted.
In this way, the signals from which unnecessary noise and the spectrum of the digitally modulated bit stream data have been removed are input to the latch circuits 203 and 208, which are decimating means, respectively. Here, decimating is to reduce the sampling rate in the signal processing system,
This is a process of thinning out a signal from a digital signal sequence at a desired cycle. That is, it corresponds to sub-sampling the digital data.

【００３４】ＰＬＬ回路１１１からの周波数ｆｂのクロ
ックはクロック発生回路２１０から入力され、このクロ
ックを（２／Ｎ）分周回路２１１にて分周することによ
って周波数ｆ１の２倍の周波数（２ｆｂ／Ｎ）のクロッ
クを得ている。このクロックは更に、１／２分周回路２
１５にて分周され、周波数がｆ１（ｆｂ／Ｎ）のクロッ
クが形成される。ここでは、図１の回路をｆ１成分の検
出用に用いるものとし、デジメート時のラッチ周波数を
ｆ１に設定している。ここで、前述のようにｆ１＝ｆｂ
／９０であれば分周器２１１の分周率は１／４５という
ことになる。The clock of frequency fb from the PLL circuit 111 is input from the clock generation circuit 210, and this clock is divided by the (2 / N) frequency divider circuit 211 to obtain a frequency twice the frequency f1 (2fb / N) clock is obtained. This clock is further divided by 1/2
The frequency is divided by 15 to form a clock whose frequency is f1 (fb / N). Here, the circuit of FIG. 1 is used for detecting the f1 component, and the latch frequency at the time of digitizing is set to f1. Here, as described above, f1 = fb
If it is / 90, the frequency division ratio of the frequency divider 211 is 1/45.

【００３５】一方、同様にクロック発生回路２１０から
の周波数ｆｂのクロックを遅延器２１２によりｆ１（ｆ
ｂ／９０）の１／４の周期遅延して、（１／Ｎ）分周器
２１３にて分周出力の周波数がｆ１となる様に（１／９
０）分周する。その結果、ラッチ回路２０３，２０８の
動作位相がｆ１の１／４周期異なることになる。On the other hand, similarly, the clock of the frequency fb from the clock generation circuit 210 is delayed by the delay device 212 to f1 (f
(1/9) so that the frequency of the frequency-divided output becomes f1 by the (1 / N) frequency divider 213 (1/9).
0) Divide. As a result, the operating phases of the latch circuits 203 and 208 differ by 1/4 cycle of f1.

【００３６】本実施例においては、上述の如くナイキス
ト周波数がｆ１／２となる様にリサンプル（サブサンプ
ル）することなる。ここで、周波数ｆ１にてパイロット
信号ｆ１をリサンプルすることを考えると、例えば、サ
ンプリングタイミングがパイロット信号のピーク値に対
してｆ１の１／４周期の位相差になってしまた場合あ
い、リサンプル出力、即ちデシメートされた出力は全く
０となってしまうことがある。そこで、本実施例では、
直交関係にある位相（９０°シフトした位相）によっ
て、入力パイロット信号をデシメートすることにより、
図２（Ｂ）に示す様に検出されるスペクトラムは夫々Ｄ
Ｃとｆ１の整数倍の周期に折り返されることになる。In this embodiment, re-sampling (sub-sampling) is performed so that the Nyquist frequency becomes f1 / 2 as described above. Here, considering re-sampling of the pilot signal f1 at the frequency f1, for example, if the sampling timing has a phase difference of 1/4 cycle of f1 with respect to the peak value of the pilot signal, The sampled output, i.e., the decimated output, can be completely zero. Therefore, in this embodiment,
By decimating the input pilot signal by the phase having a quadrature relationship (the phase shifted by 90 °),
As shown in FIG. 2B, the detected spectra are D, respectively.
It will be folded back into a cycle that is an integral multiple of C and f1.

【００３７】このように、直交関係にあるクロックによ
りラッチ回路２０３，２０８にてデシメートすることに
より、入力信号の特定の周波数成分の振幅を得ることが
できる。ここで、デシメートしただけの状態では入力さ
れたパイロット信号とラッチのタイミングにより正負の
符号が付加されたままであるので、ベクトルの大きさを
得ることができない。As described above, the amplitudes of the specific frequency components of the input signal can be obtained by decimating the latch circuits 203 and 208 with the clocks in the orthogonal relationship. Here, in the decimated state only, the positive and negative signs are still added depending on the input pilot signal and the timing of the latch, so the magnitude of the vector cannot be obtained.

【００３８】そのため、本実施例ではラッチ回路２０３
とラッチ回路２０８の出力を分周器２１１からのクロッ
クに同期してスイッチ２０９により切り換えて、２乗検
波回路２０４に入力している。この２乗検波回路２０４
から出力されるかクラッチ回路の出力成分を同様に分周
器２１１からのクロックに同期してスイッチ２１４によ
り切り換えて、夫々分周器２１５，２１３からのクロッ
クにより動作するラッチ回路２１８，２１９を介して加
算器２０５に入力する。このようにして、上記各ラッチ
回路２０３，２０８にてラッチされた成分の２乗を加算
した結果が加算器２０５から得られ、この加算出力を平
方器２０６に入力する。該平方器２０６は加算器２０５
の出力の平方根をとり、ｆ１信号成分のベクトルの大き
さを得ることができる。この平方器２０６の出力が端子
２０７を介してＭＰＵ１４０にｆ１値データとして入力
されることになる。Therefore, in this embodiment, the latch circuit 203
The output of the latch circuit 208 is switched by the switch 209 in synchronization with the clock from the frequency divider 211 and is input to the square detection circuit 204. This square detection circuit 204
From the frequency divider 211, or the output component of the clutch circuit is similarly switched by the switch 214 in synchronization with the clock from the frequency divider 211, and via latch circuits 218 and 219 operated by the clocks from the frequency dividers 215 and 213, respectively. Input to the adder 205. In this way, the result of adding the squares of the components latched by the latch circuits 203 and 208 is obtained from the adder 205, and the addition output is input to the squarer 206. The squarer 206 is an adder 205
By taking the square root of the output of, the magnitude of the vector of the f1 signal component can be obtained. The output of the squarer 206 is input to the MPU 140 via the terminal 207 as f1 value data.

【００３９】このように、デシメートのために分周され
たクロックを用いてデシメート回路以降の回路を動作し
てやればよい。このため、特にローパスフィルタのよう
な回路は必要がなくなる。As described above, the circuits after the decimating circuit may be operated using the clock divided for decimating. Therefore, a circuit such as a low-pass filter is unnecessary.

【００４０】上述の如く構成することにより、比較的回
路規模の大きい２乗回路が２つの位相にてラッチ（デシ
メート）された成分に共用できる構成となっており、回
路規模を比較的小さく抑えることができる。By configuring as described above, the squaring circuit having a relatively large circuit scale can be shared by the components latched (decimated) in two phases, and the circuit scale can be kept relatively small. You can

【００４１】以上の説明は図１の回路をパイロット信号
ｆ１検出用に利用した場合の構成を説明したが、パイロ
ット信号ｆ２検出用として用いる場合には分周比を変化
させて周波数ｆ２のクロックを形成する様にすれば図３
の回路が同様にｆ２検出用に利用できるのは当然のこと
である。The above description has explained the configuration when the circuit of FIG. 1 is used for detecting the pilot signal f1, but when it is used for detecting the pilot signal f2, the division ratio is changed and the clock of frequency f2 is changed. Figure 3 if formed
It goes without saying that the above circuit can be used for f2 detection as well.

【００４２】図３は図５のｆ１検波回路１１２及びｆ２
検波回路１１３に適用できる本発明の他の実施例を示す
図である。図３において、図１と同様の構成には同一番
号を付した。図３において、２３４は絶対値検波回路で
あり、この絶対値検波回路２３４に前述したスイッチ２
０９の出力が供給される。ここで絶対値化された夫々の
成分はスイッチ２１４にて抽出され、夫々ラッチ回路２
１８，２１９にてラッチされた後加算器２３５に入力さ
れてＤＣ成分を得る。但し、この加算されたＤＣ成分は
他のノイズ成分を除去するためにデジタルローパスフィ
ルタ２４６を介して端子２０７に供給される。ここで、
デジタルローパスフィルタ２４６そのものはよりＳ／Ｎ
の良いＤＣ成分を得る必要がある場合を除き省略して、
低コスト化を図ることも可能である。FIG. 3 shows the f1 detection circuit 112 and f2 of FIG.
It is a figure which shows the other Example of this invention applicable to the detection circuit 113. 3, the same components as those in FIG. 1 are designated by the same reference numerals. In FIG. 3, reference numeral 234 denotes an absolute value detection circuit, and the absolute value detection circuit 234 includes the switch 2 described above.
09 output is provided. Here, the respective components that have been converted into absolute values are extracted by the switch 214, and the respective latch circuits 2
It is latched at 18, 219 and then input to the adder 235 to obtain a DC component. However, the added DC component is supplied to the terminal 207 via the digital low-pass filter 246 in order to remove other noise components. here,
The digital low-pass filter 246 itself is more S / N
Omit it unless you need to obtain a good DC component of
It is also possible to reduce the cost.

【００４３】このように図３の回路においても図１の回
路と同様に、ｆ１，ｆ２等のパイロット信号をデジタル
的に検出できる。また、図３の回路においては図１の回
路と同様に絶対値検波回路２３４が２つの位相でのラッ
チ出力の絶対値を検出するのに共用されているために、
同様に回路規模を小さくできている。As described above, also in the circuit of FIG. 3, pilot signals such as f1 and f2 can be detected digitally, as in the circuit of FIG. Further, in the circuit of FIG. 3, the absolute value detection circuit 234 is commonly used to detect the absolute value of the latch output in two phases, as in the circuit of FIG.
Similarly, the circuit scale can be reduced.

【００４４】図４は図１のｆ１検波回路１１２及びｆ２
検波回路１１３に適用できる本発明の更に他の実施例を
示す図である。図４において、図１と同様の構成には同
一番号を付した。図４において、２４６はオア回路であ
り、（１／２）分周回路２１５から出力されるクロック
と（１／Ｎ）分周回路２１３からのクロックとの論理和
を取り、この論理和されたクロックによりラッチ回路２
４３を動作させることによってラッチ回路２４３を１つ
とした構成としている。勿論、上記図１の実施例と同様
に２乗回路２４１も２つの異なる位相のラッチ出力を共
通に２乗することになる。FIG. 4 shows the f1 detection circuit 112 and f2 of FIG.
It is a figure which shows the other Example of this invention applicable to the detection circuit 113. 4, the same components as those in FIG. 1 are designated by the same reference numerals. In FIG. 4, reference numeral 246 is an OR circuit, which takes the logical sum of the clock output from the (1/2) frequency divider circuit 215 and the clock from the (1 / N) frequency divider circuit 213, and the logical OR is performed. Latch circuit 2 by clock
The latch circuit 243 is integrated into one by operating 43. Of course, as in the embodiment of FIG. 1, the squaring circuit 241 also squares the latch outputs of two different phases in common.

【００４５】本実施例においては、上記図１にて説明し
た実姉例に対し更にラッチ回路をも２つの位相でのラッ
チに共用する構成となっているので、更に回路規模の小
型化、低消費電力化が可能となっている。In the present embodiment, since the latch circuit is also used for latching in two phases as compared with the actual sister example described in FIG. 1, the circuit scale is further reduced and the consumption is reduced. It can be converted to electricity.

【００４６】上述の様に本件発明の実施例においては、
全てデジタル回路で構成でき、特に殆どの部分の処理を
ＭＰＵにより実行できるパイロット信号検出装置並びに
トラッキング制御装置が構成でき、アナログ回路を用い
ることがないので、実用上装置の小型化が可能で、ま
た、他のデジタル機器との整合性も向上した。また、２
つの異なる位相でのデシメート出力に対しその検波回路
を共有する構成としているので、低消費電力化が可能と
なっている。As described above, in the embodiment of the present invention,
All can be configured by digital circuits, especially a pilot signal detection device and tracking control device that can perform most of the processing by the MPU can be configured, and since no analog circuit is used, the device can be practically downsized. , The compatibility with other digital devices has also been improved. Also, 2
Since the detection circuit is shared for the decimated outputs in three different phases, low power consumption is possible.

【００４７】また、この検波回路、例えば２乗回路や絶
対値検波回路等をソフトウエアによりＭＰＵ内で構成す
ることも可能で、この場合には、ソフトウエアにおける
演算アルゴリズムが複雑な検波手段のルーチンを共通化
できるためＲＯＭの容量を少なくすることができる。Further, this detection circuit, for example, a square circuit or an absolute value detection circuit can be constructed in the MPU by software. In this case, the calculation algorithm routine in the software is complicated. Therefore, the capacity of the ROM can be reduced.

【００４８】尚、上述の実施例ではデシメートのための
分周比、デジタル変調信号の量子化ビット数、クロック
の発生方法等は適宜変更可能である。In the above embodiment, the frequency division ratio for decimating, the number of quantization bits of the digital modulation signal, the clock generation method, etc. can be changed as appropriate.

【００４９】[0049]

【発明の効果】以上説明した様に、本発明によれば、デ
ジタル変調信号から所定周波数のパイロット信号成分を
検出するにあたり、変調信号をＡ／Ｄ変換するＡ／Ｄ変
換手段の出力を前記パイロット信号成分に係る所定周波
数の第１のクロック及びこの第１のクロックと同一周波
数で位相の異なる第２のクロックでサブサンプリングす
るデシメート手段を設け、このデシメート手段の出力を
検波手段に順次入力することにより、デジタル変調信号
に重畳されたパイロット信号を正確にデジタル信号処理
回路のみで検出できる。また、検波手段を２つの位相で
のデシメート出力に共有する構成となっており、回路規
模を小さくでき、また、消費電力も最小限に抑えること
のできる構成となっている。As described above, according to the present invention, when detecting a pilot signal component of a predetermined frequency from a digital modulation signal, the output of A / D conversion means for A / D converting the modulation signal is used as the pilot. Providing a decimating means for sub-sampling with a first clock having a predetermined frequency related to the signal component and a second clock having the same frequency as the first clock but a different phase, and sequentially inputting the output of the decimating means to the detecting means. Thus, the pilot signal superimposed on the digital modulation signal can be accurately detected only by the digital signal processing circuit. Further, the detection means is shared by the decimated outputs in the two phases, so that the circuit scale can be reduced and the power consumption can be minimized.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例としてのパイロット信号の検
波回路の構成を示す図である。FIG. 1 is a diagram showing a configuration of a pilot signal detection circuit according to an embodiment of the present invention.

【図２】図１の各部位おいて取り扱われる周波数帯域を
説明するための図である。FIG. 2 is a diagram for explaining a frequency band handled in each part of FIG.

【図３】本発明の他の実施例としてのパイロット信号の
検波回路の構成を示す図である。FIG. 3 is a diagram showing a configuration of a pilot signal detection circuit as another embodiment of the present invention.

【図４】本発明の更に他の実施例としてのパイロット信
号の検波回路の構成を示す図である。FIG. 4 is a diagram showing a configuration of a pilot signal detection circuit as still another embodiment of the present invention.

【図５】本発明の一実施例としてのデジタルＶＴＲの再
生系の全体構成を示すブロック図である。FIG. 5 is a block diagram showing an overall configuration of a reproduction system of a digital VTR as an embodiment of the present invention.

【図６】図５におけるＭＰＵの動作を説明するためのフ
ローチャートである。6 is a flow chart for explaining the operation of the MPU in FIG.

【図７】公知のデジタルＶＴＲの記録系の概略構成を示
す図である。FIG. 7 is a diagram showing a schematic configuration of a recording system of a known digital VTR.

【図８】図７のＤＶＴＲによる磁気テープ状の記録パタ
ーンを示す図である。8 is a diagram showing a magnetic tape-shaped recording pattern by the DVTR of FIG. 7. FIG.

【図９】図８は図７の記録パターンを再生するためのＤ
ＶＴＲの再生系の構成例を示すブロック図である。9 is a D diagram for reproducing the recording pattern of FIG. 7;
It is a block diagram showing an example of composition of a reproducing system of a VTR.

【符号の説明】[Explanation of symbols]

ｃｈ１，ｃｈ２ 回転ヘッド １０，１１４ デジタル再生信号処理回路 １２ ｆ１検出回路 １３ ｆ２検出回路 １６ トラッキング制御回路 １０７ 積分等価回路 １０８ ＡＧＣ回路 １０９ Ａ／Ｄ変換器 １１０ ビタビ復号器 １１１ ＰＬＬ回路 １１２ ｆ１検波回路 １１３ ｆ２検波回路 １３０ ＡＴＦ検波回路 １４０ ＭＰＵ（マイクロプロセッシングユニット） ２０１ デジタルバンドパスフィルタ ２０３，２０８，２４３ ラッチ回路 ２０４，２４１ ２乗回路 ２０５，２２５ 加算回路 ２０６ 平方回路 ２１０ クロック発生回路 ２１１，２１３，２１５ 分周器 ２１２ 遅延回路 ２３４ 絶対値検出回路 ２３６ デジタルローパスフィルタ ２４６ オア回路 ch1, ch2 rotary head 10, 114 digital reproduction signal processing circuit 12 f1 detection circuit 13 f2 detection circuit 16 tracking control circuit 107 integration equivalent circuit 108 AGC circuit 109 A / D converter 110 Viterbi decoder 111 PLL circuit 112 f1 detection circuit 113 f2 detection circuit 130 ATF detection circuit 140 MPU (microprocessing unit) 201 digital bandpass filter 203, 208, 243 latch circuit 204, 241 square circuit 205, 225 addition circuit 206 square circuit 210 clock generation circuit 211, 213, 215 minutes Frequency divider 212 Delay circuit 234 Absolute value detection circuit 236 Digital low-pass filter 246 OR circuit

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 所定周波数のパイロット信号成分を含む
デジタル変調信号から前記パイロット信号成分を検出す
る装置であって、 前記変調信号をＡ／Ｄ変換するＡ／Ｄ変換手段と、 該Ａ／Ｄ変換手段の出力を前記パイロット信号成分に係
る所定周波数のクロックと該クロックと同一周波数で位
相の異なるクロックでサブサンプリングするデシメート
手段と、 前記デシメート手段の出力が順次入力され、これらのレ
ベルを検出する検出手段と、 を具える信号検出装置。1. An apparatus for detecting the pilot signal component from a digital modulation signal including a pilot signal component of a predetermined frequency, the A / D conversion means for A / D converting the modulation signal, and the A / D conversion. A decimating means for sub-sampling the output of the means with a clock of a predetermined frequency related to the pilot signal component and a clock having the same frequency as the clock and a different phase, and the output of the decimating means are sequentially input, and detection for detecting these levels A signal detecting device comprising: 【請求項２】 前記Ａ／Ｄ変換手段は前記変調信号を各
サンプル点で複数ビットのデータに変換することを特徴
とする請求項１の信号検出装置。2. The signal detection device according to claim 1, wherein the A / D conversion means converts the modulated signal into a plurality of bits of data at each sampling point. 【請求項３】 前記検出手段は２乗回路を含むことを特
徴とする請求項１もしくは２の信号検出装置。3. The signal detecting apparatus according to claim 1, wherein the detecting means includes a squaring circuit. 【請求項４】 前記検出手段は絶対値検波回路を含むこ
とを特徴とする請求項１もしくは２の信号検出装置。4. The signal detection device according to claim 1, wherein the detection means includes an absolute value detection circuit. 【請求項５】 所定周波数のパイロット信号成分を含む
デジタル変調信号をＡ／Ｄ変換し、 該Ａ／Ｄ変換出力を前記パイロット信号成分に係る所定
周波数のクロックと該クロックと同一周波数で位相の異
なるクロックとで夫々サブサンプリングし、 これらサブサンプリングされた出力を順次検出し、 この検出出力を用いて前記パイロット信号成分を検出す
ることを特徴とする信号検出方法。5. A digital modulation signal including a pilot signal component of a predetermined frequency is A / D converted, and the A / D converted output is a clock of a predetermined frequency related to the pilot signal component and the same frequency as the clock but different in phase. A signal detection method characterized in that sub-sampling is performed with a clock, these sub-sampled outputs are sequentially detected, and the pilot signal component is detected using the detected output.