JPH07318899A - Active matrix liquid crystal display device and driving method therefor - Google Patents
Active matrix liquid crystal display device and driving method thereforInfo
- Publication number
- JPH07318899A JPH07318899A JP11280194A JP11280194A JPH07318899A JP H07318899 A JPH07318899 A JP H07318899A JP 11280194 A JP11280194 A JP 11280194A JP 11280194 A JP11280194 A JP 11280194A JP H07318899 A JPH07318899 A JP H07318899A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- liquid crystal
- pixel
- crystal display
- display device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はアクティブマトリックス
液晶表示装置とその駆動方法に関し、特に各画素へ交流
した画素信号を入力するアクティブマトリックス液晶表
示装置とその駆動方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix liquid crystal display device and a driving method thereof, and more particularly to an active matrix liquid crystal display device for inputting an alternating pixel signal to each pixel and a driving method thereof.
【０００２】[0002]
【従来の技術】図１はアクティブマトリックス液晶表示
装置の従来例構成図である。１０は表示画素部、２０は
表示画素部の垂直走査回路、３０は入力画像信号のサン
プリング回路、４０はサンプリング回路のための水平走
査回路である。2. Description of the Related Art FIG. 1 is a block diagram of a conventional example of an active matrix liquid crystal display device. Reference numeral 10 is a display pixel portion, 20 is a vertical scanning circuit of the display pixel portion, 30 is a sampling circuit for an input image signal, and 40 is a horizontal scanning circuit for the sampling circuit.
【０００３】表示画素部１０の単位画素は、スイッチン
グ素子１１、液晶と画素容量１２からなる。スイッチン
グ素子１１がＴＦＴ（薄膜トランジスタ）のときはＴＦ
Ｔのゲートをゲート線１３を通して垂直走査回路に接続
し、スイッチング素子１１がダイオード（ＭＩＭ（金属
・絶縁体・金属の接合）でダイオード特性を得るものを
含む）のときは、対向走査電極１３を走査回路に接続す
る。スイッチング素子１１の入力端子は垂直方向データ
線１４によりサンプリング回路に接続するスイッチング
素子がＴＦＴのときは、画素容量１２の他端に、共通電
極線１２−Ａを接続し、共通電極電圧として基準電位Ｖ
LCを印加する。スイッチング素子がダイオードのとき
は、対向走査電極の基準電位をＶLCとして印加する。A unit pixel of the display pixel section 10 comprises a switching element 11, a liquid crystal and a pixel capacitor 12. TF when the switching element 11 is a TFT (thin film transistor)
When the gate of T is connected to the vertical scanning circuit through the gate line 13 and the switching element 11 is a diode (including one that obtains diode characteristics by MIM (metal-insulator-metal junction)), the counter scanning electrode 13 is Connect to the scanning circuit. The input terminal of the switching element 11 is connected to the sampling circuit by the vertical data line 14. When the switching element is a TFT, the common electrode line 12-A is connected to the other end of the pixel capacitor 12, and the common electrode voltage serves as a reference potential. V
Apply LC . When the switching element is a diode, the reference potential of the counter scanning electrode is applied as V LC .
【０００４】サンプリング回路の入力に、信号処理回路
５０からのカラー信号（赤、青、緑）を供給する。信号
処理回路では、液晶特性を考慮したガンマ処理や、液晶
の超寿命化のための反転信号処理などを成す。Color signals (red, blue, green) from the signal processing circuit 50 are supplied to the input of the sampling circuit. The signal processing circuit performs gamma processing in consideration of liquid crystal characteristics, inverted signal processing for extending the life of the liquid crystal, and the like.
【０００５】図５Ａは反転信号処理回路の入力画像信号
を、図５Ｂに１Ｈ（一水平走査期間）反転信号波形例図
を示す。図示のように、反転信号は共通電極電圧ＶLCを
中間電位として、正極性信号（＋）と負極性信号（−）
が１Ｈ毎に繰り返す波形となる。FIG. 5A shows an input image signal of the inverted signal processing circuit, and FIG. 5B shows an example of a 1H (one horizontal scanning period) inverted signal waveform. As shown in the figure, the inversion signal has the positive electrode signal (+) and the negative electrode signal (−) with the common electrode voltage V LC as an intermediate potential.
Becomes a waveform that repeats every 1H.
【０００６】制御回路６０では垂直走査回路、水平走査
回路や信号処理回路などに必要なパルスを形成する。The control circuit 60 forms pulses required for a vertical scanning circuit, a horizontal scanning circuit, a signal processing circuit and the like.
【０００７】図２に表示画素部１０とサンプリング回路
３０の等価回路図を示す。各画素（Ｒ、Ｇ、Ｂ）をデル
タ状に配置し、データ線１４（ｄ１、ｄ２…）に行方向
の画素毎（以後、行画素と呼ぶ）に、両サイドに、同一
色を接続する。サンプリング回路をスイッチングトラン
ジスタ（ｓｗ１、ｓｗ２…）と容量（垂直方向データ線
の寄生容量と画素容量）から構成し、スイッチングトラ
ンジスタのゲートを、それぞれ水平走査回路のパルス
（φｈ１、φｈ２…）で駆動し、入力信号線１６の各色
信号をデータ線１４（ｄ１、ｄ２…）をへて、各画素へ
転送し書き込む。FIG. 2 shows an equivalent circuit diagram of the display pixel section 10 and the sampling circuit 30. The pixels (R, G, B) are arranged in a delta shape, and the same color is connected to both sides of each pixel (hereinafter referred to as a row pixel) in the row direction in the data line 14 (d1, d2 ...). . The sampling circuit is composed of switching transistors (sw1, sw2 ...) And capacitors (parasitic capacitors of vertical data lines and pixel capacitors), and the gates of the switching transistors are driven by pulses (φh1, φh2 ...) of the horizontal scanning circuit, respectively. , Each color signal of the input signal line 16 is transferred to each pixel through the data line 14 (d1, d2 ...) And written.
【０００８】各行画素の選択は、垂直走査回路からの垂
直パルス（φｇ１、φｇ２…）で制御する。The selection of each row pixel is controlled by vertical pulses (φg1, φg2 ...) From the vertical scanning circuit.
【０００９】図３に、ＣＲＴ（電子銃）型テレビジョン
におけるインターレース走査の場合の従来例図を示す。
表示画素部の行画素を垂直走査パルスと同一信号（ｇ
１、ｇ２…）で示す。奇数フィールドでは、水平走査線
ｏｄｄ１の信号は、行画素ｇ２とｇ３に書き込み、同様
に、ｏｄｄ２の信号は行画素ｇ４とｇ５に書き込む。ｏ
ｄｄ３以降同様である。また、偶数フィールドで、走査
の組合せが一行ずれて、ｅｖｅｎ１の信号は行画素ｇ１
とｇ２に書き込み、ｅｖｅｎ２以降同様である。FIG. 3 shows a conventional example of interlaced scanning in a CRT (electron gun) television.
The same signal as the vertical scanning pulse (g
1, g2 ...). In the odd field, the signal of the horizontal scanning line odd1 is written in the row pixels g2 and g3, and similarly, the signal of the odd2 is written in the row pixels g4 and g5. o
The same applies to dd3 and thereafter. In the even field, the scanning combination is shifted by one row, and the even1 signal is the row pixel g1.
And g2, and the same applies after even2.
【００１０】図３の走査例を図２の従来例に応用した場
合の駆動タイミング例を図４に示す（この駆動法を２線
同時駆動とする）。An example of driving timing when the scanning example of FIG. 3 is applied to the conventional example of FIG. 2 is shown in FIG. 4 (this driving method is called 2-line simultaneous driving).
【００１１】奇数フィールドのｏｄｄ１で、行画素ｇ２
とｇ３は垂直パルスφｇ２とφｇ３が“Ｈ”となり、そ
の行画素の各画素トランジスタは導通状態となり、サン
プルホールド回路で、順次、サンプリングされ画像信号
が、該行画素の各画素に書き込む。上記サンプリングは
図示水平走査パルス（ｈ１、ｈ２…）の“Ｈ”期間でな
す。ｏｄｄ２以降の走査でも、同様な駆動が行なわれ
る。この２線同時駆動では、２水平行画素の空間的に
１．５画素分離された画素に同一サンプリング信号を書
き込むので、駆動法は簡単であるが、サンプリング周波
数の向上はなく、低解像度で色モアレが発生する。ま
た、上記水平１．５画素分の画素ズレ配置が、奇数フィ
ールドと偶数フィールドにおける行画素の組合せの行ズ
ラシ駆動により、画像のエッジ部分がジグザグに表示さ
れる悪影響を及ぼす。At odd1 of the odd field, row pixel g2
And g3, the vertical pulses φg2 and φg3 become “H”, each pixel transistor of the row pixel becomes conductive, and the sample and hold circuit sequentially samples the image signal to write to each pixel of the row pixel. The sampling is performed during the "H" period of the illustrated horizontal scanning pulse (h1, h2 ...). The same drive is performed in the scan after odd2. In this two-line simultaneous driving, the same sampling signal is written in pixels spatially separated by two horizontal pixels by 1.5 pixels, so the driving method is simple, but there is no improvement in sampling frequency, and color resolution is low. Moire occurs. Further, the pixel shift arrangement for the horizontal 1.5 pixels has a bad influence that the edge portion of the image is displayed in zigzag due to the row shift driving of the combination of the row pixels in the odd field and the even field.
【００１２】次に、各画素に書き込まれた信号極性の模
式図を図７に示す。Next, FIG. 7 shows a schematic diagram of the polarity of the signal written in each pixel.
【００１３】基準電位に対して正電圧の場合を“＋”負
電圧の場合を“−”とし、横方向に各フィールド走査期
間、縦方向に行画素を示す。一つの行画素に注目する
と、２線同時駆動では、２フィールド毎（３０Ｈｚ）に
信号極性が反転している。従って、ＮＴＳＣでは、その
１／２の１５Ｈｚの表示のチラツキ、即ち、フリッカが
発生する。フリッカは低周波数になるほど人間の目には
認識され、目立ってくる。A positive voltage with respect to the reference potential is "+" and a negative voltage is "-", and each field scanning period is shown in the horizontal direction and row pixels are shown in the vertical direction. Focusing on one row pixel, in the two-line simultaneous driving, the signal polarity is inverted every two fields (30 Hz). Therefore, in the NTSC, flickering of the display at 15 Hz, which is 1/2 of that, that is, flicker occurs. Flicker becomes more visible and noticeable to the human eye at lower frequencies.
【００１４】上記解像度やフリッカの改善例として、フ
レームメモリを利用した倍速走査法がある。フレームメ
モリを利用した方法では、図６に示すように、画像信号
と水平走査の周波数を２倍にして、２水平走査（２Ｈ）
線分の信号を１水平走査期間に駆動する。As an example of improving the resolution and flicker, there is a double speed scanning method using a frame memory. In the method using the frame memory, as shown in FIG. 6, the frequency of the image signal and the horizontal scanning are doubled to perform two horizontal scanning (2H).
The signal of the line segment is driven in one horizontal scanning period.
【００１５】この場合、１／２Ｈ毎、かつ、フィールド
毎の反転信号を形成すれば、フィールド毎に各画素の信
号極性を変えることができ、フリッカ成分は３０Ｈｚと
なる。In this case, by forming an inverted signal for each 1 / 2H and for each field, the signal polarity of each pixel can be changed for each field, and the flicker component becomes 30 Hz.
【００１６】[0016]
【発明が解決しようとする課題】以上のように、従来の
技術には以下のような問題点があった。As described above, the conventional techniques have the following problems.
【００１７】駆動回路が簡単な２線同時駆動法で、解像
度や低周波のフリッカが発生する。またその画像改善法
としての倍速走査があるが、この倍速走査ではフレーム
メモリや高帯域の信号処理ＩＣが必要であり、非常に高
価で、高消費電力な表示装置になる欠点があった。With the two-line simultaneous driving method in which the driving circuit is simple, resolution and low frequency flicker occur. Further, there is double speed scanning as an image improving method, but this double speed scanning requires a frame memory and a high-bandwidth signal processing IC, and thus has a drawback that it becomes a very expensive and high power consumption display device.
【００１８】[0018]
【発明の目的】本発明は上述の従来技術の課題に鑑みて
なしたものであり、フレームメモリを使用することな
く、簡単な回路の付加により、ＣＲＴ型テレビジョンと
同等な走査線数の画素に行画素毎の反転信号の書き込み
を行ない、低フリッカの画像表示を行なうことが可能な
アクティブマトリックス液晶表示装置を提供することを
目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems of the prior art, and a pixel having a scanning line number equivalent to that of a CRT type television can be obtained by adding a simple circuit without using a frame memory. It is an object of the present invention to provide an active matrix liquid crystal display device capable of displaying an image with low flicker by writing an inversion signal for each row pixel.
【００１９】[0019]
【課題を解決するための手段】本発明者は、上記の目的
を達成するために、鋭意努力した結果、以下の発明を得
た。The present inventors have made the following efforts as a result of earnest efforts to achieve the above object.
【００２０】すなわち、本発明のアクティブマトリック
ス液晶表示装置は、複数の画素を行列状に配列し、前記
複数の画素それぞれにスイッチング素子を備え、水平シ
フトレジスタからの複数パルス信号により、入力画像信
号を順にサンプリングし、各画素に与える電圧を決める
アクティブマトリックス液晶表示装置において、入力画
像信号を行画素（１行に並んだ全画素）に書き込む水平
シフトレジスタを含む第１の書き込み手段と、前記入力
画像信号を前記行画素と隣接する行画素に書き込む水平
シフトレジスタを含む第２の書き込み手段と、奇数フィ
ールドでは、第１の書き込み手段の信号を奇数番目の行
画素に、第２の書き込み手段の信号を偶数番目の行画素
に書き込み、偶数フィールドでは、第２の書き込み手段
の信号を奇数番目の行画素に、第１の書き込み手段の信
号を偶数番目の行画素に書き込む信号制御手段と、を有
することを特徴とするアクティブマトリックス液晶表示
装置である。That is, the active matrix liquid crystal display device of the present invention has a plurality of pixels arranged in a matrix and each of the plurality of pixels is provided with a switching element, and an input image signal is supplied by a plurality of pulse signals from the horizontal shift register. In an active matrix liquid crystal display device which sequentially samples and determines a voltage to be applied to each pixel, a first writing means including a horizontal shift register for writing an input image signal to row pixels (all pixels arranged in one row), and the input image. Second writing means including a horizontal shift register for writing a signal to a row pixel adjacent to the row pixel, and in an odd field, a signal of the first writing means is applied to an odd-numbered row pixel and a signal of the second writing means. In the even-numbered row pixels, and in the even-numbered field, the signal of the second writing means is changed to the odd-numbered row pixels. The row pixel, an active matrix liquid crystal display device comprising: the signal control means for writing a signal of the first write means into even-numbered pixel rows, a.
【００２１】前記信号制御手段は前記第１の書き込み手
段の信号と前記第２の書き込み手段の信号を、常に電気
極性を反転させる手段であることが望ましい。It is desirable that the signal control means is means for always inverting the electrical polarity of the signal of the first writing means and the signal of the second writing means.
【００２２】また前記信号制御手段は前記第１の書き込
み手段の信号を液晶の共通電極電位に対し常に正極性、
前記第２の書き込み手段の信号を液晶の共通電極電位に
対し常に負極性にする手段でもあることが望ましい。Further, the signal control means always makes the signal of the first writing means positive with respect to the common electrode potential of the liquid crystal,
It is also preferable that the signal of the second writing means is always negative with respect to the potential of the common electrode of the liquid crystal.
【００２３】さらに前記第１の書き込み手段は、入力画
像信号を一時的に容量蓄積手段に蓄積した後、前記隣接
する行画素に書き込む手段であることが望ましい。Further, it is preferable that the first writing unit is a unit that temporarily stores the input image signal in the capacitance storage unit and then writes the input image signal in the adjacent row pixel.
【００２４】また、本発明は駆動方法の発明をも包含す
る。すなわち、本発明のアクティブマトリックス液晶表
示装置の駆動方法は、複数の画素を行列状に配列し、そ
れぞれの前記画素にスイッチング素子を備え、水平シフ
トレジスタからの複数のパルス信号により、入力画像信
号を順にサンプリングし、各画素に与える電圧を決める
アクティブマトリックス液晶表示装置の駆動方法におい
て、水平シフトレジスタを含む第１の書き込み手段で入
力画像信号を行画素（１行に並んだ全画素）に書き込
み、水平シフトレジスタを含む第２の書き込み手段で前
記入力画像信号を一時的に容量蓄積手段に蓄積した後、
前記行画素と隣接する行画素に書き込み、信号制御手段
で、奇数フィールドでは、第１の書き込み手段の信号を
奇数番目の行画素に、第２の書き込み手段の信号を偶数
番目の行画素に書き込み、偶数フィールドでは、第２の
書き込み手段の信号を奇数番目の行画素に、第１の書き
込み手段の信号を偶数番目の行画素に書き込むことを特
徴とするアクティブマトリックス液晶表示装置の駆動方
法である。このとき前記第１の書き込み手段の信号と前
記第２の書き込み手段の信号の電気極性を常に反転させ
るのが望ましい。The present invention also includes the invention of a driving method. That is, the driving method of the active matrix liquid crystal display device of the present invention arranges a plurality of pixels in a matrix, each pixel is provided with a switching element, and an input image signal is supplied by a plurality of pulse signals from a horizontal shift register. In a method of driving an active matrix liquid crystal display device which sequentially samples and determines a voltage to be applied to each pixel, an input image signal is written to a row pixel (all pixels arranged in one row) by a first writing unit including a horizontal shift register, After temporarily storing the input image signal in the capacitance storage means by the second writing means including a horizontal shift register,
In the odd field, the signal of the first writing unit is written in the odd-numbered row pixel, and the signal of the second writing unit is written in the even-numbered row pixel in the odd field by the signal control unit. In the even field, the signal of the second writing means is written in the odd-numbered row pixels, and the signal of the first writing means is written in the even-numbered row pixels, which is a driving method of the active matrix liquid crystal display device. . At this time, it is desirable to always invert the electric polarities of the signal of the first writing unit and the signal of the second writing unit.
【００２５】またこのとき、前記第１の書き込み手段の
信号を液晶の共通電極電位に対し常に正極性、前記第２
の書き込み手段の信号を液晶の共通電極電位に対し常に
負極性にするのが望ましい。At this time, the signal of the first writing means is always positive with respect to the potential of the common electrode of the liquid crystal, and the signal of the second
It is desirable that the signal of the writing means is always negative with respect to the common electrode potential of the liquid crystal.
【００２６】[0026]
【実施例】図８に本発明の実施構成図を示す。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 8 shows a block diagram of an embodiment of the present invention.
【００２７】この構成図において、図１の従来例と同じ
動作の回路には、同一番号を記す。本発明の特徴は、一
つの垂直データ線に対し２つの画像入力手段を設けるこ
とにある。その第一書き込み手段は、サンプリング回路
３０−Ｂと水平走査回路４０−Ｂであり、第二の書き込
み手段は、サンプリング回路３０−Ａ、水平走査回路４
０−Ａと一時蓄積回路７０である。In this configuration diagram, circuits having the same operations as those of the conventional example shown in FIG. 1 are designated by the same reference numerals. A feature of the present invention is that two image input means are provided for one vertical data line. The first writing means is the sampling circuit 30-B and the horizontal scanning circuit 40-B, and the second writing means is the sampling circuit 30-A and the horizontal scanning circuit 4.
0-A and the temporary storage circuit 70.
【００２８】信号処理回路５０のカラー信号は、直接、
サンプリング回路３０−Ｂに導かれる系と、アンプ８０
をへてサンプリング回路３０−Ａに導かれる系に分れ
る。The color signal of the signal processing circuit 50 is directly
Amplifier led to sampling circuit 30-B and amplifier 80
To the system led to the sampling circuit 30-A.
【００２９】蓄積回路７０は、一般的に、容量から形成
するために、この蓄積回路から垂直方向データ線をへて
画素容量に転送すると、主に垂直方向データ線の寄生容
量による容量分割があり、信号振幅が低下する。Since the storage circuit 70 is generally formed from a capacitor, if the vertical data line is transferred from this storage circuit to the pixel capacitor, there is a capacitance division mainly due to the parasitic capacitance of the vertical data line. , The signal amplitude decreases.
【００３０】アンプ８０は、この信号振幅低下の補償の
ためにある。The amplifier 80 is for compensating for this signal amplitude reduction.
【００３１】図９に表示画素部１０、サンプリング回
路、蓄積回路の等価回路を示す。FIG. 9 shows an equivalent circuit of the display pixel section 10, the sampling circuit and the storage circuit.
【００３２】図２の従来例に対し、この等価回路の特徴
は垂直方向データ線１４の基準電位（Ｖｃ）へのリセッ
トトランジスタ１７、スイッチングトランジスタ（ｓｗ
１、ｓｗ２…）によりサンプリングし画像信号の一時蓄
積容量１８（ＣT ）、一時蓄積容量１８の信号を垂直方
向データ線１４と画素に転送するための転送トランジス
タ１９とが存在することにある。Compared with the conventional example of FIG. 2, the characteristic of this equivalent circuit is that the reset transistor 17 to the reference potential (Vc) of the vertical data line 14 and the switching transistor (sw).
1, sw2 ...) Sampling the image signal by the temporary storage capacitor 18 (C T ), the vertical data line 14 and the transfer transistor 19 for transferring the signal of the temporary storage capacitor 18 to the pixel.
【００３３】図１０に、本実施例の駆動タイミング図を
示す。図示した各パルスにおいて、“Ｈ”期間では、各
トランジスタは導通状態とする。FIG. 10 shows a drive timing chart of this embodiment. In each of the illustrated pulses, each transistor is in a conductive state during the “H” period.
【００３４】Ｔ１期間に、パルスφｃによりリセットト
ランジスタ１７を導通させ、垂直方向データ線１４を基
準電位Ｖｃにリセットする。次に、Ｔ２期間で水平走査
パルスφＨ１（ｈ11、ｈ12…）と垂直ゲート対向パルス
ｇ２によりカラー信号（Ｒ、Ｇ、Ｂ）を、直接、各行画
素（ｇ２）に書き込む。また、同時に水平走査パルスφ
Ｈ２（ｈ21、ｈ22…）により蓄積回路７０の一時蓄積容
量１８にカラー信号（Ｒ’、Ｇ’、Ｂ’）を蓄積する。
Ｔ２期間が終了すると、垂直ゲートパルスφｇ２によ
り、その行画素の画素トランジスタは非導通状態にな
り、書き込んだ電圧を保持する。During the period T1, the reset transistor 17 is turned on by the pulse φc, and the vertical data line 14 is reset to the reference potential Vc. Next, in the T2 period, the color signals (R, G, B) are directly written to each row pixel (g2) by the horizontal scanning pulse φH1 (h 11 , h 12 ...) And the vertical gate opposing pulse g2. At the same time, the horizontal scanning pulse φ
The color signals (R ′, G ′, B ′) are stored in the temporary storage capacitor 18 of the storage circuit 70 by H2 (h 21 , h 22 ...).
When the T2 period ends, the pixel transistor of the row pixel becomes non-conductive by the vertical gate pulse φg2, and the written voltage is held.
【００３５】Ｔ３期間では、パルスφｃによりセットト
ランジスタ１７を導通させ、垂直方向データ線１４の残
留電荷を除去し、データ線を基準電位Ｖｃにリセットす
る。そして、Ｔ４期間にパルスφＴにより転送トランジ
スタ１９を導通させるとともに、パルスφｇ１により行
画素（ｇ１）を導通させ、一時蓄積容量１８のカラー信
号（Ｒ’、Ｇ’、Ｂ’）を転送し、書き込む。このと
き、行画素（ｇ１）に書き込んだ信号は、容量分割によ
り信号レベルが低下し、水平画素行（ｇ２）に書き込ん
だ信号レベルと同一になる。In the period T3, the set transistor 17 is rendered conductive by the pulse φc, the residual charges on the vertical data line 14 are removed, and the data line is reset to the reference potential Vc. Then, during the period T4, the transfer transistor 19 is made conductive by the pulse φT, and the row pixel (g1) is made conductive by the pulse φg1 to transfer and write the color signals (R ′, G ′, B ′) of the temporary storage capacitor 18. . At this time, the signal level of the signal written in the row pixel (g1) decreases due to the capacitance division, and becomes the same as the signal level written in the horizontal pixel row (g2).
【００３６】このように、Ｔ１からＴ４期間の、一水平
走査期間の一連の駆動により、信号処理回路５０のカラ
ー信号を異なるタイミングで２つの行画素に書き込み保
持することになる。従って、２つの行画素間では、画像
信号のサンプリング周波数が従来の２倍となり、解像度
が向上するとともに、サンプリングの折返し歪による色
モアレも低減できる。As described above, the color signals of the signal processing circuit 50 are written and held in the two row pixels at different timings by a series of driving in one horizontal scanning period from the period T1 to T4. Therefore, between the two row pixels, the sampling frequency of the image signal is doubled as compared with the conventional one, the resolution is improved, and the color moire due to the aliasing distortion of the sampling can be reduced.
【００３７】パルスφＨ１、φＨ２の最初のパルスであ
るｈ21とｈ22のスタートタイミングのズレは、２つの行
画素間の同一色信号の空間的配置の１．５画素ズレを考
慮したものである。The deviations in the start timings of the first pulses h 21 and h 22 of the pulses φH1 and φH2 take into consideration the 1.5 pixel deviation of the spatial arrangement of the same color signals between the two row pixels.
【００３８】なお、図９において、ｇi（ｉ＝１，２
…）とデータ線の交点は３端子型スイッチング素子のゲ
ート線であってもいいし、２端子型スイッチング素子の
対向走査電極であっても良い。つまりｇi（ｉ＝１，２
…）とデータ線の交点１４はＴＦＴ（薄膜トランジス
タ）であってもいいし、ダイオード（ＭＩＭを含む）で
あっても良い。In FIG. 9, g i (i = 1, 2,
,) And the data line may be the gate line of the three-terminal switching element or the opposite scanning electrode of the two-terminal switching element. That is, g i (i = 1, 2
,) And the data line may be a TFT (thin film transistor) or a diode (including MIM).
【００３９】また、図９において、一時蓄積容量１８の
かわりに、データ線自体の寄生容量を使って、信号を蓄
積しても良い。Further, in FIG. 9, instead of the temporary storage capacitor 18, the parasitic capacitance of the data line itself may be used to store the signal.
【００４０】本発明の以上説明した実施例を含めて一般
的に、複数の入力信号あるいは入力手段により、画像を
表示した場合、表示画像に数画素毎の縦縞や横縞ノイズ
が発生することがまれにある。その原因としては、表示
画素に信号が書き込むまでの、複数の入力手段間での信
号レベルや周波数特性の差、処理回路のＤＣやＡＣ特性
のバラツキなどがある。In general, including the above-described embodiments of the present invention, when an image is displayed by a plurality of input signals or input means, vertical stripe noise or horizontal stripe noise for every several pixels is rarely generated in the displayed image. It is in. Causes thereof include a difference in signal level and frequency characteristics between a plurality of input means until a signal is written in a display pixel, and variations in DC and AC characteristics of a processing circuit.
【００４１】このノイズ解消の対策として、同一画素
に、２つの書き込み手段からの信号をフィールド周期で
交互に書き込み、人間の目の残像特性や液晶の応答特性
による輝度平均化により、縞ノイズを見掛け上低減させ
る方法がある。それを次に説明する。As a countermeasure against this noise, the signals from the two writing means are alternately written in the same pixel in the field cycle, and the fringe noise is apparent by averaging the luminance according to the afterimage characteristic of the human eye or the response characteristic of the liquid crystal. There is a way to reduce it. It will be explained next.
【００４２】図１１に各画素に書き込む信号極性の模式
図を示す。“＋”極性はサンプリング回路３０−Ｂから
入力し、“−”極性はサンプリング回路３０−Ａから入
力する。一つの行画素ｇ１に注目すると、第一フィール
ドでは、サンプリング回路３０−Ｂから“＋”極性の信
号を書き込み、第二フィールドではサンプリング回路３
０−Ａから“−”極性の信号を書き込み、２つの入力系
の小さな誤差は、人間の目で除去される。FIG. 11 shows a schematic diagram of the polarity of a signal written in each pixel. The "+" polarity is input from the sampling circuit 30-B, and the "-" polarity is input from the sampling circuit 30-A. Focusing on one row pixel g1, a signal of "+" polarity is written from the sampling circuit 30-B in the first field, and the sampling circuit 3 in the second field.
Writing a signal of "-" polarity from 0-A, small errors in the two input systems are removed by the human eye.
【００４３】この例では、サンプリング回路の入力信号
は反転信号ではなく、片側極性の信号である。このよう
な信号書き込み方法を説明する図を図１２に、タイミン
グ図を図１３に、信号波形図を図１４に示す。サンプリ
ング回路３０−Ｂの入力信号である正極性の信号Ｓ２
を、ガンマ処理した画像信号Ｓ１（Ｒ、Ｇ、Ｂ）をクラ
ンプ回路５０Ｂ、反転アンプ５１Ｂを経て形成する。サ
ンプリング回路３０−Ａの入力信号である負極性の信号
Ｓ２’を、画像信号Ｓ１をクランプ回路５０Ａ、非反転
アンプ５１Ａを経て形成する。ここで、信号Ｓ２とＳ
２’は中間電位ＶＬＣに対し非対象で、Ｓ２’の振幅は
大きい。これは、信号Ｓ２’は蓄積回路７０の容量１８
と垂直方向信号線１４の寄生容量により信号振幅が低下
するからである。容量分割の結果、画素に書き込む信号
波形は、図示Ｓ３のように、信号Ｓ２と対称的な波形に
なる。In this example, the input signal of the sampling circuit is not an inverted signal but a one-sided polarity signal. FIG. 12 is a diagram for explaining such a signal writing method, FIG. 13 is a timing diagram, and FIG. 14 is a signal waveform diagram. Positive polarity signal S2 that is an input signal of the sampling circuit 30-B
The image signal S1 (R, G, B) subjected to gamma processing is formed via the clamp circuit 50B and the inverting amplifier 51B. A negative signal S2 ′, which is an input signal of the sampling circuit 30-A, is formed from the image signal S1 through the clamp circuit 50A and the non-inverting amplifier 51A. Where the signals S2 and S
2 ′ is asymmetric with respect to the intermediate potential V LC , and the amplitude of S2 ′ is large. This means that the signal S2 ′ is the capacitance 18 of the storage circuit 70.
This is because the signal amplitude is reduced by the parasitic capacitance of the vertical signal line 14. As a result of the capacitance division, the signal waveform to be written in the pixel becomes a waveform symmetrical to the signal S2 as shown in S3 in the figure.
【００４４】このように、片側極性の信号入力法は、反
転信号の入力法に対し、サンプリング回路３０−Ａの信
号振幅を、非常に小さくすることができる。従って、回
路を構成するＩＣの耐圧や消費電力を小さくできる。As described above, the one-sided polarity signal input method can make the signal amplitude of the sampling circuit 30-A much smaller than that of the inverted signal input method. Therefore, it is possible to reduce the breakdown voltage and power consumption of the ICs forming the circuit.
【００４５】図１３に水平走査回路４０−Ａ、４０−Ｂ
のフィールド毎のタイミングを示す。フィールド毎にパ
ルスφＨ２とφＨ1のスタートが入れ替わる。これは、
カラーフィルタの配置が２つの行画素間で１．５画素ず
れていることによる。FIG. 13 shows horizontal scanning circuits 40-A and 40-B.
The timing for each field is shown. The start of the pulses φH 2 and φH 1 is switched for each field. this is,
This is because the arrangement of the color filters is shifted by 1.5 pixels between the two row pixels.
【００４６】以上説明したアクティブマトリクス液晶表
示装置は、カラーフィルターを備えたカラー液晶表示装
置であったが、カラーフィルターを使わず、白黒の画像
信号を用いることにより、モノクロ液晶表示装置として
使用できる。Although the active matrix liquid crystal display device described above is a color liquid crystal display device having a color filter, it can be used as a monochrome liquid crystal display device by using a monochrome image signal without using a color filter.
【００４７】[0047]
【発明の効果】以上のように、本発明は、２つの画像入
力手段からの信号をフィールド毎に同一画素に書き込む
ので、入力手段の特性差が平均化され、縞ノイズが目立
たなくなる。また、フリッカも目立たなくなる。As described above, according to the present invention, since the signals from the two image input means are written in the same pixel for each field, the characteristic difference of the input means is averaged and the stripe noise becomes inconspicuous. Also, flicker becomes less noticeable.
【００４８】さらに片極性の信号を入力したので、信号
振幅を小さくでき、また、フレームメモリなどのメモリ
回路を使用しないため、低消費電力、小型で安価なアク
ティブマトリクス液晶表示装置を提供できる。Furthermore, since a unipolar signal is input, the signal amplitude can be reduced, and since a memory circuit such as a frame memory is not used, it is possible to provide an inexpensive active matrix liquid crystal display device with low power consumption.
【図１】カラー液晶表示装置の従来例構成図。FIG. 1 is a configuration diagram of a conventional example of a color liquid crystal display device.
【図２】表示画素部とサンプリング回路の等価回路図。FIG. 2 is an equivalent circuit diagram of a display pixel section and a sampling circuit.
【図３】インターレース走査の場合の従来例図。FIG. 3 is a diagram showing a conventional example in the case of interlaced scanning.
【図４】図３の走査例の駆動タイミング例図。FIG. 4 is an exemplary drive timing diagram of the scanning example of FIG.
【図５】信号波形例図。FIG. 5 is a signal waveform example diagram.
【図６】倍速走査例の駆動タイミング例図。FIG. 6 is a diagram showing an example of drive timing in a double speed scanning example.
【図７】信号極性図。FIG. 7 is a signal polarity diagram.
【図８】本発明の実施構成図。FIG. 8 is a configuration diagram of the present invention.
【図９】図８で示す実施例の回路構成図。9 is a circuit configuration diagram of the embodiment shown in FIG.
【図１０】図８で示す実施例の駆動タイミング。10 is a drive timing chart of the embodiment shown in FIG.
【図１１】本発明の片側極性信号図。FIG. 11 is a one-sided polarity signal diagram of the present invention.
【図１２】本発明の回路構成図。FIG. 12 is a circuit configuration diagram of the present invention.
【図１３】図１２で示す実施例のタイミング図。13 is a timing diagram of the embodiment shown in FIG.
【図１４】本発明の画像信号波形図。FIG. 14 is an image signal waveform diagram of the present invention.
１０ 表示画素部 １１ スイッチング素子 １２ 画素容量 １３ ゲート線あるいは対向走査電極 １４ データ線 １６ 入力信号線 １７ リセットトランジスタ １８ 一時蓄積容量 １９ 転送トランジスタ ２０ 垂直走査回路 ３０ 入力画像信号のサンプリング回路 ４０ サンプリング回路のための水平走査回路 ５０ 信号処理回路 ６０ 制御回路 ７０ 一時蓄積回路 ８０ アンプ 10 Display Pixel Section 11 Switching Element 12 Pixel Capacitance 13 Gate Line or Counter Scanning Electrode 14 Data Line 16 Input Signal Line 17 Reset Transistor 18 Temporary Storage Capacitance 19 Transfer Transistor 20 Vertical Scanning Circuit 30 Input Image Signal Sampling Circuit 40 For Sampling Circuit Horizontal scanning circuit 50 Signal processing circuit 60 Control circuit 70 Temporary storage circuit 80 Amplifier
Claims (10)
の画素それぞれにスイッチング素子を備え、水平シフト
レジスタからの複数パルス信号により、入力画像信号を
順にサンプリングし、各画素に与える電圧を決めるアク
ティブマトリックス液晶表示装置において、 入力画像信号を行画素（１行に並んだ全画素）に書き込
む水平シフトレジスタを含む第１の書き込み手段と、 前記入力画像信号を前記行画素と隣接する行画素に書き
込む水平シフトレジスタを含む第２の書き込み手段と、 奇数フィールドでは、第１の書き込み手段の信号を奇数
番目の行画素に、第２の書き込み手段の信号を偶数番目
の行画素に書き込み、偶数フィールドでは、第２の書き
込み手段の信号を奇数番目の行画素に、第１の書き込み
手段の信号を偶数番目の行画素に書き込む信号制御手段
と、を有することを特徴とするアクティブマトリックス
液晶表示装置。1. A plurality of pixels are arranged in a matrix, a switching element is provided in each of the plurality of pixels, and an input image signal is sequentially sampled by a plurality of pulse signals from a horizontal shift register, and a voltage applied to each pixel is determined. In an active matrix liquid crystal display device for determining, first writing means including a horizontal shift register for writing an input image signal to a row pixel (all pixels arranged in one row), and a row pixel adjacent to the row pixel for the input image signal In the odd field, the signal of the first writing means is written in the odd-numbered row pixels, and the signal of the second writing means is written in the even-numbered row pixels, In the field, the signal of the second writing means is applied to the odd-numbered row pixels, and the signal of the first writing means is applied to the even-numbered row pixels. An active matrix liquid crystal display device, comprising:
像信号を一時的に容量蓄積手段に蓄積した後、前記隣接
する行画素に書き込み水平シフトレジスタを含む手段で
ある請求項１に記載のアクティブマトリックス液晶表示
装置。2. The second writing means is means for temporarily storing the input image signal in a capacitance storage means and then including a write horizontal shift register in the adjacent row pixels. Active matrix liquid crystal display device.
手段の信号と前記第２の書き込み手段の信号を、常に電
気極性を反転させる手段である請求項１乃至２に記載の
アクティブマトリックス液晶表示装置。3. The active matrix liquid crystal display according to claim 1, wherein the signal control means is means for always inverting the electric polarity of the signal of the first writing means and the signal of the second writing means. apparatus.
手段の信号を液晶の共通電極電位に対し常に正極性、前
記第２の書き込み手段の信号を液晶の共通電極電位に対
し常に負極性にする手段でもある請求項１乃至３に記載
のアクティブマトリックス液晶表示装置。4. The signal control means keeps the signal of the first writing means always positive with respect to the common electrode potential of the liquid crystal and keeps the signal of the second writing means always negative with respect to the common electrode potential of the liquid crystal. The active matrix liquid crystal display device according to claim 1, which is also a means for performing.
フィルターを有する請求項１乃至４に記載のアクティブ
マトリックス液晶表示装置。5. The active matrix liquid crystal display device according to claim 1, wherein the pixel has a red, blue, or green filter.
トランジスタ動作するスイッチング素子から構成する請
求項１乃至５に記載のアクティブマトリックス液晶表示
装置。6. The active matrix liquid crystal display device according to claim 1, wherein the pixel includes a counter common electrode, a pixel electrode, and a switching element that operates as a transistor.
ダイオード動作するスイッチング素子から構成する請求
項１乃至５に記載のアクティブマトリックス液晶表示装
置。7. The active matrix liquid crystal display device according to claim 1, wherein the pixel includes a counter scanning electrode, a pixel electrode, and a switching element that operates as a diode.
の前記画素にスイッチング素子を備え、水平シフトレジ
スタからの複数のパルス信号により、入力画素信号を順
にサンプリングし、各画素に与える電圧を決めるアクテ
ィブマトリックス液晶表示装置の駆動方法において、 水平シフトレジスタを含む第１の書き込み手段で入力画
像信号を行画素（１行に並んだ全画素）に書き込み、水
平シフトレジスタを含む第２の書き込み手段で前記入力
画像信号を一時的に容量蓄積手段に蓄積した後、前記行
画素と隣接する行画素に書き込み、信号制御手段で、奇
数フィールドでは、第１の書き込み手段の信号を奇数番
目の行画素に、第２の書き込み手段の信号を偶数番目の
行画素に書き込み、偶数フィールドでは、第２の書き込
み手段の信号を奇数番目の行画素に、第１の書き込み手
段の信号を偶数番目の行画素に書き込むことを特徴とす
るアクティブマトリックス液晶表示装置の駆動方法。8. A plurality of pixels are arranged in a matrix, a switching element is provided in each of the pixels, the input pixel signal is sequentially sampled by a plurality of pulse signals from a horizontal shift register, and a voltage applied to each pixel is determined. In the driving method of the active matrix liquid crystal display device to be determined, the input image signal is written into the row pixels (all pixels arranged in one row) by the first writing means including the horizontal shift register, and the second writing means including the horizontal shift register. Then, the input image signal is temporarily stored in the capacitive storage means, and then written to a row pixel adjacent to the row pixel. In the signal control means, in the odd field, the signal of the first writing means is added to the odd-numbered row pixel. Then, the signal of the second writing means is written to the even-numbered row pixels, and the signal of the second writing means is odd in the even field. The eyes of the column pixel, the driving method of the active matrix liquid crystal display device, characterized in that a signal is written in the first write means into even-numbered pixel rows.
２の書き込み手段の信号の電気極性を常に反転させる請
求項７に記載のアクティブマトリックス液晶表示装置の
駆動方法。9. The method for driving an active matrix liquid crystal display device according to claim 7, wherein the electric polarities of the signal of the first writing unit and the signal of the second writing unit are always inverted.
の共通電極電位に対し常に正極性、前記第２の書き込み
手段の信号を液晶の共通電極電位に対し常に負極性にす
る請求項８乃至９に記載のアクティブマトリックス液晶
表示装置の駆動方法。10. The signal of the first writing means is always positive with respect to the common electrode potential of the liquid crystal, and the signal of the second writing means is always negative with respect to the common electrode potential of the liquid crystal. 9. A method for driving an active matrix liquid crystal display device according to item 9.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06112801A JP3135456B2 (en) | 1994-05-26 | 1994-05-26 | Active matrix liquid crystal display device and driving method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06112801A JP3135456B2 (en) | 1994-05-26 | 1994-05-26 | Active matrix liquid crystal display device and driving method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07318899A true JPH07318899A (en) | 1995-12-08 |
| JP3135456B2 JP3135456B2 (en) | 2001-02-13 |
Family
ID=14595870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06112801A Expired - Fee Related JP3135456B2 (en) | 1994-05-26 | 1994-05-26 | Active matrix liquid crystal display device and driving method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3135456B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7817123B2 (en) | 2005-02-07 | 2010-10-19 | Samsung Electronics Co., Ltd. | Liquid crystal display and driving method thereof |
-
1994
- 1994-05-26 JP JP06112801A patent/JP3135456B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7817123B2 (en) | 2005-02-07 | 2010-10-19 | Samsung Electronics Co., Ltd. | Liquid crystal display and driving method thereof |
| US8629820B2 (en) | 2005-02-07 | 2014-01-14 | Samsung Display Co., Ltd. | Liquid crystal display and driving method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3135456B2 (en) | 2001-02-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3133216B2 (en) | Liquid crystal display device and driving method thereof | |
| EP0686958B1 (en) | DC compensation for interlaced display | |
| US4804951A (en) | Display apparatus and driving method therefor | |
| JP3870933B2 (en) | Display device and driving method thereof | |
| JPH07128639A (en) | Display device | |
| EP0487045A2 (en) | Liquid crystal apparatus and method of driving the same | |
| JPS62175074A (en) | Liquid crystal display device | |
| JPH09171168A (en) | Non-superimposed scanning method for pair of scanning lines for liquid crystal display device | |
| JPH07199154A (en) | Liquid crystal display device | |
| US5742270A (en) | Over line scan method | |
| JPS6271932A (en) | Driving method for liquid crystal display device | |
| JP3376088B2 (en) | Active matrix liquid crystal display device and driving method thereof | |
| JP3192574B2 (en) | display | |
| JP3135456B2 (en) | Active matrix liquid crystal display device and driving method thereof | |
| JP2760785B2 (en) | Matrix image display device | |
| JPH08201769A (en) | Liquid crystal display device | |
| JP3167078B2 (en) | Active matrix liquid crystal display device and driving method thereof | |
| JP3311224B2 (en) | Display element inversion signal generation circuit and display device using the same | |
| JP3243950B2 (en) | Video display device | |
| JPH05313608A (en) | Driving device of liquid crystal display panel | |
| JP2002520641A (en) | Matrix display device adapted for displaying video signals from different video standards | |
| JPH04140716A (en) | Liquid crystal display device | |
| JP2659003B2 (en) | Liquid crystal display | |
| JPH06301007A (en) | Driving method for liquid crystal display device | |
| JPS6385598A (en) | Driving of active matrix liquid crystal display panel |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001031 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081201 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091201 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091201 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101201 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111201 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121201 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131201 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |