JPH0731641B2 - 非同期データ転送システムおよび方法 - Google Patents

非同期データ転送システムおよび方法

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JPH0731641B2
JPH0731641B2 JP3308353A JP30835391A JPH0731641B2 JP H0731641 B2 JPH0731641 B2 JP H0731641B2 JP 3308353 A JP3308353 A JP 3308353A JP 30835391 A JP30835391 A JP 30835391A JP H0731641 B2 JPH0731641 B2 JP H0731641B2
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    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
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    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は非同期装置の間でデータ
を転送するシステムおよび方法に関する。特に、本発明
は単一のチャネル装置と複数の非同期記憶装置との間で
データを転送し、改良されたエラー検出及び障害分離で
もってデータ転送を実施するシステムおよび方法に関す
る。
【０００２】
【従来の技術】近年、コンピュータの速度および一般的
な能力において著しい増大がある。これは主に、より大
きくより複雑な問題を解決したいと、人々が望んだこと
が原因である。これらいくつかの問題の大きさおよび要
求されている生データの量を考慮すると、大容量記憶装
置のようなコンピュータ周辺機器の速度とパワーは、パ
ワフルなコンピュータをフルに利用するために非常に重
要である。
【０００３】大容量記憶装置の速度は伝統的に、最新式
コンピュータの速度よりもかなり遅れていた。これは主
に、大容量記憶装置はコンピュータの計算部（“ホスト
・コンピュータ”と呼ばれる）と違って、転送部を含ん
でいるという事実のためである。その結果、今日の高速
コンピュータと結合して効果的に作動するより速いデー
タ記憶装置に対する要求が絶えず存在している。
【０００４】任意の所定時点において、最新式記憶装置
はある有限割合のスループットがある。このように、ホ
ストの効率的な速度は、このスループットの割合がいか
なるものになるかを配慮するため、しばしば制限され
る。さらに、最新式記憶装置は、非常に高価となる傾向
がある。
【０００５】これらの問題を緩和するために、統合的に
結合された複数記憶装置の概念が発達した。この概念は
さらに図１によって説明される。
【０００６】図１によると、記憶機構１０８はチャネル
・ユニット１０２とｎ個の記憶装置１０４とを含むこと
が示してある。記憶機構１０８が記憶するためにホスト
・コンピュータからデータを受け取ると（すなわち、
“書込み”が要求されたとき）、そのデータはチャネル
・ユニット１０２に送られる。他の装置（図示せず）ま
たはチャネル・ユニット１０２自身は、データをセクシ
ョンまたはグループにストライプする（すなわち、デー
タを分割する）。例えば、各セクションは２バイトの長
さとする。そのデータが記憶装置１０４に送られると、
記憶装置１は、例えば、第１のセクションを受け取り、
記憶装置２は第２のセクションを、…というように、記
憶装置ｎがｎ番目のセクションを受け取るまで続く。こ
のプロセスはそれ自身を繰り返し、記憶装置１はｎ＋１
番目のセクションを受け取る…というように続いて行
く。
【０００７】データはチャネル・ユニット１０２からバ
ス１１０を経て、記憶装置１０４に送られる。バス１１
０は、一端を記憶装置１０４の１つに置き、他端をチャ
ネル・ユニット１０２に置く個々のバス・リンク（ｎ個
のリンク）からなっている。任意の所定時間にバス１１
０に送られた分割データ（すなわち、所定時間にｎ個の
リンク全体にあるデータの全体）は、“ワード”と呼ば
れる。このバス１１０は、データの他に、制御信号の転
送も典型的に容易にすることができる。
【０００８】ホスト・コンピュータ１０６が記憶データ
を記憶装置１０４から検索せよと要求すると（すなわ
ち、“読出し”が要求されたとき）、記憶機構１０８の
記憶装置１０４は、記憶データをバス１０２によってチ
ャネル・ユニット１０２に送り返す。そのデータはさら
に、なんらかの方法でインタリーブされ、ホスト・コン
ピュータ１０６に送られる。もちろん、これを効果的に
行うために、個々の記憶装置１０４からのデータは並行
して、チャネル・ユニット１０２が受け取らねばならな
い（すなわち、“ワード”の全要素はチャネル・ユニッ
ト１０２に同時に到達せねばならない）。
【０００９】ホスト・コンピュータ１０６は個々の記憶
装置１０４とではなく、チャネル・ユニット１０２とだ
けインターフェースするので、複数の記憶装置１０４の
使用はホスト・コンピュータに対しトランスペアレント
である。しかしながら、ホスト・コンピュータ１０６が
認識するのは、単一の記憶装置１０４の使用におけるス
ループットの莫大な増大である。
【００１０】図１の記憶機構１０８によって企図される
装置のタイプにおいて、各記憶装置１０４は典型的にマ
イクロプロセッサ，メモリ，論理回路，および記憶装置
１０４の操作を制御するためのソフトウェアを含んでい
る。その結果、各記憶装置１０４は、マイクロプロセッ
サおよび論理回路のためのクロックを駆動する発振器を
含んでいる。複数の発振器のこうした使用は、設計時に
大きな柔軟性を許容する。なぜなら、各要素は、マスタ
発振器と同じ速度で（または多重に）走行する必要はな
いからである。このように、装置間の位相の正確な同期
に関する問題には遭遇しない。
【００１１】それ自身の発振器を含む記憶装置１０４の
それぞれに加えて、チャネル・ユニット１０２はそのマ
イクロプロセッサおよび論理回路のクロックを駆動する
それ自身の発振器を含むことも企図している。このよう
に、記憶装置１０４はそれぞれに関して非同期的に動作
しているだけでなく、それらはチャネル・ユニット１０
２に関しても同様に、非同期的に動作している。そのよ
うな環境における、記憶装置１０４とチャネル・ユニッ
ト１０２間の全データ転送は、多重非同期インターフェ
ースを通じて行われる。
【００１２】しかしながら、非同期インターフェースの
使用は、それ自身の問題がないというわけではない。デ
ータが記憶装置１０４からチャネル・ユニット１０２
へ、効率的に並行して転送されるために、この転送に含
まれるバスまたは複数のバスは、上に述べた装置の非同
期性を収容できなければならない。データを記憶装置１
０４からチャネル・ユニット１０２へ、非同期インター
フェースによって転送する際の問題は、データをいつ転
送するかの指示を、記憶装置１０４が必要とするという
ことである。各記憶装置１０４は継続して、互いにまた
は他の装置と通信しているわけではないので、並行して
互いにデータを転送し合うために、なんらかの通信機構
が全記憶装置１０４をイネーブルする必要がある。さら
に、システムの非同期性は、チャネル・ユニット１０２
が、いつバスをサンプリングできるかを知りサンプリン
グされたデータが有効であることを保証するのを、困難
にしている。
【００１３】典型的に、非同期転送の性質は、非同期装
置がデータ転送の両側で、互いと同期を確立することを
必要とする。不安定性の除去の問題（すなわち、フリッ
プ・フロップのように、これらの装置が特定の状態を維
持できない装置条件の発生を除去すること）は、同期確
立をより困難にしている。
【００１４】一般に複数の記憶装置１０４の使用は、前
述のように、エラー検出および障害分離に関する問題を
発生させる。これは、より安価で信頼性の低い記憶装置
が使用される所に、特に当てはまる。もし１つの装置が
誤動作を始めたら、早期に検出して、そのエラーが記憶
装置１０４の１つから来たのかチャネル・ユニット１０
２から来たのかを検出するのが重要である。
【００１５】
【発明が解決しようとする課題】このように、必要なこ
とは、分離データを複数の非同期記憶装置１０４から効
率的に受け取り、改良されたエラー検出および障害分離
機能を有する、チャネル・ユニット１０２および複数の
記憶装置１０４間のインターフェース全般を提供するこ
とである。
【００１６】
【課題を解決するための手段】前述の技術分野に現に存
在する問題は、本発明によって軽減される。具体的に
は、本発明は、多数の非同期記憶装置と単一のチャネル
・ユニット間のデータ転送のためのシステムおよび方法
を供給する。さらに、このデータ転送は、改良されたエ
ラー検出および障害分離機能を与えるような方法で行わ
れる。
【００１７】より具体的には、本発明の一実施例は、２
以上の非同期記憶装置（記憶データを含むものとする）
と、制御バスおよびデータ・バスによってインターフェ
ースするチャネル・ユニットを企図している。本実施例
は記憶装置から制御バスを経てデータ準備完了信号を受
け取る第１の手段を企図している。これらのデータ準備
完了信号は、記憶装置が記憶データをデータ・バス経由
で転送する用意ができていることを指示する。
【００１８】これらのデータ準備完了信号を受け取ると
き、本発明は、読出しストローブ信号を発生し、制御バ
ス経由で記憶装置に転送する第２の手段の使用を企図し
ている。これらの読出しストローブ信号は、記憶装置
に、チャネル・ユニットが記憶装置から記憶データを受
け取る準備ができていることを指示する。
【００１９】本発明はさらに、読出しストローブ信号が
発生されてから、いつ特定量の時間が経過したのかを示
す第３の手段を企図している。この特定量の時間は、記
憶装置がデータバスを経由して記憶データを転送するの
に要する時間を示している。この時間の経過は、チャネ
ル・ユニットでのデータ・バス上のデータが有効である
ことを示している。
【００２０】一旦この特定量の時間が経過すると、第４
の手段が、データ・バスから記憶データをサンプリング
する。さらに記憶データは、なんらかのホスト装置（ホ
スト・コンピュータのような）に転送することが企図さ
れる。
【００２１】本発明の他の実施例は、記憶装置が記憶デ
ータをデータ・バス経由で転送する準備を完了したこと
を示す装置準備完了信号を、記憶装置から制御バスを経
由して受け取るステップを実行することを企図する方法
である。次のステップは、装置準備完了信号の受信に応
答して、読出しストローブ信号を制御バス経由で記憶装
置に転送することを含んでいる。
【００２２】この方法の実施例において、読出しストロ
ーブ信号を転送するステップは、有効カウントダウンを
開始し、それが完了するとデータ・バスのサンプリング
ステップを開始する。
【００２３】前述の両実施例の変形例は、データが記憶
装置に送られるときにアレイ・パリティ・エラーに対し
てデータをチェックするためと、記憶装置から受け取っ
たデータをチェックするために、アレイ・パリティ・エ
ラー検出器を利用することを企図している。データが記
憶装置に転送されるとき、もしアレイ・パリティ・エラ
ーが検出されるなら、アレイ・パリティ・エラー検出器
はチャネル・エラー・装置信号を生成し、これらの信号
を制御装置に送信する。データが記憶装置から送られて
来た後、もしアレイ・パリティ・エラーが検出されるな
ら、アレイ・パリティ・エラー検出器は記憶装置エラー
信号を生成し、その信号を制御装置に送信する。これら
のエラー信号の結果として実行される動作は、制御装置
の裁量下にあることが企図されている。
【００２４】さらに、上述の実施例がハードウェアおよ
びソフトウェア実施態様またはその組合せとして実行で
きることは、理解されるべきである。
【００２５】
【実施例】Ｉ．概略 本発明は非同期装置間でデータを転送するためのシステ
ムおよび方法である。より具体的には、本発明は、単一
チャネル装置と複数非同期記憶装置間で同時にデータを
転送し、改良されたエラー検出および障害分離とともに
データ転送を実施するためのシステムおよび方法に関す
る。
【００２６】一般に、本発明は複数の非同期記憶装置か
ら単一のチャネル・ユニットへの、データの効率的な受
信を容易にする。本発明の実施例において、本発明はア
レイ・パリティ・エラーも検出し、これらのエラーがチ
ャネル・ユニットから発生したのか、記憶装置の１つか
ら発生したのかを判定する。本発明の概要は図２との関
連でより良く説明できる。
【００２７】図２はチャネル・ユニット１０２（ここに
本発明の実施例が存在するように企図される）、および
その周囲環境を示す。本発明はｎ個の記憶装置１０４
（ｎは２以上の整数）と、データ・バス２０２と、制御
バス２０４とを含む。図２において２つのバスが示され
ているが、単一のバスも使用できることを理解しておき
たい。すなわち、制御バス２０４およびデータバス２０
２の各リンクは、記憶装置１０４の特定の記憶装置に接
続するが、単一の物理的リンクを含むことができる。
【００２８】本発明に関する使用が企図される環境にお
いて、記憶装置１０４のそれぞれはそれ自身の発振器
（タイミング装置）を有し、チャネル・ユニット１０２
もまた同様である。このように、これらの各装置は互い
に非同期的に動作する。さらに、図２によって企図され
る実施例では、記憶装置１０４が既に記憶データを含ん
でいると仮定する。
【００２９】制御バス２０４は、チャネル・ユニット１
０２と記憶装置１０４の間で制御信号を授受するために
用いられる。本発明の実施例において、２つの制御信号
は、記憶装置１０４からの記憶データの読出しを容易に
するのに用いられる。これらの信号の第１のものは、
“装置準備完了”信号であり、それは、記憶装置１０４
がチャネル・ユニット１０２に記憶データを転送する準
備を完了したときに、記憶装置１０４からチャネル・ユ
ニット１０２が受け取る。本発明はこのように、記憶デ
ータをチャネル・ユニット１０２に転送するために、外
部制御装置から命令を与えられる環境を企図している。
【００３０】本発明の実施例において、チャネル・ユニ
ット１０２は、ｎ個の記憶装置１０４のそれぞれから装
置準備完了信号を受け取るまで、動作をしない。一旦全
ての装置準備完了信号を受取ると、チャネル・ユニット
１０２は“読出しストローブ”信号を生成し、制御バス
経由で記憶装置にその信号を送る。これは、記憶装置１
０４に、それらがデータ・バス２０２経由でそれらの記
憶データを今転送するべきであることを指示するためで
ある。このように、本発明は、記憶装置１０４が読出し
ストローブ信号に応答する環境における使用を企図して
いる。
【００３１】読出しストローブ信号を送信すると同時
に、チャネル・ユニット１０２は“有効カウントダウ
ン”を開始する。このカウントダウンは、本発明の実施
例においては、読出しストローブ信号が送信された時点
と、記憶装置１０４からの記憶データがチャネル・ユニ
ット１０２によって受信された時点との間に要する最小
量の時間を表している。どんな事象においても、有効カ
ウントダウンによって指示されるある特定量の時間が経
過したとき、チャネル・ユニット１０２は、それがデー
タをデータ・バス２０２からサンプリングした時と、デ
ータが有効であること（すなわち、それが記憶装置１０
４からの記憶データであること）とを知る。
【００３２】前述のような本発明を用いることにより、
記憶装置１０４からの、互いに非同期的な記憶データ
は、それ自身は記憶装置１０４に対して非同期的である
チャネル・ユニット１０２によって同時に受信される。
この記憶データは、記憶データを必要とするホスト・コ
ンピュータ（図示せず）に典型的に送信され、あるいは
記憶データが分割されている場合には、記憶データをイ
ンタリーブする装置（図示せず）にまず送信される。
【００３３】本発明の動作の方法の実施例は図３のフロ
ーチャートによって記述されている。図３によると、企
図される方法は、記憶装置からデータを読出すプロセス
を開始するためのデータ読出し要求を受信することを仮
定している。これは開始ブロック３０２が示す。
【００３４】一旦この要求が処理されると、本発明は記
憶装置１０４から装置準備完了信号を受け取り、この信
号は記憶装置１０４がそれらの記憶データをチャネル・
ユニット１０２にデータ・バス２０２経由で送信する準
備を完了していることを示している。これはブロック３
０４が示す。しかしながら、チャネル・ユニット１０２
は、記憶装置１０４のすべてから装置準備完了信号を受
け取るまで、どんな動作も起こさない。これは判定ブロ
ック３０６およびブロック３０８が示す。
【００３５】一旦装置準備完了信号が記憶装置１０４の
すべてから受信されると、チャネル・ユニット１０２は
読出しストローブ信号を制御バス経由で記憶装置１０４
に送信する。ブロック３１０が示すように、読出しスト
ローブ信号が送信されると同時に、有効カウントダウン
（図２との関連で説明している）が始まる。
【００３６】一旦記憶装置１０４のそれぞれが読出しス
トローブ信号を受信すると、記憶装置１０４のそれぞれ
は１ワードのデータをデータ・バス２０２にゲートし、
そのワードをデータ・バス２０２経由でチャネル・ユニ
ット１０２に送信する。これはブロック３１２が示す。
判定ブロック３１４およびブロック３１６が示すよう
に、チャネル・ユニット１０２は有効カウントダウンが
完了するのを待って、データ・バス２０２をサンプリン
グする。
【００３７】有効カウントダウンが完了すると、チャネ
ル・ユニット１０２はデータ・バス２０２をサンプリン
グする。これは判定ブロック３１４およびブロック３１
６，３１８が示す。前述のように、本発明はさらに、デ
ータを他のホスト装置に渡す。本発明の実施例におい
て、もしより多くのワードがデータ・バス２０２経由で
送信されることを引き続き要求するなら、一連の事象が
ブロック３１０で再び開始される。 ＩＩ．アレイ・パリティ・エラー検出 本発明の実施例は、非同期記憶装置１０４から記憶デー
タを受信する機構を与える他に、改良されたエラー検出
および障害分離も与える。これは記憶装置１０４に記憶
されるべきデータ、および記憶装置１０４から受け取る
記憶データに対しアレイ・パリティ・エラー検出機能を
用いて実施される。こうして、もし記憶装置１０４に送
信されつつあるデータにおいてエラーが検出されると、
そのエラーはチャネル・ユニット１０２においてまたは
その前に発生したと認識される。もしチャネル・ユニッ
ト１０２でエラーが発生していないなら、エラーは、同
じデータが記憶装置１０４からチャネル・ユニット１０
２に送られるときに発生していて、そのエラーは記憶装
置１０４から発生したと認識される。このように、エラ
ー検出および障害分離は、アレイ・パリティ・エラーの
存在の識別、およびエラーが発生した一般的な場所の識
別によって、容易になる。
【００３８】図４は前述の本発明の実施例を示す。本発
明は、パリティに対するチェックをするために、少なく
とも１つの記憶装置（およびデータ・バス２０２のバス
・リンクの１つ）がパリティのために使用される。この
ように、記憶されるべきデータからパリティ・データを
生成するある機構が仮定される。
【００３９】図４によると、チャネル・ユニット１０２
内のアレイ・パリティ・エラー検出器４０２は、データ
・バス２０２のバス・リンクを経由して記憶装置１０４
のそれぞれに送信されるデータの各ワードをサンプリン
グする。そのデータはホスト・コンピュータのような装
置によってチャネル・ユニットに送信されたと仮定さ
れ、すでに独立の部分に分割されている（例えば、スト
ライプされている）ように企図される。
【００４０】アレイ・パリティ・エラー検出器４０２が
各ワードをサンプリングするとき、それはアレイ・パリ
ティ・エラーに対してそのワードをチェックする。言い
換えれば、所定の時間にデータ・バス２０２のバス・リ
ンクを経由して送信されたデータの全体（すなわち、デ
ータの“ワード”）が合計され、偶数パリティまたは奇
数パリティ（使用されたパリティ方式によって）に対し
てチェックされる。
【００４１】もし、データが記憶装置１０４に送信され
るときにパリティ・エラーがアレイ・パリティ・エラー
検出器４０２によって検出されるなら、アレイ・パリテ
ィ・エラー検出器４０２はチャネル・エラー信号を回線
４０４を通じて発生する。この信号は適切な動作のため
に、任意の数の装置に送信することができる。かかる動
作はデータ・バス２０２によるデータの再送信、または
“致命的な”エラーが発生したという表示を含んでい
る。
【００４２】データ読出し要求信号を受信すると、記憶
装置１０４に記憶されていたデータは、チャネル・ユニ
ット１０２に、図２のような方法で送り返される。さら
に、図４によって企図される実施例は、アレイ・パリテ
ィ・エラー検出器４０２が記憶データを、それが記憶装
置１０４からチャネル・ユニット１０２に送られるとき
にサンプリングする。パリティ・エラーが検出される
と、アレイ・パリティ・エラー検出器４０２は装置エラ
ー信号を生成し、それを回線４０４によって送信する。
このように、本発明はエラーが発生した場所を示すこと
ができる。
【００４３】本発明の動作の方法の実施例を、図５およ
び図６のフローチャートを用いて説明する。これらの実
施例は、これらの図が図３に表示した方法の統合部分で
あることを企図している。
【００４４】まず図５を見ると、記憶装置１０４へのデ
ータ記憶の際、何らかのアレイ・パリティ・エラーが検
出されたか否かについての判定が行われる。これは開始
ブロック５０２、および判定ブロック５０２が示す。ブ
ロック５０６が示すように、もしアレイ・パリティ・エ
ラーがこの時検出されるなら、チャネル・エラー信号が
生成される。
【００４５】もし本発明の環境における装置がチャネル
・エラー信号を受信して、致命的なエラーが発生したと
判断すると、これらの図に関して記述された全プロセス
が終了する。しかしながら、チャネル・エラー信号の発
生に応答して行われる動作は、それほど深刻な性質を持
つものではない。
【００４６】致命的エラーが発生しなかったと仮定する
と、記憶装置１０４に送られるべきデータがなくなる
と、引き続き、データ読出し要求のような他の事象が発
生する。もしデータ読出し要求信号が受信されると、図
３のブロック３０４に始まる動作が発生する。これは終
了ブロック５０８が示す。
【００４７】図３のブロック３０４に始まる動作の方法
は、前述のように実施される。ブロック３１８が示すよ
うに、データ・バス２０２がサンプリングされると、何
らかのアレイ・パリティ・エラーが検出されたか否かに
ついて判定が行われる。これは図６の開始ブロック５１
２および判定ブロック５１４が示す。ブロック５１６が
示すように、もしエラーが検出されると、記憶装置エラ
ー信号が生成される。さらに、エラーが検出されたとき
に取られる動作の過程は、制御装置の裁量となる。この
ような制御装置は例えば、チャネル・ユニット１０２の
一部、または他の構成要素の一部となることができる。 ＩＩＩ．チャネル・ユニット構成要素および環境 図７は本発明の実施例のより詳細な構成とそれらの環境
を示す。図７を参照すると、チャネル・ユニット１０２
はソース・ユニット６０４とデスティネーション・ユニ
ット６０６とを含むことが示される。アレイ・パリティ
・エラー検出器４０２はソース・ユニット６０４に配置
される。さらに、本発明の実施例は、制御ユニット６０
２が、本発明に影響を及ぼすある種の事象（記憶装置１
０４から／までのデータの書込みおよび読出しに関係す
るそれらの事象のような）の開始を制御する環境におけ
る使用を企図している。
【００４８】本発明の使用が企図される環境において、
制御ユニット６０２は、データがホスト・コンピュータ
からのもので記憶装置１０４上に格納する必要があるか
どうか、またはデータを記憶装置１０４から読み出しホ
スト・コンピュータに送る必要があるかどうかに関し
て、ホスト・コンピュータ（図示せず）のような装置か
らの信号を受信する。データが記憶装置１０４に書き込
まれることになると、デスティネーション・ユニット６
０６は制御ユニット・バス６１２を経由して制御ユニッ
ト６０２からこの趣旨の信号を受信し、ホスト・コンピ
ュータからデータを受け取る。デスティネーション・ユ
ニット６０６はさらに、そのデータを記憶装置１０４
に、データ・バス２０２経由で送信する。
【００４９】同様にして、ソース・ユニット６０４は、
ホスト・コンピュータが記憶装置１０４からデータを要
求するとき、データ読出し要求の形式の信号を、制御ユ
ニット６０２から制御ユニット・バス６１２を経由して
受信する。ソース・ユニット６０４は引き続き、ホスト
装置に送信されるべき記憶データを記憶装置１０４から
受け取る。
【００５０】前述のように、本発明の実施例はアレイ・
パリティ・エラー検出器４０２がソース・ユニット６０
４の内にあることを企図している。なぜなら、データ・
バス２０２の構成は、デスティネーション・ユニット６
０６が記憶装置１０４にデータを送っている（書込み
中）とき、および記憶装置１０４がデータをソース・ユ
ニット６０４に送っている（読出し中）とき、ソース・
ユニット６０４がデータを受け取ることを可能にしてい
るからである。この構成はアレイ・パリティ・エラー検
出回路４０２が、読出し中および書込み中のパリティ・
エラーに対してチェックをし、検出されたどんなエラー
もチャネル・ユニットまたは記憶装置１０４のせいであ
るか否かを最終的に判定することを、より効果的にして
いる。さらに、本発明の実施例において、チャネルおよ
び記憶装置エラー信号は例えば、制御ユニット６０２の
ような何らかの中央制御機構に配置されたマイクロプロ
セッサに対して送信可能な、マイクロプロセッサ割込み
である。
【００５１】本発明の実施例において、ホスト・コンピ
ュータのような装置は、デスティネーション・ユニット
６０６に分割データのブロックを、記憶装置１０４上に
格納するために送信する。これらの実施例は、デスティ
ネーション・ユニット６０６が分割データを受け取るこ
とを企図している一方、デスティネーション・ユニット
６０６はそこでデータが分割される装置であることを含
めて、他の構成要素でも可能なことを理解すべきであ
る。
【００５２】デスティネーション・ユニット６０６は１
ワードのデータをデータ・バス２０２にゲートし、有効
データを送るとともに、そのデータが有効であることを
記憶装置に示す書込みストローブ信号を制御バス経由で
送る。（本発明の実施例における）書込みストローブ信
号は、デスティネーション・ユニット６０６で生成さ
れ、いつ記憶装置１０４がデータ・バス２０２上のデー
タをサンプリングすべきかを指示するために、制御バス
２０４によって記憶装置１０４に送られる。このよう
に、本発明は記憶装置１０４が、制御バス２０４を経て
送られてきた信号に対して受容的となる環境における使
用を企図している。
【００５３】本発明の実施例において、アレイ・パリテ
ィ・エラー検出器４０２の機能は、書込みストローブ信
号によってトリガされる。本発明の実施例においても、
データ・バス２０２の各リンクは４バイト幅である。そ
の結果、４ｎバイト（ｎは記憶装置の数であり、これだ
けのデータ・バスがリンクされる）はデータ・バス２０
２に即座にゲートされる。このように、これらの実施例
のワード・サイズは４ｎバイトである。
【００５４】本発明の実施例によって企図される環境に
おいて、ホスト・コンピュータが記憶装置１０４に記憶
されたデータを受信したいと望むと、ホストは記憶装置
を制御ユニット６０２と通信させ、このユニットはデー
タ読出し要求メッセージをコマンド・バス６１０経由で
記憶装置１０４に送信し、さらに制御ユニット・バス６
１２経由でソース・ユニット６０４に送信する。記憶装
置はさらに、それらの装置準備完了信号を制御バス２０
４によってチャネル・ユニット１０２に送信する。ソー
ス・ユニット６０４はさらに、有効データと読出しスト
ローブ信号を制御バス２０４によって記憶装置１０４に
返送する。これは本発明が企図する環境において、記憶
装置１０４に１ワードのデータをデータ・バス２０２に
ゲートさせることを目指している。
【００５５】記憶装置１０４からデータを獲得する機構
は、データ・バス２０２を通過するどんなデータも、そ
のデータ有効信号の表明をするときは、有効データであ
ると見なされることを除いて、図２および図４に関して
説明されている。有効データであると見なされなけれ
ば、データ・バス２０２によって読出しストローブ信号
の後に送られるデータは、制御ワードと見なされる。同
じことが書込みの際にも言える。
【００５６】本発明の動作の方法の実施例を、図８およ
び図９によって説明する。まず図８を見ると、ブロック
７０２が示すように、これらの実施例の動作は、デステ
ィネーション・ユニット６０６が分割データのブロック
を、記憶装置１０４に送るために受け取るとき開始す
る。一旦分割データのブロックが受け取られると、デー
タ有効信号は制御バス２０４上に表明される。
【００５７】一旦データ有効信号が表明されたら、ブロ
ック７０６が示すように、分割データ・ブロックのワー
ドは、データ・バス２０２にゲートされる。書込みスト
ローブ信号はデスティネーション・ユニット６０６によ
って制御バス２０４上に表明される。書込みストローブ
信号の表明は、アレイ・パリティ・エラーをチェックす
るように、アレイ・パリティ・エラー検出器４０２をト
リガする。これはブロック７０８が示す。もし何らかの
エラーが検出されたら、チャネル・エラー信号が生成さ
れる（図５によって説明した）。これは判定ブロック７
１０およびブロック７１２によって示される。
【００５８】判定ブロック７１４およびブロック７０６
が示すように、分割データのブロックが記憶装置１０４
に完全に送信されなかったときは、分割データ・ブロッ
クの他のワードがデータ・バス２０２上にゲートされ
る。しかし、ブロック７１６が示すように、もし分割デ
ータ・ブロックの終りが来ると、データ有効信号は表明
を取り消される。図８によると、もしデータ読出し要求
信号を受取ったなら、次のステップは図９に示す動作の
開始である。しかしながら、装置準備完了信号の受信の
代わりに、分割データの他のブロックの受信のような他
の事象の発生もあり得るということは理解しておくべき
である。言い換えれば、記憶装置１０４への書込みと記
憶装置１０４からの読出しは別の無関係な事象である。
しかし、これら２つの事象の組合せは、本発明のある実
施例を完全に説明する。
【００５９】図９によると、ブロック７５０が示すよう
に、チャネル・ユニット２０２が装置読出し要求信号を
受け取ったとき、読出しが開始される。この要求は、記
憶装置に送られるように仕組まれ、記憶装置１０４がデ
ータ・バス２０２によってデータを送る準備が完了した
とき、記憶装置１０４から装置準備完了信号を受信させ
る。しかし本発明によっては、記憶装置１０４のすべて
から装置準備完了信号を受信するまで、それ以上の動作
は実施されない。これはブロック７５２が示す。
【００６０】ブロック７５４が示すように、一旦記憶装
置１０４のすべてが装置準備完了信号を表明すると、デ
ータ有効信号が制御バス２０４上に表明される。さら
に、ブロック７５６が示すように、読出しストローブ信
号が制御バス２０４によって送られ、有効カウントダウ
ンが開始される。本発明の使用を企図される環境におい
て、ブロック７５８が示すように、読出しストローブ信
号の送信は、記憶装置１０４上の記憶データのワードを
データ・バス２０２上にゲートさせる。
【００６１】判定ブロック７６０およびブロック７６２
が示すように、一旦有効カウントダウンが完了したら、
データ・バス２０２はサンプリングされる。本発明の実
施例において、データ・バス２０２のサンプリングは、
サンプリングされたデータにおける任意のアレイ・パリ
ティ・エラーをチェックするために、アレイ・パリティ
・エラー検出器４０２をトリガする。これはブロック７
６４が示す。ブロック７６６およびブロック７６８が示
すように、エラーが検出されると、さらに（前述のよう
に）、記憶装置エラー信号が生成される。
【００６２】記憶データの全要求ブロックがデータ・バ
ス２０２によって送信されなかったなら、別の読出しス
トローブ信号が制御バス２０４によって送信され、有効
カウントダウンが開始される。これは判定ブロック７７
０およびブロック７５６によって示される。しかしブロ
ック７７２が示すように、もしブロックの終りが来るな
ら、データ有効信号は表明を取り消される。 ＩＶ．読出しストローブ機構のタイミング図 複数の非同期記憶装置１０４から効率的にデータを読み
出すための本発明において使用される一般的な方式は、
図１０のタイミング図によってより良く説明することが
できる。図１０によると、本発明の実施例においてソー
ス・ユニット６０４に存在する内部クロックが示してあ
る。もちろん、この内部クロックは、本発明の各部、ま
たはその環境の一部である任意の数の装置に存在するこ
とができる。
【００６３】一旦装置準備完了信号が記憶装置１０４の
すべてから受信されると、データ有効信号が図示のよう
に立上げられる。それは、記憶データの全ブロックをソ
ース・ユニット６０４が受け取るまで、立上げ位置に保
持される。
【００６４】データ有効信号が送信された後（本発明の
種々の実施例においては、その後３クロック・サイクル
毎に）、読出しストローブ信号がソース・ユニット６０
４に送られる。時間Ｔ１は読出しストローブ信号をソー
ス・ユニット６０４から記憶装置１０４に伝送するのに
必要な時間である。
【００６５】本発明の使用を企図する環境において、記
憶装置１０４は、読出しストローブ信号の立下り縁を受
け取ると、データの新しいワード（すなわち、次のワー
ド）をデータバス２０２上にゲートを開始する。データ
・バス２０２は読出しストローブ信号のソース・ユニッ
ト６０４での立下りと同時に、ソース・ユニット６０４
によってサンプリングされる。これはサンプリング・ワ
ード１が示される時点で図１０に示される。このように
して、各ワードのサンプリングは、次ワードをデータ・
バス２０２上にゲートする前のかなりの時間にわたって
行われる。しかし、第１のデータ・ワードに対して、有
効データがその第１の読出しストローブ信号の立下り前
にサンプリングできることは注目すべきである。
【００６６】Ｔ２として示される時間は有効データをデ
ータ・バス２０２上にゲートするのに必要な経過時間で
ある。時間Ｔ３は新しいデータ・ワードを記憶装置１０
４からソース・ユニット６０４に伝送するための時間で
ある。したがって、有効カウントダウンは、最小値で、
Ｔ１と、読出しストローブ信号のパルス幅と、Ｔ２とＴ
３との和でなければならない。これはサンプリングされ
たデータが有効であると保証する。
【００６７】図１０で説明した実施例において、本発明
が使用される環境は、記憶装置１０４がエッジ応答論理
を使用するような環境（すなわち、エッジトリガフリッ
プ・フロップを有する環境）である。しかし本発明は、
レベル応答論理の使用を企図している。 Ｖ．特定の利点および実施例 前述のように、本発明の実施例の使用を企図される環境
は、アレイ・パリティ情報が記憶装置１０４へのデータ
送信に先立って生成されることを意図している。そうす
ることで、本発明はＣＲＣ（ｃｙｃｌｉｃ ｒｅｄｕｎ
ｄａｃｙ ｃｈｅｃｋｉｎｇ：巡回冗長検査）やＥＣＣ
（Ｅｒｒｏｒ ＣｏｒｒｅｃｔｉｏｎＣｏｄｅ：誤り訂
正符号）のような従来技術を用いる他の場合には検出さ
れないある種のエラーを検出することができる。例え
ば、もし書込み中に記憶装置１０４が、連続するブロッ
クまたはワードを書き込む代わりに、同じデータ・ブロ
ックまたはデータ・ワードを装置媒体に繰り返し書き込
ませるようなエラーをするなら、このデータの連続読出
しはどんなＥＣＣエラーもＣＲＣエラーも引き起こさな
い。なぜなら、エラー検出の目的で発生されたＥＣＣも
ＣＲＣも、崩壊データの結果として発生されるからであ
る。その結果、チャネル・ユニット１０２は、崩壊デー
タをそのデータが不良であるというどんな指示もなしに
ホストに送ることになる。
【００６８】このような誤動作および他の種類の誤動作
やエラーの発生は、従来のＣＲＣまたはＥＣＣ技術では
検出されないが、本発明のアレイ・パリティ・エラー検
出器４０２を用いれば検出できる。パリティ情報は、チ
ャネル・ユニット１０２が記憶装置１０４に書き込もう
と試みたデータの関数であるから、そのパリティ情報は
前述の種類のエラーを検出することができる。
【００６９】本発明の実施例において、チャネル・ユニ
ット１０２の内部で信号を受信し、処理し、送信するた
めのロジックはＡＳＩＣ ＶＬＳＩ技術によって制御す
ることが企図される。また、有効カウントダウンをソー
ス・ユニット６０４で発生することも企図される。
【００７０】有効カウントダウンのための時間をセット
する際、ＶＬＳＩ ＡＳＩＣの異なるサンプル間のプロ
セスの変化を考慮しなければならないことに留意すべき
である。例えば、ソース・ユニット６０４に使用される
技術は、大量に生産されているので、１つのソース・ユ
ニット６０４の有効カウントダウンと別のソース・ユニ
ットの有効カウントダウンとの間には、考慮しなければ
ならないなんらかの変化がある。もちろん、本発明の環
境において使用される技術の変化（例えば、記憶装置１
０４の変化）もまた、考慮しなければならない。
【００７１】本発明の実施例は、種々の信号を送信する
ために、２以上のドライバを企図している。例えば、あ
る実施例は１信号１記憶装置につき１個のドライバを
（すなわち、１信号につきｎ個のドライバを）企図して
いる。信号を駆動するのに用いられるドライバの選択に
は、システム同時スイッチング雑音公差およびシステム
性能の要件に見合ったドライバ・スルーレートを用いる
べきである。これらの実施例を容易にするために、ドラ
イバのスイッチングは、同時スイッチング誘導雑音を効
果的に減少させるような方法でスタガーすることが意図
されている。
【００７２】本発明がソフトウェア実施例において実行
することができることは理解しておくべきである。この
ような実施例においては、多様な構成要素およびステッ
プが、本発明の機能を実行するために、ソフトウェアに
おいて実施される。現在使用可能または将来発展したコ
ンピュータ・ソフトウェア言語のどんなものも、本発明
のこのようなソフトウェア実施例において採用すること
ができる。
【００７３】本発明は上述の実施例に限定されず、上に
示した例は単なる例示にすぎないことは理解されるべき
である。
【図面の簡単な説明】
【図１】複数の記憶装置を有する記憶ユニットのブロッ
ク図である。
【図２】本発明の実施例のハイレベルのブロック図であ
る。
【図３】本発明の実施例によって企図される方法のハイ
レベルのフローチャートである。
【図４】アレイ・パリティ・エラー検出器を有する本発
明の実施例のブロック図である。
【図５】チャネル・ユニットによるアレイ・パリティ・
エラーが検出される本発明の実施例によって企図される
方法のフローチャートである。
【図６】記憶装置によるアレイ・パリティ・エラーが検
出される本発明の実施例によって企図される方法のフロ
ーチャートである。
【図７】本発明の実施例、およびチャネル・ユニットと
制御バスが複数の要素を含む企図される環境のブロック
図である。
【図８】本発明の実施例によって企図され、特定の事
象，信号，およびアレイ・パリティ・エラー検出を示す
書込みデータに対する方法のフローチャートである。
【図９】本発明の実施例によって企図され、特定の事
象，信号，およびアレイ・パリティ・エラー検出を示す
読出しデータに対する方法のフローチャートである。
【図１０】本発明に関連して、データが記憶装置から転
送されるときに発生する事象のタイミング図である。
【符号の説明】
１０２ チャネル・ユニット １０４ 記憶装置 １０６ ホスト・コンピュータ １０８ 記憶機構 ２０２ データ・バス ２０４ 制御バス ４０２ アレイ・パリティ・エラー検出器 ６０２ 制御ユニット ６０４ ソース・ユニット ６０６ デスティネーション・ユニット ６１０ コマンド・バス ６１２ 制御ユニット・バス
フロントページの続き (72)発明者 ロナルド・アレクス・オレシャン アメリカ合衆国 アリゾナ州 タクソン イー オレンジ グローブ 1406 (72)発明者 ロバート・ジョセフ・ヤグレイ アメリカ合衆国 ニューヨーク州 エンデ ィコット レオン ドライブ 580 (56)参考文献 特開 昭51−40831（ＪＰ，Ａ) 特開 昭58−39358（ＪＰ，Ａ) 特開 平１−201735（ＪＰ，Ａ)

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】記憶データを２以上の非同期記憶装置から
    データ・バスによって受け取り、制御信号を前記記憶装
    置に、および前記記憶装置から、制御バスによって渡す
    システムにおいて、前記記憶装置が前記記憶データを前
    記データ・バスによって送る準備を完了していることを
    示す装置準備完了信号を前記記憶装置から制御バスによ
    って受け取る第１の手段と、前記第１の手段において前
    記装置準備完了信号が前記記憶装置のすべてから受け取
    られたことに応答して、前記記憶データを前記記憶装置
    から受け取る準備が完了していることを示すために、読
    出しストローブ信号を生成し、前記制御バスによって前
    記記憶装置に送る第２の手段と、前記読出しストローブ
    信号が生成されてから特定量の時間が経過したときを示
    すとともに、前記記憶装置が前記記憶データを前記デー
    タ・バスによって送ったことを示し、前記データ・バス
    から読み出された前記記憶データが有効であることを示
    す第３の手段と、前記第３の手段に応答して、前記記憶
    データを前記データ・バスからサンプリングする第４の
    手段と、を備える非同期データ転送システム。
  2. 【請求項２】単一のバスが前記制御バスとしておよび前
    記データ・バスとして用いられる、請求項１記載の非同
    期データ転送システム。
  3. 【請求項３】前記第１の手段は、ＡＳＩＣ ＶＬＳＩ技
    術を用いたソース・ユニットを有する、請求項１記載の
    非同期データ転送システム。
  4. 【請求項４】前記第２の手段は、前記読出しストローブ
    信号を前記制御バスによって送るに先立って、データ有
    効信号を生成し前記制御バスによって送る、請求項１記
    載の非同期データ転送システム。
  5. 【請求項５】前記読出しストローブ信号を制御バスによ
    って送るに際し、前記記憶装置の各々に対してドライバ
    が用いられる、請求項１記載の非同期データ転送システ
    ム。
  6. 【請求項６】改良されたエラー検出および障害分離機能
    を有し、２以上の非同期記憶装置に、およびこれら非同
    期記憶装置からデータ・バスによってデータを転送し、
    制御信号を前記記憶装置に、および前記記憶装置から制
    御バスによって渡すシステムにおいて、データが前記デ
    ータ・バスによって前記記憶装置に送られて記憶され、
    前記記憶装置が記憶データを形成するとき、前記データ
    におけるアレイ・パリティ・エラーを検出し、チャネル
    ・エラー信号を発生する第１の手段と、前記記憶装置が
    前記記憶データを前記データ・バスによって送る準備が
    完了していることを示す装置準備完了信号を、前記制御
    バスによって前記記憶装置から受け取る第２の手段と、
    前記第２の手段において前記記憶準備完了信号が前記記
    憶装置のすべてから受け取られたことに応答して、前記
    記憶データを前記記憶装置から受け取る準備が完了して
    いることを示すために、読出しストローブ信号を生成し
    前記記憶装置に前記制御バスによって送る第３の手段
    と、前記読出しストローブ信号が生成されてから特定量
    の時間が経過したときを示すとともに、前記記憶装置が
    前記記憶データを前記データ・バスによって送ったこと
    を示し、前記データ・バスから読み出された前記記憶デ
    ータが有効であることを示す第４の手段と、前記第４の
    手段に応答して、前記記憶データを前記データ・バスか
    らサンプリングする第５の手段とを備え、前記第１の手
    段は、さらに前記第５の手段に応答して、前記記憶デー
    タにおけるアレイ・パリティ・エラーを検出して記憶装
    置エラー信号を生成する、非同期データ転送システム。
  7. 【請求項７】単一のバスが前記制御バスとしておよび前
    記データ・バスとして用いられる、請求項６記載の非同
    期データ転送システム。
  8. 【請求項８】前記第２の手段は、ＡＳＩＣ ＶＬＳＩ技
    術を用いたソース・ユニットを有する、請求項６記載の
    非同期データ転送システム。
  9. 【請求項９】前記第３の手段は、読出しストローブ信号
    を前記制御バスによって送るに先立って、データ有効信
    号を生成し前記制御バスによって送る、請求項６記載の
    非同期データ転送システム。
  10. 【請求項１０】前記読出しストローブ信号を前記制御バ
    スによって送る際に、前記記憶装置の各々に対してドラ
    イバが用いられる、請求項６記載の非同期データ転送シ
    ステム。
  11. 【請求項１１】前記チャネル・エラー信号および前記記
    憶装置エラー信号が、マイクロプロセッサ割込みを含
    む、請求項６記載の非同期データ転送システム。
  12. 【請求項１２】前記第１の手段が、書込みストローブ信
    号および前記第５の手段によってトリガされる、請求項
    ６記載の非同期データ転送システム。
  13. 【請求項１３】記憶データを２以上の非同期記憶装置か
    らデータ・バスによって受け取り、制御信号を前記記憶
    装置に、および前記記憶装置から、制御バスによって渡
    す非同期データ転送方法において、 （１）前記記憶装置が前記記憶データを前記データ・バ
    スによって送る準備を完了していることを示す装置準備
    完了信号を、前記記憶装置から前記制御バスによって受
    け取るステップと、 （２）前記ステップ（１）に応答して、読出しストロー
    ブ信号を前記制御バスによって前記記憶装置に送るステ
    ップと、 （３）前記ステップ（２）に応答して、有効カウントダ
    ウンを開始するステップと、 （４）前記ステップ（３）における有効カウントダウン
    が完了すると、前記データ・バス上の前記記憶データを
    サンプリングするステップと、 を含む、非同期データ転送方法。
  14. 【請求項１４】前記ステップ（１）とステップ（２）の
    間に、データ有効信号を生成して前記制御バスによって
    送るステップを含む、請求項１３記載の非同期データ転
    送方法。
  15. 【請求項１５】改良されたエラー検出および障害分離機
    能を有し、２以上の非同期記憶装置に、およびこれら非
    同期記憶装置からデータ・バスによってデータを転送
    し、制御信号を前記記憶装置に、および前記記憶装置か
    ら、制御バスによって渡す非同期データ転送方法におい
    て、 （１）記憶データを形成する前記記憶装置に対し前記デ
    ータ・バスによって転送されるデータのアレイ・パリテ
    ィ・エラーをチェックするステップと、 （２）アレイ・パリティ・エラーの検出の際にチャネル
    ・エラー信号を生成するステップと、 （３）前記記憶装置が、前記記憶データを前記データ・
    バスによって送る準備が完了していることを示す装置準
    備完了信号を、前記記憶装置から前記制御バスによって
    受け取るステップと、 （４）前記ステップ（３）に応答して、読出しストロー
    ブ信号を前記制御バスによって前記記憶装置に送るステ
    ップと、 （５）前記ステップ（４）に応答して、有効カウントダ
    ウンを開始するステップと、 （６）前記ステップ（５）における有効カウントダウン
    が完了すると、前記データ・バス上の前記記憶データを
    サンプリングするステップと、 （７）前記記憶装置から前記データ・バスによって転送
    された前記記憶データにおけるアレイ・パリティ・エラ
    ーをチェックするステップと、 （８）アレイ・パリティ・エラーの検出に際し、記憶装
    置エラー信号を生成するステップと、 を含む非同期データ転送方法。
  16. 【請求項１６】前記ステップ（３）とステップ（４）の
    間に、データ有効信号を生成して前記制御バスによって
    送るステップをさらに含む、請求項１５記載の非同期デ
    ータ転送方法。
  17. 【請求項１７】前記ステップ（２）および前記ステップ
    （８）において、マイクロプロセッサ割込みを発生する
    ステップをさらに含む、請求項１５記載の非同期データ
    転送方法。
  18. 【請求項１８】前記ステップ（１）は、書込みストロー
    ブ信号によってトリガされるステップをさらに含む、請
    求項１５記載の非同期データ転送方法。
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