JPH0731591B2 - 先行１検出回路および浮動小数点加減算装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、仮数部、指数部、符号
部からなる２つの浮動小数点データについて加減算を実
行し、上位桁に無効桁が発生する場合、有効桁の最上位
位置を高速に予測する回路およびこの回路を用いた浮動
小数点加減算装置に関するものである。

【０００２】

【従来の技術】従来、仮数部、指数部、符号部からなる
２つの浮動小数点データＸ，Ｙにおいて仮数部減算を実
行する場合、桁合わせ処理、仮数部加減算処理、正規化
処理の順で実行される。以下図４に示す従来の浮動小数
点数の加減算を実行する浮動小数点加減算装置を例にし
て説明する。

【０００３】図４において、まず桁合わせ処理は以下の
ように実行される。２つの入力オペランド指数部（Ｘ
ｅ，Ｙｅ）は減算回路405 、シフト信号生成回路404 、
セレクタ回路406 に入力される。また、同時に、オペラ
ンド仮数部（１．Ｘｆまたは０．Ｘｆ，１．Ｙｆまたは
０．Ｙｆ）は、左右１桁シフト回路401 に入力される。
このとき、減算回路405 では、オペランド指数値Ｘｅか
らＹｅを減算し、絶対値（絶対値（Ｘｅ−Ｙｅ））と、
符号値（符号値（Ｘｅ−Ｙｅ））を生成する。また同時
に、シフト信号生成回路404 では、それぞれの入力オペ
ランドが、指数値Ｘｅ、Ｙｅを使用し正規化数であるか
否かを検出し、オペランドの符号値（Ｘｓ，Ｙｓ）と、
減算実行信号ｓｕｂを使用し、２つの入力オペランド仮
数値を左右にシフトする制御信号をつくる。この制御に
ついては、特願平1-38687 号に示してある。左右シフト
回路401 では、シフト信号生成回路404 からの制御信号
を基に、２つの入力オペランド仮数値を右または左にシ
フトする。左右シフト回路401 の出力はスワップ回路40
2 に入力され、ここで、減算回路405 から出力される符
号値（符号値（Ｘｅ−Ｙｅ））に基づいて、入力データ
がスワップされ、指数値の大きくないオペランドの仮数
値は右バレルシフト回路403 に入力され、もう一方の指
数値の大きいオペランド仮数値は加減算回路407 に入力
される。右バレルシフト回路403 では、減算回路405 か
ら出力されるオペランド指数値の差の絶対値（絶対値
（Ｘｅ−Ｙｅ））だけ入力値が右にシフトされる。この
ようにして、桁合わせ処理が実行される。

【０００４】次に、加減算処理および丸め処理が加減算
回路407 で実行される。さらに、正規化処理について説
明する。２つの浮動小数点数入力オペランドの指数値Ｘ
ｅから指数値Ｙｅを引いた減算結果が０，１または−１
のとき、浮動小数点数減算実行時に、仮数減算値の上位
に無効桁が生じ桁落ちする場合が生じる。この桁落ちし
た仮数値の正規化処理のためにプライオリティエンコー
ダ（以下ＰＥと記述する）408 および左バレルシフト回
路409 が必要になる。加減算回路407 からの出力結果
は、ＰＥ408 および左バレルシフト回路409 に入力され
る。ＰＥ408 では、加減算回路407 より出力された結果
から、正規化するために必要な左シフト量を検出する。
そして、ＰＥ408 で検出されたシフト量に基づいて、左
バレルシフト回路409 で仮数値減算結果を正規化する。

【０００５】一方、セレクタ回路406 に入力された指数
値は、減算回路405 から出力される符号値（符号値（Ｘ
ｅ−Ｙｅ））にしたがい、指数値の小さくない方を選択
する。そしてセレクタ回路406 の出力は減算回路410 に
入力され、ＰＥ408 で検出されたシフト量を減算し、浮
動小数点数加減算の指数値が求まる。

【０００６】このように、従来の浮動小数点加減算装置
では、仮数値減算結果を正規化処理するために、仮数値
減算結果から上位に発生する無効桁の数をＰＥ408 で検
出し、そしてその検出量に基づいて正規化を行ってい
た。

【０００７】

【発明が解決しようとする課題】以上説明したような従
来の浮動小数点加減算装置においては、指数の差が０，
１または−１のとき、桁合わせ処理した後の仮数値を減
算した結果について、減算結果の上位に生じる無効桁の
数をＰＥ408で求め、このＰＥ408 で求められた無効桁
の数を用い、仮数値減算結果を左バレルシフト回路で正
規化処理していたため、仮数値の減算と正規化処理のた
めのシフト量検出と正規化処理が連続して実行され、浮
動小数点の加減算実行速度を遅くする原因となってい
た。

【０００８】本発明は、上記問題に鑑み、仮数部減算結
果の無効桁の量（または最上位有意桁）を高速に予測す
る先行１検出回路を提供すると同時に、この先行１検出
回路を使用することにより、仮数値の減算と減算結果の
無効桁の数の予測を同時に実行することができて、演算
所要時間を短くできる浮動小数点加減算装置を提供する
ことを目的とするものである。

【０００９】

【課題を解決するための手段】上記問題を解決するた
め、本発明の先行１検出回路は、桁合わせ処理が終了し
た後の２つの浮動小数点仮数部オペランドについて、各
桁毎に減算し、各桁が（−１，０，１）より構成される
冗長２進数値Ｚｓｄを生成する第１の手段と、冗長２進
数値Ｚｓｄの下位よりｋ桁目の冗長２進数値Ｚｓｄ_k と
下位よりｋ＋１桁目の冗長２進数値Ｚｓｄ_k+1 を用い、
Ｚｓｄ_k+1 ＝“１”または“−１”であるときにＳ_k ＝
−Ｚｓｄ_k となり、Ｚｓｄ_k+1 ＝“０”であるときにＳ
_k ＝Ｚｓｄ _k となるように、式Ｚｓｄ_k ＝２・Ｃ_k ＋Ｓ
_k にしたがい、中間桁上げＣ_k 、中間和Ｓ_k を生成する
第２の手段と、下位桁からの中間桁上げＣ_k-1 と中間和
Ｓ_kの加算結果が０のときに“０”、０以外のときに
“１”という信号Ｚ_k を生成する第３の手段を備えたも
のである。

【００１０】さらに、本発明の浮動小数点加減算装置
は、仮数部オペランド、指数部オペランド、符号部オペ
ランドを有する浮動小数点形式の２つの被演算データを
加算または減算する浮動小数点加減算装置において、桁
合わせ処理された後の２つの仮数部オペランドを、加減
算回路と前記先行１検出回路に同時に入力し、前記加減
算回路では減算を実行してその減算結果を左バレルシフ
ト回路に入力し、前記先行１検出回路から出力される前
記加減回路の上位に生じる無効桁数の予測数をＰＥによ
りデコードした値を用い前記左バレルシフト回路に入力
された減算結果を左シフトするように構成したものであ
る。

【００１１】

【作用】本発明は上述した構成の先行１検出回路を使用
することで、仮数値減算時に生じる無効桁の数の予測を
オペランドの桁数に関係なく一定の時間で求めることが
できる。また、この先行１検出回路を、仮数値減算と同
時に動作させることで、仮数値減算結果が求められると
同時に桁落ち数の予測値を使用し、仮数値減算結果を正
規化処理するため、高速な浮動小数点数加減算装置を実
現できる。

【００１２】

【実施例】以下本発明の一実施例を図面に基づいて説明
する。図１は本発明の浮動小数点加減算装置に用いる先
行１検出回路の一実施例を示すブロック図である。浮動
小数点演算において、仮数部の桁落ちが発生する場合
は、指数値の差が０，１または−１の場合に、仮数値減
算を実行した場合である。これから述べる先行１検出回
路は、仮数値減算実行時に仮数値の桁落ち量を高速に予
測する回路であり、ここでは被減数Ｘ、減数Ｙの２^k-1
の重みを持つ桁から２^k+1 の重みを持つ桁までの３桁の
範囲について示してある。ただしｋは自然数である。以
下の説明においては、２^k の重みを持つ桁の処理につい
て述べる。

【００１３】図１において、101 は冗長２進数生成回路
であり、被減数Ｘと減数Ｙから各桁毎に冗長二進数値Ｚ
ｓｄを生成する。102 は中間和中間桁上げ生成回路であ
り、一桁上位の冗長２進数値（Ｚｓｄ_k+1 ）とその桁の
冗長２進数値（Ｚｓｄ_k ）を用い、Ｚｓｄ_k ＝２・Ｃ_k
＋Ｓ_k にしたがい、中間桁上げＣ_k 、中間和Ｓ_k を生成
する（ただし、Ｃ_k 、Ｓ_k は冗長２進数）。103 はスキ
ャン値生成回路であり、中間和Ｓ_k と下位からの中間桁
上げＣ_k-1 を用い、Ｃ_k-1 ＋Ｓ_k ＝０のときに０を出力
し、Ｃ_k-1 ＋Ｓ_k ＝０以外のときに１を出力する。104
は先行１検出回路の各桁毎の構成要素である。

【００１４】次に図１の先行１検出回路の詳細な説明を
述べる。まず、冗長２進数生成回路101 の真理値表を表
１に示す。

【００１５】

【表１】

【００１６】表１でＸ_k 、Ｙ_k はそれぞれ被減数、減数
のｋ桁目の値で、Ｘ_k −Ｙ_k ＝Ｚｓｄ_k により冗長２進
数値Ｚｓｄ_k が生成される。次に、冗長２進数生成回路
101 で生成された冗長２進数値Ｚｓｄ_k は一桁上位の冗
長２進数値Ｚｓｄ_k+1 とともに、中間和中間桁上げ生成
回路102 に入力される。中間和中間桁上げ生成回路102
では、冗長２進数値Ｚｓｄ_k+1 を見て冗長２進数値Ｚｓ
ｄ_k より、(1) 式にしたがい中間和Ｓ_k 、中間桁上げＣ
_k を生成する（ただし、Ｃ_k 、Ｓ_k は冗長２進数）。

【００１７】

【００１８】(1) 式より中間桁上げＣ_k 、中間和Ｓ
_kは、(2) 式のように生成される。

【００１９】

【００２０】(2) 式から解るように冗長２進数値Ｚｓｄ
_k が“１”または“−１”のとき、中間桁上げＣ_k 、中
間和Ｓ_k の組合せとしてそれぞれ２通りあることが解
る。ここでは、(2) 式に示される中間和中間桁上げの組
合せを、１桁上位の冗長２進数値Ｚｓｄ_k+1 を見て、以
下の表２に示されるように振り分ける。表２では、１桁
上位の冗長２進数値Ｚｓｄ_k+1 が１または−１のとき、
Ｃ_k ＝Ｚｓｄ_k になるような組合せが選択され、また１
桁上位の冗長２進数値Ｚｓｄ_k+1 が０のとき、Ｚｓｄ_k
は、中間桁上げＣ_k が“０”になる組合せが選択され
る。

【００２１】

【表２】

【００２２】次に、中間和中間桁上げ生成回路102 によ
り生成された中間和Ｓ_k ，中間桁上げＣ_k を用い、スキ
ャン値生成回路103 で値Ｚ_k を生成する。ここでは、表
３に示す論理でＺ_k を生成する。

【００２３】

【表３】

【００２４】表３において、スキャン値Ｚ_k はＣ_k-1 ＋
Ｓ_k ＝０の時０であり、Ｃ_k-1 ＋Ｓ _k ＝０以外の場合１
であることが解る。次に、以上のような論理で構成され
た先行１検出回路を使用することで、減算値の桁落ち量
を予測できることを説明する。

【００２５】まず、冗長２進数値生成回路101 を使用
し、２進数で表現された減数、被減数から、各桁が−
１，０，１で表現される冗長２進数値Ｚｓｄを生成す
る。冗長２進数値Ｚｓｄには、各桁毎の減算値が表現さ
れている。すなわち、冗長２進数Ｚｓｄが“１”である
ということは、その桁の被減数が“１”、減数が“０”
であるということ、冗長２進数Ｚｓｄが“−１”である
ということは、その桁の被減数が“０”、減数が“１”
であるということ、冗長２進数Ｚｓｄが“０”であると
いうことは、その桁の被減数と減数が同じ値であるとい
うことである。すなわち、減数、被減数を冗長２進数値
Ｚｓｄで表現するということは、桁借りを伝搬させない
減算を実行することと同等の効果を有する。

【００２６】ここで、減数と被減数を冗長２進数値Ｚｓ
ｄで表現することで、以下のようなことがいえる。「冗
長２進数値Ｚｓｄの最上位桁より０個以上の連続した数
値“０”が存在し、その後に“０”以外の数値が存在す
る場合、“０”以外の数値が存在する桁よりも上位桁に
最上位有意桁が存在することはない。

【００２７】たとえば、冗長２進数値Ｚｓｄの上位から
みて、最初に現われる“０”以外の数値が“１”の場合
と、“−１”の場合について、(3),(4)式に示す。

【００２８】

【００２９】このとき、(3) 式は(5) 式に示すような範
囲の値を取ることができる。

【００３０】

【００３１】すなわち、(5) 式から分かるように、(3)
式に示される冗長２進数値Ｚｓｄを２進数に変換した場
合、冗長２進数値Ｚｓｄの最上位桁より見て、最も上位
に“０”以外の数値が存在する桁よりも上位桁に最上位
有意桁がくることはない。

【００３２】また、(4) 式に示されるように、冗長２進
数値Ｚｓｄの上位からみて、最初に現われる“０”以外
の数値が“−１”の場合、(4) 式は(6) 式に示すような
範囲の値を取る。

【００３３】

【００３４】(6) 式に示される数値はすべて負の数とな
り、２進数に変換すると(7) 式に示すようになる。

【００３５】

【００３６】減算結果が負の場合、無効桁は上位より続
く“１”となり、最上位有意桁は最上位からみても最も
上位に“１”以外の数値が存在する桁になる。すなわ
ち、(6),(7) 式から分かるように、減算結果が負の場合
においても冗長２進数値Ｚｓｄの上位桁からみても最も
上位に“０”以外の数値が存在する桁よりも上位桁に最
上位有効桁が存在することは無いことが解る。

【００３７】以上述べたように、減数、被減数を用い、
冗長２進数値Ｚｓｄを生成することで、最上位有意桁位
置を限定することができる。次に、生成された冗長２進
数値Ｚｓｄは、中間和中間桁上げ生成回路102 に入力さ
れ中間和Ｓ_k 、中間桁上げＣ_k に分解され、その後、ス
キャン値生成回路103 に入力される。スキャン値生成回
路103 では、その桁の中間和Ｓ_k と下位桁からの中間桁
上げＣ_k-1 を用い、それらの加算値が“０”であれば
“０”、加算値が“０”以外であれば、“１”のスキャ
ン値Ｚ_k を出力する。このような回路を用い、最上位有
意桁位置をさらに精度良く予想することができる。

【００３８】以下に、さらに精度良く最上位有意桁位置
を予測できることを示す。ここでは、下記の(8) 式に示
される形の式を例に説明する。(8)式では、最下位から
ｎ桁目まで任意の冗長２進数値（＊＆）が続き、ｎ＋１
桁目より上位ｍ桁は数値“０”が連続して続く場合を示
してある（ただし、ｎ，ｍは自然数）。

【００３９】

【００４０】ここで、冗長２進数値Ｚｓｄの下位よりｎ
＋１，ｎ，ｎ−１桁の３桁について考える。この３桁は
(9) 式に示すようになる。

【００４１】

【００４２】(9) 式は、以下に示す３つのグループに分
割できる。

【００４３】

【００４４】ここで、［１］はＺｓｄ_n とＺｓｄ_n-1 が
同符号の数値である場合、［２］はＺｓｄ_n-1 が０であ
る場合、［３］はＺｓｄ_n とＺｓｄ_n-1 が異符号の数値
である場合である。

【００４５】まず、［１］の場合について考える。最上
位有意桁位置は、下位よりｎ桁目になる。ここで、ある
桁のスキャン値Ｚ_k は、下位からの中間桁上げＣ_k-1 と
その桁の中間和Ｓ_k の加算値が“０”であるときは
“０”、加算値が“０”以外であるときは“１”である
と定義する。いま、（Ｚｓｄ_n+1 ，Ｚｓｄ_n ，Ｚｓｄ
_n-1）＝（０，１，１）の場合を例に、各桁をどのよう
に中間和、中間桁上げに分けるかを考える。中間和、中
間桁上げの組合せとしては、(2) 式に示してある。Ｚｓ
ｄ_n+1 ＝０は、中間和、中間桁上げに分ける組合せ（こ
れを（Ｃ，Ｓ）_n+1 とする）として、（Ｃ，Ｓ）_n+1 ＝
（０，０）しか存在しない。また、Ｚｓｄ_n ＝１の場合
は、（Ｃ，Ｓ）_n ＝（０，１），（１，Ｔ）の二通り存
在するが、ここでは、（Ｃ，Ｓ）_n ＝（０，１）を採用
する。これは、中間桁上げＣ_n ＝１となる（Ｃ，Ｓ）_n
＝（１，Ｔ）を採用した場合、ｎ＋１桁において、スキ
ャン値を求めた場合、Ｚ_n+1 ＝Ｃ_n ＋Ｓ_n+1 ＝１になっ
てしまい、スキャン値Ｚにおいて、最も上位に１が存在
する位置（以下、スキャン値最上位１位置とする）が、
最上位有意桁位置の１桁上位になってしまうからであ
る。すなわち、１桁上位の値が０である場合、その１桁
下位の値を中間和中間桁上げに分類する場合、（Ｃ，
Ｓ）_n ＝（０，１）となるように、分割しなければなら
ない。

【００４６】今度は、さらに１桁下位の、（Ｚｓｄ_n ，
Ｚｓｄ_n-1 ）＝（１，１）に注目してみる。Ｚｓｄ_n-1
＝１から（Ｃ，Ｓ）_n-1 を生成するとき、(2) 式より２
通りの場合がある。すなわち、（Ｃ，Ｓ）_n-1 ＝（１，
Ｔ），（０，１）である。いま、スキャン値最上位１位
置が下位からｎ桁目になる（Ｚ_n ＝１）ようにしなけれ
ばならない。つまりＣ_n-1 ＋Ｓ_n ≠０になるようにしな
ければならない。先に述べた通り（Ｃ，Ｓ）_n ＝（０，
１）であるから、Ｃ_n-1 として１，０どちらの場合を採
用しても、Ｃ_n-1 ＋Ｓ_n ≠０となり、スキャン値Ｚ_n ＝
１となる。したがって、（Ｚｓｄ_n ，Ｚｓｄ_n-1 ）＝
（１，１）の場合、（Ｃ，Ｓ）_n-1 ＝（１，Ｔ），
（０，１）のどちらを採用してもかまわない。

【００４７】以上をまとめると、次のようになる。
（Ｃ，Ｓ）_n-1 ＝（１，Ｔ）のとき

【００４８】

【００４９】（Ｃ，Ｓ）_n-1 ＝（０，１）のとき

【００５０】

【００５１】なお、以上は、（Ｚｓｄ_n+1 ，Ｚｓｄ_n ，
Ｚｓｄ_n-1 ）＝（０，１，１）のばあいについてのみ述
べたが、（Ｚｓｄ_n+1 ，Ｚｓｄ_n ，Ｚｓｄ_n-1 ）＝
（０，Ｔ，Ｔ）についても同様のことがいえる。したが
って、以上のことから、（Ｚｓｄ _k+1 ，Ｚｓｄ_k ）を見
たばあい、以下のように、中間桁上げ中間和に分割すれ
ばよいことが解る。

【００５２】

【００５３】次に［２］の場合について考える。最上位
有意桁位置は、ｎ−１桁より下位桁にＺｓｄ_n と同符号
の数値が存在する場合、ｎ桁目になる。またｎ−１桁よ
り下位桁にＺｓｄ_n と反対の符号を持つ数値が存在する
場合、ｎ−１桁目になる。

【００５４】以下に、スキャン値最上位１位置が最上位
有意桁位置と等しくなるような中間和中間桁上げを考え
る。例として、（Ｚｓｄ_n+1 ，Ｚｓｄ_n ，Ｚｓｄ_n-1 ）
＝（０，１，０）の場合を考える。（Ｃ，Ｓ）_n ＝
（０，１）であることは、先に述べた通りである。ま
た、Ｚｓｄ_n-1 ＝０であるため、(2) 式より（Ｃ，Ｓ）
_n-1＝（０，０）である。したがって、スキャン値Ｚ_n
＝１（Ｃ_n-1 ＋Ｓ_n ＝１）となり、スキャン値最上位１
位置は必ず下位からｎ桁目になる。したがって、ｎ−１
桁目より下位側に−１が存在する場合（ｎ−１桁より下
位桁にＺｓｄ_n と反対の符号を持つ数値が存在する場
合）、スキャン値最上位１位置は最上位有意桁位置の１
桁上位を示すことになる。なお以上は、（Ｚｓｄ_n+1 ，
Ｚｓｄ_n ，Ｚｓｄ _n-1 ）＝（０，１，０）の場合につい
て考えたが、（Ｚｓｄ_n+1 ，Ｚｓｄ_n ，Ｚｓｄ_n-1 ）＝
（０，Ｔ，０）の場合についても同様である。

【００５５】さらに［３］の場合について考える。最上
位有意桁位置はＺｓｄ_n-1 の数値と同じ数値がｎ−２桁
目以下に０個以上連続して存在する場合、それが途切れ
る桁の位置またはそれより１桁下位の位置になる。

【００５６】以下に、スキャン値最上位１位置が最上位
有意桁位置と等しくなるように中間和中間桁上げを考え
る。例として、（Ｚｓｄ_n+1 ，Ｚｓｄ_n ，Ｚｓｄ_n-1 ）
＝（０，１，Ｔ）の場合を考える。（Ｚｓｄ_n+1 ，Ｚｓ
ｄ_n ）＝（０，１）のとき、（Ｃ，Ｓ）_n ＝（０，１）
であることは、先に述べた通りである。次に（Ｚｓｄ
_n ，Ｚｓｄ_n-1 ）＝（１，Ｔ）のとき、（Ｃ，Ｓ）_n-1
をどのようにするかを考える。いま最上位有意桁位置は
必ずｎ桁目より下位桁になるため、ｎ桁目のスキャン値
Ｚｎ＝０になるようにしなければならない。すなわち、
いまＳ_n ＝１であるからＣ_n-1 ＝Ｔになるような（Ｃ，
Ｓ）_n を選択しなければならない。したがってＺｓｄ
_n-1 ＝Ｔであるから（Ｃ，Ｓ）_n-1 ＝（Ｔ，１）が選択
される。

【００５７】以上をまとめると、次のようになる。

【００５８】

【００５９】さらに、［３］の場合において、Ｚｓｄ
_n-2 ＝Ｔである場合を考える。このとき最上位有意桁は
ｎ−２桁目より下位桁になるので、したがってスキャン
値Ｚ_{n- 1} ＝０でなくてはならない。いまＳ_n-1 ＝１であ
るので、Ｃ_n-2 ＝Ｔとなるような（Ｃ，Ｓ）_n-2 を選択
しなければならない。いま、Ｚｓｄ_n-2＝Ｔであるか
ら、（Ｃ，Ｓ）_n-2 ＝（Ｔ，１）が選択される。この様
子を示すと次のようになる。

【００６０】

【００６１】したがって、［３］の場合においては、
（Ｚｓｄ_n-1 、Ｚｓｄ_n-2 ）＝（Ｔ，Ｔ）のとき、
（Ｃ，Ｓ）_n-2 ＝（Ｔ，１）を使用しなければならな
い。もし（Ｃ，Ｓ）_n-2 ＝（０，Ｔ）を使用すれば、ス
キャン値最上位１位置と最上位有意桁位置がまったく異
なってくる。

【００６２】なお以上は、（Ｚｓｄ_n+1 ，Ｚｓｄ_n ，Ｚ
ｓｄ_n-1 ）＝（０，１，Ｔ）の場合について考えたが、
（Ｚｓｄ_n+1 ，Ｚｓｄ_n ，Ｚｓｄ_n-1 ）＝（０，Ｔ，
１）の場合についても同様である。したがって、以上の
ことから、任意の２桁（Ｚｓｄ _k+1 ，Ｚｓｄ_k ）につい
て見た場合、以下のように、Ｚｓｄ_k を中間桁上げ中間
和に分割すればよいことが解る。

【００６３】

【００６４】以上、［１］，［３］より、０以外の同じ
数値が連続して続く場合（（Ｚｓｄ _k+1 ，Ｚｓｄ_k ）＝
（１，１）、（Ｔ，Ｔ））、［１］においては、（Ｃ，
Ｓ） _k として２通りの取り方があった。しかし、［３］
の条件において、０以外の同じ数値が連続して続く場
合、（Ｃ，Ｓ）_k の取り方として、１通りに限定され
る。すなわち、［１］において、（Ｃ，Ｓ）の取り方と
して、［３］の取り方をしておけばよいことになる。す
なわち、［１］，［２］，［３］より、１桁上位の値を
見て中間和中間桁上げを生成する規則は、表２に示すよ
うな規則になる。そして、表２に示されるような規則を
用い、スキャン値Ｚを生成すると、スキャン値最上位１
位置は、最上位有意桁位置と同じかもしくは１桁上位を
表わすことになる。

【００６５】したがって、以上述べたように、本実施例
の先行１検出回路を使用することで、減算時の有効桁最
上位位置と同じか、１桁上位の位置で高速にしかも桁数
に関係なく予測することができる。

【００６６】次に、上記規則により組み上げた実際の先
行１検出回路の一例を図２に示す。図２においては、図
１に示される上位桁からの冗長２進数入力値Ｚｓｄ_k+1
および下位桁からの中間桁上げＣ_k-1 は、図２中の信号
Ｐ_k ，Ｚｓｄ_k-1 に集約されている。ここで、Ｐ_k は１
桁上位桁の冗長２進数値が“０”であるという信号であ
る。図２に示される回路は、減数、被減数の桁数に関係
なく、ゲート遅延段数が高々３段で構成される。すなわ
ち、本実施例の先行１検出回路を用いることで、実際に
減算するよりもはるかに早く減算時の桁落ち量を予測で
きることがわかる。

【００６７】次に、本発明の先行１検出回路を用いた一
実施例の浮動小数点加減算装置の仮数演算部のブロック
図を図３に示す。従来と同じように、仮数部、指数部、
符号部からなる２つの浮動小数点データＸ，Ｙにおいて
減算を実行する場合、桁合わせ処理、仮数部加減算処
理、正規化処理の順で実行される。以下に図３に示す浮
動小数点加減算装置を例にして説明する。

【００６８】まず第１に桁合わせ処理は以下のように実
行される。２つの入力オペランド指数部（Ｘｅ，Ｙｅ）
は減算回路305 、シフト信号生成回路304 、セレクタ回
路306 に入力される。また、同時に、オペランド仮数部
（１．Ｘｆまたは０．Ｘｆ，１．Ｙｆまたは０．Ｙｆ）
も、左右１桁シフト回路301 に入力される。このとき、
減算回路305 では、オペランド指数値Ｘｅ，Ｙｅを減算
し、絶対値（絶対値（Ｘｅ−Ｙｅ））と、符号値（符号
値（Ｘｅ−Ｙｅ））を生成する。また同時に、シフト信
号生成回路304 では、それぞれの入力オペランドが、正
規化数であるか否かを検出し、オペランドの符号値（Ｘ
ｓ，Ｙｓ）と、減算実行信号ｓｕｂを使用し、２つの入
力オペランド仮数値を左右にシフトする制御信号をつく
る。左右シフト回路301 では、シフト信号生成回路304
からの制御信号を基に、２つの入力オペランド仮数値を
右または左にシフトする。左右シフト回路301の出力は
スワップ回路302 に入力され、ここで減算回路305 から
出力される符号値（符号値（Ｘｅ−Ｙｅ））に基づい
て、入力データがスワップされ、指数値の小さいオペラ
ンドの仮数値は右バレルシフト回路303 に入力され、も
う一方の指数値の小さくないオペランド仮数値は加減算
回路307 に入力される。右バレルシフト回路303 では、
減算回路305 から出力されるオペランド指数値の差の絶
対値（絶対値（Ｘｅ−Ｙｅ））だけ入力値が右にシフト
される。このようにして、桁合わせ処理が実行される。

【００６９】第２に、加減算処理と丸め処理が加減算回
路307 で実行される。この加減算回路307 では、演算結
果の絶対値を出力する。これに、ついては特開平1-2053
28号公報に記載されている。

【００７０】第３に、正規化処理について説明する。前
記第２の加減算処理、丸め処理と平行して、桁落ち量の
予測が、先行１検出回路311 ，PE308 を使用し実行され
る。そして予測された桁落ち量は、PE308 よりZae とし
て出力される。

【００７１】左シフト回路309 では、PE308 より出力さ
れる予測された桁落ち量Zae を使用し、加減算回路307
の出力値を左シフトし出力する。また、同時に小数点よ
り上位１桁目の値を信号線Ｌ１に出力する。Ｌ１は、左
シフトした後の値が正規化されていなければ“０”であ
り、正規化されていれば“１”になる。もし、Ｌ１が
“０”であれば、予測された桁落ち量Zae は１だけ小さ
かったと言うことであるから、１桁左シフトする必要が
ある。これは、アライメント回路312 で実行される。

【００７２】また、同時に、予測された桁落ち量Zae
は、減算回路310 にも入力され、減算回路310 において
Ze´-Zae とZe´-Zae-1 の２つの減算が同時に実行さ
れ、データ線Ｌ２、Ｌ３に出力される。そして、セレク
タ回路313 では、信号線Ｌ１の値が“０”であればZe´
-Zae-1 の減算結果を、信号線Ｌ１の値が“１”であれ
ばZe´-Zae の減算結果Zeを出力し、正規化処理が実現
される。

【００７３】以上本実施例の不動小数点加減算装置で
は、桁落ちした減算結果の正規化処理のために、仮数部
の加減算結果を求めるのと並行して、正規化のために必
要なシフト量を先行１検出回路311 とＰＥ308 を使用し
て早期に予測することができるため、正規化処理を早く
実行することができる。もしアライメント回路312 を使
用しなければならなくなっても、このアライメント回路
は高速であるので、全体として高速な浮動小数点数加減
算装置を実現できる。

【００７４】

【発明の効果】上述のごとく本発明によれば、先行１検
出回路により、減算時に生じる桁落ち量をオペランドの
桁数に関係なく一定時間で予測することができる。そし
て、これを用いて浮動小数点加減算装置を構成すること
により、仮数値減算時に、仮数値の減算と減算結果の桁
落ち数の予測が並列して実行できるため、演算所要時間
の少ない浮動小数点加減算装置を得ることができるとい
う効果が得られ、実用上極めて有用である。

【図面の簡単な説明】

【図１】本発明の一実施例である先行１検出回路のブロ
ック図である。

【図２】図１に示される先行１検出回路の論理図であ
る。

【図３】本発明の一実施例の先行１検出回路を使用した
浮動小数点加減算装置の一実施例を示すブロック図であ
る。

【図４】従来の浮動小数点加減算装置のブロック図であ
る。

【符号の説明】

101 冗長２進数生成回路 102 中間和中間桁上げ生成回路 103 スキャン値生成回路 104 先行１検出回路の各桁毎の構成要素 307 加減算回路 308 プライオリティエンコーダ 309 左バレルシフト回路 311 先行１検出回路 312 アライメント回路 Ｘ 被減数 Ｙ 減数 Ｚｓｄ 冗長２進数値 Ｃ 中間桁上げ Ｓ 中間和 Ｚ スキャン値

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ｉ桁の２進数より構成される被減数Ｘと
   ｊ桁の２進数より構成される減数Ｙ（ｉ，ｊは自然数）
   を、各桁毎に減算し、各桁が（−１，０，１）より構成
   される冗長２進数値Ｚｓｄを生成する第１の手段と、前
   記冗長２進数値Ｚｓｄの下位よりｋ桁目（ｋは自然数）
   の冗長２進数値Ｚｓｄｋ と下位よりｋ＋１桁目の冗長
   ２進数値Ｚｓｄ_k+1 を用い、Ｚｓｄ_k+1 ＝“１”または
   “−１”であるときにＣ_k ＝Ｚｓｄ_k となり、Ｚｓｄ
   _k+1 ＝“０”であるときにＣ_k ＝０となるように、式Ｚ
   ｓｄ_k ＝２・Ｃ_k ＋Ｓ_k にしたがい、中間桁上げＣ_k 、
   中間和Ｓ_k を生成する第２の手段と、下位桁からの中間
   桁上げＣ_k-1 と中間和Ｓ_kの各桁毎の加算結果が０のと
   きに“０”、０以外のときに“１”という信号Ｚ_kを生
   成する第３の手段を備えた先行１検出回路。
2. 【請求項２】 仮数部オペランド、指数部オペランド、
   符号部オペランドを有する浮動小数点形式の２つの被演
   算データを加算または減算する浮動小数点加減算装置で
   あって、桁合わせ処理された後の２つの仮数部オペラン
   ドがそれぞれ入力される加減算回路および請求項１記載
   の先行１検出回路と、前記加減算回路で減算を実行した
   減算結果が入力される左バレルシフト回路と、前記先行
   １検出回路から出力される数値が入力されて最上位から
   の無効桁数を求めるプライオリティエンコーダとを備
   え、前記プライオリティエンコーダの出力を用い、前記
   左バレルシフト回路に入力された減算結果を左シフトす
   るように構成した浮動小数点加減算装置。