JPH07312099A - Test method for dual port ram - Google Patents
Test method for dual port ramInfo
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- JPH07312099A JPH07312099A JP6103694A JP10369494A JPH07312099A JP H07312099 A JPH07312099 A JP H07312099A JP 6103694 A JP6103694 A JP 6103694A JP 10369494 A JP10369494 A JP 10369494A JP H07312099 A JPH07312099 A JP H07312099A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、各メモリ領域を互いに
独立にアクセスするための２つのポートを備えたデュア
ルポートＲＡＭのテスト方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for testing a dual port RAM having two ports for accessing each memory area independently of each other.
【０００２】[0002]
【従来の技術】近年、データを高速に処理する技術が、
益々重要視されており、この技術の一環としてデュアル
ポートＲＡＭが提案されている。例えば、パソコンによ
りグラフィック処理を行う場合に、従来から用いられて
きたシングルポートＲＡＭでは、画面表示のための多数
のデータの書き込み動作と、読み出し動作とは別々に行
われていた。2. Description of the Related Art In recent years, techniques for processing data at high speed have become
It is becoming more and more important, and a dual port RAM is proposed as a part of this technology. For example, in the case of performing graphic processing by a personal computer, in a single-port RAM that has been conventionally used, the write operation and the read operation of many data for screen display are performed separately.
【０００３】一方、デュアルポートＲＡＭには２つのポ
ートが備えられており、一方のポートから画面表示のた
めに多数のデータが書き込まれると同時に、他方のポー
トから多数のデータが読み出されるため、処理時間が節
約され高速な表示が実現される。図４は、デュアルポー
トＲＡＭの１つのメモリセルを表わした回路図である。On the other hand, the dual port RAM is provided with two ports, and a large number of data are written from one port for screen display and a large number of data are read from the other port at the same time. Time is saved and fast display is realized. FIG. 4 is a circuit diagram showing one memory cell of the dual port RAM.
【０００４】このメモリセル３０には、互いの入力と出
力とが接続された２つのインバータ３２，３３が備えら
れている。また、このメモリセル３０には、Ａポートの
ビット線ＡＢＩＴ０，ビットバー線ＡＢＩＴ０Ｎ、およ
びＢポートのビット線ＢＢＩＴ０，ビットバー線ＢＢＩ
Ｔ０Ｎが延びており、インバータ３２の入力とインバー
タ３３の出力との接続点と、各ビット線ＡＢＩＴ０，Ｂ
ＢＩＴ０との間には各パストランジスタ３４，３５が配
置され、インバータ３３の入力とインバータ３２の出力
との接続点と、各ビットバー線ＡＢＩＴ０Ｎ，ＢＢＩＴ
０Ｎとの間には各パストランジスタ３６，３７が配置さ
れている。また、このメモリセル３０には、Ａポートの
ワード線ＡＷＯＲＤ０とＢポートのワード線ＢＷＯＲＤ
０が延びており、パストランジスタ３４，３６のゲート
はワード線ＡＷＯＲＤ０に接続され、パストランジスタ
３５，３７のゲートはワード線ＢＷＯＲＤ０に接続され
ている。The memory cell 30 is provided with two inverters 32 and 33 whose inputs and outputs are connected to each other. Further, in the memory cell 30, the bit line ABIT0 of the A port, the bit bar line ABIT0N, and the bit line BBIT0 of the B port, the bit bar line BBI are included.
T0N extends, the connection point between the input of the inverter 32 and the output of the inverter 33, and each bit line ABIT0, BBIT
Pass transistors 34 and 35 are arranged between BIT0 and BIT0, the connection point between the input of the inverter 33 and the output of the inverter 32, and the bit bar lines ABIT0N and BBIT.
The pass transistors 36 and 37 are arranged between 0N and 0N. In addition, in the memory cell 30, the word line AWORD0 of the A port and the word line BWORD of the B port are included.
0 extends, the gates of the pass transistors 34 and 36 are connected to the word line AWORD0, and the gates of the pass transistors 35 and 37 are connected to the word line BWORD0.
【０００５】以上のように構成されたメモリセル３０に
Ａポートから書き込みを行う際はＡポートのワード線Ａ
ＷＯＲＤ０を論理’１’に立ち上げ、ビット線ＡＢＩＴ
０，ビットバー線ＡＢＩＴ０Ｎをそれぞれ論理’
１’，’０’もしくはそれぞれ論理’０’，’１’とす
ることにより、このメモリセル３０に論理’１’もしく
は論理’０’が書き込まれる。またこのメモリセル３０
の記憶内容をＡポートから読み出す際は、Ａポートのワ
ード線ＡＷＯＲＤ０を論理’１’に立ち上げ、ビット線
ＡＢＩＴ０，ビットバー線ＡＢＩＴ０Ｎにあらわれたメ
モリセル３０の内容が、図示しないセンスアンプにより
検出される。Ｂポートについても同様である。When writing from the A port to the memory cell 30 having the above-described structure, the word line A of the A port is used.
WORD0 is raised to logic "1" and bit line ABIT
0, logic of bit bar line ABIT0N respectively
By setting 1 ',' 0 'or logic' 0 ',' 1 'respectively, logic' 1 'or logic' 0 'is written in this memory cell 30. In addition, this memory cell 30
When reading the memory contents of A from the A port, the word line AWORD0 of the A port is raised to logic '1', and the contents of the memory cell 30 appearing on the bit line ABIT0 and the bit bar line ABIT0N are detected by a sense amplifier (not shown). To be done. The same applies to the B port.
【０００６】ここでは１つのメモリセル３０のみを示し
ているが、このようなメモリセル３０が複数並び、１つ
のアドレスの付された１つのメモり領域が構成され、そ
のように構成されたメモリ領域がさらに行方向及び列方
向に多数並び、同一列方向に並ぶ複数のメモリ領域には
共通の、Ａポートのビット線ＡＢＩＴ０，ビットバー線
ＡＢＩＴ０Ｎ、Ｂポートのビット線ＢＢＩＴ０，ビット
バー線ＢＢＩＴ０Ｎが延びている。Although only one memory cell 30 is shown here, a plurality of such memory cells 30 are arranged to form one memory area to which one address is assigned, and a memory configured as such. A plurality of areas are further arranged in the row direction and the column direction, and common to a plurality of memory areas arranged in the same column direction are a bit line ABIT0 of A port, a bit bar line ABIT0N, a bit line BBIT0 of B port, and a bit bar line BBIT0N. It is extended.
【０００７】[0007]
【発明が解決しようとする課題】上述したようにデュア
ルポートＲＡＭには、２つのポートが備えられており、
これら２つのポートそれぞれから各メモリ領域が互いに
独立にアクセスされる。これら一方のポートのビット線
と他方のポートのビット線は、各メモリ領域に沿って互
いに平行に配置されており、これらビット線どうしの短
絡が、製造工程上十分に考えられる。このため、製造後
これらビット線どうしの短絡の有無をテストする必要が
あるが、従来行われているシングルポートＲＡＭの、例
えばマーチング等のテストをデュアルポートＲＡＭに適
用し、２つのポートそれぞれから各メモリ領域の不良の
有無をテストしてもビット線どうしの短絡の有無は検知
されず、メモリ領域の不良の有無のテストの他にビット
線どうしの短絡の有無のテストを付加する必要があり、
その分テストに長時間を要していた。As described above, the dual port RAM has two ports,
Each memory area is accessed independently from each other through these two ports. The bit line of one of these ports and the bit line of the other port are arranged parallel to each other along each memory region, and a short circuit between these bit lines can be sufficiently considered in the manufacturing process. For this reason, it is necessary to test whether or not these bit lines are short-circuited after manufacturing. However, a conventional single port RAM test, such as marching, is applied to a dual port RAM and each of the two ports is tested. Even if the presence or absence of a defect in the memory area is tested, the presence or absence of a short circuit between the bit lines is not detected, and it is necessary to add a test for the presence or absence of a short circuit between the bit lines in addition to the test for the presence or absence of a defect in the memory area.
It took a long time for the test.
【０００８】本発明は、上記事情に鑑み、第１のポート
（Ａポート）のビット線と第２のポート（Ｂポート）の
ビット線との短絡の有無のテストを、いわゆるマーチン
グ等メモリ領域の不良の有無のテストと同時に行うこと
のできる、デュアルポートＲＡＭのテスト方法を提供す
ることを目的とする。In view of the above circumstances, the present invention performs a test for the presence or absence of a short circuit between the bit line of the first port (A port) and the bit line of the second port (B port), so-called marching or the like in the memory area. It is an object of the present invention to provide a dual port RAM testing method that can be performed simultaneously with a defect test.
【０００９】[0009]
【課題を解決するための手段】上記目的を達成する本発
明のデュアルポートＲＡＭのテスト方法は、行方向およ
び列方向に二次元的に配列された、それぞれが１つもし
くは複数のメモリセルを備えた複数のメモリ領域と、上
記複数のメモリ領域を、互いに独立にアクセスする第１
および第２のポートとを備えたデュアルポートＲＡＭの
第１のポートのビット線と第２のポートのビット線との
短絡の有無をテストする、デュアルポートＲＡＭのテス
ト方法において、 （１）上記複数のメモリ領域それぞれを所定のデータに
より初期化する第１ステップ （２）上記第１および第２のポートのうちの一方および
他方のポートから、それぞれ、上記複数のメモリ領域の
うちの第１のメモリ領域への上記所定のデータ以外のデ
ータの書き込み、および、その第１のメモリ領域が配置
された行および列と異なる行および異なる列に配置され
た第２のメモリ領域からの読み出しを同時に行う第２ス
テップ （３）上記一方もしくは上記他方のポートから上記第１
のメモリ領域が配置された列と上記第２のメモリ領域が
配置された行との交点に配置された第３のメモリ領域に
格納されたデータを読み出す第３ステップとを備え、 （４）上記第１のメモリ領域を順次変更しながら上記第
２ステップと上記第３ステップとを交互に繰り返し、上
記第３のステップで読み出されたデータに基づいて、第
１のポートのビット線と第２のポートのビット線とが短
絡しているか否かを判定することを特徴とするものであ
る。A method of testing a dual-port RAM according to the present invention, which achieves the above object, comprises one or a plurality of memory cells, which are two-dimensionally arranged in a row direction and a column direction. A plurality of memory areas and a first memory area that independently accesses the plurality of memory areas.
A dual port RAM test method for testing whether or not there is a short circuit between a bit line of a first port and a bit line of a second port of a dual port RAM including: and a second port. First step of initializing each of the memory areas of the plurality of memory areas with predetermined data (2) From one and the other ports of the first and second ports, respectively, a first memory of the plurality of memory areas. Writing simultaneously data other than the predetermined data to the area and reading from the second memory area arranged in a row and a column different from the row and column in which the first memory area is arranged Step 2 (3) From the above-mentioned one or the other port to the above-mentioned first
And a third step of reading the data stored in the third memory area arranged at the intersection of the column in which the memory area is arranged and the row in which the second memory area is arranged. The second step and the third step are alternately repeated while sequentially changing the first memory area, and based on the data read in the third step, the bit line of the first port and the second line It is characterized in that it is determined whether or not the bit line of the port is short-circuited.
【００１０】[0010]
【作用】本発明は、上記のようなテスト方法のため、上
記第２ステップにおいて、例えば第１のポートからある
メモリ領域にデータが書き込まれると同時に第２のポー
トから別の行および列のメモリ領域のデータが読み出さ
れ、これにより、別の行の、第２のポートのワード線が
論理’１’に立ち上げられる。このため、第１のポート
のビット線と第２のポートのビット線とが短絡していた
場合に、第１のポートからデータが書き込まれているメ
モリ領域と同じ列および第２のポートからデータが読み
出されているメモリ領域と同じ行の交点に配置されたメ
モリ領域に、第１のポートからデータが書き込まれるこ
ととなる。According to the present invention, because of the test method as described above, in the second step, for example, data is written from a first port to a certain memory area, and at the same time, a memory of another row and column is written from the second port. The data in the area is read, and the word line of the second port of another row is raised to logic "1". Therefore, when the bit line of the first port and the bit line of the second port are short-circuited, the data in the same column as the memory area in which the data is written from the first port and the data in the second port are written. The data is written from the first port to the memory area arranged at the intersection of the same row as the memory area from which the data is read.
【００１１】したがって、上記第３ステップにおいて、
この交点に配置されたメモリ領域のデータを読み出すこ
とにより、その読み出したデータに基づいて、第１のポ
ートのビット線と第２のポートビット線との短絡が容易
に検出できる。本発明のデュアルポートＲＡＭのテスト
方法は、このような方法であるため、従来行われていた
例えばマーチングテストに容易に盛り込むことができ、
したがってメモリ領域の不良の有無のテストと同時にビ
ット線どうしの短絡の有無のテストを行うことができ、
新たなテスト項目とすることもなく、テスト時間が短絡
される。Therefore, in the third step,
By reading the data in the memory area arranged at this intersection, a short circuit between the bit line of the first port and the bit line of the second port can be easily detected based on the read data. Since the dual port RAM testing method of the present invention is such a method, it can be easily incorporated into, for example, a marching test which has been conventionally performed.
Therefore, it is possible to test whether there is a short circuit between the bit lines at the same time as testing whether there is a defect in the memory area.
Without setting a new test item, the test time is short-circuited.
【００１２】[0012]
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例のデュアルポートＲＡＭのテス
ト方法を適用したテスト回路の概念図である。本実施例
においては、これらテスト回路やデュアルポートＲＡＭ
は１つのＬＳＩ内に搭載されているものとする。EXAMPLES Examples of the present invention will be described below. FIG. 1 is a conceptual diagram of a test circuit to which a dual port RAM test method according to an embodiment of the present invention is applied. In this embodiment, these test circuits and dual port RAM are used.
Are mounted in one LSI.
【００１３】図１に示すデュアルポートＲＡＭ１１に
は、ＡポートとＢポートが備えられている。このデュア
ルポートＲＡＭ１１のＡポート側の入力には、マルチプ
レクサ１３ａ，…，１３ｅが配置されている。一方、Ｂ
ポート側の入力には、インバータ１２とマルチプレクサ
１４ａ，…，１４ｅが配置されている。これらマルチプ
レクサ１３ａ，…，１３ｅ，１４ａ，…，１４ｅの一方
の入力端子”１”には、デュアルポートＲＡＭ１１をテ
ストするための信号が入力される。The dual port RAM 11 shown in FIG. 1 has an A port and a B port. Multiplexers 13a, ..., 13e are arranged at the input on the A port side of the dual port RAM 11. On the other hand, B
An inverter 12 and multiplexers 14a, ..., 14e are arranged at the input on the port side. A signal for testing the dual port RAM 11 is input to one input terminal "1" of each of the multiplexers 13a, ..., 13e, 14a ,.
【００１４】また、マルチプレクサ１３ａ，…，１３
ｅ，１４ａ，…，１４ｅの他方の入力端子”０”には、
デュアルポートＲＡＭ１１をユーザが使用するための信
号が入力される。ここで、マルチプレクサ１３ａ，…，
１３ｅ，１４ａ，…，１４ｅの制御端子に制御信号ＭＥ
ＭＴＥＳＴとして‘Ｈ’レベルの信号が入力されると、
マルチプレクサ１３ａ，…，１３ｅ，１４ａ，…，１４
ｅの入力端子”１”に入力された信号が、デュアルポー
トＲＡＭ１１のＡポート，Ｂポートに入力される。一
方、マルチプレクサ１３ａ，…，１３ｅ，１４ａ，…，
１４ｅの制御端子に’Ｌ’レベルの信号が入力される
と、マルチプレクサ１３ａ，…，１３ｅ，１４ａ，…，
１４ｅの入力端子”０”に入力された信号が、デュアル
ポートＲＡＭ１１のＡポート，Ｂポートに入力される。
尚、図１には各信号について１ビット分のマルチプレク
サ１３ａ〜１３ｅ，１４ａ〜１４ｅ，１５ａ，１５ｂお
よび１ビット分のインバータ１２のみ示されているが、
実際には、これらのマルチプレクサ１３ａ〜１３ｅ，１
４ａ〜１４ｅ，１５ａ，１５ｂ，インバータ１２は各信
号のビット幅分備えられている。Further, the multiplexers 13a, ..., 13
, 14e, the other input terminal "0" of
A signal for the user to use the dual port RAM 11 is input. Here, the multiplexers 13a, ...,
Control signals ME to the control terminals of 13e, 14a, ..., 14e.
When'H 'level signal is input as MTEST,
Multiplexers 13a, ..., 13e, 14a ,.
The signal input to the input terminal "1" of e is input to the A port and the B port of the dual port RAM 11. On the other hand, the multiplexers 13a, ..., 13e, 14a ,.
When an “L” level signal is input to the control terminal of 14e, the multiplexers 13a, ..., 13e, 14a ,.
The signal input to the input terminal "0" of 14e is input to the A port and the B port of the dual port RAM 11.
Although only 1-bit multiplexers 13a to 13e, 14a to 14e, 15a and 15b and 1-bit inverter 12 are shown in FIG. 1 for each signal,
Actually, these multiplexers 13a to 13e, 1
4a to 14e, 15a, 15b and the inverter 12 are provided for the bit width of each signal.
【００１５】また、デュアルポートＲＡＭ１１のＡポー
ト，Ｂポートの出力側には、マルチプレクサ１５ａ，１
５ｂが配置されており、Ａポートの出力データＡＤＡＴ
ＯもしくはＢポートの出力データＢＤＡＴＯが出力パッ
ドに出力される。ここで、デュアルポートＲＡＭ１１を
テストする場合には、先ず、マルチプレクサ１３ａ，
…，１３ｅ，１４ａ，…，１４ｅ，１５ｂの制御端子
に’Ｈ’レベルの信号を入力する。すると、アドレス信
号ＡＤＲＴが、マルチプレクサ１３ａを経由してＡポー
トのアドレス端子ＡＡＤＲに入力される。同時に、この
アドレス信号ＡＤＲＴは、インバータ１２により反転さ
れ、マルチプレクサ１４ａを経由してＢポートのアドレ
ス端子ＢＡＤＲにも入力される。このため、Ａポートか
らアクセスされるメモリ領域のアドレスとＢポートから
アクセスされるメモリ領域のアドレスは、互いに論理が
反転したアドレスとなる。Further, the multiplexers 15a, 1 are provided on the output sides of the A port and the B port of the dual port RAM 11, respectively.
5b is arranged and the output data ADAT of the A port
Output data BDATO of the O or B port is output to the output pad. Here, when testing the dual port RAM 11, first, the multiplexers 13a,
, 13e, 14a, ..., 14e, 15b are supplied with'H 'level signals to the control terminals. Then, the address signal ADRT is input to the address terminal AADR of the A port via the multiplexer 13a. At the same time, the address signal ADRT is inverted by the inverter 12 and is also input to the address terminal BADR of the B port via the multiplexer 14a. Therefore, the address of the memory area accessed from the A port and the address of the memory area accessed from the B port are addresses whose logics are mutually inverted.
【００１６】また、データ信号ＤＡＴＩＴが、マルチプ
レクサ１３ｂ，１４ｂを経由してＡポートのデータ端子
ＡＤＡＴＩ，Ｂポートのデータ端子ＢＤＡＴＩに共通に
入力される。このため、Ａポートからアクセスされたメ
モリ領域とＢポートからアクセスされたメモリ領域に
は、同じデータが書き込まれる。さらに外部クロック信
号ＣＫＮＴもマルチプレクサ１３ｃ，１４ｃを経由して
Ａポートのクロック端子ＡＣＫＮ，Ｂポートのクロック
端子ＢＣＫＮに共通に入力される。Further, the data signal DATIT is commonly input to the data terminal ADATI of the A port and the data terminal BDATAI of the B port via the multiplexers 13b and 14b. Therefore, the same data is written in the memory area accessed from the A port and the memory area accessed from the B port. Further, the external clock signal CKNT is also commonly input to the clock terminal ACKN of the A port and the clock terminal BCKN of the B port via the multiplexers 13c and 14c.
【００１７】また、Ａポート，Ｂポートを選択するため
のチップセレクト信号ＡＣＳＴ，ＢＣＳＴが、マルチプ
レクサ１３ｄ，１４ｄを経由して、それぞれＡポートの
チップセレクト端子ＡＣＳ，Ｂポートのチップセレクト
端子ＢＣＳに入力される。同様にして、Ａポート，Ｂポ
ートを読み書きするためのリードライト信号ＡＲＷＮ
Ｔ，ＢＲＷＮＴも、マルチプレクサ１３ｅ，１４ｅを経
由して、それぞれＡポートのリードライト端子ＡＲＷ
Ｎ，Ｂポートのリードライト端子ＢＲＷＮに入力され
る。Further, chip select signals ACST and BCST for selecting the A port and the B port are input to the chip select terminal ACS of the A port and the chip select terminal BCS of the B port via the multiplexers 13d and 14d, respectively. To be done. Similarly, a read / write signal ARWN for reading / writing the A port and B port
The T and BRWNT also pass through the multiplexers 13e and 14e, and the read / write terminal ARW of the A port, respectively.
It is input to the read / write terminal BRWN of the N and B ports.
【００１８】ここからは、図１とともに図２と図３を参
照しながら説明を続ける。図２は、本発明の一実施例の
デュアルポートＲＡＭのテスト方法のステップを示すフ
ローチャートである。図３は、図１に示すデュアルポー
トＲＡＭ１１の４つのメモリセルを表わした回路図であ
る。ここで、図３に示すメモリセル３０，４０，５０，
６０は、前述した図４に示すメモリセル３０と同じ構成
である。From here, the description will be continued with reference to FIGS. 2 and 3 together with FIG. FIG. 2 is a flowchart showing steps of a method for testing a dual port RAM according to an embodiment of the present invention. FIG. 3 is a circuit diagram showing four memory cells of the dual port RAM 11 shown in FIG. Here, the memory cells 30, 40, 50 shown in FIG.
60 has the same configuration as the memory cell 30 shown in FIG.
【００１９】ここで、例えば図３の左端側に示したＡポ
ートのビット線ＡＢＩＴ０とＢポートのビット線ＢＢＩ
Ｔ０とが短絡しているものとする。また、メモリセル３
０，４０，５０，６０が指定されるアドレスは、それぞ
れ’００’，’０１’，’１０’、’１１’であるとす
る。図２に示すフローに従ってデュアルポートＲＡＭ１
１のテストが開始されると、先ず初期化ステップ２１に
おいて、４つのメモリセル３０，４０，５０，６０に、
初期化データとして論理’０’が書き込まれる。Here, for example, the bit line ABIT0 of the A port and the bit line BBI of the B port shown on the left end side of FIG.
It is assumed that T0 is short-circuited. In addition, the memory cell 3
Addresses 0, 40, 50 and 60 are assumed to be '00', '01', '10' and '11', respectively. Dual-port RAM 1 according to the flow shown in FIG.
When the test of No. 1 is started, first in the initialization step 21, the four memory cells 30, 40, 50, 60 are
Logic "0" is written as initialization data.
【００２０】次に、書き込み・読み出しステップ２２に
おいて、アドレス信号ＡＤＲＴとして’００’が指定さ
れ、Ａポートからメモリセル３０に論理’１’が書き込
まれる。これと同時にＢポートからメモリセルの内容が
読み出される。ここでＢポートから指定されるメモリセ
ルのアドレスは、インバータ１２により反転されたアド
レス’１１’であり、したがってメモリセル６０が指定
されていることとなる。このメモリセル６０の内容を読
み出すにあたっては、Ｂポートのワード線ＢＷＯＲＤ１
は、論理１に立ち上げられる。すると、Ａポート側のビ
ット線ＡＢＩＴ０とＢポート側のビット線ＢＢＩＴ０と
が短絡した場合、メモリセル３０の列とメモリセル６０
の行との交点に配置されたメモリセル５０に論理’１’
が書き込まれることとなる。このように、メモリセル６
０の内容の読み出しは、いわばダミーリードであり、ワ
ード線ＢＷＯＲＤ１を論理’１’に立ち上げることが目
的である。Next, in the write / read step 22, "00" is designated as the address signal ADRT, and the logic "1" is written in the memory cell 30 from the A port. At the same time, the contents of the memory cell are read from the B port. Here, the address of the memory cell designated from the B port is the address “11” inverted by the inverter 12, and therefore the memory cell 60 is designated. To read the contents of the memory cell 60, the B port word line BWORD1
Is raised to logic one. Then, when the bit line ABIT0 on the A port side and the bit line BBIT0 on the B port side are short-circuited, the column of memory cells 30 and the memory cell 60
'1' is assigned to the memory cell 50 arranged at the intersection with the row
Will be written. In this way, the memory cell 6
The reading of the contents of 0 is, so to speak, a dummy read, and its purpose is to raise the word line BWORD1 to logic "1".
【００２１】次に、読み出し・判定ステップ２３におい
て、メモリセル５０に格納されたデータが読み出され
る。この場合には、Ａポートから読み出してもよく、ま
たＢポート側から読み出してもよい。ここでは、Ａポー
トから読み出したものとする。すると、デュアルポート
ＲＡＭ１１のＡポートの出力端子ＡＤＡＴ０から論理’
１’が出力され、マルチプレクサ１５ａの入力端子’
０’に入力される。ここで、マルチプレクサ１５ａの制
御端子には、ポートＡの出力信号ＡＤＡＴＯを選択す
る’Ｌ’レベルの信号ＳＥＬＡＢが入力されているた
め、この論理’１’の信号がマルチプレクサ１５ｂの入
力端子”１”に入力される。マルチプレクサ１５ｂの入
力端子”１”に入力された論理’１’の信号は、マルチ
プレクサ１５ｂの制御端子に’Ｈ’レベルの信号ＭＥＭ
ＴＥＳＴが入力されているため、マルチプレクサ１５ｂ
によりこの論理’１’の信号が選択されて出力パッドか
ら出力される。この出力パッドから出力された信号の論
理が判定され、その論理が’１’であることから、Ａポ
ートのビット線ＡＢＩＴ０とＢポートのビット線ＢＢＩ
Ｔ０との短絡が判明する。引き続きＡポートの他のビッ
ト線とＢポートの他のビット線との短絡の有無をテスト
する場合には、アドレス信号ＡＤＲＴを変更し、書き込
み・読み出しステップ２２と、読み出し・判定ステップ
２３を実行する。Next, in the read / determination step 23, the data stored in the memory cell 50 is read. In this case, the data may be read from the A port or the B port side. Here, it is assumed that the data is read from the A port. Then, from the output terminal ADAT0 of the A port of the dual port RAM 11, the logic '
1'is output and the input terminal of the multiplexer 15a '
It is input to 0 '. Since the control terminal of the multiplexer 15a receives the signal SELAB of the "L" level for selecting the output signal ADATO of the port A, the signal of this logic "1" is the input terminal "1" of the multiplexer 15b. Entered in. The signal of logic “1” input to the input terminal “1” of the multiplexer 15b is the “H” level signal MEM at the control terminal of the multiplexer 15b.
Since TEST is input, multiplexer 15b
Thus, the signal of logic "1" is selected and output from the output pad. The logic of the signal output from this output pad is determined, and since the logic is "1", the bit line ABIT0 of the A port and the bit line BBI of the B port are determined.
A short circuit with T0 is found. When the presence or absence of a short circuit between the other bit line of the A port and the other bit line of the B port is continuously tested, the address signal ADRT is changed, and the write / read step 22 and the read / determination step 23 are executed. .
【００２２】このようにして、アドレス信号ＡＤＲＴを
順次変更しながら、書き込み・読み出しステップ２２
と、読み出し・判定ステップ２３とを交互に繰り返しテ
ストを行う。In this way, the write / read step 22 is performed while sequentially changing the address signal ADRT.
And the read / determination step 23 are alternately repeated to perform the test.
【００２３】[0023]
【発明の効果】以上説明したように、本発明のデュアル
ポートＲＡＭのテスト方法は、第１のメモリ領域への書
き込みと第２のメモリ領域への読み出しを同時に行い、
第３のメモリ領域を読み出す方法のため、第１のポート
のビット線と第２のポートのビット線との短絡の有無が
容易に判明する。このため、本発明のデュアルポートＲ
ＡＭのテスト方法は、従来行われていた例えばマーチン
グパターンのテストに容易に盛り込めるため、デュアル
ポートＲＡＭの第１のポートのビット線と第２のポート
のビット線との短絡の有無のテストを新たに追加するこ
となく、テスト時間も短縮される。As described above, according to the test method of the dual port RAM of the present invention, the writing to the first memory area and the reading to the second memory area are performed simultaneously,
Due to the method of reading the third memory area, it is easy to determine whether or not there is a short circuit between the bit line of the first port and the bit line of the second port. Therefore, the dual port R of the present invention
Since the AM test method can be easily incorporated into, for example, a conventional marching pattern test, a new test for the presence or absence of a short circuit between the bit line of the first port and the bit line of the second port of the dual port RAM is newly added. Test time is also reduced without adding to.
【００２４】また、本発明のテスト方法を適用するため
のテスト回路は、図１に示すように小規模の簡単な回路
で済むため、ＡＳＩＣ内にデュアルポートＲＡＭが搭載
された場合に、そのＡＳＩＣ内にそのテスト回路を容易
に組み込むこともできる。Further, the test circuit for applying the test method of the present invention can be a small-scale and simple circuit as shown in FIG. 1. Therefore, when the dual port RAM is mounted in the ASIC, the test circuit can be used. The test circuit can also be easily incorporated into it.
【図１】本発明の一実施例のデュアルポートＲＡＭのテ
スト方法を適用したテスト回路の概念図である。FIG. 1 is a conceptual diagram of a test circuit to which a dual port RAM test method according to an embodiment of the present invention is applied.
【図２】本発明の一実施例のデュアルポートＲＡＭのテ
スト方法のステップを示すフローチャートである。FIG. 2 is a flowchart showing steps of a method for testing a dual port RAM according to an embodiment of the present invention.
【図３】図１に示すデュアルポートＲＡＭの４つのメモ
リセルを表わした回路図である。FIG. 3 is a circuit diagram showing four memory cells of the dual port RAM shown in FIG.
【図４】デュアルポートＲＡＭの１つのメモリセルを表
わした回路図である。FIG. 4 is a circuit diagram showing one memory cell of a dual port RAM.
１１ デュアルポートＲＡＭ １２，３２，３３ インバータ １３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ マルチプレ
クサ １４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ マルチプレ
クサ １５ａ，１５ｂ マルチプレクサ ２１ 初期化ステップ ２２ 書き込み・読み出しステップ ２３ 読み出し・判定ステップ ３０，４０，５０，６０ メモリセル ３４，３５，３６，３７ パストランジスタ ＡＢＩＴ０，ＡＢＩＴ０Ｎ，ＡＢＩＴ１，ＡＢＩＴ１Ｎ
Ａポートのビット線 ＢＢＩＴ０，ＢＢＩＴ０Ｎ，ＢＢＩＴ１，ＢＢＩＴ１Ｎ
Ｂポートのビット線 ＡＷＯＲＤ０，ＡＷＯＲＤ１ Ａポートのワード線 ＢＷＯＲＤ０，ＢＷＯＲＤ１ Ｂポートのワード線11 dual-port RAM 12, 32, 33 inverters 13a, 13b, 13c, 13d, 13e multiplexers 14a, 14b, 14c, 14d, 14e multiplexers 15a, 15b multiplexers 21 initialization step 22 write / read step 23 read / determination step 30, 40, 50, 60 memory cells 34, 35, 36, 37 pass transistors ABIT0, ABIT0N, ABIT1, ABIT1N
A port bit line BBIT0, BBIT0N, BBIT1, BBIT1N
B port bit line AWORD0, AWORD1 A port word line BWORD0, BWORD1 B port word line
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/413 11/401 Ｇ１１Ｃ 11/34 ３４１ Ｄ ３６２ Ｇ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical display location G11C 11/413 11/401 G11C 11/34 341 D 362 G
Claims (1)
れた、それぞれが１つもしくは複数のメモリセルを備え
た複数のメモリ領域と、前記複数のメモリ領域を、互い
に独立にアクセスする第１および第２のポートとを備え
たデュアルポートＲＡＭの第１のポートのビット線と第
２のポートのビット線との短絡の有無をテストする、デ
ュアルポートＲＡＭのテスト方法において、 前記複数のメモリ領域それぞれを所定のデータにより初
期化する第１ステップと、 前記第１および第２のポートのうちの一方および他方の
ポートから、それぞれ、前記複数のメモリ領域のうちの
第１のメモリ領域への前記所定のデータ以外のデータの
書き込み、および、該第１のメモリ領域が配置された行
および列と異なる行および異なる列に配置された第２の
メモリ領域からの読み出しを同時に行う第２ステップ
と、 前記一方もしくは前記他方のポートから、前記第１のメ
モリ領域が配置された列と前記第２のメモリ領域が配置
された行との交点に配置された第３のメモリ領域に格納
されたデータを読み出す第３ステップとを備え、 前記第１のメモリ領域を順次変更しながら前記第２ステ
ップと前記第３ステップとを交互に繰り返し、前記第３
のステップで読み出されたデータに基づいて前記第１の
ポートのビット線と前記第２のポートのビット線とが短
絡しているか否かを判定することを特徴とするデュアル
ポートＲＡＭのテスト方法。1. A plurality of memory areas each having one or a plurality of memory cells, which are two-dimensionally arranged in a row direction and a column direction, and a plurality of memory areas that access the plurality of memory areas independently of each other. A dual-port RAM test method for testing whether or not there is a short circuit between a bit line of a first port and a bit line of a second port of a dual-port RAM having a first port and a second port. A first step of initializing each of the areas with predetermined data, and from the one and the other ports of the first and second ports to the first memory area of the plurality of memory areas, respectively. The writing of data other than the predetermined data, and the second memory arranged in a row and a column different from the row and the column in which the first memory area is arranged. A second step of simultaneously reading data from the memory area, and arranging at the intersection of the column in which the first memory area is arranged and the row in which the second memory area is arranged from the one or the other port A third step of reading data stored in the stored third memory area, the second step and the third step are alternately repeated while sequentially changing the first memory area, and the third step is performed.
A method for testing a dual port RAM, wherein it is determined whether or not the bit line of the first port and the bit line of the second port are short-circuited based on the data read in the step of .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6103694A JP2905394B2 (en) | 1994-05-18 | 1994-05-18 | Test method for dual port RAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6103694A JP2905394B2 (en) | 1994-05-18 | 1994-05-18 | Test method for dual port RAM |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07312099A true JPH07312099A (en) | 1995-11-28 |
| JP2905394B2 JP2905394B2 (en) | 1999-06-14 |
Family
ID=14360894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6103694A Expired - Lifetime JP2905394B2 (en) | 1994-05-18 | 1994-05-18 | Test method for dual port RAM |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2905394B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005332372A (en) * | 2004-04-23 | 2005-12-02 | Ricoh Co Ltd | Image processing apparatus and image forming apparatus |
| CN100364015C (en) * | 2003-11-19 | 2008-01-23 | 华为技术有限公司 | Testing method of multiport storage |
| JP2012194858A (en) * | 2011-03-17 | 2012-10-11 | Fuji Electric Co Ltd | Door driving control inspection device for vehicle, door driving control inspection method for vehicle and door driving control inspection program for vehicle |
| CN107451017A (en) * | 2016-05-31 | 2017-12-08 | 中车株洲电力机车研究所有限公司 | A kind of method for testing reliability and system for double port memory |
-
1994
- 1994-05-18 JP JP6103694A patent/JP2905394B2/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100364015C (en) * | 2003-11-19 | 2008-01-23 | 华为技术有限公司 | Testing method of multiport storage |
| JP2005332372A (en) * | 2004-04-23 | 2005-12-02 | Ricoh Co Ltd | Image processing apparatus and image forming apparatus |
| JP2012194858A (en) * | 2011-03-17 | 2012-10-11 | Fuji Electric Co Ltd | Door driving control inspection device for vehicle, door driving control inspection method for vehicle and door driving control inspection program for vehicle |
| CN107451017A (en) * | 2016-05-31 | 2017-12-08 | 中车株洲电力机车研究所有限公司 | A kind of method for testing reliability and system for double port memory |
| CN107451017B (en) * | 2016-05-31 | 2021-05-07 | 中车株洲电力机车研究所有限公司 | Reliability test method and system for double-port memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2905394B2 (en) | 1999-06-14 |
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