JPH0730937A - Private automatic compound exchanger for isdn - Google Patents

Abstract

PURPOSE: To directly communicate between subscribers without going through a central exchange by receiving sending data from a subscriber group through a subscriber and a primary group speed interface, distributing it with a data distributor and performing communication with a subscriber through a switching means. CONSTITUTION: In an ISDN automatic private branch exchange, data that is sent from a subscriber group is received through subscriber interfacing means 100 and 101 which are connected to the subscriber group in a basic interface (BRI) system and through primary group speed interfacing means 600 and 601 which are connected to the subscriber group in a primary group speed interface (PRI) system and sent to data distributors 200 and 201. The means 600 and 601 have a frame structure of thirty-two channels and have layers 1 to 3 and operating software. A switching means 300 sends a synchronizing signal to the means 100, 101, 600 and 601, and the distributors 200 and 201 distribute data and send them to the means 300 and perform a call function with a subscriber. A main connecting means 400 takes the maintenance/repair function of an entire system on itself, and a personal computer performs relay and processing of data.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ＩＳＤＮ（Integrated
Services Digital Network ：サービス総合ディジタル
網）用自動式構内交換機（ＰＡＢＸ：Private Automati
c Branch Exchange ）に関するもので、特に１次群速度
インターフェース（ＰＲＩ：PrimaryRate Interface）
装置に関するものである。The present invention relates to ISDN (Integrated)
Services Digital Network: PABX: Private Automati
c Branch Exchange), especially Primary Rate Interface (PRI)
It relates to the device.

【０００２】[0002]

【従来の技術】現在世界的に一般化されているディジタ
ル通信方式は大きく北米方式とヨーロッパ方式とに分け
られ、ヨーロッパ方式はＩＳＤＮの基本速度である６４
Kbpsを提供しており、信号符号化(line coding) 方式と
してはＨＤＢ３(High DensityBipolar-3)方式を使用し
てエラー発生の素地を最小にしている。このようなＨＤ
Ｂ３方式を用いたＩＳＤＮ用構内交換機を具現するため
には、１次群速度（ＰＲＩ）チャネルを提供するディジ
タル中継(trunk) インターフェース装置が必要とされて
いる。2. Description of the Related Art The digital communication system which is currently generalized worldwide is roughly divided into a North American system and a European system, and the European system is the basic speed of ISDN 64.
Kbps is provided, and the HDB3 (High Density Bipolar-3) method is used as a signal line coding method to minimize the base of error occurrence. HD like this
In order to implement an ISDN private branch exchange using the B3 system, a digital trunk interface device that provides a primary group rate (PRI) channel is required.

【０００３】一方、ＩＳＤＮ用技術の具体例として、た
とえば特開平４−２９００３２号公報に記載されている
ようなＩＳＤＮ利用データシステムの回線切替装置があ
る。図１はその構成図であり、同図に示すＩＳＤＮデー
タ伝送システムでは、回線障害時に、回線インターフェ
ース切替装置６ａ内のターミナルアダプター６１ａによ
って端末制御装置７とＩＳＤＮ２との接続切替、または
端末分枝装置８ａとＩＳＤＮ２との接続切替を行った
後、回線インターフェース切替装置６ｂ内のターミナル
アダプター６１ｂによって端末分枝装置８ｂとＩＳＤＮ
２との接続切替を行って回線障害等に対するバックアッ
プを行うようにしている。On the other hand, as a specific example of the ISDN technology, there is a line switching device for an ISDN-using data system as disclosed in, for example, Japanese Patent Laid-Open No. 4-290032. FIG. 1 is a configuration diagram thereof. In the ISDN data transmission system shown in FIG. 1, when the line fails, the terminal adapter 61a in the line interface switching device 6a switches the connection between the terminal controller 7 and the ISDN 2 or the terminal branching device. After switching the connection between 8a and ISDN2, the terminal branching device 8b and ISDN are connected by the terminal adapter 61b in the line interface switching device 6b.
The connection with 2 is switched to provide backup for line failures and the like.

【０００４】[0004]

【発明が解決しようとする課題】しかしながら、上記の
装置にあっては、単に上記したようなバックアップを行
うことができるだけであり、一端の加入者群内の加入者
が他加入者群内の加入者の番号を選択して直接に通話す
ることができないという問題があった。However, in the above apparatus, the backup as described above can be simply performed, and a subscriber in one subscriber group can join a subscriber in another subscriber group. There was a problem that it was not possible to select the person's number and make a direct call.

【０００５】本発明は、このような従来技術の問題点に
鑑みてなされたものであり、ＩＳＤＮの基本速度である
６４Kbpsを提供しＨＤＢ３方式の信号符号化方式を使用
するヨーロッパ方式のディジタル通信方式において、１
次群速度インターフェース手段を備え、一端の加入者群
内の加入者が他加入者群内の加入者の番号を選択して中
央交換機を介さずに直接通話することができるＩＳＤＮ
用自動式構内交換機を提供することを目的とする。The present invention has been made in view of the above problems of the prior art, and is a European digital communication system that provides the basic speed of ISDN of 64 Kbps and uses the HDB3 system signal coding system. In 1
The ISDN is provided with a next-group speed interface means so that a subscriber in one subscriber group can select a subscriber number in another subscriber group to directly talk without going through a central exchange.
The purpose of the present invention is to provide an automatic private branch exchange.

【０００６】[0006]

【課題を解決するための手段】上記目的を達成するため
に、本発明のＩＳＤＮ用自動式構内交換機は、加入者群
にＢＲＩ方式で接続される加入者インターフェース手段
と、ＩＳＤＮ交換機にＰＲＩ方式で接続され、３２チャ
ンネルのフレーム構造を有し、レイヤ１、レイヤ２、レ
イヤ３、および運営体制ソフトウェアを有し、データ分
配手段およびデータスイッチ手段とのインターフェース
によって加入者との通話機能を遂行する１次群速度イン
ターフェース手段と、加入者インターフェース手段およ
び１次群速度インターフェース手段に接続されてスイッ
チ動作を遂行するとともに所定のクロック周波数のシス
テム同期信号を供給するデータスイッチ手段と、加入者
インターフェース手段および１次群速度インターフェー
ス手段をシェルフ内で集線してデータスイッチ手段への
中継の役割を担うデータ分配手段と、システム全体の維
持／補修機能を担う主制御手段と、主制御手段に接続さ
れてシステム全体の維持／補修に関するデータの中継お
よび処理を行うパーソナルコンピュータとからなるマス
ターシュルフと、加入者群にＢＲＩ方式で接続される加
入者インターフェース手段と、ＩＳＤＮ交換機にＰＲＩ
方式で接続され、３２チャンネルのフレーム構造を有
し、レイヤ１、レイヤ２、レイヤ３、および運営体制ソ
フトウェアを有し、データ分配手段およびデータスイッ
チ手段とのインターフェースによって加入者との通話機
能を遂行する１次群速度インターフェース手段と、加入
者インターフェース手段および１次群速度インターフェ
ース手段をシェルフ内で集線してデータスイッチ手段へ
の中継の役割を担うデータ分配手段とからなるスレーブ
シェフとから構成されている。In order to achieve the above object, an automatic private branch exchange for ISDN according to the present invention comprises subscriber interface means connected to a group of subscribers by a BRI system and PRI system for an ISDN exchange. Connected, has a frame structure of 32 channels, has layer 1, layer 2, layer 3 and operating system software, and performs a call function with a subscriber through an interface with data distribution means and data switch means 1 Next group velocity interface means, subscriber interface means and data switching means connected to the primary group velocity interface means for performing a switch operation and supplying a system synchronization signal of a predetermined clock frequency, a subscriber interface means and 1 Shelf secondary group velocity interface means The data distribution means that collects data by the relay and plays the role of relay to the data switch means, the main control means that performs the maintenance / repair function of the entire system, and the relay of data related to the maintenance / repair of the entire system that is connected to the main control means. And a master shuffle comprising a personal computer for performing processing, subscriber interface means connected to the subscriber group by the BRI method, and PRI for the ISDN exchange.
Connected by the method, has a frame structure of 32 channels, has layer 1, layer 2, layer 3 and operating system software, and performs a call function with a subscriber through an interface with data distribution means and data switch means. And a slave chef comprising subscriber interface means and data distribution means for concentrating the subscriber interface means and the primary group speed interface means in the shelf and relaying to the data switch means. There is.

【０００７】上記装置において、１次群速度インターフ
ェース手段は、当該システム全体を制御するプロセッサ
制御手段と、ＨＤＢ３信号を入力してＡＭＩ信号にコー
ディングし、また、ＡＭＩ信号をＨＤＢ３信号にコーデ
ィングし、さらには、ＨＤＢ３信号から基準クロックを
抽出し、抽出した基準クロックを前記データスイッチ手
段内の同期信号発生部に送ってシステム全体の同期信号
を発生させるトランクインターフェース手段と、プロセ
ッサ制御手段にシステム並列バスで接続され、またトラ
ンクインターフェース手段に直列通信バスで接続され、
制御情報および状態情報をプロセッサ制御手段とトラン
クインターフェース手段との間でインターフェースする
直列通信並列アクセス手段と、トランクインターフェー
ス手段の入出力にＰＲＩ方式で接続され、ＨＤＢ３信号
のインピーダンス整合および距離設定、ならびにＨＤＢ
３信号に対する許容ジッタに対する処理を逐行するトラ
ンクインターフェース整合手段と、プロセッサ制御手段
にシステム並列バスで接続され、またトランクインター
フェース手段に直列通信バスで接続され、プロセッサ制
御手段の制御によってトランクインターフェース手段か
ら３２チャンネル中の所定のチャンネルである信号チャ
ンネルデータを受信し、受信したデータを所定の形態に
構成してデータ分配手段に出力し、または、データ分配
手段から入力されるＨＤＬＣフォーマットされた信号デ
ータを受信してトランクインターフェース手段に出力す
るＨＤＬＣ手段と、プロセッサ制御手段にシステム並列
バスで接続され、プロセッサ制御手段の制御下において
ＨＤＬＣ手段で処理された信号チャンネルデータをデー
タ分配手段に送信しまたはデータ分配手段からの信号デ
ータを受信するためのデータバッファ機能を遂行するデ
ュアルポートＲＡＭと、プロセッサ制御手段に接続さ
れ、プロセッサ制御信号による装置内部の状態をモニタ
リングするシステム状態モニタリング手段とから構成さ
れている。In the above apparatus, the primary group velocity interface means inputs the HDB3 signal to the processor control means for controlling the entire system and codes the AMI signal to the AMI signal, and further codes the AMI signal to the HDB3 signal. Is a trunk interface unit for extracting a reference clock from the HDB3 signal and sending the extracted reference clock to a synchronization signal generating unit in the data switch unit to generate a synchronization signal for the entire system; Connected to the trunk interface means via a serial communication bus,
Serial communication parallel access means for interfacing control information and status information between the processor control means and the trunk interface means, and PRI system connected to the input and output of the trunk interface means, impedance matching and distance setting of HDB3 signal, and HDB3
The trunk interface matching means for performing processing for the allowable jitter for three signals and the processor control means are connected to the system parallel bus, and the trunk interface means is connected to the serial communication bus, and the trunk interface means is controlled by the processor control means. The signal channel data, which is a predetermined channel in the 32 channels, is received, the received data is formed into a predetermined form and is output to the data distribution means, or the HDLC-formatted signal data input from the data distribution means is received. The HDLC means for receiving and outputting to the trunk interface means and the processor control means are connected by a system parallel bus, and the signal channel data processed by the HDLC means under the control of the processor control means is transmitted to the data distribution means. Alternatively, it is composed of a dual port RAM performing a data buffer function for receiving signal data from the data distribution means, and a system state monitoring means connected to the processor control means and monitoring an internal state of the device by the processor control signal. ing.

【０００８】上記１次群速度インターフェース手段にお
いて、直列通信並列アクセス手段は、プロセッサ制御手
段とのインターフェースを担うプロセッサインターフェ
ース手段と、プロセッサインターフェース手段にアドレ
ス／データバスで接続され、トランク制御入力信号を出
力する送信用の第１デュアルポートＲＡＭと、プロセッ
サインターフェース手段と第１デュアルポートＲＡＭに
アドレス／データバスで接続され、トランク制御出力信
号を入力する受信用の第２デュアルポートＲＡＭと、プ
ロセッサインターフェース手段と第１デュアルポートＲ
ＡＭと第２デュアルポートＲＡＭにアドレス／データバ
スで接続され、トランク制御入力信号を出力する送信用
の第３デュアルポートＲＡＭと、第１デュアルポートＲ
ＡＭにデータバスで接続され、第１デュアルポートＲＡ
Ｍから出力されたトランク制御入力信号を直列信号に変
換し、所定の制御データ端子を通じてトランクインター
フェース手段に出力する第１並列−直列変換手段と、第
２デュアルポートＲＡＭにデータバスで接続され、トラ
ンクインターフェース手段から所定の制御データ端子を
通じてトランク制御信号および状態信号である直列信号
を入力し、入力した直列信号を並列信号に変換して第２
デュアルポートＲＡＭに出力する直列−並列変換手段
と、第３デュアルポートＲＡＭにデータバスで接続さ
れ、第３デュアルポートＲＡＭから出力されたトランク
制御入力信号を直列信号に変換し、所定の制御データ端
子を通じてトランクインターフェース手段に出力する第
２並列−直列変換手段と、データスイッチ手段から所定
のシステム同期信号を入力して、第１〜第３デュアルポ
ートＲＡＭおよびプロセッサインターフェース手段にア
ドレスバスを通じてアドレスを提供するアドレス発生手
段とから構成されている。In the above primary group speed interface means, the serial communication parallel access means is connected to the processor interface means for interfacing with the processor control means and the processor interface means by an address / data bus, and outputs a trunk control input signal. A first dual-port RAM for transmission, a processor interface means and a second dual-port RAM for reception, which is connected to the first dual-port RAM by an address / data bus and inputs a trunk control output signal, and a processor interface means. First dual port R
A third dual port RAM for transmission, which is connected to the AM and the second dual port RAM by an address / data bus and outputs a trunk control input signal, and a first dual port R
Connected to AM via data bus, first dual port RA
The trunk control input signal output from M is converted into a serial signal and is connected to the first parallel-serial conversion means for outputting to the trunk interface means through a predetermined control data terminal and the second dual port RAM by a data bus, and the trunk is connected. A trunk control signal and a serial signal, which is a status signal, are input from the interface means through a predetermined control data terminal, the input serial signal is converted into a parallel signal, and the second signal is output.
A serial-parallel conversion means for outputting to the dual port RAM and a data bus for connecting to the third dual port RAM are connected by a data bus to convert a trunk control input signal output from the third dual port RAM into a serial signal, and a predetermined control data terminal. The second parallel-serial conversion means for outputting to the trunk interface means and the predetermined system synchronization signal from the data switch means to provide the addresses to the first to third dual port RAMs and the processor interface means through the address bus. And an address generating means.

【０００９】また、上記１次群速度インターフェース手
段において、トランクインターフェース手段は、トラン
クインターフェース整合手段からのＣＥＰＴ方式のバイ
ポーラ信号であるＨＤＢ３信号をユニポーラ信号に変換
する受信手段と、受信手段に入力されたＡＭＩ信号から
情報データと信号データと同期データを分離するＣＥＰ
Ｔリンクインターフェース手段と、ＣＥＰＴリンクイン
ターフェース手段からの情報データのスリップを、自己
クロックとデータスイッチ手段から入力された所定の同
期クロックとの位相差を監視して制御する伸縮性バッフ
ァと、伸縮性バッファからの情報データにチャンネル単
位で減衰値を付与してＣＥＰＴリンクインターフェース
手段に伝達する減衰ＲＯＭと、減衰ＲＯＭからの減衰さ
れた情報データを入力し、所定の情報データ端子を通じ
てデータスイッチ手段およびＨＤＬＣ手段に送信し、ま
たは、データスイッチ手段およびＨＤＬＣ手段からの情
報データを所定の情報データ端子を通じて入力するデー
タインターフェース手段と、ＣＥＰＴリンクインターフ
ェース手段から制御／状態データを入力し、直列通信並
列アクセス手段に所定の制御データ端子を通じて出力
し、または、直列通信並列アクセス手段から所定の制御
データ端子を通じて制御データを入力する直列制御イン
ターフェース手段と、ＣＥＰＴリンクインターフェース
手段からの制御データを入力し、直列制御インターフェ
ース手段を通じて直列通信並列アクセス手段に制御デー
タを出力し、または、直列通信並列アクセス手段からの
制御データを直列制御インターフェース手段を通じて入
力する制御ロジック手段と、ＣＥＰＴリンクインターフ
ェース手段からの信号データを入力し、チャンネルごと
の信号ビット状態を保管する信号ＲＡＭと、ＣＥＰＴリ
ンクインターフェース手段に接続され、トランクインタ
ーフェース整合手段にＣＥＰＴ方式のバイポーラ信号で
あるＨＤＢ３信号を出力する送信手段と、受信手段から
入力したＡＭＩ信号からクロックを抽出してＣＥＰＴカ
ウンタで必要な所定のクロックを発生するクロック抽出
手段と、クロック抽出手段が受信信号から抽出した所定
のクロックをカウントして、システムクロックを発生さ
せるのに必要な所定の基準抽出クロックをデータスイッ
チ手段とＣＥＰＴリンクインターフェース手段に伝送す
るＣＥＰＴカウンタと、データスイッチ手段から所定の
システム同期信号を入力して、データインターフェース
手段を通じて入出力される情報の同期をとるとともに、
伸縮性バッファのスリップを制御するクロックを伸縮性
バッファに提供するタイミング制御手段とから構成され
ている。Further, in the above primary group speed interface means, the trunk interface means is inputted to the receiving means and the receiving means for converting the HDB3 signal which is a CEPT type bipolar signal from the trunk interface matching means into a unipolar signal. CEP for separating information data, signal data, and synchronization data from AMI signal
T-link interface means, an elastic buffer for controlling slip of information data from the CEPT-link interface means by monitoring the phase difference between a self-clock and a predetermined synchronous clock input from the data switch means, and an elastic buffer. Attenuator ROM for giving an attenuation value to the information data from the channel and transmitting it to the CEPT link interface means, and the attenuated information data from the attenuator ROM are input, and the data switch means and the HDLC means are supplied through a predetermined information data terminal. To the serial communication parallel access means by inputting control / status data from the data interface means for transmitting information data from the data switch means and the HDLC means through a predetermined information data terminal and the CEPT link interface means. A serial control interface means for outputting through a fixed control data terminal or inputting control data from a serial communication parallel access means through a predetermined control data terminal and control data from a CEPT link interface means for inputting serial control interface means Control data output from the serial communication parallel access means to the serial communication parallel access means, or control logic means inputting the control data from the serial communication parallel access means via the serial control interface means, and signal data from the CEPT link interface means. A signal RAM for storing the signal bit state of each and a transmitting means connected to the CEPT link interface means and outputting an HDB3 signal which is a CEPT type bipolar signal to the trunk interface matching means. , A clock extracting means for extracting a clock from the AMI signal input from the receiving means to generate a predetermined clock required by the CEPT counter, and a predetermined clock extracted from the received signal by the clock extracting means to count the system clock. Information that is input and output through the data interface means by inputting a predetermined system synchronization signal from the data switch means and the CEPT counter for transmitting the predetermined reference extraction clock necessary for generating to the data switch means and the CEPT link interface means. With the synchronization of
And timing control means for providing the stretchable buffer with a clock for controlling slippage of the stretchable buffer.

【００１０】さらに、上記１次群速度インターフェース
手段において、ＨＤＬＣ手段は、プロセッサ制御手段と
デュアルポートＲＡＭにアドレス／データバスで接続さ
れ、両者をインターフェースするプロセッサインターフ
ェース手段と、プロセッサインターフェース手段にデー
タバスで接続される送信先入れ先出しバッファと、送信
先入れ先出しバッファからの信号データ信号を入力して
信号データ信号を出力する送信手段と、送信手段に接続
され、送信手段からの信号データフィールドにゼロを挿
入するゼロ挿入手段と、ゼロ挿入手段からゼロの挿入さ
れた信号データフィールドを入力し、所定の情報データ
端子を通じて出力するフラグ／放棄発生手段と、プロセ
ッサインターフェース手段にアドレスバスで接続され、
プロセッサ制御手段から出力されたアドレスを入力して
アドレスデコーディング信号を出力するアドレスデコー
ダと、プロセッサインターフェース手段にデータバスで
接続され、送信先入れ先出しバッファおよび受信先入れ
先出しバッファを通じて入出力される送受信ビットの状
態を記憶し、ＨＤＬＣ手段のタイミングモードおよび状
態制御情報を記憶する制御／状態レジスタと、プロセッ
サインターフェース手段および制御／状態レジスタにデ
ータバスで接続され、制御／状態レジスタのレジスタ値
に応じてプロセッサ制御手段にアクティブローの割込み
要求信号を出力する割込みレジスタと、データスイッチ
手段から所定のシステム同期信号を入力して、情報デー
タの同期をとる直列通信バスのクロックを提供するタイ
ミング制御手段と、トランクインターフェース手段から
所定の情報データ端子を通じて信号チャンネル信号を入
力するフラグ／放棄／遊休認識手段と、フラグ／放棄／
遊休認識手段に接続され、ゼロ挿入手段により信号デー
タフィールドに挿入されたゼロを除去するゼロ除去手段
と、ゼロ除去手段に接続され、入力した信号のアドレス
を認識して受信の有無を判断し、信号データ信号を受信
するアドレス認識手段と、アドレス認識手段から入力し
たアドレスとデータバイトを受信先入れ先出しバッファ
に伝達する受信手段と、プロセッサインターフェース手
段、送信先入れ先出しバッファ、アドレスデコーダ、割
込みレジスタ、および制御／状態レジスタにデータバス
で接続され、受信手段から受信信号を入力する受信先入
れ先出しバッファとから構成されている。Further, in the above-mentioned primary group speed interface means, the HDLC means is connected to the processor control means and the dual port RAM by an address / data bus, and a processor interface means for interfacing the both and a data bus for the processor interface means. Connected destination first-in first-out buffer, transmitting means for inputting the signal data signal from the destination first-in first-out buffer and outputting the signal data signal, and zero insertion for connecting to the transmitting means and inserting zero in the signal data field from the transmitting means Means, a flag / discard generation means for inputting a signal data field with zeros inserted from the zero insertion means, and outputting through a predetermined information data terminal, and an address bus connected to the processor interface means,
An address decoder which inputs an address output from the processor control means and outputs an address decoding signal, and a state of transmission / reception bits which are connected to the processor interface means by a data bus and which are input / output through a transmission first-in first-out buffer and a reception first-in first-out buffer A control / status register for storing and storing timing mode and status control information of the HDLC means, and a data bus connected to the processor interface means and the control / status register, and to the processor control means according to the register value of the control / status register. An interrupt register that outputs an active-low interrupt request signal, and a timing control unit that inputs a predetermined system synchronization signal from the data switch unit and provides a clock of a serial communication bus that synchronizes information data. A flag / abandonment / idle recognition means for inputting a signal channel signal via a predetermined information data terminal from the trunk interface means, flag / abandonment /
Zero elimination means connected to the idle recognition means and eliminating zeros inserted in the signal data field by the zero insertion means, and connected to the zero elimination means, recognizing the address of the input signal to judge the presence or absence of reception, Signals Receiving means for receiving data signals, receiving means for transmitting the address and data bytes input from the address recognizing means to a receiving-first-in first-out buffer, processor interface means, transmitting-in first-out buffer, address decoder, interrupt register, and control / status The register is connected to the register via a data bus and comprises a receiving-first-in first-out buffer for receiving a reception signal from the receiving means.

【００１１】[0011]

【作用】上記のように構成されたＩＳＤＮ用自動式構内
交換機にあっては、加入者群から送信されるデータは、
加入者群にＢＲＩ方式で接続された加入者インターフェ
ース手段を通じてデータ分配手段で集線してデータスイ
ッチ手段に入力され、ここでのスイッチングにより１次
群速度インターフェース手段を通じて中央交換機に送信
される。中央交換機から加入者群にデータ送信する場合
は上記と逆の過程をたどる。また、スレーブシェルフの
加入者群とは、加入者インターフェース手段、データ分
配手段、およびデータスイッチ手段を通じて通話され
る。In the automatic private branch exchange for ISDN constructed as described above, the data transmitted from the subscriber group is
The data is distributed by the data distribution means through the subscriber interface means connected to the subscriber group by the BRI system, input to the data switch means, and transmitted by the switching here to the central exchange through the primary group speed interface means. When data is transmitted from the central exchange to the subscriber group, the procedure reverse to the above is followed. Further, a call is made with the subscriber group of the slave shelf through the subscriber interface means, the data distribution means, and the data switch means.

【００１２】また、上記のように構成された１次群速度
インターフェース手段にあっては、中央交換機から入力
されるＨＤＢ３信号は、トランクインターフェース整合
手段によりインピーダンス整合と距離設定と受信信号に
対する許容ジッタとを処理した後トランクインターフェ
ース手段に入力され、ここでＡＭＩ信号にコーディング
されてデータスイッチ手段に入力される。データスイッ
チ手段から出力されるＡＭＩ信号は上記と逆の過程をた
どる。Further, in the primary group speed interface means constructed as described above, the HDB3 signal inputted from the central exchange is subjected to impedance matching by the trunk interface matching means, distance setting, and allowable jitter for the received signal. Is input to the trunk interface means, where it is coded into the AMI signal and input to the data switch means. The AMI signal output from the data switch means follows the reverse process.

【００１３】また、上記のように構成された直列通信並
列アクセス手段にあっては、プロセッサ制御手段からの
並列制御信号をデュアルポートＲＡＭを通じて並列−直
列変換手段により直列信号に変換してトランクインター
フェース手段を制御する。また、トランクインターフェ
ース手段の内部の制御情報は、直列−並列変換手段とデ
ュアルポートＲＡＭを通じてプロセッサ制御手段に入力
される。Further, in the serial communication parallel access means configured as described above, the parallel control signal from the processor control means is converted into the serial signal by the parallel-serial conversion means through the dual port RAM, and the trunk interface means is provided. To control. The control information inside the trunk interface means is input to the processor control means through the serial-parallel conversion means and the dual port RAM.

【００１４】また、上記のように構成されたトランクイ
ンターフェース手段にあっては、トランクインターフェ
ース整合手段から入力したＨＤＢ３信号を受信手段でＡ
ＭＩ信号に変換し、ＣＥＰＴリンクインターフェース手
段で情報データと信号データと同期データに分離する。
分離された情報データは伸縮性バッファでスリップが制
御され、減衰ＲＯＭでチャンネル単位に減衰値が付与さ
れた後、データインターフェース手段を通じてデータス
イッチ手段およびＨＤＬＣ手段に出力される。データス
イッチ手段およびＨＤＬＣ手段から入力される情報デー
タは、データインターフェース手段と減衰ＲＯＭを経て
ＣＥＰＴリンクインターフェース手段で信号データと同
期データとを結合した後、送信手段でＨＤＢ３信号に変
換してトランクインターフェース整合手段に出力され
る。Further, in the trunk interface means constructed as described above, the receiving means A receives the HDB3 signal input from the trunk interface matching means.
It is converted into an MI signal and separated into information data, signal data and synchronization data by the CEPT link interface means.
Slip of the separated information data is controlled by the elastic buffer, an attenuation value is given to each channel by the attenuation ROM, and then the information data is output to the data switch means and the HDLC means through the data interface means. The information data input from the data switch means and the HDLC means is passed through the data interface means and the attenuation ROM, the signal data and the synchronous data are combined by the CEPT link interface means, and then converted to the HDB3 signal by the transmission means to match the trunk interface. Is output to the means.

【００１５】また、上記のように構成されたＨＤＬＣ手
段にあっては、データ分配手段から入力される信号デー
タはデュアルポートＲＡＭを通じてプロセッサインター
フェース手段に入力された後、送信先入れ先出しバッフ
ァと送信手段を経て、ゼロ挿入手段で信号データフィー
ルドにゼロを挿入し、フラグ／放棄発生手段を通じてト
ランクインターフェース手段に出力される。また、トラ
ンクインターフェース手段からの信号データはフラグ／
放棄／遊休手段に入力され、ゼロ除去手段でゼロを除去
し、アドレス認識手段で受信の有無を判断し、受信手段
と受信先入れ先出しバッファを経て、プロセッサインタ
ーフェース手段を通じてデュアルポートＲＡＭに出力さ
れ、分配手段に入力される。Further, in the HDLC means configured as described above, the signal data inputted from the data distributing means is inputted to the processor interface means through the dual port RAM, and then passes through the transmission first-in first-out buffer and the transmission means. , Zeros are inserted in the signal data field by the zero insertion means and output to the trunk interface means through the flag / discard generation means. The signal data from the trunk interface means is flag /
It is input to the abandonment / idle means, the zero is removed by the zero removing means, the presence or absence of the reception is judged by the address recognizing means, it is output to the dual port RAM through the processor interface means through the receiving means and the first-in first-out buffer, and the distributing means Entered in.

【００１６】[0016]

【実施例】以下、添付図面に基づいて本発明を詳細に説
明する。図２は本発明によるＩＳＤＮ用自動式構内交換
機システムの構成図であり、同図（Ａ）はマスターシェ
ルフの構成図、同図（Ｂ）はスレーブシェルフの構成図
である。The present invention will be described in detail below with reference to the accompanying drawings. FIG. 2 is a block diagram of an automatic private branch exchange system for ISDN according to the present invention. FIG. 2A is a block diagram of a master shelf, and FIG. 2B is a block diagram of a slave shelf.

【００１７】マスターシェルフは、図２（Ａ）に示すよ
うに、加入者インターフェース手段１００と、データ分
配手段２００と、データスイッチ手段３００と、主制御
手段４００と、パーソナルコンピュータ５００と、１次
群速度インターフェース手段６００とから構成され、ま
た、スレーブシェフは、図２（Ｂ）に示すように、加入
者インターフェース手段１０１と、データ分配手段２０
１と、１次群速度インターフェース手段６０１とから構
成されている。As shown in FIG. 2A, the master shelf has a subscriber interface means 100, a data distribution means 200, a data switch means 300, a main control means 400, a personal computer 500, and a primary group. The slave chef includes a subscriber interface unit 101 and a data distribution unit 20 as shown in FIG. 2B.
1 and primary group velocity interface means 601.

【００１８】加入者インターフェース手段１００、１０
１は、加入者群に基本インターフェース（ＢＲＩ：Basi
c Rate Interface) 方式で接続されるものである。１次
群速度インターフェース手段６００、６０１は、ＩＳＤ
Ｎ交換機に１次群速度インターフェース（ＰＲＩ）方式
で接続され、３２チャンネルのフレーム構造を有し、レ
イヤ１、レイヤ２、レイヤ３および運営体制ソフトウェ
アを有し、データ分配手段２００、２０１およびデータ
スイッチ手段３００とのインターフェースによって加入
者との通話機能を遂行するものである。Subscriber interface means 100, 10
1 is a basic interface (BRI: Basi:
c Rate Interface) method. The primary group velocity interface means 600, 601 are ISD
It is connected to the N exchange by the primary rate interface (PRI) method, has a frame structure of 32 channels, has layer 1, layer 2, layer 3 and operating system software, and has data distribution means 200, 201 and data switch. An interface with the means 300 is used to perform a call function with the subscriber.

【００１９】データ分配手段２００、２０１は、加入者
インターフェース手段１００、１０１および１次群速度
インターフェース手段６００、６０１を各シェルフ内で
集線(multiplexing)してデータスイッチ手段３００への
中継の役割を担うものである。データスイッチ手段３０
０は、加入者インターフェース手段１００、１０１およ
び１次群速度インターフェース手段６００、６０１に接
続されてスイッチ動作を遂行するとともにクロック周波
数が４MHz 、２MHz 、８KHz のシステム同期信号を供給
するものである。The data distribution means 200, 201 serve as a relay to the data switch means 300 by multiplexing the subscriber interface means 100, 101 and the primary group speed interface means 600, 601 within each shelf. It is a thing. Data switch means 30
0 is connected to the subscriber interface means 100 and 101 and the primary group speed interface means 600 and 601 to perform a switch operation and to supply a system synchronizing signal having a clock frequency of 4 MHz, 2 MHz and 8 KHz.

【００２０】主制御手段４００は、システム全体の維持
／補修機能を担うものである。パーソナルコンピュータ
５００は、主制御手段４００に接続されてシステム全体
の維持／補修に関するデータの中継および処理を行うも
のである。The main control means 400 has a function of maintaining / repairing the entire system. The personal computer 500 is connected to the main control means 400 and relays and processes data relating to maintenance / repair of the entire system.

【００２１】図３は１次群速度インターフェース手段６
００、６０１の構成図である。同図に示すように、１次
群速度インターフェース手段６００、６０１は、プロセ
ッサ制御手段６１０と、直列通信並列アクセス手段６２
０と、２０４８Kbpsのトランクインターフェース手段６
３０と、２０４８Kbpsのトランクインターフェース整合
手段６９０と、システム状態モニタリング手段６５０
と、デュアルポートＲＡＭ６６０と、ＨＤＬＣ（High l
evel Date Link Control：ハイレベルデータリンク制
御）手段６７０とから構成されている。FIG. 3 shows the primary group velocity interface means 6
It is a block diagram of 00,601. As shown in the figure, the primary group velocity interface means 600, 601 includes a processor control means 610 and a serial communication parallel access means 62.
0 and 2048 Kbps trunk interface means 6
30, trunk interface matching means 690 of 2048 Kbps, and system status monitoring means 650
, Dual port RAM 660, HDLC (High
evel Date Link Control: high level data link control) means 670.

【００２２】プロセッサ制御手段６１０は、このシステ
ム全体を制御するものである。直列通信並列アクセス手
段６２０は、プロセッサ制御手段６１０にシステム並列
バスで接続され、また２０４８Kbpsトランクインターフ
ェース手段６３０に直列通信バス（ＳＴ−ＢＵＳ：Seri
al Telecom Bus）で接続されており、制御情報および状
態情報をプロセッサ制御手段６１０と２０４８Kbpsトラ
ンクインターフェース手段６３０との間でインターフェ
ースする機能を有している。The processor control means 610 controls the entire system. The serial communication parallel access means 620 is connected to the processor control means 610 via a system parallel bus, and the 2048 Kbps trunk interface means 630 is connected to the serial communication bus (ST-BUS: Seri).
al Telecom Bus) and has a function of interfacing control information and status information between the processor control means 610 and the 2048 Kbps trunk interface means 630.

【００２３】トランクインターフェース手段６３０は、
直列通信並列アクセス手段６２０に直列通信バス（ＳＴ
−ＢＵＳ）で接続され、また２０４８Kbpsトランクイン
ターフェース整合手段６９０に接続されており、トラン
クインターフェース整合手段６９０からＨＤＢ３信号を
入力してＡＭＩ（Alternate Mark Inversion：ＡＭＩ符
号化方式）信号にコーディングし、また、ＡＭＩ信号を
ＨＤＢ３信号にコーディングして２０４８Kbpsトランク
インターフェース整合手段６９０に出力し、さらには、
ＨＤＢ３信号から基準クロックであるＥ８Ｋｏクロック
を抽出し、抽出したＥ８Ｋｏクロックをデータスイッチ
手段３００内の同期信号発生部に送ってシステム全体の
同期信号（４MHz 、２MHz 、８KHz ）を発生させる機能
を有している。The trunk interface means 630 is
The serial communication parallel access means 620 is connected to the serial communication bus (ST
-BUS), and is also connected to the 2048 Kbps trunk interface matching means 690, inputs the HDB3 signal from the trunk interface matching means 690, codes an AMI (Alternate Mark Inversion: AMI encoding method) signal, and The AMI signal is coded into the HDB3 signal and is output to the 2048 Kbps trunk interface matching means 690.
It has a function of extracting an E8Ko clock, which is a reference clock, from the HDB3 signal, and sending the extracted E8Ko clock to a synchronization signal generation unit in the data switch means 300 to generate a synchronization signal (4MHz, 2MHz, 8KHz) of the entire system. ing.

【００２４】トランクインターフェース整合手段６９０
は、２０４８Kbpsトランクインターフェース手段６３０
の入出力にＰＲＩ方式で接続されており、ＨＤＢ３信号
のインピーダンス整合および距離設定(distance settin
g)、ならびにＨＤＢ３信号に対する許容ジッタ(jitter)
に対する処理を逐行するものである。ＨＤＬＣ手段６７
０は、プロセッサ制御手段６１０にシステム並列バスで
接続され、また２０４８Kbpsトランクインターフェース
手段６３０に直列通信バス（ＳＴ−ＢＵＳ）で接続され
ており、プロセッサ制御手段６１０の制御によって２０
４８Kbpsトランクインターフェース手段６３０から３２
チャンネル中の１７番目のチャンネルである信号チャン
ネル(signalling channel)データを受信し、受信したデ
ータを所定の形態に構成してデュアルポートＲＡＭ６６
０を通じてデータ分配手段２００、２０１に出力し、ま
たは、データ分配手段２００、２０１から入力されるＨ
ＤＬＣフォーマットされた信号(signalling)データをデ
ュアルポートＲＡＭ６６０を通じて受信して２０４８Kb
psトランクインターフェース手段６３０に出力する機能
を有している。Trunk interface matching means 690
2048 Kbps trunk interface means 630
It is connected to the input and output of PRI by the PRI method, and impedance matching of HDB3 signal and distance setting (distance settin
g), and the allowable jitter for HDB3 signals (jitter)
The processing for is executed. HDLC means 67
0 is connected to the processor control means 610 by a system parallel bus, and is also connected to the 2048 Kbps trunk interface means 630 by a serial communication bus (ST-BUS), and 20 is controlled by the processor control means 610.
48Kbps trunk interface means 630-32
The signal port (signaling channel) data, which is the 17th channel in the channels, is received, and the received data is formed into a predetermined form to configure the dual port RAM 66.
H output to the data distribution unit 200 or 201 through 0 or input from the data distribution unit 200 or 201
DLC formatted signaling data is received through the dual port RAM 660 and 2048Kb
It has a function of outputting to the ps trunk interface means 630.

【００２５】デュアルポートＲＡＭ６６０は、プロセッ
サ制御手段６１０にシステム並列バスで接続されてお
り、プロセッサ制御手段６１０の制御下においてＨＤＬ
Ｃ手段６７０で処理された信号チャンネルデータをデー
タ分配手段２００、２０１に送信しまたはデータ分配手
段２００、２０１からの信号データを受信するためのデ
ータバッファ機能を遂行するものである。システム状態
モニタリング手段６５０は、プロセッサ制御手段６１０
に接続されており、プロセッサ制御信号による装置内部
の状態をモニタリングする機能を有している。The dual port RAM 660 is connected to the processor control means 610 by a system parallel bus, and under the control of the processor control means 610, the HDL.
It performs a data buffer function for transmitting the signal channel data processed by the C means 670 to the data distributing means 200, 201 or receiving the signal data from the data distributing means 200, 201. The system state monitoring means 650 is a processor control means 610.
And has a function of monitoring the internal state of the device by a processor control signal.

【００２６】プロセッサ制御手段６１０の好適な実施例
としては、６８０００コアプロセッサと３つの直列通信
チャンネルを内蔵しこれらをコントロールする通信プロ
セッサとから構成された米モトローラ社の１６ビットプ
ロセッサであるＭＣ６８３０２と、レイヤ１ハードウェ
アの制御ソフトウェア、レイヤ２データリンクソフトウ
ェア、レイヤ３ネットワークソフトウェア、および運営
体制ソフトウェアが搭載された読取り専用メモリと、一
時的情報貯蔵のための読取り書込み可能なメモリと、周
辺素子を選択するためのロジック回路と５５５タイマを
用いてＭＣ６８３０２で必要な時間である１００ms以上
のリセット時間を提供するシステムリセット回路とから
なっている。As a preferred embodiment of the processor control means 610, MC68302 which is a 16-bit processor of Motorola, Inc., which is composed of a 68000 core processor and a communication processor which incorporates and controls three serial communication channels, Select read-only memory with layer 1 hardware control software, layer 2 data link software, layer 3 network software, and operating system software, read / write memory for temporary information storage, and peripheral devices And a system reset circuit that provides a reset time of 100 ms or more, which is the time required by the MC68302, using a logic circuit for performing the operation and a 555 timer.

【００２７】２０４８Kbpsトランクインターフェース手
段６３０は、中央交換機または他の私設交換機に直接接
続される部分であり、ここでは、好適な実施例として、
ＭＩＴＥＬ社のハイブリッド素子であるＭＨ８９７９０
(CEPT PCM30/CRC-4 FRAMER &INTERFACE）を使用してい
る。２０４８Kbpsトランクインターフェース手段６３０
内の受信機では、同じ極性を有する信号だけを抽出し、
内部で処理できるＮＲＺ（Non Return to Zero：非ゼロ
復帰方式）信号に変換する。そして、この変換された信
号は内部でデータと同期信号とを分離する処理を経た
後、参照クロック（Ｅ８Ｋｏ）のほうはデータスイッチ
手段３００内の同期信号発生部に送ってシステム全体の
同期信号（４MHz 、２MHz 、８KHz ）を発生させるよう
にし、また、データのほうは情報データ端子（ＤＳＴ
１：Date Serial Telecom 1)を通じてＳＴ−ＢＵＳによ
りＨＤＬＣ手段６７０に送るとともに上位レイヤと通信
するためにデータスイッチ手段３００に入力する。The 2048 Kbps trunk interface means 630 is the part directly connected to the central exchange or other private exchange. Here, as a preferred embodiment,
MH89790, a hybrid device from MITEL
(CEPT PCM30 / CRC-4 FRAMER & INTERFACE) is used. 2048 Kbps trunk interface means 630
In the receiver inside, only the signals with the same polarity are extracted,
Converts to NRZ (Non Return to Zero) signal that can be processed internally. Then, the converted signal is internally processed to separate the data and the sync signal, and then the reference clock (E8Ko) is sent to the sync signal generator in the data switch means 300 to send the sync signal ( 4MHz, 2MHz, 8KHz), and the data is the information data terminal (DST).
1: Send to the HDLC means 670 by ST-BUS through Date Serial Telecom 1) and input to the data switch means 300 to communicate with the upper layer.

【００２８】送信過程は受信過程の逆順に進行し、中央
交換機に出力するための完全なフレームはデータ分配手
段２００からのデータチャンネルとＨＤＬＣ手段６７０
からの信号チャンネルとを結合して構成される。本発明
では、システム全体の同期をとるために２０４８Kbpsト
ランクインターフェース手段６３０において受信データ
から８KHz の参照クロック（Ｅ８Ｋｏ）を分離しそれを
データスイッチ手段３００にある別の同期信号発生部に
送って、システム内で必要な４MHz 、２MHz 、８KHz ク
ロックの同期信号を供給するようにしている。また、本
発明による自動式構内交換機では、１つのデータスイッ
チ手段３００と４つの１次群速度インターフェース手段
６００、６０１（実際にはスレーブシェルフは３つまで
マスターシェルフに並列に増設可能）とで同期信号を制
御するようになっており、各１次群速度インターフェー
ス手段６００、６０１から出力されるクロックソースを
選択するためにデータスイッチ手段３００に選択回路を
設けてデータスイッチ手段３００内の同期信号発生部に
入力するようにしている。また、本発明による自動式構
内交換機が中央交換機に連結されているときは、本発明
がクロック面で見てスレーブ（従属）モードとなるよう
にする。The transmission process proceeds in the reverse order of the reception process, and the complete frame for output to the central switch is the data channel from the data distribution means 200 and the HDLC means 670.
It is configured by combining with the signal channel from. In the present invention, in order to synchronize the entire system, the 2048 Kbps trunk interface means 630 separates the 8 KHz reference clock (E8Ko) from the received data and sends it to another synchronization signal generating section in the data switching means 300, It supplies the necessary 4MHz, 2MHz, 8KHz clock synchronization signals. Further, in the automatic private branch exchange according to the present invention, synchronization is made with one data switch means 300 and four primary group speed interface means 600, 601 (actually, up to three slave shelves can be added in parallel to the master shelf). The data switch means 300 is provided with a selection circuit for selecting a clock source output from each of the primary group speed interface means 600 and 601, and a synchronizing signal is generated in the data switch means 300. I am trying to enter the department. Further, when the automatic private branch exchange according to the present invention is connected to the central exchange, the present invention is set in a slave mode in a clock plane.

【００２９】下記の表１はフレーム構造を示している。
同表に示すように、１６フレームからなるマルチフレー
ムが構成されており、各フレームは３２チャンネルから
なっている。各チャンネルは８ビットの大きさを有して
いる。このような形態のフレーム構造において、チャン
ネル１〜１５、１７〜３１はデータチャンネルとして使
用され、チャンネル０は同期チャンネルとして使用さ
れ、チャンネル１６は信号チャンネルとして使用され
る。Table 1 below shows the frame structure.
As shown in the table, a multi-frame composed of 16 frames is formed, and each frame has 32 channels. Each channel has a size of 8 bits. In this frame structure, channels 1 to 15 and 17 to 31 are used as data channels, channel 0 is used as a synchronization channel, and channel 16 is used as a signal channel.

【００３０】[0030]

【表１】 [Table 1]

【００３１】このように２０４８Kbpsトランクインター
フェース手段６３０を正常に動作させるためにはプロセ
ッサ制御手段６１０で制御しなければならないが、２０
４８Kbpsトランクインターフェース手段６３０は直列信
号形態の直列通信バス（ＳＴ−ＢＵＳ）によって制御さ
れるため、プロセッサ制御手段６１０からの並列信号を
直列通信バス形態に変換するための別の回路が必要であ
る。ここでは、その好適な実施例として、ＭＩＴＥＬ社
のＭＴ８９２０を直列通信並列アクセス手段６２０とし
て使用した。この直列通信並列アクセス手段６２０は３
種の動作モードを有しており、この中には、内部のデュ
アルポートＲＡＭを用いて３２チャンネルの情報に自在
にアクセスしシステムの状態情報に対する割込みを発生
させるマイクロプロセッサモードがある。また、直列通
信並列アクセス手段６２０には２つの制御レジスタがあ
り、第１制御レジスタには割込み機能に対する制御ビッ
ト、２４／３２チャンネル選択ビット、およびアドレス
拡張ビットがある。As described above, in order for the 2048 Kbps trunk interface means 630 to operate normally, it must be controlled by the processor control means 610.
Since the 48 Kbps trunk interface means 630 is controlled by the serial communication bus in the form of serial signal (ST-BUS), another circuit for converting the parallel signal from the processor control means 610 into the serial communication bus form is required. Here, as a preferred embodiment thereof, MT8920 manufactured by MITEL is used as the serial communication parallel access means 620. This serial communication parallel access means 620 has three
There are several operating modes, among them is a microprocessor mode in which internal dual port RAM is used to freely access 32 channels of information and generate interrupts for system state information. The serial communication parallel access means 620 has two control registers, and the first control register has a control bit for an interrupt function, a 24/32 channel selection bit, and an address extension bit.

【００３２】本発明では、２０４８Kbpsトランクインタ
ーフェース手段６３０の制御データ端子（ＣＳＴ３）か
ら出力される状態情報に応じてプロセッサ制御手段６１
０に割込みを要求するかまたはシステム状態モニタリン
グ手段６５０に警報動作を遂行させるようにしている。
また、直列通信並列アクセス手段６２０にあるデュアル
ポートＲＡＭ６２２、６２３、６２４の各バイトの位置
は各タイムスロット（伝送路上の時間枠）に当たるの
で、各レジスタに書込み動作により所望の値を自在に格
納することができる。In the present invention, the processor control means 61 is responsive to the status information output from the control data terminal (CST3) of the 2048 Kbps trunk interface means 630.
0 is requested to interrupt or the system state monitoring means 650 is made to perform an alarm action.
Further, since the position of each byte of the dual port RAMs 622, 623, 624 in the serial communication parallel access means 620 corresponds to each time slot (time frame on the transmission path), a desired value can be freely stored in each register by a write operation. be able to.

【００３３】下記の表２〜表６はそれぞれ各タイムスロ
ットの値を示している。Tables 2 to 6 below show the values of each time slot.

【００３４】[0034]

【表２】 [Table 2]

【００３５】ＮＤＢＤ、ＮＤＢＣ、ＮＤＢＢ、ＮＤＢＡ
− これらのビットが「１」のときは受信されたＡ、
Ｂ、Ｃ、Ｄ信号(signalling)ビットでデバウンシング(d
ebouncing)が起こらず、「０」のときは６ms、８msのデ
バウンシングが起こる。NDBD, NDBC, NDBB, NDBA
-A received when these bits are "1",
Debouncing (d
When the value is "0", debouncing of 6ms and 8ms occurs.

【００３６】[0036]

【表３】 [Table 3]

【００３７】ＣＣＳ − このビットが「１」にセット
されると、情報データ入力端子（ＤＳＴｉ）に入力され
るタイムスロット１６がアクティブチャンネルとなって
共通線信号（Common Channel Signaling）情報を出力
し、ＣＥＰＴラインから伝送された情報を情報データ出
力端子（ＤＳＴｏ）のチャンネル１６に出力する。 ８Ｋ ＳＥＬ − ＣＥＰＴラインから伝送された８KH
z クロック情報をシステム同期のためにデータスイッチ
手段３００に伝送できるように２０４８Kbpsトランクイ
ンターフェース手段６３０を出力させるのに使用され
る。 ＴＸＡＩＳ − このビットが「１」にセットされる
と、ＣＥＰＴライン上に出力される３２チャンネルのす
べて値が「１」となる。 Ｔ１６ＡＩＳ − このビットが「１」にセットされる
と、ＣＥＰＴライン上に出力される１７番目のチャンネ
ルのすべての値が「１」となる。 ＸＣＴＬ − ２０４８Kbpsトランクインターフェース
手段６３０のＸＣＴＬピンをソフトウェア的にセットで
きるようにするのに使用される。CCS--When this bit is set to "1", the time slot 16 input to the information data input terminal (DSTi) becomes an active channel and outputs Common Channel Signaling information, The information transmitted from the CEPT line is output to the channel 16 of the information data output terminal (DSTo). 8K SEL-8KH transmitted from CEPT line
It is used to output the 2048 Kbps trunk interface means 630 so that the z clock information can be transmitted to the data switch means 300 for system synchronization. TXAIS--If this bit is set to '1', all 32 channels output on the CEPT line will be '1'. T16AIS-If this bit is set to '1', all values on the 17th channel output on the CEPT line will be '1'. XCTL-Used to allow the XCTL pin of the 2048 Kbps trunk interface means 630 to be software set.

【００３８】[0038]

【表４】 [Table 4]

【００３９】[0039]

【表５】 [Table 5]

【００４０】ＮＦＡＦ − フレームアラインメント(F
rame Allignement：フレーム位相整合）はフレームアラ
インメントされたフレームとされない非フレームアライ
ンメントフレームとを区別するために「１」にセットさ
れる。 ＡＲＭ − 警報状態を中央交換機に知らせるために使
用され、警報伝送時に「１」にセットされる。NFAF-Frame alignment (F
rame Allignement is set to '1' to distinguish between frame-aligned frames and non-frame-aligned frames. ARM--Used to inform the central switch of an alarm condition and is set to "1" during alarm transmission.

【００４１】[0041]

【表６】 [Table 6]

【００４２】ＳｉＭＵＸ − このビットが「１」にセ
ットされると、ＳＭＦＴ ＣＲＣ(Cyclic Redundancy C
heck) の結果が１３番目のフレームのＳｉ１ビットに反
映され、ＳＭＦＩＴ ＣＲＣの結果が１５番目のフレー
ムのＳｉ２ビットに反映される。 ＲＭＬＯＯＰ − 受信手段６３２からＣＥＰＴリンク
インターフェース手段６３１に送信したＲｘＡ、ＲｘＢ
を直接ＴｘＡ、ＴｘＢに入力するのに使用される。 ／ＨＤＢ３ｅｎ − ＨＤＢ３ラインコーディングをイ
ネーブルさせるのに使用される。 Ｍａｉｎｔ − フレーム同期の８ms内にＣＲＣマルチ
フレームが存在しないかまたは１秒内に９１４以上のＣ
ＲＣエラーが発生する場合に再フレームを試すのに使用
される。 ＣＲＣｅｎ − 送信データにＣＲＣ過程を適用するの
に使用される。 ＤＧＬＯＯＰ − 送信データをＤＳＴｉからＤＳＴｏ
にループさせるのに使用される。 ＲｅＦＲ − 「１」から「０」に変わる時に新しいフ
レームの位置を探すのに使用される。SiMUX--If this bit is set to '1', SMFT CRC (Cyclic Redundancy C
The result of heck) is reflected in the Si1 bit of the 13th frame, and the result of SMFIT CRC is reflected in the Si2 bit of the 15th frame. RMLOOP-RxA, RxB transmitted from the receiving means 632 to the CEPT link interface means 631.
Is used to directly input TxA and TxB. / HDB3en-Used to enable HDB3 line coding. Maint-no CRC multiframes within 8ms of frame sync or C> 914 in 1 second
Used to try a reframe if an RC error occurs. CRCen-used to apply a CRC process to transmitted data. DGLOOP-Transmit data from DSTi to DSTo
Used to loop to. ReFR-Used to locate a new frame when changing from "1" to "0".

【００４３】図４は本発明による直列通信並列アクセス
手段６２０の詳細構成図である。同図に示すように、直
列通信並列アクセス手段６２０は、プロセッサインター
フェース手段６２１と、３つのデュアルポートＲＡＭ６
２２〜６２４と、２つの並列−直列変換手段６２５、６
２７と、１つの直列−並列変換手段６２６と、アドレス
発生手段６２８とから構成されている。FIG. 4 is a detailed block diagram of the serial communication parallel access means 620 according to the present invention. As shown in the figure, the serial communication parallel access means 620 includes a processor interface means 621 and three dual port RAMs 6.
22-624 and two parallel-serial conversion means 625, 6
27, one serial-parallel conversion means 626, and address generation means 628.

【００４４】プロセッサインターフェース手段６２１
は、プロセッサ制御手段６１０とのインターフェースを
担うプロセッサである。第１デュアルポートＲＡＭ６２
２は、プロセッサインターフェース手段６２１にアドレ
ス／データバスで接続されており、トランク制御入力信
号を出力する送信用のデュアルポートＲＡＭである。第
２デュアルポートＲＡＭ６２３は、プロセッサインター
フェース手段６２１と第１デュアルポートＲＡＭ６２２
にアドレス／データバスで接続されており、トランク制
御出力信号を入力する受信用のデュアルポートＲＡＭで
ある。第３デュアルポートＲＡＭ６２４は、プロセッサ
インターフェース手段６２１と第１デュアルポートＲＡ
Ｍ６２２と第２デュアルポートＲＡＭ６２３にアドレス
／データバスで接続されており、トランク制御入力信号
を出力する送信用のデュアルポートＲＡＭである。Processor interface means 621
Is a processor that serves as an interface with the processor control unit 610. First dual port RAM 62
Reference numeral 2 is a dual port RAM for transmission, which is connected to the processor interface means 621 by an address / data bus and outputs a trunk control input signal. The second dual port RAM 623 includes a processor interface unit 621 and a first dual port RAM 622.
It is a dual port RAM for reception which receives the trunk control output signal and is connected to the address / data bus. The third dual port RAM 624 includes a processor interface unit 621 and a first dual port RA.
It is a dual port RAM for transmission which is connected to the M622 and the second dual port RAM 623 by an address / data bus and outputs a trunk control input signal.

【００４５】第１並列−直列変換手段６２５は、第１デ
ュアルポートＲＡＭ６２２にデータバスで接続されてお
り、第１デュアルポートＲＡＭ６２２から出力されたト
ランク制御入力信号を直列信号に変換し、制御データ端
子（ＣＳＴ１）を通じてトランクインターフェース手段
６３０に出力するものである。 直列−並列変換手段６２６は、第２デュアルポートＲＡ
Ｍ６２３にデータバスで接続されており、トランクイン
ターフェース手段６３０から制御データ端子（ＣＳＴ
３）を通じてトランク制御信号および状態信号であるＳ
Ｔ−ＢＵＳストリーム(Stream)信号（直列信号）を入力
し、入力したＳＴ−ＢＵＳストリーム信号を並列信号に
変換して第２デュアルポートＲＡＭ６２３に出力するも
のである。 第２並列−直列変換手段６２７は、第３デュアルポート
ＲＡＭ６２４にデータバスで接続されており、第３デュ
アルポートＲＡＭ６２４から出力されたトランク制御入
力信号を直列（ＳＴ−ＢＵＳストリーム）信号に変換
し、制御データ端子（ＣＳＴ２）を通じてトランクイン
ターフェース手段６３０に出力するものである。 アドレス発生手段６２８は、データスイッチ手段３００
から８KHz 、４MHz クロックである同期信号を入力し
て、第１〜３デュアルポートＲＡＭ６２２〜６２４およ
びプロセッサインターフェース手段６２１にアドレスバ
スを通じてアドレスを提供するものである。The first parallel-serial conversion means 625 is connected to the first dual-port RAM 622 by a data bus, converts the trunk control input signal output from the first dual-port RAM 622 into a serial signal, and a control data terminal. The data is output to the trunk interface means 630 through (CST1). The serial-parallel conversion means 626 includes a second dual port RA.
It is connected to the M623 by a data bus, and is connected to the control data terminal (CST
3) through S, which is a trunk control signal and a status signal
A T-BUS stream signal (serial signal) is input, the input ST-BUS stream signal is converted into a parallel signal, and the parallel signal is output to the second dual port RAM 623. The second parallel-serial conversion means 627 is connected to the third dual-port RAM 624 by a data bus, converts the trunk control input signal output from the third dual-port RAM 624 into a serial (ST-BUS stream) signal, The data is output to the trunk interface means 630 through the control data terminal (CST2). The address generating means 628 is the data switching means 300.
To 8KHz, 4MHz clock to input an address through the address bus to the first to third dual port RAMs 622 to 624 and the processor interface means 621.

【００４６】このように構成された直列通信並列アクセ
ス手段６２０においては、３つの直列通信バスストリー
ムはそれぞれ３２バイトのデュアルポートＲＡＭ６２２
〜６２４を通じてプロセッサ制御手段６１０の直列通信
バスに接続される。また、アドレス発生手段６２８は３
２チャンネルにそれぞれ当たるアドレスを発生し、これ
によりプロセッサ制御手段６１０は直列通信バス上の各
チャンネルを制御できるようになっている。一方、デュ
アルポートＲＡＭ６２２〜６２４の特性上、同時に同じ
場所のデータをアクセスすると競争状態が発生するが、
本発明による直列通信並列アクセス手段６２０では、プ
ロセッサインターフェース手段６２１にあるデータスト
ローブ（ＤＳ）信号とデータ伝送認識（ＤＴＡＣＫ）信
号のハンドシェーキング（Handshaking ：初期接続手
順）方法によって処理している。In the serial communication parallel access means 620 thus configured, each of the three serial communication bus streams is a 32-port dual port RAM 622.
Through 624 are connected to the serial communication bus of the processor control means 610. In addition, the address generation means 628 is 3
Addresses corresponding to two channels are generated so that the processor control unit 610 can control each channel on the serial communication bus. On the other hand, due to the characteristics of the dual port RAMs 622 to 624, if data at the same location is accessed at the same time, a race condition will occur.
The serial communication parallel access means 620 according to the present invention processes the data strobe (DS) signal and the data transmission recognition (DTACK) signal in the processor interface means 621 by a handshaking method.

【００４７】図５は本発明による２０４８Kbpsトランク
インターフェース手段６３０の詳細構成図である。同図
に示すように、２０４８Kbpsトランクインターフェース
手段６３０は、ＣＥＰＴリンクインターフェース手段６
３１と、受信手段６３２と、送信手段６３３と、伸縮性
バッファ６３４と、減衰ＲＯＭ６３５と、データインタ
ーフェース手段６３６と、直列制御インターフェース手
段６３７と、制御ロジック手段６３８と、信号(signall
ing)ＲＡＭ６３９と、ＣＥＰＴカウンタ６４０と、クロ
ック抽出手段６４１と、タイミング制御手段６４２とか
ら構成されている。FIG. 5 is a detailed block diagram of the 2048 Kbps trunk interface means 630 according to the present invention. As shown in the figure, the 2048 Kbps trunk interface unit 630 is the CEPT link interface unit 6.
31, reception means 632, transmission means 633, elastic buffer 634, attenuation ROM 635, data interface means 636, serial control interface means 637, control logic means 638, and signal (signall).
ing) RAM 639, CEPT counter 640, clock extraction means 641 and timing control means 642.

【００４８】受信手段６３２は、トランクインターフェ
ース整合手段６９０からのＣＥＰＴ方式のバイポーラ信
号であるＨＤＢ３信号をユニポーラ信号に変換するもの
である。ＣＥＰＴリンクインターフェース手段６３１
は、クロック抽出手段６４１で抽出したＥ２Ｍｏクロッ
クにより、受信手段６３２に入力されたＡＭＩ信号から
情報データと信号(signalling)データと同期データを分
離するものである。伸縮性バッファ６３４は、ＣＥＰＴ
リンクインターフェース手段６３１からの情報データの
スリップを、自己クロックとデータスイッチ手段３００
から入力された同期クロック（８KHz 、２MHz ）との位
相差を監視して制御する機能を有している。減衰ＲＯＭ
６３５は、伸縮性バッファ６３４からの情報データにチ
ャンネル単位で減衰値を付与してＣＥＰＴリンクインタ
ーフェース手段６３１に伝達するものである。データイ
ンターフェース手段６３６は、減衰ＲＯＭ６３５からの
減衰された情報データを入力し、情報データ端子（ＤＳ
Ｔ１）を通じてデータスイッチ手段３００およびＨＤＬ
Ｃ手段６７０に送信し、または、データスイッチ手段３
００およびＨＤＬＣ手段６７０からの情報データを情報
データ端子（ＤＳＴ２）を通じて入力するものである。The receiving means 632 converts the HDB3 signal which is a CEPT type bipolar signal from the trunk interface matching means 690 into a unipolar signal. CEPT link interface means 631
Is to separate information data, signalling data, and synchronization data from the AMI signal input to the receiving means 632 by the E2Mo clock extracted by the clock extracting means 641. The elastic buffer 634 is a CEPT.
The slip of the information data from the link interface means 631 is controlled by the self-clock and data switch means 300
It has the function of monitoring and controlling the phase difference with the synchronous clock (8KHz, 2MHz) input from. Attenuation ROM
Reference numeral 635 is to add an attenuation value to the information data from the stretchable buffer 634 on a channel-by-channel basis and transmit it to the CEPT link interface means 631. The data interface means 636 inputs the attenuated information data from the attenuation ROM 635 and outputs the information data terminal (DS
Data switch means 300 and HDL through T1)
C means 670, or data switch means 3
00 and the information data from the HDLC means 670 are input through the information data terminal (DST2).

【００４９】直列制御インターフェース手段６３７は、
ＣＥＰＴリンクインターフェース手段６３１から制御／
状態データを入力し、直列通信並列アクセス手段６２０
に制御データ端子（ＣＳＴ３）を通じて出力し、また
は、直列通信並列アクセス手段６２０から制御データ端
子（ＣＳＴ１、ＣＳＴ２）を通じて制御データを入力す
る機能を有している。制御ロジック手段６３８は、ＣＥ
ＰＴリンクインターフェース手段６３１からの制御デー
タを入力し、直列制御インターフェース手段６３７を通
じて直列通信並列アクセス手段６２０に制御データを出
力し、または、直列通信並列アクセス手段６２０からの
制御データを直列制御インターフェース手段６３７を通
じて入力するものでである。信号ＲＡＭ６３９は、ＣＥ
ＰＴリンクインターフェース手段６３１からの信号デー
タを入力し、チャンネルごとの信号ビット状態を保管す
るものである。送信手段６３３は、ＣＥＰＴリンクイン
ターフェース手段６３１に接続されており、２０４８Kb
psトランクインターフェース整合手段６９０にＣＥＰＴ
方式のバイポーラ信号であるＨＤＢ３信号を出力するも
のである。The serial control interface means 637 is
Control from CEPT link interface means 631 /
State data is input and serial communication parallel access means 620
Output from the control data terminal (CST3) or input control data from the serial communication parallel access means 620 via the control data terminals (CST1 and CST2). The control logic means 638 is a CE
The control data from the PT link interface unit 631 is input and the control data is output to the serial communication parallel access unit 620 through the serial control interface unit 637, or the control data from the serial communication parallel access unit 620 is input to the serial control interface unit 637. It is what you enter through. The signal RAM 639 is CE
The signal data from the PT link interface means 631 is input and the signal bit state for each channel is stored. The transmission means 633 is connected to the CEPT link interface means 631 and has a size of 2048 Kb.
ppt trunk interface matching means 690 to CEPT
The HDB3 signal, which is a system bipolar signal, is output.

【００５０】クロック抽出手段６４１は、受信手段６３
２から入力したＡＭＩ信号からクロックを抽出し、ＣＥ
ＰＴカウンタ６４０で必要なＥ２Ｍｏ（２０４８KHz ）
クロックを発生してＣＥＰＴカウンタ６４０に供給する
ととともにＥ２Ｍｏクロックラインを通じて外部に出力
するものである。ＣＥＰＴカウンタ６４０は、クロック
抽出手段６４１が受信信号から抽出したＥ２Ｍｏ（２０
４８KHz ）クロックをカウントして、システムクロック
を発生させるのに必要な８KHz の基準抽出クロック（Ｅ
８Ｋｏ）をデータスイッチ手段３００とＣＥＰＴリンク
インターフェース手段６３１に伝送するものである。タ
イミング制御手段６４２は、データスイッチ手段３００
から２MHz 、８KHzを入力して、データインターフェー
ス手段６３６を通じて入出力される情報の同期をとると
ともに、伸縮性バッファ６３４のスリップを制御するク
ロックを伸縮性バッファ６３４に提供するものである。The clock extracting means 641 is the receiving means 63.
The clock is extracted from the AMI signal input from 2
E2Mo (2048KHz) required for PT counter 640
The clock is generated and supplied to the CEPT counter 640 and is output to the outside through the E2Mo clock line. The CEPT counter 640 has the E2Mo (20) extracted from the received signal by the clock extraction means 641.
8KHz reference extraction clock (E) required to generate the system clock by counting the 48KHz clock
8 Ko) is transmitted to the data switch means 300 and the CEPT link interface means 631. The timing control means 642 is the data switch means 300.
2 MHz and 8 KHz are input to synchronize the information input and output through the data interface unit 636, and the elastic buffer 634 is provided with a clock for controlling slippage of the elastic buffer 634.

【００５１】このように構成された２０４８Kbpsトラン
クインターフェース手段６３０は次のように動作する。
受信側には、受信した情報データを自己クロックとデー
タスイッチ手段３００からタイミング制御手段６４２を
通じて入力した受信クロック（２MHz 、８KHz）との位
相差を監視してスリップを制御する伸縮性バッファ６３
４があり、受信されたデータは受信信号から抽出された
Ｅ２Ｍｏクロックに同期されて伸縮性バッファ６３４に
格納され、システムクロックである２MHz クロックに同
期されて直列データストリーム形態で出力される。シス
テム全体の同期がとられた正常的状態は、システムクロ
ックである２MHz が前記抽出されたＥ２Ｍｏクロックに
同期している状態であり、この場合には、伸縮性バッフ
ァ６３４からデータのオーバーフローやアンダーフロー
は発生しない。The 2048 Kbps trunk interface means 630 thus constructed operates as follows.
On the receiving side, the elastic buffer 63 that controls the slip by monitoring the phase difference between the received information data and the received clock (2 MHz, 8 KHz) input from the data switch means 300 through the timing control means 642.
4, the received data is stored in the elastic buffer 634 in synchronization with the E2Mo clock extracted from the received signal, and is output in the form of a serial data stream in synchronization with the system clock of 2 MHz. The normal state in which the entire system is synchronized is a state in which the system clock of 2 MHz is synchronized with the extracted E2Mo clock, and in this case, data overflow or underflow from the elastic buffer 634. Does not occur.

【００５２】データの受信過程は次のとおりである。ク
ロック抽出手段６４１は、受信手段６３２から入力した
データからクロック（Ｅ２Ｍｏ）を抽出し、出力するＥ
２Ｍｏクロックにデータを同期させる。また、ＣＥＰＴ
カウンタ６４０からＥ８Ｋｏに出力される８KHz のクロ
ックはＥ２Ｍｏクロックによって抽出され、Ｅ８Ｋｏは
システムを同期させるために図１のデータスイッチ手段
３００に伝送される。２０４８Kbpsトランクインターフ
ェース整合手段６９０から入力されるＨＤＢ３信号は、
２０４８Kbpsトランクインターフェース整合手段６９０
にあるトランスにより整合されて受信手段６３２に入力
され、受信手段６３２でＮＲＺ信号に変換される。ＣＥ
ＰＴリンクインターフェース手段６３１は、受信データ
から抽出したＥ２Ｍｏクロックにより情報データと信号
データとを分離して、情報データを伸縮性バッファ６３
４に入力し、ここでＣＥＰＴリンクインターフェース手
段６３１から入力したクロック（Ｅ８Ｋｏ）とデータス
イッチ手段３００で発生した同期クロック（２MHz 、８
KHz ）との位相差を制御してスリップ(slip)をコントロ
ールする。伸縮性バッファ６３４に入力された情報デー
タは、減衰ＲＯＭ６３５およびデータインタフェース手
段６３６を経て情報データ端子（ＤＳＴ１）を通じて出
力される。一方、制御データは、信号ＲＡＭ６３９およ
び制御ロジック手段６３８を経て直列制御インターフェ
ース手段６３７の制御データ端子（ＣＳＴ３）を通じて
図３の並列アクセス６２０に出力される。The process of receiving data is as follows. The clock extraction means 641 extracts the clock (E2Mo) from the data input from the reception means 632 and outputs it.
Synchronize the data with the 2Mo clock. Also, CEPT
The 8 KHz clock output from the counter 640 to E8Ko is extracted by the E2Mo clock, which is transmitted to the data switch means 300 of FIG. 1 to synchronize the system. The HDB3 signal input from the 2048 Kbps trunk interface matching means 690 is
2048 Kbps trunk interface matching means 690
Is input to the receiving means 632 and converted into an NRZ signal by the receiving means 632. CE
The PT link interface unit 631 separates the information data and the signal data by the E2Mo clock extracted from the received data, and stores the information data in the elastic buffer 63.
4, the clock (E8Ko) input from the CEPT link interface means 631 and the synchronous clock (2 MHz, 8) generated by the data switch means 300.
The phase difference with KHz) is controlled to control the slip. The information data input to the elastic buffer 634 is output through the information data terminal (DST1) via the attenuation ROM 635 and the data interface means 636. On the other hand, the control data is output to the parallel access 620 of FIG. 3 through the signal RAM 639 and the control logic means 638 and the control data terminal (CST3) of the serial control interface means 637.

【００５３】データの送信過程は次のとおりである。デ
ータチャンネルのＢチャンネルは図２のデータスイッチ
手段３００から情報データ端子（ＤＳＴ２）を通じてデ
ータインターフェース手段６３６に入り、また、図３の
直列通信並列アクセス手段６２０から制御データ端子
（ＣＳＴ１、ＣＳＴ２）を通じて入力される制御データ
は直列制御インターフェース手段６３７に入る。減衰Ｒ
ＯＭ６３５はデータインターフェース手段６３６および
直列制御インターフェース手段６３７から入力される各
チャンネルに対する減衰情報に応じてデータを処理す
る。この機能はデータが陰性でないときは無視される。
ＣＥＰＴリンクインターフェース手段６３１は、ＨＤＬ
Ｃ手段６７０から入力される信号データを１７番目のチ
ャンネルに挿入し、完全なフレームを送信手段６３３を
通じて図２の２０４８Kbpsトランクインターフェース整
合手段６９０に出力する。その際に、中継線(trunk lin
e)で処理可能なバイポーラ形に変換される。The data transmission process is as follows. The B channel of the data channel enters the data interface means 636 from the data switch means 300 of FIG. 2 through the information data terminal (DST2), and is input from the serial communication parallel access means 620 of FIG. 3 through the control data terminals (CST1, CST2). The control data to be entered enters the serial control interface means 637. Damping R
The OM 635 processes data according to the attenuation information for each channel input from the data interface unit 636 and the serial control interface unit 637. This function is ignored if the data is not negative.
The CEPT link interface means 631 is HDL.
The signal data inputted from the C means 670 is inserted into the 17th channel, and the complete frame is outputted to the 2048 Kbps trunk interface matching means 690 of FIG. 2 through the transmitting means 633. At that time, the trunk line (trunk lin
Converted to a bipolar type that can be processed in e).

【００５４】図６は本発明によるＨＤＬＣ手段６７０の
詳細構成図である。同図に示すように、ＨＤＬＣ手段６
７０は、プロセッサインターフェース手段６７１と、送
信先入れ先出し（ＦＩＦＯ：First-In First-Out）バッ
ファ６７２と、送信手段６７３と、ゼロ挿入手段６７４
と、フラグ／放棄（ＡＢＯＲＴ）発生手段６７５と、ア
ドレスデコーダ６７６と、割込みレジスタ６７７と、制
御／状態レジスタ６７８と、タイミング制御手段６７９
と、受信先入れ先出し（ＦＩＦＯ）バッファ６８０と、
受信手段６８１と、アドレス認識手段６８２と、ゼロ除
去手段６８３と、フラグ／放棄（ＡＢＯＲＴ）／遊休
（ＩＤＬＥ）認識手段６８４とから構成されている。FIG. 6 is a detailed block diagram of the HDLC means 670 according to the present invention. As shown in the figure, the HDLC means 6
Reference numeral 70 denotes a processor interface unit 671, a transmission-first-in-first-out (FIFO) buffer 672, a transmission unit 673, and a zero insertion unit 674.
, Flag / abandoment (ABORT) generation means 675, address decoder 676, interrupt register 677, control / status register 678, and timing control means 679.
And a receive-in first-out (FIFO) buffer 680,
It comprises a receiving means 681, an address recognizing means 682, a zero removing means 683, and a flag / abandon (ABORT) / idle (IDLE) recognizing means 684.

【００５５】プロセッサインターフェース手段６７１
は、プロセッサ制御手段６１０とデュアルポートＲＡＭ
６６０にアドレス／データバスで接続されており、両者
をインターフェースするものである。送信先入れ先出し
（ＦＩＦＯ）バッファ６７２は、プロセッサインターフ
ェース手段６７１にデータバスで接続されている。送信
手段６７３は、送信ＦＩＦＯバッファ６７２からの信号
(signalling)データ信号を入力して信号データ信号を出
力するものである。ゼロ挿入手段６７４は、送信手段６
７３に接続されており、送信手段６７３からの信号デー
タフィールドにゼロを挿入するものである。フラグ／放
棄（ＡＢＯＲＴ）発生手段６７５は、ゼロ挿入手段６７
４からゼロの挿入された信号データフィールドを入力し
て、情報データ端子（ＤＳＴ２）を通じて出力するもの
である。Processor interface means 671
Is a processor control means 610 and a dual port RAM
It is connected to 660 by an address / data bus and interfaces both. The first-in first-out (FIFO) buffer 672 is connected to the processor interface means 671 by a data bus. The transmission means 673 receives the signal from the transmission FIFO buffer 672.
(signalling) A data signal is input and a signal data signal is output. The zero insertion means 674 is the transmission means 6
It is connected to 73 and inserts a zero into the signal data field from the transmitting means 673. The flag / abandon (ABORT) generation means 675 uses the zero insertion means 67.
The signal data field in which zeros are inserted from 4 is input and is output through the information data terminal (DST2).

【００５６】アドレスデコーダ６７６は、プロセッサイ
ンターフェース手段６７１にアドレスバスで接続されて
おり、プロセッサ制御手段６１０から出力されたアドレ
スを入力してアドレスデコーディング信号を出力するも
のである。割込みレジスタ６７７は、プロセッサインタ
ーフェース手段６７１および制御／状態レジスタ６７８
にデータバスで接続されており、制御／状態レジスタ６
７８のレジスタ値に応じてプロセッサ制御手段６１０に
アクティブロー（active low）の割込み要求信号を出力
するものである。制御／状態レジスタ６７８は、プロセ
ッサインターフェース手段６７１にデータバスで接続さ
れており、送信ＦＩＦＯバッファ６７２および受信ＦＩ
ＦＯバッファ６８０を通じて入出力される送受信ビット
の状態を記憶し、ＨＤＬＣ手段６７０のタイミングモー
ドおよび状態制御情報を記憶するものである。The address decoder 676 is connected to the processor interface means 671 by an address bus, and inputs the address output from the processor control means 610 and outputs an address decoding signal. The interrupt register 677 is a processor interface means 671 and a control / status register 678.
Is connected to the control / status register 6 via a data bus.
It outputs an active low interrupt request signal to the processor control means 610 according to the register value of 78. The control / status register 678 is connected to the processor interface means 671 via a data bus, and has a transmission FIFO buffer 672 and a reception FI.
The state of transmission / reception bits input / output through the FO buffer 680 is stored, and the timing mode and state control information of the HDLC means 670 are stored.

【００５７】タイミング制御手段６７９は、データスイ
ッチ手段３００から出力された８KHz 、４MHz を入力
し、情報データの同期をとる直列通信バスのクロックを
提供するものである。フラグ／放棄（ＡＢＯＲＴ）／遊
休（ＩＤＬＥ）認識手段６８４は、トランクインターフ
ェース手段６３０から情報データ端子（ＤＳＴ１）を通
じて信号チャンネル信号を入力するものである。ゼロ除
去手段６８３は、フラグ／放棄／遊休認識手段６８４に
接続されており、ゼロ挿入手段６７４により信号データ
フィールドに挿入されたゼロを除去するものである。ア
ドレス認識手段６８２は、ゼロ除去手段６８３に接続さ
れており、入力した信号のアドレスを認識して受信の有
無を判断し、信号データ信号を受信して受信手段６８１
に出力するものである。受信手段６８１は、アドレス認
識手段６８２から入力したアドレスとデータバイトを受
信ＦＩＦＯバッファ６８０に伝達するものである。受信
先入れ先出し（ＦＩＦＯ）バッファ６８０は、プロセッ
サインターフェース手段６７１、送信ＦＩＦＯバッファ
６７２、アドレスデコーダ６７６、割込みレジスタ６７
７、および制御／状態レジスタ６７８にデータバスで接
続されており、受信手段６８１から受信信号を入力する
ものである。The timing control means 679 receives 8 kHz and 4 MHz output from the data switching means 300 and provides a clock of the serial communication bus for synchronizing the information data. The flag / abandon (ABORT) / idle (IDLE) recognition means 684 inputs the signal channel signal from the trunk interface means 630 through the information data terminal (DST1). The zero removing means 683 is connected to the flag / discard / idle recognition means 684 and removes the zero inserted in the signal data field by the zero inserting means 674. The address recognizing means 682 is connected to the zero removing means 683, recognizes the address of the input signal to determine the presence or absence of reception, receives the signal data signal, and receives the receiving means 681.
Is output to. The receiving means 681 transfers the address and the data byte input from the address recognizing means 682 to the receiving FIFO buffer 680. The reception first-in first-out (FIFO) buffer 680 includes a processor interface unit 671, a transmission FIFO buffer 672, an address decoder 676, and an interrupt register 67.
7 and the control / status register 678 by a data bus, and receives a reception signal from the reception means 681.

【００５８】このように構成されたＨＤＬＣ手段６７０
は、送受信各方向に１９バイトを有するＦＩＦＯバッフ
ァ６７２、６８０を備えており、これらに適用されるす
べてのフレームは開始フラグで始まって終了フラグで終
わり、その間にデータフィールドとエラー検査のための
２バイトのＦＣＳ(Frame check Sequence ：フレームチ
ェックシーケンス）フィールドを有している。これらの
フラグは１バイトの大きさを有し、所定のビットパター
ンを有している。フレーム送信時には、フラグ／放棄発
生手段６７５で、信号データフィールドの前に開始フラ
グを付け、ＦＣＳフィールドの後に終了フラグを付けて
送信する。フレーム受信時には、フラグ／放棄／遊休認
識手段６８４で開始フラグを認識すると、後続するデー
タを有効データフィールドと認識して受信ＦＩＦＯバッ
ファ６８０に格納する。また、データの透明性を保証す
るため、送信時には、データフィールドをビット単位で
検査し、連続的に５つの「１」ビットがくるとゼロ挿入
手段６７４でゼロを挿入し、受信時にはゼロ除去手段６
８３でゼロを除去する。The HDLC means 670 configured as described above
Has FIFO buffers 672, 680 with 19 bytes in each direction for transmission and reception, and all frames applied to them start with a start flag and end with an end flag, in between, for data fields and error checking. It has an FCS (Frame check Sequence) field of bytes. These flags have a size of 1 byte and have a predetermined bit pattern. During frame transmission, the flag / abandonment generation means 675 attaches a start flag before the signal data field and an end flag after the FCS field for transmission. When the start flag is recognized by the flag / abandonment / idle recognition means 684 during frame reception, the subsequent data is recognized as a valid data field and is stored in the reception FIFO buffer 680. Further, in order to guarantee the transparency of the data, the data field is inspected bit by bit at the time of transmission, zeros are inserted by the zero insertion means 674 when five “1” bits are successively provided, and zero removal means at the time of reception. 6
The zero is removed at 83.

【００５９】すなわち、ＨＤＬＣ手段６７０は、直列通
信バス上で信号チャンネルを処理する部分であって、デ
ータ分配手段２００、２０１とデュアルポートＲＡＭ６
６０を通じてチャンネルである信号チャンネルを送受信
するようになっている。That is, the HDLC means 670 is a part for processing a signal channel on the serial communication bus, and is composed of the data distribution means 200 and 201 and the dual port RAM 6.
A signal channel, which is a channel, is transmitted and received through 60.

【００６０】本実施例では、ＨＤＬＣ手段６７０として
ＭＩＴＥＬ社のＭＴ８９５２を使用しており、その動作
は次のとおりである。このコントローラは送受信各方向
に１９バイトの大きさを有するデータＦＩＦＯを有し、
このデータバッファの状態は状態レジスタを通じて確認
することができる。In this embodiment, MT8952 manufactured by MITEL is used as the HDLC means 670, and its operation is as follows. This controller has a data FIFO with a size of 19 bytes in each direction of transmission and reception,
The status of this data buffer can be confirmed through the status register.

【００６１】下記の表７〜表９はＨＤＬＣ手段６７０の
レジスタに付与された値を示している。Tables 7 to 9 below show the values given to the registers of the HDLC means 670.

【００６２】[0062]

【表７】 [Table 7]

【００６３】ＲＳＴ − ＨＤＬＣ手段６７０内のすべ
てのレジスタをクリアするとともにＦＩＦＯバッファ６
７２、６８０内のデータを消去するのに使用される。 ＩＣ − 入力した４MHz および８KHz により内部的に
発生したタイミングによって送受信手段６７３、６８１
をイネーブルさせるのに使用される。 Ｃ１ＥＮ − 直列通信バスの１番目のチャンネルにあ
るＣチャンネル情報の伝送をイネーブルさせるの使用さ
れる。RST--Clears all registers in HDLC means 670 and FIFO buffer 6
Used to erase data in 72,680. IC-Transmitting / receiving means 673, 681 according to the timing internally generated by the input 4 MHz and 8 KHz
Used to enable. C1EN-Used to enable transmission of C channel information on the first channel of the serial communication bus.

【００６４】ＢＲＣＫ − 内部タイミングモードで使
用するクロック速度を決定するために用いられるビット
であり、「０」のときは４MHz 、「１」のときは２MHz
がそれぞれ選択される。 ＴＣ３〜ＴＣ０ − これらの値で指定された時間の間
送受信手段６７３、６８１をイネーブルさせるのに使用
される。BRCK--A bit used to determine the clock speed used in the internal timing mode, 4 MHz for "0" and 2 MHz for "1".
Are selected respectively. TC3-TC0-Used to enable the transceiver means 673, 681 for the time specified by these values.

【００６５】[0065]

【表８】 [Table 8]

【００６６】ＴｘＥＮ、ＲｘＥＮ − 送受信手段６７
３、６８１をイネーブルさせるのに使用される。 ＲｘＡＤ − 受信したパケットデータのアドレスを認
識するのに使用される。 ＲＡ６／７ − 受信したパケットデータのアドレスバ
イト値が「１」のときは６ビット、「０」のときは７ビ
ットにそれぞれ制限される。 ＩＦＴＩ １、ＩＦＴＦ ０ − 送受信手段６７３、
６８１の状態を指定し、ＨＤＬＣ手段６７０によりデー
タを透明に伝送させるのに使用される。 ＦＡ − 送受信しようとするデータ列を放棄する時に
使用される。 ＥＯＰ − 現在のバイトがパケットの最終バイトであ
ることを知らせるのに使用される。TxEN, RxEN--Transmitting / receiving means 67
Used to enable 3,681. RxAD-Used to recognize the address of received packet data. RA6 / 7-When the address byte value of the received packet data is "1", it is limited to 6 bits, and when it is "0", it is limited to 7 bits. IFTI 1, IFTF 0-transmission / reception means 673,
The state 681 is designated and used by the HDLC means 670 to transmit data transparently. FA-Used when abandoning a data string to be transmitted / received. EOP-used to signal that the current byte is the last byte of the packet.

【００６７】[0067]

【表９】 [Table 9]

【００６８】ＧＡ − 受信されるデータ列で「ＧＯ
ＡＨＥＡＤ」列の認識を知らせるのに使用される。 ＥＯＰＤ − 現在のバイトがパケットの最終バイトで
あることを認識したことを知らせるのに使用される。 ＴｘＤＯＮＥ − パケットデータの伝送が完了し送信
ＦＩＦＯが空であることを知らせるのに使用される。GA-"GO
It is used to signal the recognition of the "AHEAD" column. EOPD-Used to acknowledge that the current byte is the last byte of a packet. TxDONE-Used to signal that the transmission of packet data is complete and the transmit FIFO is empty.

【００６９】ＦＡ − 受信データ列でフレーム放棄デ
ータを認識したことを知らせるのに使用される。 Ｔｘ４／１９フル − 送信ＦＩＦＯバッファ６７２の
中に４バイトの空間があり、１５バイトを送信できるこ
とを知らせるのに使用される。 Ｔｘアンダーラン − ＨＤＬＣ手段６７０に「ＥＯ
Ｐ」データを与えなかったにもかわらず送信ＦＩＦＯバ
ッファ６７２が空いていることを知らせるのに使用され
る。 Ｒｘ１５／１９フル − 受信ＦＩＦＯバッファ６８０
は１５バイトを有し、残りの４バイトを受信できること
を知らせるのに使用される。 Ｒｘオーバーフロー − 受信ＦＩＦＯバッファ６８０
が満たされており、受信手段６８１に新しい開始フラグ
を探させるのに使用される。FA--Used to indicate that frame abandoned data has been recognized in the received data stream. Tx4 / 19 Full-Used to signal that there is 4 bytes of space in the transmit FIFO buffer 672 and that 15 bytes can be transmitted. Tx underrun-The HDLC means 670 displays "EO
It is used to signal that the transmit FIFO buffer 672 is free even though it has not provided "P" data. Rx15 / 19 Full-Receive FIFO Buffer 680
Has 15 bytes and is used to signal that the remaining 4 bytes can be received. Rx Overflow-Receive FIFO Buffer 680
Is satisfied and is used to force the receiving means 681 to look for a new start flag.

【００７０】表７のようにセットすると、ＨＤＬＣ手段
６７０は内部タイミングモードとなり、送受信手段６７
３、６８１はシステムクロックの８KHz 、４MHz により
内部的に発生したタイミングによってイネーブルされ
る。ここで、８KHz クロックはフレームの開始を表わ
し、送受信手段６７３、６８１は下位４ビットであるＴ
Ｃ３〜ＴＣ０で指定したタイムスロットの間イネーブル
される。表８は送受信手段６７３、６８１をイネーブル
させる機能を有し、また、表９はプロセッサに割込みを
要求するためにマスクするレジスタを表わしている。信
号チャンネルを受信するルーチンでは、割込みフラグレ
ジスタを読み、受信１５／１９割込み状態にあるときは
１５バイトが受信されたものと認識し、受信データレジ
スタにあるデータをポインタが指定しているバッファに
送る。しかし、受信１５／１９割込み状態にないときは
ＥＯＰ(End Of Packet) 状態であるかどうかを確認す
る。ＥＯＰ割込み状態であるときは完全なフレームを受
信したものと認識し、上記のような方法でデータを読み
込む。しかし、ＥＯＰ割込み状態でないときは誤動作と
見なしてエラーメッセージを出力し、受信動作を停止す
る。When set as shown in Table 7, the HDLC means 670 enters the internal timing mode and the transmitting / receiving means 67
3,681 are enabled by internally generated timing by the system clock of 8 kHz and 4 MHz. Here, the 8 KHz clock represents the start of the frame, and the transmission / reception means 673 and 681 use T, which is the lower 4 bits.
It is enabled during the time slot specified by C3 to TC0. Table 8 has a function of enabling the transmission / reception means 673 and 681, and Table 9 shows the registers masked to request an interrupt from the processor. The routine that receives the signal channel reads the interrupt flag register, recognizes that 15 bytes have been received when in the receive 15/19 interrupt state, and transfers the data in the receive data register to the buffer specified by the pointer. send. However, when it is not in the reception 15/19 interrupt state, it is confirmed whether it is in the EOP (End Of Packet) state. When in the EOP interrupt state, it is recognized that a complete frame has been received, and the data is read by the above method. However, when it is not in the EOP interrupt state, it is regarded as a malfunction and an error message is output and the reception operation is stopped.

【００７１】一方、データ送信過程は次のとおりであ
る。まず、送信ＦＩＦＯバッファ６７２にあるデータフ
ィールド部分で送信しようとするデータの全体の長さを
読み込んでから制御／状態レジスタ６７８に書き込む。
また、送信ＦＩＦＯバッファ６７２にあるデータ長さほ
どのデータを送信手段６７３に伝送する場合は、表８の
ＨＤＬＣコントロールレジスタ上のＥＯＰビットがセッ
トされて送信フレームの終りであることを表示してから
動作を終了する。On the other hand, the data transmission process is as follows. First, the entire length of the data to be transmitted is read in the data field portion of the transmission FIFO buffer 672, and then written in the control / status register 678.
Further, when transmitting the data as long as the data length in the transmission FIFO buffer 672 to the transmission means 673, the operation is performed after the EOP bit in the HDLC control register in Table 8 is set and the end of the transmission frame is displayed. To finish.

【００７２】ＨＤＬＣ手段６７０は、直列通信バス上の
３２チャンネルの中から信号チャンネルである１７番目
のチャンネルを自動的に抽出し、このチャンネルデータ
はプロセッサ制御手段６１０の制御によってデュアルポ
ートＲＡＭ６６０を通じてデータ分配手段２００、２０
１に送信され、また、データ分配手段２００、２０１か
ら送られたデータはデュアルポートＲＡＭ６６０を通じ
てＨＤＬＣ手段６７０に受信されて必要情報が獲得され
る。The HDLC means 670 automatically extracts the 17th channel which is a signal channel from the 32 channels on the serial communication bus, and the channel data is distributed through the dual port RAM 660 under the control of the processor control means 610. Means 200, 20
The data transmitted from the data distribution unit 200 or 201 to the HDLC unit 670 is received by the HDLC unit 670 through the dual port RAM 660 to obtain necessary information.

【００７３】２０４８Kbpsトランクインターファース手
段６３０から出力される状態情報を直列通信並列アクセ
ス手段６２０から入力して外部に表わす本発明のシステ
ム状態モニタリング手段６５０は、フレーム配列信号、
マルチフレーム配列信号、ＣＲＣ配列信号、および各種
状態情報を表示素子を用いて表示し、必要な処理を行う
ことになっている。本発明では、フレーム同期信号をプ
ロセッサ制御手段６１０内のタイマ割込みルーチン内で
監視して、マスターシステムとスレーブシステム間のシ
ステム同期に対する情報として使用している。The system status monitoring means 650 of the present invention receives the status information output from the 2048 Kbps trunk interface means 630 and inputs it from the serial communication parallel access means 620 to the outside.
A multi-frame array signal, a CRC array signal, and various status information are displayed using a display element, and necessary processing is performed. In the present invention, the frame synchronization signal is monitored in the timer interrupt routine in the processor control means 610 and used as information for system synchronization between the master system and the slave system.

【００７４】２０４８Kbpsトランクインターフェース整
合手段６９０は、バイポーラライン送信部とライン受信
部とから構成され、前記受信部はパルストランス(pulse
transformer) を通じて中継線に接続されている。前記
トランスは受信したＡＭＩ信号をバイポーラ信号に変換
させるために信号を分離する。入力インピーダンスは、
ツイストワイヤ(twisted wire)を使用した場合、１２０
Ωを必要とする。前記送信部は２つのオープンコレクタ
形出力を通じてパルストランスに入力され、ここでバイ
ポーラ信号がＡＭＩ信号に変換される。この信号は１２
０Ωの入出力インピーダンスと６デシベルパッド(6dB p
ad) とを有するプログラム可能なイコライザ(equalize
r) を通じて中継線のほうに出力される。The 2048 Kbps trunk interface matching means 690 is composed of a bipolar line transmitter and a line receiver, and the receiver is a pulse transformer.
transformer) to the trunk line. The transformer separates the received AMI signal to convert it into a bipolar signal. The input impedance is
When using twisted wire, 120
Ω is required. The transmitter is input to a pulse transformer through two open collector type outputs, where a bipolar signal is converted into an AMI signal. This signal is 12
0Ω input / output impedance and 6dB pad (6dB p
programmable equalizer with
It is output to the trunk line via r).

【００７５】[0075]

【発明の効果】請求項１の発明によれば、スレーブシェ
ルフの加入者群とマスターシェルフの加入者群は中央交
換機を介することなく通話可能となる。According to the invention of claim 1, the subscriber group of the slave shelf and the subscriber group of the master shelf can communicate with each other without going through the central exchange.

【００７６】請求項２の発明によれば、ＰＲＩで使用さ
れるＨＤＢ３信号をＢＲＩで使用されるＡＭＩ信号に変
換したりまたは逆にＡＭＩ信号をＨＤＢ３信号に変換す
ることができるようになり、加入者間の通話が可能とな
る。According to the second aspect of the present invention, the HDB3 signal used in the PRI can be converted into the AMI signal used in the BRI, or conversely, the AMI signal can be converted into the HDB3 signal. It becomes possible to talk between people.

【００７７】請求項３の発明によれば、マイクロプロセ
ッサで使用される並列信号をトランクインターフェース
で使用される直列信号に変換することにより、マイクロ
プロセッサによってインターフェース手段を制御するこ
とが可能となる。According to the third aspect of the present invention, the interface means can be controlled by the microprocessor by converting the parallel signal used in the microprocessor into the serial signal used in the trunk interface.

【００７８】請求項４の発明によれば、ＰＲＩで使用さ
れるＨＤＢ３信号をＢＲＩで使用されるＡＭＩ信号に変
換したりまたは逆にＡＭＩ信号をＨＤＢ３信号に変換す
ることができる。According to the invention of claim 4, the HDB3 signal used in PRI can be converted into the AMI signal used in BRI, or conversely, the AMI signal can be converted into the HDB3 signal.

【００７９】請求項５の発明によれば、データ分配手段
を除去する信号を出力して加入者間の通話を可能にする
ことができる。According to the invention of claim 5, it is possible to output a signal for removing the data distribution means to enable a telephone call between the subscribers.

【図面の簡単な説明】[Brief description of drawings]

【図１】従来のＩＳＤＮデータシステムの回線切替装置
の構成図FIG. 1 is a block diagram of a line switching device of a conventional ISDN data system.

【図２】本発明によるＩＳＤＮ用自動式構内交換機のシ
ステム構成図FIG. 2 is a system configuration diagram of an automatic private branch exchange for ISDN according to the present invention.

【図３】図２の１次群速度インターフェース手段の詳細
構成図FIG. 3 is a detailed configuration diagram of the primary group velocity interface means of FIG.

【図４】図３の直列通信並列アクセス手段の詳細構成図FIG. 4 is a detailed configuration diagram of serial communication parallel access means of FIG.

【図５】図３のトランクインターフェース手段の詳細構
成図5 is a detailed configuration diagram of the trunk interface unit of FIG.

【図６】図３のＨＤＬＣ手段の詳細構成図6 is a detailed configuration diagram of the HDLC means of FIG.

【符号の説明】 １００…加入者インターフェース手段 ２００…データ分配手段 ３００…データスイッチ手段 ４００…主制御手段 ５００…パーソナルコンピュータ ６００、６０１…１次群速度インターフェース手段 ６１０…プロセッサ制御手段 ６２０…直列通信並列アクセス手段 ６２１…プロセッサインターフェース手段 ６２２〜６２４…デュアルポートＲＡＭ ６２５、６２７…並列−直列変換手段 ６２６…直列−並列変換手段 ６２８…アドレス発生手段 ６３０…トランクインターフェース手段 ６３１…ＣＥＰＴリンクインターフェース手段 ６３２…受信手段 ６３３…送信手段 ６３４…伸縮性バッファ ６３５…減衰ＲＯＭ ６３６…データインターフェース手段 ６３７…直列制御インターフェース手段 ６３８…制御ロジック手段 ６３９…シグナリングＲＡＭ ６４０…ＣＥＰＴカウンタ ６４１…クロック抽出手段 ６４２…タイミング制御手段 ６５０…システム状態モニタリング手段 ６６０…デュアルポートＲＡＭ ６７０…ＨＤＬＣ手段 ６７１…プロセッサインターフェース手段 ６７２…送信先入れ先出しバッファ ６７３…送信手段 ６７４…ゼロ挿入手段 ６７５…フラグ／放棄発生手段 ６７６…アドレスデコーダ ６７７…インターラプトレジスタ ６７８…制御／状態レジスタ ６７９…タイミング制御手段 ６８０…受信先入れ先出しバッファ ６８１…受信手段 ６８２…アドレス認識手段 ６８３…ゼロ除去手段 ６８４…フラグ／放棄／遊休認識手段 ６９０…トランクインターフェース整合手段[Description of Reference Signs] 100 ... Subscriber interface means 200 ... Data distribution means 300 ... Data switch means 400 ... Main control means 500 ... Personal computers 600, 601 ... Primary group velocity interface means 610 ... Processor control means 620 ... Serial communication parallel Access means 621 ... Processor interface means 622-624 ... Dual port RAM 625, 627 ... Parallel-serial conversion means 626 ... Serial-parallel conversion means 628 ... Address generation means 630 ... Trunk interface means 631 ... CEPT link interface means 632 ... Reception means 633 ... Transmission means 634 ... Elastic buffer 635 ... Attenuation ROM 636 ... Data interface means 637 ... Serial control interface means 638 ... Control logic means 39 ... Signaling RAM 640 ... CEPT counter 641 ... Clock extraction means 642 ... Timing control means 650 ... System state monitoring means 660 ... Dual port RAM 670 ... HDLC means 671 ... Processor interface means 672 ... Send-in first-out buffer 673 ... Insertion means 675 ... Flag / abandonment generation means 676 ... Address decoder 677 ... Interrupt register 678 ... Control / status register 679 ... Timing control means 680 ... Receiving-first-in / first-out buffer 681 ... Receiving means 682 ... Address recognizing means 683 ... Zero removing means 684 ... Flag / Abandonment / Idle recognition means 690 ... Trunk interface matching means

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 加入者群にＢＲＩ方式で接続される加入
者インターフェース手段（１００）と、 ＩＳＤＮ交換機にＰＲＩ方式で接続される１次群速度イ
ンターフェース手段（６００）と、 前記加入者インターフェース手段（１００）および前記
１次群速度インターフェース手段（６００）に接続され
てスイッチ動作を遂行するとともに所定のクロック周波
数のシステム同期信号を供給するデータスイッチ手段
（３００）と、 前記加入者インターフェース手段（１００）および前記
１次群速度インターフェース手段（６００）をシェルフ
内で集線して前記データスイッチ手段（３００）への中
継の役割を担うデータ分配手段（２００）と、 システム全体の維持／補修機能を担う主制御手段（４０
０）と、 前記主制御手段（４００）に接続されてシステム全体の
維持／補修に関するデータの中継および処理を行うパー
ソナルコンピュータ（５００）とからなり、 前記１次群速度インターフェース手段（６００）は、３
２チャンネルのフレーム構造を有し、レイヤ１、レイヤ
２、レイヤ３、および運営体制ソフトウェアを有し、前
記データ分配手段（２００）および前記データスイッチ
手段（３００）とのインターフェースによって加入者と
の通話機能を遂行するマスターシェルフと、 加入者群にＢＲＩ方式で接続される加入者インターフェ
ース手段（１０１）と、 ＩＳＤＮ交換機にＰＲＩ方式で接続される１次群速度イ
ンターフェース手段（６０１）と、 前記加入者インターフェース手段（１０１）および前記
１次群速度インターフェース手段（６０１）をシェルフ
内で集線して前記データスイッチ手段（３００）への中
継の役割を担うデータ分配手段（２０１）とからなり、 前記１次群速度インターフェース手段（６０１）は、３
２チャンネルのフレーム構造を有し、レイヤ１、レイヤ
２、レイヤ３、および運営体制ソフトウェアを有し、前
記データ分配手段（２０１）および前記データスイッチ
手段（３００）とのインターフェースによって加入者と
の通話機能を遂行するスレーブシェフと、 を有することを特徴とするＩＳＤＮ用自動式構内交換
機。1. A subscriber interface means (100) connected to a subscriber group by a BRI method, a primary group speed interface means (600) connected to an ISDN exchange by a PRI method, and the subscriber interface means ( 100) and data switching means (300) connected to the primary group velocity interface means (600) to perform a switch operation and supply a system synchronization signal of a predetermined clock frequency, and the subscriber interface means (100). And a data distribution means (200) for concentrating the primary group speed interface means (600) in the shelf to relay the data to the data switch means (300), and a main function for maintaining / repairing the entire system. Control means (40
0) and a personal computer (500) connected to the main control means (400) for relaying and processing data relating to maintenance / repair of the entire system, and the primary group velocity interface means (600) Three
It has a two-channel frame structure, has layer 1, layer 2, layer 3 and operating system software, and talks with a subscriber through an interface with the data distribution means (200) and the data switch means (300). A master shelf for performing a function, a subscriber interface means (101) connected to a subscriber group by a BRI system, a primary group speed interface means (601) connected to an ISDN exchange by a PRI system, and the subscriber The primary means comprises: an interface means (101) and the primary group velocity interface means (601) in a shelf; and a data distribution means (201) which plays a role of relaying to the data switch means (300). The group velocity interface means (601) has three
It has a two-channel frame structure, has layer 1, layer 2, layer 3 and operating system software, and talks with a subscriber through an interface with the data distribution means (201) and the data switching means (300). An automatic private branch exchange for ISDN, comprising: a slave chef performing a function. 【請求項２】 １次群速度インターフェース手段（６０
０、６０１）は、 当該システム全体を制御するプロセッサ制御手段（６１
０）と、 ＨＤＢ３信号を入力してＡＭＩ信号にコーディングし、
また、ＡＭＩ信号をＨＤＢ３信号にコーディングし、さ
らには、ＨＤＢ３信号から基準クロックを抽出し、抽出
した基準クロックを前記データスイッチ手段（３００）
内の同期信号発生部に送ってシステム全体の同期信号を
発生させるトランクインターフェース手段（６３０）
と、 前記プロセッサ制御手段（６１０）にシステム並列バス
で接続され、また前記トランクインターフェース手段
（６３０）に直列通信バスで接続され、制御情報および
状態情報を前記プロセッサ制御手段（６１０）と前記ト
ランクインターフェース手段（６３０）との間でインタ
ーフェースする直列通信並列アクセス手段（６２０）
と、 前記トランクインターフェース手段（６３０）の入出力
にＰＲＩ方式で接続され、ＨＤＢ３信号のインピーダン
ス整合および距離設定、ならびにＨＤＢ３信号に対する
許容ジッタに対する処理を逐行するトランクインターフ
ェース整合手段（６９０）と、 前記プロセッサ制御手段（６１０）にシステム並列バス
で接続され、また前記トランクインターフェース手段
（６３０）に直列通信バスで接続され、前記プロセッサ
制御手段（６１０）の制御によって前記トランクインタ
ーフェース手段（６３０）から３２チャンネル中の所定
のチャンネルである信号チャンネルデータを受信し、受
信したデータを所定の形態に構成して前記データ分配手
段（２００、２０１）に出力し、または、前記データ分
配手段（２００、２０１）から入力されるＨＤＬＣフォ
ーマットされた信号データを受信して前記トランクイン
ターフェース手段（６３０）に出力するＨＤＬＣ手段
（６７０）と、 前記プロセッサ制御手段（６１０）にシステム並列バス
で接続され、前記プロセッサ制御手段（６１０）の制御
下において前記ＨＤＬＣ手段（６７０）で処理された信
号チャンネルデータを前記データ分配手段（２００、２
０１）に送信しまたは前記データ分配手段（２００、２
０１）からの信号データを受信するためのデータバッフ
ァ機能を遂行するデュアルポートＲＡＭ（６６０）と、 前記プロセッサ制御手段（６１０）に接続され、プロセ
ッサ制御信号による装置内部の状態をモニタリングする
システム状態モニタリング手段（６５０）と、 を有することを特徴とする請求項１記載のＩＳＤＮ用自
動式構内交換機。2. A primary group velocity interface means (60)
0, 601) is a processor control means (61) for controlling the entire system.
0) and the HDB3 signal are input and coded into the AMI signal,
In addition, the AMI signal is coded into the HDB3 signal, a reference clock is extracted from the HDB3 signal, and the extracted reference clock is used as the data switch means (300).
Trunk interface means (630) for sending to a sync signal generator in the system to generate a sync signal for the entire system
A system parallel bus to the processor control means (610) and a serial communication bus to the trunk interface means (630) for providing control information and status information to the processor control means (610) and the trunk interface. Serial communication parallel access means (620) for interfacing with means (630)
And a trunk interface matching unit (690) connected to the input and output of the trunk interface unit (630) by the PRI method, and performing the impedance matching and distance setting of the HDB3 signal and the process for the allowable jitter for the HDB3 signal. 32 channels from the trunk interface means (630) connected to the processor control means (610) by a system parallel bus, and also connected to the trunk interface means (630) by a serial communication bus, and controlled by the processor control means (610). Signal channel data, which is a predetermined channel, is received, and the received data is formed into a predetermined form and output to the data distribution means (200, 201), or from the data distribution means (200, 201). Entered The HDLC means (670) for receiving the HDLC-formatted signal data for outputting to the trunk interface means (630) and the processor control means (610) are connected to the processor parallel means by a system parallel bus, and the processor control means (610). Signal channel data processed by the HDLC means (670) under the control of the data distribution means (200, 2).
01) or the data distribution means (200, 2)
01), a dual port RAM (660) for performing a data buffer function for receiving signal data, and a system status monitoring connected to the processor control means (610) to monitor the internal status of the apparatus according to the processor control signal. An automatic private branch exchange for ISDN according to claim 1, characterized in that it comprises means (650). 【請求項３】 直列通信並列アクセス手段（６２０）
は、 前記プロセッサ制御手段（６１０）とのインターフェー
スを担うプロセッサインターフェース手段（６２１）
と、 前記プロセッサインターフェース手段（６２１）にアド
レス／データバスで接続され、トランク制御入力信号を
出力する送信用の第１デュアルポートＲＡＭ（６２２）
と、 前記プロセッサインターフェース手段（６２１）と前記
第１デュアルポートＲＡＭ（６２２）にアドレス／デー
タバスで接続され、トランク制御出力信号を入力する受
信用の第２デュアルポートＲＡＭ（６２３）と、 前記プロセッサインターフェース手段（６２１）と前記
第１デュアルポートＲＡＭ（６２２）と前記第２デュア
ルポートＲＡＭ（６２３）にアドレス／データバスで接
続され、トランク制御入力信号を出力する送信用の第３
デュアルポートＲＡＭ（６２４）と、 前記第１デュアルポートＲＡＭ（６２２）にデータバス
で接続され、前記第１デュアルポートＲＡＭ（６２２）
から出力されたトランク制御入力信号を直列信号に変換
し、所定の制御データ端子を通じて前記トランクインタ
ーフェース手段（６３０）に出力する第１並列−直列変
換手段（６２５）と、 前記第２デュアルポートＲＡＭ（６２３）にデータバス
で接続され、前記トランクインターフェース手段（６３
０）から所定の制御データ端子を通じてトランク制御信
号および状態信号である直列信号を入力し、入力した直
列信号を並列信号に変換して前記第２デュアルポートＲ
ＡＭ（６２３）に出力する直列−並列変換手段（６２
６）と、 前記第３デュアルポートＲＡＭ（６２４）にデータバス
で接続され、前記第３デュアルポートＲＡＭ（６２４）
から出力されたトランク制御入力信号を直列信号に変換
し、所定の制御データ端子を通じて前記トランクインタ
ーフェース手段（６３０）に出力する第２並列−直列変
換手段（６２７）と、 前記データスイッチ手段（３００）から所定のシステム
同期信号を入力して、前記第１〜第３デュアルポートＲ
ＡＭ（６２２〜６２４）および前記プロセッサインター
フェース手段（６２１）にアドレスバスを通じてアドレ
スを提供するアドレス発生手段（６２８）と、 を有することを特徴とする請求項２記載のＩＳＤＮ用自
動式構内交換機。3. Serial communication parallel access means (620)
Is a processor interface means (621) for interfacing with the processor control means (610).
And a first dual port RAM (622) for transmission which is connected to the processor interface means (621) by an address / data bus and outputs a trunk control input signal.
A second dual port RAM (623) for reception, which is connected to the processor interface means (621) and the first dual port RAM (622) by an address / data bus and inputs a trunk control output signal; The third means for transmission which is connected to the interface means (621), the first dual port RAM (622) and the second dual port RAM (623) by an address / data bus and outputs a trunk control input signal.
A dual port RAM (624) and a first dual port RAM (622) connected to the first dual port RAM (622) by a data bus.
A first parallel-serial conversion means (625) for converting the trunk control input signal outputted from the serial signal into a serial signal and outputting the serial signal to the trunk interface means (630) through a predetermined control data terminal; and the second dual port RAM ( 623) and the trunk interface means (63).
0) through a predetermined control data terminal, a trunk control signal and a serial signal which is a status signal are input, the input serial signal is converted into a parallel signal, and the second dual port R
Serial-parallel conversion means (62 for outputting to AM (623)
6) and a data bus connected to the third dual port RAM (624), and the third dual port RAM (624).
Second trunk-serial converter (627) for converting the trunk control input signal output from the converter to a serial signal and outputting the serial signal to the trunk interface means (630) through a predetermined control data terminal; and the data switch means (300). A predetermined system synchronization signal from the first to third dual port R
3. An automatic private branch exchange for ISDN according to claim 2, further comprising an address generating means (628) for providing an address to an AM (622-624) and the processor interface means (621) through an address bus. 【請求項４】 トランクインターフェース手段（６３
０）は、 前記トランクインターフェース整合手段（６９０）から
のＣＥＰＴ方式のバイポーラ信号であるＨＤＢ３信号を
ユニポーラ信号に変換する受信手段（６３２）と、 前記受信手段（６３２）に入力されたＡＭＩ信号から情
報データと信号データと同期データを分離するＣＥＰＴ
リンクインターフェース手段（６３１）と、 前記ＣＥＰＴリンクインターフェース手段（６３１）か
らの情報データのスリップを、自己クロックと前記デー
タスイッチ手段（３００）から入力された所定の同期ク
ロックとの位相差を監視して制御する伸縮性バッファ
（６３４）と、 前記伸縮性バッファ（６３４）からの情報データにチャ
ンネル単位で減衰値を付与して前記ＣＥＰＴリンクイン
ターフェース手段（６３１）に伝達する減衰ＲＯＭ（６
３５）と、 前記減衰ＲＯＭ（６３５）からの減衰された情報データ
を入力し、所定の情報データ端子を通じて前記データス
イッチ手段（３００）および前記ＨＤＬＣ手段（６７
０）に送信し、または、前記データスイッチ手段（３０
０）および前記ＨＤＬＣ手段（６７０）からの情報デー
タを所定の情報データ端子を通じて入力するデータイン
ターフェース手段（６３６）と、 前記ＣＥＰＴリンクインターフェース手段（６３１）か
ら制御／状態データを入力し、前記直列通信並列アクセ
ス手段（６２０）に所定の制御データ端子を通じて出力
し、または、前記直列通信並列アクセス手段（６２０）
から所定の制御データ端子を通じて制御データを入力す
る直列制御インターフェース手段（６３７）と、 前記ＣＥＰＴリンクインターフェース手段（６３１）か
らの制御データを入力し、前記直列制御インターフェー
ス手段（６３７）を通じて前記直列通信並列アクセス手
段（６２０）に制御データを出力し、または、前記直列
通信並列アクセス手段（６２０）からの制御データを前
記直列制御インターフェース手段（６３７）を通じて入
力する制御ロジック手段（６３８）と、 前記ＣＥＰＴリンクインターフェース手段（６３１）か
らの信号データを入力し、チャンネルごとの信号ビット
状態を保管する信号ＲＡＭ（６３９）と、 前記ＣＥＰＴリンクインターフェース手段（６３１）に
接続され、前記トランクインターフェース整合手段（６
９０）にＣＥＰＴ方式のバイポーラ信号であるＨＤＢ３
信号を出力する送信手段（６３３）と、 前記受信手段（６３２）から入力したＡＭＩ信号からク
ロックを抽出して前記ＣＥＰＴカウンタ（６４０）で必
要な所定のクロックを発生するクロック抽出手段（６４
１）と、 前記クロック抽出手段（６４１）が受信信号から抽出し
た所定のクロックをカウントして、システムクロックを
発生させるのに必要な所定の基準抽出クロックを前記デ
ータスイッチ手段（３００）と前記ＣＥＰＴリンクイン
ターフェース手段（６３１）に伝送するＣＥＰＴカウン
タ（６４０）と、 前記データスイッチ手段（３００）から所定のシステム
同期信号を入力して、前記データインターフェース手段
（６３６）を通じて入出力される情報の同期をとるとと
もに、前記伸縮性バッファ（６３４）のスリップを制御
するクロックを前記伸縮性バッファ（６３４）に提供す
るタイミング制御手段（６４２）と、 を有することを特徴とする請求項２記載のＩＳＤＮ用自
動式構内交換機。4. Trunk interface means (63)
0) is information from the receiving means (632) for converting the HDB3 signal, which is a CEPT type bipolar signal from the trunk interface matching means (690), into a unipolar signal, and the AMI signal input to the receiving means (632). CEPT that separates data, signal data, and synchronization data
The slip of the information data from the link interface means (631) and the CEPT link interface means (631) is monitored by the phase difference between the self-clock and the predetermined synchronous clock input from the data switch means (300). An elastic buffer (634) to be controlled, and an attenuation ROM (6) for giving an attenuation value to the information data from the elastic buffer (634) on a channel-by-channel basis and transmitting it to the CEPT link interface means (631).
35) and the attenuated information data from the attenuation ROM (635) are input, and the data switch means (300) and the HDLC means (67) through a predetermined information data terminal.
0) or the data switch means (30
0) and data interface means (636) for inputting information data from the HDLC means (670) through a predetermined information data terminal, and control / status data from the CEPT link interface means (631) for serial communication. Output to the parallel access means (620) through a predetermined control data terminal, or the serial communication parallel access means (620).
From the serial control interface means (637) for inputting control data through a predetermined control data terminal and the control data from the CEPT link interface means (631), and the serial communication parallel means through the serial control interface means (637). Control logic means (638) for outputting control data to the access means (620) or for inputting control data from the serial communication parallel access means (620) through the serial control interface means (637); and the CEPT link. The trunk interface matching means is connected to the signal RAM (639) which receives the signal data from the interface means (631) and stores the signal bit state for each channel, and the CEPT link interface means (631). 6
90) HDB3 which is a CEPT type bipolar signal
A transmitting means (633) for outputting a signal, and a clock extracting means (64) for extracting a clock from the AMI signal input from the receiving means (632) and generating a predetermined clock necessary for the CEPT counter (640).
1) and a predetermined reference extraction clock necessary for generating a system clock by counting a predetermined clock extracted from the received signal by the clock extraction means (641) and the data switch means (300) and the CEPT. A predetermined system synchronization signal is input from the data switch means (300) and the CEPT counter (640) transmitted to the link interface means (631) to synchronize the information input / output through the data interface means (636). The automatic ISDN according to claim 2, further comprising: timing control means (642) for providing a clock for controlling slippage of the elastic buffer (634) to the elastic buffer (634). Type private branch exchange. 【請求項５】 ＨＤＬＣ手段（６７０）は、 前記プロセッサ制御手段（６１０）と前記デュアルポー
トＲＡＭ（６６０）にアドレス／データバスで接続さ
れ、両者をインターフェースするプロセッサインターフ
ェース手段（６７１）と、 前記プロセッサインターフェース手段（６７１）にデー
タバスで接続される送信先入れ先出しバッファ（６７
２）と、 前記送信先入れ先出しバッファ（６７２）からの信号デ
ータ信号を入力して信号データ信号を出力する送信手段
（６７３）と、 前記送信手段（６７３）に接続され、前記送信手段（６
７３）からの信号データフィールドにゼロを挿入するゼ
ロ挿入手段（６７４）と、 前記ゼロ挿入手段（６７４）からゼロの挿入された信号
データフィールドを入力し、所定の情報データ端子を通
じて出力するフラグ／放棄発生手段（６７５）と、 前記プロセッサインターフェース手段（６７１）にアド
レスバスで接続され、前記プロセッサ制御手段（６１
０）から出力されたアドレスを入力してアドレスデコー
ディング信号を出力するアドレスデコーダ（６７６）
と、 前記プロセッサインターフェース手段（６７１）にデー
タバスで接続され、前記送信先入れ先出しバッファ（６
７２）および受信先入れ先出しバッファ（６８０）を通
じて入出力される送受信ビットの状態を記憶し、前記Ｈ
ＤＬＣ手段（６７０）のタイミングモードおよび状態制
御情報を記憶する制御／状態レジスタ（６７８）と、 前記プロセッサインターフェース手段（６７１）および
制御／状態レジスタ（６７８）にデータバスで接続さ
れ、前記制御／状態レジスタ（６７８）のレジスタ値に
応じて前記プロセッサ制御手段（６１０）にアクティブ
ローの割込み要求信号を出力する割込みレジスタ（６７
７）と、 前記データスイッチ手段（３００）から所定のシステム
同期信号を入力して、情報データの同期をとる直列通信
バスのクロックを提供するタイミング制御手段（６７
９）と、 前記トランクインターフェース手段（６３０）から所定
の情報データ端子を通じて信号チャンネル信号を入力す
るフラグ／放棄／遊休認識手段（６８４）と、 前記フラグ／放棄／遊休認識手段（６８４）に接続さ
れ、前記ゼロ挿入手段（６７４）により信号データフィ
ールドに挿入されたゼロを除去するゼロ除去手段（６８
３）と、 前記ゼロ除去手段（６８３）に接続され、入力した信号
のアドレスを認識して受信の有無を判断し、信号データ
信号を受信するアドレス認識手段（６８２）と、 前記アドレス認識手段（６８２）から入力したアドレス
とデータバイトを前記受信先入れ先出しバッファ（６８
０）に伝達する受信手段（６８１）とを有し、 前記受信先入れ先出しバッファ（６８０）は、前記プロ
セッサインターフェース手段（６７１）、前記送信先入
れ先出しバッファ（６７２）、前記アドレスデコーダ
（６７６）、前記割込みレジスタ（６７７）、および前
記制御／状態レジスタ（６７８）にデータバスで接続さ
れ、前記受信手段（６８１）から受信信号を入力する、 ことを特徴とする請求項２記載のＩＳＤＮ用自動式構内
交換機。5. The HDLC means (670) is connected to the processor control means (610) and the dual port RAM (660) by an address / data bus, and has a processor interface means (671) for interfacing them, and the processor. A destination first-in first-out buffer (67) connected to the interface means (671) by a data bus.
2), a transmission means (673) for inputting a signal data signal from the transmission-in first-out buffer (672) and outputting a signal data signal, and the transmission means (6) connected to the transmission means (673).
73) to insert a zero into the signal data field from (73) and a flag / input the zero inserted signal data field from the zero insertion means (674) and output through a predetermined information data terminal. The abandonment generation means (675) and the processor interface means (671) are connected to the processor control means (61) by an address bus.
Address decoder (676) which inputs the address output from (0) and outputs an address decoding signal.
And a data bus connected to the processor interface means (671), and the destination-first-in first-out buffer (6
72) and the state of transmission / reception bits input / output through the reception-in / first-out buffer (680),
A control / status register (678) for storing timing mode and status control information of the DLC means (670) and a data bus connected to the processor interface means (671) and the control / status register (678), An interrupt register (67) which outputs an active-low interrupt request signal to the processor control means (610) according to the register value of the register (678).
7) and a timing control means (67) for inputting a predetermined system synchronization signal from the data switching means (300) and providing a clock of a serial communication bus for synchronizing information data.
9), a flag / abandonment / idle recognition means (684) for inputting a signal channel signal from the trunk interface means (630) through a predetermined information data terminal, and a flag / abandonment / idle recognition means (684). , A zero removing means (68) for removing the zero inserted in the signal data field by the zero inserting means (674).
3), an address recognizing unit (682) connected to the zero removing unit (683), recognizing an address of an input signal to determine presence / absence of reception, and receiving a signal data signal; The address and data bytes input from 682) are received in first out buffer (68).
0), and the receiving destination first-in first-out buffer (680) includes the processor interface means (671), the destination first-in first-out buffer (672), the address decoder (676), and the interrupt register. The automatic private branch exchange for ISDN according to claim 2, wherein the reception signal is input from the receiving means (681) by being connected to (677) and the control / status register (678) by a data bus.