JPH0730763A - Image encoder and decoder for storage media - Google Patents

Abstract

PURPOSE:To share a processing circuit for a data stream for JPEG and a data stream for DSM. CONSTITUTION:In the case of processing for JPEG, selectors 3a and 3b are closed on the side of black circles. Image signals from an input terminal A is made block by a block making circuit 1 and converted to coefficient data by a DCT processor 4. These coefficient data are processed by a weighting circuit 5 so that distortion generated at the time of compressing the image signal is not made conspicuous, and subjected to data compression by receiving Haffman encoding processing in a variable length encoding circuit 8. These data are converted to the data stream for JPEF by a data stream forming circuit 10. In the case of processing for DSM, the selectors 3a and 3b are closed on the side of white circles. Then, the image signals are subjected to shuffling by a shuffling circuit 2 before a DCT processor 4, and the output data from the weighting circuit 5 are processed by a rate control circuit 6 and a quantizing circuit 7 and supplied to the variable length encoding circuit 8. Then, those data are converted into the data stream for DSM by a data stream forming circuit 9.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ＶＴＲや電子式スチル
カメラなどのＤＳＭ(Ｄigital Ｓtorage Ｍedia)に画像
信号を記録再生する場合に用いて好適な装置に係り、特
に、画像信号の情報量を圧縮／伸長する符号化装置並び
に復号化装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device suitable for recording and reproducing an image signal in a DSM (Digital Storage Media) such as a VTR or an electronic still camera, and more particularly, to a device suitable for the information amount of the image signal. The present invention relates to a compression / decompression encoding device and a decoding device.

【０００２】[0002]

【従来の技術】従来より画像信号の国際標準な符号化方
式として、ＪＰＥＧ(Ｊoint Ｐhotographic Ｅxpert Ｇ
roup)方式が知られている。このＪＰＥＧ方式のベース
ラインプロセスは、例えば「テレビジョン学会誌」 Vo
l.46, No.8, pp.1021−1024に記載されているように、
ＤＣＴ(Ｄiscrete Ｃosine Ｔransform)やＶＬＣ(Ｖari
able Ｌength Ｃoding)を使用するものである。2. Description of the Related Art Conventionally, JPEG (Joint Photographic Expert G) has been used as an international standard encoding method for image signals.
roup) method is known. The baseline process of this JPEG system is, for example, “Journal of the Television Society” Vo
As described in l.46, No.8, pp.1021-1024,
DCT (Discrete Cosine Transform) and VLC (Vari
It is possible to use the able length coding.

【０００３】[0003]

【発明が解決しようとする課題】上記のＪＰＥＧ方式
は、画像信号を効率的に伝送あるいは蓄積するのに非常
に有効であるが、１枚の画像当りの情報量が画像の内容
に依存するために、ＤＳＭに応用した場合、編集や、記
録画像数（記録時間）の管理ができないという問題があ
る。The above JPEG system is very effective in efficiently transmitting or accumulating image signals, but the amount of information per image depends on the content of the image. In addition, when applied to DSM, there is a problem that editing and management of the number of recorded images (recording time) cannot be performed.

【０００４】本発明の目的は、かかる問題を解決し、Ｊ
ＰＥＧ方式と共通性を有し、かつデータ圧縮後でも１枚
の画像当りの情報量が略一定となる符号化装置並びにそ
の復号化装置を提供することにある。The object of the present invention is to solve this problem and to
An object of the present invention is to provide an encoding device and a decoding device having commonality with the PEG system and having a substantially constant amount of information per image even after data compression.

【０００５】[0005]

【課題を解決するための手段】上記目的を達成するため
に、本発明による符号化装置では、画像信号のブロック
化手段、離散コサイン変換等のブロック変換手段、ブロ
ック変換データの重み付け手段、可変長符号化手段、並
びにブロック化データのシャフリング手段、レート制御
手段、量子化手段、ストレージメディア用データストリ
ーム形成手段、さらには、静止画用データストリーム形
成手段を用いる。In order to achieve the above object, in an encoding apparatus according to the present invention, a block conversion means for image signals, a block conversion means such as discrete cosine conversion, a weighting means for block conversion data, a variable length Encoding means, shuffling means for blocked data, rate control means, quantizing means, storage medium data stream forming means, and still image data stream forming means are used.

【０００６】[0006]

【作用】上記手段のうち、画像信号のブロック化手段、
離散コサイン変換等のブロック変換手段、ブロック変換
データの重み付け手段、可変長符号化手段、並びに静止
画用データストリーム形成手段は、前記ＪＰＥＧに準拠
した符号化装置を構成する。ブロック化データのシャフ
リング手段、レート制御手段、量子化手段は、該ＪＰＥ
Ｇの符号化装置に付加して、一枚の画像当りの情報発生
量を略一定値以下に制御するものであり、ストレージメ
ディア用データストリーム形成手段にて、ＤＳＭ用のデ
ータストリームを作成し、ＪＰＥＧの符号化装置と回路
ブロックの共用化が図れたＤＳＭ符号化装置が実現され
る。Of the above means, means for blocking the image signal,
The block conversion means such as the discrete cosine conversion, the weighting means for the block conversion data, the variable length coding means, and the still image data stream forming means constitute the JPEG-compliant coding device. The shuffling means, rate control means, and quantization means for the block data are the JPE.
In addition to the G encoding device, the amount of information generated per image is controlled to a substantially constant value or less. The storage medium data stream forming means creates a DSM data stream, A DSM encoding device is realized in which the JPEG encoding device and the circuit block are shared.

【０００７】[0007]

【実施例】以下、本発明の実施例を図面を用いて説明す
る。図１は本発明による符号化装置の一実施例を示すブ
ロック図であって、１はブロック化回路、２はシャフリ
ング回路、３ａ，３ｂはセレクタ、４はＤＣＴプロセッ
サ、５は重み付け回路、６はレート制御回路、７は量子
化回路、８は可変長符号化回路、９はＤＳＭデータスト
リーム形成回路、１０はＪＰＥＧデータストリーム形成
回路、Ａは画像信号の入力端子、ＢはＤＳＭ処理とＪＰ
ＥＧ処理との切換制御信号の入力端子、ＣはＤＳＭデー
タストリームの出力端子、ＤはＪＰＥＧデータストリー
ムの出力端子である。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of an encoding apparatus according to the present invention, in which 1 is a blocking circuit, 2 is a shuffling circuit, 3a and 3b are selectors, 4 is a DCT processor, 5 is a weighting circuit, and 6 Is a rate control circuit, 7 is a quantization circuit, 8 is a variable length coding circuit, 9 is a DSM data stream forming circuit, 10 is a JPEG data stream forming circuit, A is an image signal input terminal, B is DSM processing and JP.
An input terminal of a switching control signal for EG processing, C is an output terminal of a DSM data stream, and D is an output terminal of a JPEG data stream.

【０００８】図１において、この実施例の動作を説明に
あたり、まず、ＪＰＥＧ処理について説明する。Referring to FIG. 1, the operation of this embodiment will be described. First, the JPEG processing will be described.

【０００９】この処理モードにおいて、入力端子Ｂから
の切換制御信号により、セレクタ３ａ，３ｂは図示の黒
丸側に選択される。入力端子Ａから入力される画像信号
は、ＤＣＴプロセッサ４での演算処理に適するように、
ブロック化回路１において、ラスタ走査順からブロック
順に並べ換えられる。ブロック化されたこの画像信号は
セレクタ３ａを介してＤＣＴプロセッサ４に供給され、
そこでＤＣＴ演算されて周波数軸上の係数データに変換
される。さらに、かかる係数データに対し、重み付け回
路５により、高い周波数成分の係数データには小さい重
み値が乗ぜられるようにして、もしくは大きな重み値で
除算されるようにして、画像信号がデータ圧縮されたと
きの歪みが高周波成分に集中して、視覚的に目立たなく
なるような処理がなされる。In this processing mode, the selector 3a, 3b is selected to the black circle side in the figure by the switching control signal from the input terminal B. The image signal input from the input terminal A is suitable for arithmetic processing in the DCT processor 4,
In the blocking circuit 1, the raster scanning order and the block order are rearranged. This block-shaped image signal is supplied to the DCT processor 4 via the selector 3a,
Then, DCT operation is performed and converted into coefficient data on the frequency axis. Further, with respect to the coefficient data, the image signal is data-compressed by the weighting circuit 5 so that the coefficient data of the high frequency component is multiplied by a small weight value or divided by a large weight value. The distortion is concentrated on high-frequency components, and processing is performed so that it becomes visually inconspicuous.

【００１０】かかる係数データからなる重み付け回路５
の出力信号はセレクタ３ｂを介して可変長符号化回路８
に供給され、０の係数データが連続する個数と非ゼロの
値を組み合わせた事象に対するハフマン符号化が行なわ
れる。この結果、画像信号の情報量を、入力端子Ａから
入力されたときと比べ、その数分の１から数十分の１に
することができる。このようにデータ圧縮された画像信
号は、ＪＰＥＧデータストリーム形成回路１０でＪＰＥ
Ｇのフォーマットに準じるデータストリーム（以下、Ｊ
ＰＥＧ用のデータストリームという）に変換され、出力
端子Ｄから出力される。A weighting circuit 5 comprising such coefficient data
Output signal of the variable length coding circuit 8 via the selector 3b.
Huffman coding is performed on an event that is a combination of a number of consecutive 0 coefficient data and a non-zero value. As a result, the amount of information of the image signal can be reduced from a fraction of that to when it is input from the input terminal A to a few tenths. The image signal compressed in this way is processed by the JPEG data stream forming circuit 10 in the JPE.
A data stream that conforms to the G format (hereinafter J
It is converted to a PEG data stream) and output from the output terminal D.

【００１１】次に、ＤＳＭ処理について説明する。Next, the DSM processing will be described.

【００１２】この処理においては、セレクタ３ａ，３ｂ
は図示の白丸側を選択する。即ち、入力端子Ａから入力
される画像信号は、上記のようにブロック化回路１でＤ
ＣＴブロック化の順に並べ換えられた後、シャフリング
回路２に供給され、これらＤＣＴブロックを１つもしく
は複数個集めた拡大ブロックを単位として、画面上の略
ランダムな位置の拡大ブロックが時間的に連続して以後
処理されるように、シャフリングされる。しかる後、Ｊ
ＰＥＧ処理の場合と同様にＤＣＴプロセッサ４と重み付
け回路５とで処理される。但し、重み付け回路５での重
み付け係数は、ＤＳＭ処理の場合とＪＰＥＧ処理の場合
とで異ならせてもよい。In this processing, the selectors 3a, 3b
Selects the white circle side shown. That is, the image signal input from the input terminal A is D
After being rearranged in the order of CT block formation, they are supplied to the shuffling circuit 2 and the enlarged blocks at a substantially random position on the screen are temporally consecutive in units of the enlarged blocks obtained by collecting one or more of these DCT blocks. And shuffled for subsequent processing. After that, J
It is processed by the DCT processor 4 and the weighting circuit 5 as in the case of the PEG processing. However, the weighting coefficient in the weighting circuit 5 may be different between the case of DSM processing and the case of JPEG processing.

【００１３】重み付け回路５の出力信号はレート制御回
路６に供給され、上記の拡大ブロックを処理順に複数個
づつ区切って定義するレート制御ユニットで、発生する
情報量がほぼ一定となるような量子化条件が決められ
る。なお、このレート制御回路６では、可変長符号化回
路８並びに後述するＤＳＭデータストリーム形成回路９
から制御偏差データを受け取り、これらによって発生情
報量の微調整が行なわれる。但し、レート制御回路６が
より正確な制御を行なえる場合には、この微調整はなく
てもよい。The output signal of the weighting circuit 5 is supplied to the rate control circuit 6, which is a rate control unit which defines the enlarged blocks by dividing them into a plurality of blocks in the order of processing, and performs quantization so that the amount of information generated is substantially constant. Conditions are decided. The rate control circuit 6 includes a variable length coding circuit 8 and a DSM data stream forming circuit 9 described later.
The control deviation data is received from the device, and the amount of generated information is finely adjusted by these. However, if the rate control circuit 6 can perform more accurate control, this fine adjustment is not necessary.

【００１４】量子化回路７は、上記量子化条件に基づい
て、レート制御回路６の出力信号における係数データを
量子化する。この量子化は、入力された係数データをよ
り疎な量子化表現に換えるものである。このとき、若干
量子化歪みが増加するが、前述したように、重み付け回
路５の処理と併用していることにより、かかる量子化歪
みの多くは視覚的に目立たない高周波成分に振り分けら
れる。The quantization circuit 7 quantizes the coefficient data in the output signal of the rate control circuit 6 on the basis of the above quantization conditions. This quantization replaces the input coefficient data with a sparser quantized representation. At this time, the quantizing distortion increases a little, but as described above, by using it together with the processing of the weighting circuit 5, most of such quantizing distortion is distributed to visually inconspicuous high frequency components.

【００１５】量子化回路７の出力信号は、ＪＰＥＧ処理
の場合と同様にセレクタ３ｂを介して可変長符号化回路
８で処理された後、ＤＳＭデータストリーム形成回路９
に供給され、ＤＳＭ用のデータストリームが作成されて
出力端子Ｃから出力される。ここで、可変長符号化回路
８では、ＤＳＭ処理の場合とＪＰＥＧ処理の場合とでコ
ードテーブル等を共通に用いてもよいし、夫々に異なる
コードテーブル等を切り換えて使用してもよい。また、
ＤＳＭ処理では、ＪＰＥＧ処理で行なわれる係数データ
の直流データに対する差分処理をバイパスさせることも
でき、この場合には、早見再生などの特殊再生に好適な
ものとなる。The output signal of the quantizing circuit 7 is processed by the variable length coding circuit 8 via the selector 3b as in the case of the JPEG processing, and then the DSM data stream forming circuit 9 is formed.
, A data stream for DSM is created and output from the output terminal C. Here, in the variable length coding circuit 8, a code table or the like may be commonly used in the case of DSM processing and a case of JPEG processing, or different code tables or the like may be switched and used. Also,
In the DSM process, it is possible to bypass the difference process for the DC data of the coefficient data performed in the JPEG process, and in this case, it is suitable for special reproduction such as quick view reproduction.

【００１６】以上のように、この実施例では、ＪＰＥＧ
処理とＤＳＭ処理とで回路ブロックの多くを共用するこ
とができ、また、ＤＳＭ処理に際しては、ＪＰＥＧ処理
のための回路構成にシャフリング回路２やレート制御回
路６などを付加することにより、データ圧縮後での１枚
の画像の情報量がほぼ一定とすることができる。さら
に、ＤＳＭ処理とＪＰＥＧ処理とで符号化装置の共用化
が達成できる。As described above, in this embodiment, JPEG
Most of the circuit blocks can be shared by the processing and the DSM processing. Further, in the DSM processing, the shuffling circuit 2 and the rate control circuit 6 are added to the circuit configuration for the JPEG processing to compress the data. The information amount of one image after that can be made almost constant. Further, the DSM processing and the JPEG processing can achieve sharing of the encoding device.

【００１７】図２は本発明による符号化装置の他の実施
例を示すブロック図であって、１１はブロック化／シャ
フリング回路であり、図１に対応する部分には同一符号
を付けて重複する説明を省略する。FIG. 2 is a block diagram showing another embodiment of the coding apparatus according to the present invention, in which 11 is a blocking / shuffling circuit, and the portions corresponding to those in FIG. The description will be omitted.

【００１８】この実施例はＤＳＭ用符号化機能のみを持
つものであり、図１に示した実施例でのＤＳＭ処理のた
めの回路構成において、ブロック化回路１とシャフリン
グ回路２の代わりに、ブロック化／シャフリング回路１
１を用いたものである。This embodiment has only a DSM coding function, and in the circuit configuration for DSM processing in the embodiment shown in FIG. 1, instead of the blocking circuit 1 and the shuffling circuit 2, Blocking / shuffling circuit 1
1 is used.

【００１９】図２において、ブロック化／シャフリング
回路１１は、図１におけるブロック化回路１のブロック
化処理とシャフリング回路２のシャフリング処理とを同
時に行なうものである。その他の点については、図１に
示した実施例でのＤＳＭ処理の場合と同様である。In FIG. 2, the blocking / shuffling circuit 11 performs the blocking process of the blocking circuit 1 and the shuffling process of the shuffling circuit 2 in FIG. 1 at the same time. Other points are the same as in the case of the DSM processing in the embodiment shown in FIG.

【００２０】この実施例においては、ＪＰＥＧの符号化
機能をもたないが、図１に示した実施例と同様、多くの
回路ブロックの機能はＪＰＥＧの符号化機能と共通であ
るので、ＪＰＥＧの符号化装置とで共通のＩＣ(Ｉntegr
ated Ｃircuit)などを使用することができる。Although this embodiment does not have the JPEG coding function, as in the embodiment shown in FIG. 1, since many circuit block functions are common to the JPEG coding function, the JPEG coding function is used. IC (Integr) common to the encoding device
ated Circuit) can be used.

【００２１】図３は図１及び図２に示した実施例でのシ
ャフリング処理の一具体例を示す図である。FIG. 3 is a diagram showing a specific example of the shuffling process in the embodiment shown in FIGS.

【００２２】同図においては、１画面の大きさを７２０
×４８０画素、ＤＣＴブロックの大きさを８×８画素、
上記のシャフリング単位の拡大ブロックＭＢの大きさを
２×２ＤＣＴブロックとしているが（従って、１画面は
４５ＭＢ×３０ＭＢの大きさとなる）、他のサイズの画
面についても、以下に説明することは同様である。In the figure, the size of one screen is 720.
× 480 pixels, the size of the DCT block is 8 × 8 pixels,
Although the size of the enlarged block MB of the shuffling unit is 2 × 2 DCT block (therefore, one screen has a size of 45 MB × 30 MB), the same applies to the screens of other sizes below. Is.

【００２３】図３において、シャフリングルールとして
規則性を持たせるために、例えば、１画面を１５列×１
０行に分割する。この分割によって形成される区分（最
小セル）は３ＭＢ×３ＭＢの大きさとなる。また、列に
関する分割では、太い実線で区分するように、３列毎に
まとめてグループ化している。シャフリングのルール
は、いま、図示する１５個のハッチングして示す拡大ブ
ロックＭＢに１−１５の番号を付して、ＭＢ１〜５，６
〜１０，１１〜１５のように５個の拡大ブロックＭＢで
レート制御ユニットを構成する場合と、ＭＢ１〜１５の
１５個の拡大ブロックＭＢでレート制御ユニットを構成
する場合とが可能なようにしている。In FIG. 3, in order to have regularity as a shuffling rule, for example, one screen has 15 columns × 1.
Divide into 0 lines. The division (minimum cell) formed by this division has a size of 3 MB × 3 MB. Further, in the division regarding columns, every three columns are collectively grouped so as to be divided by a thick solid line. The shuffling rule is that the 15 enlarged hatched blocks MB shown in FIG.
10 to 11 to 15 form a rate control unit with five extension blocks MB, and 15 extension blocks MB from MB1 to 15 form a rate control unit. There is.

【００２４】５個の拡大ブロックＭＢでレート制御ユニ
ットを構成する場合、５つの列グループから１つの拡大
ブロックＭＢを選択する。但し、レート制御ユニット
（拡大ブロックＭＢ１〜５，６〜１０，１１〜１５）
は、夫々列グループの中で同じ相対位置にある列から取
り出し、その行の位置が異なるとともに、分散したもの
としている。また、図示しないが、拡大ブロックＭＢ１
６以降については、拡大ブロックＭＢ１６は拡大ブロッ
クＭＢ１の行，拡大ブロックＭＢ１７は拡大ブロックＭ
Ｂ２の行，………に属し、拡大ブロックＭＢ１６〜３０
の相対位置関係（行が画面下側を超えたものは、画面上
部に再度戻る）は、拡大ブロックＭＢ１〜１５と同じく
する。この結果、このシャフリングルールに従えば、レ
ート制御ユニット（拡大ブロックＭＢ１〜５，６〜１
０，１１〜１５）は画面の分散した位置から拡大ブロッ
クＭＢを選択したものとすることができ、画面の内容に
かかわらず、拡大ブロックＭＢ当りの情報量を平滑化す
ることができて画面内での量子化条件をほぼ均一化でき
ることになる。When the rate control unit is composed of five expanded blocks MB, one expanded block MB is selected from the five column groups. However, rate control unit (enlarged blocks MB1-5, 6-10, 11-15)
Are taken out from the columns at the same relative position in each column group, and the positions of the rows are different and dispersed. Although not shown, the expansion block MB1
For blocks 6 and later, the expanded block MB16 is the row of the expanded block MB1, and the expanded block MB17 is the expanded block M.
It belongs to the row of B2, ...
The relative positional relationship (in the case where the line exceeds the lower side of the screen, returns to the upper side of the screen again) is the same as in the enlarged blocks MB1 to MB15. As a result, according to this shuffling rule, the rate control unit (enlarged blocks MB1-5, 6-1
0, 11 to 15) can be selected as the enlarged blocks MB from the dispersed positions on the screen, and the information amount per enlarged block MB can be smoothed regardless of the contents of the screen. This means that the quantization conditions in can be made almost uniform.

【００２５】さらに、拡大ブロックＭＢ１〜１５の全体
によってレート制御ユニットを構成すると、拡大ブロッ
クＭＢ当りの情報量を平滑化並びに画面内での量子化条
件をほぼ均一化という点でより改善が図れる。これは、
レート制御ユニットを大きくすると、画質が良くなると
いうことにつながるが、図１，図２でのレート制御回路
６の処理が複雑化してしまうことになる。上記のシャフ
リングルールはこの点を考慮したものであり、電子スチ
ルカメラのような可搬な装置に応用する場合にはハード
ウェアを小さくし、ＶＴＲなどに応用する場合には画質
を優先することができる。Further, if the rate control unit is constituted by all the enlarged blocks MB1 to MB15, further improvement can be achieved in that the amount of information per enlarged block MB is smoothed and the quantization condition in the screen is made substantially uniform. this is,
If the rate control unit is enlarged, the image quality is improved, but the processing of the rate control circuit 6 in FIGS. 1 and 2 becomes complicated. The above shuffling rule takes this point into consideration, and when applying it to a portable device such as an electronic still camera, make the hardware small, and when applying it to a VTR, prioritize image quality. You can

【００２６】図４はレート制御方式を示す図である。初
期値として、１画面当りに許容される発生情報量(ＴＯ
ＴＡＬ)を１画面当りのレート制御ユニット数(ＮＲＡＴ
Ｅ)で除して、１レート制御ユニットに割り当てられる
平均情報発生量(ＴＡＩＮＩ)を設定しておく。そして、
図１，図２での可変長符号化回路８とＤＳＭデータスト
リーム形成回路９での実際の制御誤差ＥＶＬＣ，ＥＰＡ
ＣＫを順次修正する。この結果、これらの制御誤差が積
算されることがないので、有効なレート制御が達成でき
る。FIG. 4 is a diagram showing a rate control method. As an initial value, the amount of generated information (TO
TAL) is the number of rate control units per screen (NRAT
The average information generation amount (TAINI) assigned to one rate control unit is set by dividing by E). And
Actual control errors EVLC, EPA in the variable length coding circuit 8 and the DSM data stream forming circuit 9 in FIGS.
Correct CK in sequence. As a result, since these control errors are not accumulated, effective rate control can be achieved.

【００２７】図５は図１，図２における量子化回路７で
の量子化方法の一具体例を示す図である。FIG. 5 is a diagram showing a specific example of the quantization method in the quantization circuit 7 in FIGS.

【００２８】同図において、Ｑデータは上記の係数デー
タを除する値であり、２の４乗根の羃乗で与えられる。
量子化スケール番号はこの羃乗数に対応しており、量子
化のヘッダ情報としてＤＳＭ用のデータストリームに多
重される。In the figure, Q data is a value obtained by dividing the above coefficient data, and is given by a power of 2 to the 4th root.
The quantization scale number corresponds to this power, and is multiplexed in the DSM data stream as quantization header information.

【００２９】図６は図１，図２におけるレート制御回路
６の一具体例を示すブロック図であって、１２はビット
シフタ、１３は情報量カウンタ、１４は減算器、１５
ａ，１５ｂは選択回路、１６は区間設定回路、Ｅ，Ｆ，
Ｇは入力端子、Ｈは出力端子である。FIG. 6 is a block diagram showing a specific example of the rate control circuit 6 shown in FIGS. 1 and 2, in which 12 is a bit shifter, 13 is an information amount counter, 14 is a subtracter, and 15 is a subtractor.
a, 15b are selection circuits, 16 is a section setting circuit, E, F,
G is an input terminal and H is an output terminal.

【００３０】同図において、重み付け回路５（図１，図
２）から出力される前記の係数データは入力端子Ｅから
入力され、ビットシフタ１２に供給される。ビットシフ
タ１２には１ビットシフタから５ビットシフタまであ
り、夫々量子化回路７（図１，図２）でのＱデータの一
部である１/２，１/４，……，１/３２に対応した量子
化器を並列に配置したものである。情報量カウンタ１３
は各ビットシフトした係数データに可変長符号を適用し
たときに発生する情報量を計算し、前記レート制御ユニ
ットの範囲で積算する。この情報量カウンタ１３の出力
は減算器１４に供給され、目標値設定回路１７から与え
られる目標値との差分値が算出される。ここで、この目
標値は入力端子Ｆ，Ｇから入力される制御誤差ＥＶＬ
Ｃ，ＥＰＡＣＫから、図４で説明した方法で定められ
る。In the figure, the coefficient data output from the weighting circuit 5 (FIGS. 1 and 2) is input from the input terminal E and supplied to the bit shifter 12. The bit shifter 12 has from 1 bit shifter to 5 bit shifter, which correspond to 1/2, 1/4, ..., 1/32, which is a part of Q data in the quantizing circuit 7 (FIGS. 1 and 2), respectively. The quantizers are arranged in parallel. Information amount counter 13
Calculates the amount of information generated when a variable length code is applied to each bit-shifted coefficient data, and integrates it within the range of the rate control unit. The output of the information amount counter 13 is supplied to the subtractor 14, and the difference value from the target value given from the target value setting circuit 17 is calculated. Here, this target value is the control error EVL input from the input terminals F and G.
It is determined from C and EPACK by the method described in FIG.

【００３１】選択回路１５aでは、減算器１４からの夫
々の差分値のうちの符号が正で絶対値が最小のものと符
号が負で絶対値が最小のものとが選択される。区間設定
回路１６はこのように選択された２つの差分値の区間を
４分割するものであり、かかる区間の４分割の点を示す
５つの点の値を送出する。これら５つの点の値は、その
両端の２つがビットシフタ１２と情報量カウンタ１３で
計測された情報発生量と目標値との差であり、Ｑデータ
が２の羃乗で表わされる量子化スケール番号に対応し、
区間の中の他の３点は、上記両端の点を直線で内挿し、
Ｑデータが２の羃乗の間にある３つの量子化スケール番
号での情報発生量の推定値になる。選択回路１５ｂで
は、これら５つの点の値で、その絶対値が最も小さい
点、もしくは負の符号を持つ絶対値が最も小さい点が選
択される。この選択結果は、選択された点に対応する量
子化スケール番号として、出力端子Ｈから出力される。The selection circuit 15a selects one of the difference values from the subtractor 14 that has a positive sign and a minimum absolute value and one that has a negative sign and a minimum absolute value. The section setting circuit 16 divides the section of the two difference values thus selected into four, and sends out the values of five points indicating the points of the four divisions of the section. The values of these five points are the difference between the information generation amount measured by the bit shifter 12 and the information amount counter 13 and the target value at the two ends, and the Q scale data is a quantization scale number represented by a power of 2. Corresponding to
For the other three points in the section, interpolate the points at both ends with straight lines,
The Q data is an estimated value of the information generation amount at three quantization scale numbers between the powers of 2. The selection circuit 15b selects the point having the smallest absolute value or the point having the smallest absolute value with a negative sign from the values of these five points. The selection result is output from the output terminal H as a quantization scale number corresponding to the selected point.

【００３２】以上のように、レート制御回路６は、ビッ
トシフタ１２で実現できる量子化条件においてのみ発生
情報量を計測し、その間の量子化条件については、内挿
して求めている。従って、全ての量子化条件について、
発生情報量を計測する場合に比べて、大幅に回路規模の
低減が実現できる。As described above, the rate control circuit 6 measures the generated information amount only under the quantization condition that can be realized by the bit shifter 12, and interpolates the quantization condition during that period. Therefore, for all quantization conditions,
The circuit scale can be significantly reduced as compared with the case of measuring the generated information amount.

【００３３】図７は図１，図２におけるＤＳＭデータス
トリーム形成回路９でのＤＳＭ用のデータストリームの
形成方法の一具体例を示す図である。FIG. 7 is a diagram showing a specific example of a method of forming a DSM data stream in the DSM data stream forming circuit 9 shown in FIGS.

【００３４】図７（ａ）は上記の拡大ブロック毎の発生
情報量の様子を示している。各拡大ブロックの発生情報
量は、後述する処理が易しくなるように、例えば、８ビ
ット単位となるように、最後の端数ビットはドントケア
ビットで埋め込まれる。FIG. 7A shows the state of the generated information amount for each enlarged block. The generated information amount of each enlarged block is embedded in a don't care bit so that the processing to be described later becomes easy, for example, in units of 8 bits.

【００３５】図７（ｂ）はＤＳＭデータストリーム形成
回路９で形成されるＤＳＭ用のデータストリームを２次
元の形態で示している。FIG. 7B shows a DSM data stream formed by the DSM data stream forming circuit 9 in a two-dimensional form.

【００３６】図示しているように、ＤＳＭデータストリ
ーム形成回路９では、画像信号の圧縮データ（ＤＣ成
分，ＡＣ成分並びにオーバヘッド）に同期符号，ＩＤ符
号，内訂正符号及び外訂正符号を付加し、行の左からＤ
ＳＭ（ディジタル記録媒体）に記録する。同期符号はデ
ータ同期を取るための符号であり、ＩＤ符号はデータ同
期の位置やデータ同期とこのＩＤ符号に続く圧縮データ
の主要部分が画像信号のどの拡大ブロックに相当するか
を示すための符号である。また、内訂正符号と外訂正符
号は、夫々ＤＳＭの記録再生誤りを訂正するためのパリ
ティ符号である。As shown in the figure, the DSM data stream forming circuit 9 adds a synchronization code, an ID code, an inner correction code and an outer correction code to the compressed data (DC component, AC component and overhead) of the image signal, From left of line D
It records on SM (digital recording medium). The synchronization code is a code for establishing data synchronization, and the ID code is a code for indicating the position of data synchronization and the data synchronization and which expanded block of the image signal the main part of the compressed data following this ID code corresponds to. Is. The inner correction code and the outer correction code are parity codes for correcting DSM recording / reproducing errors.

【００３７】画像信号の圧縮データのうち、ＤＣ成分と
オーバヘッドは固定領域に割り付けられる。図７（ｂ）
では、ＩＤ符号に続く領域をＤＣ成分とオーバーヘッド
の領域としている。ＡＣ成分は、ＤＣ成分とオーバーヘ
ッドの領域に続いて、拡大ブロックの圧縮データの先頭
から格納する（図中、−Ｌの記号を付している）。In the compressed data of the image signal, the DC component and the overhead are assigned to the fixed area. Figure 7 (b)
Then, the area following the ID code is used as a DC component and overhead area. The AC component is stored from the beginning of the compressed data of the expanded block following the DC component and overhead area (indicated by the symbol -L in the figure).

【００３８】なお、この実施例では、１同期符号期間が
拡大ブロックの平均情報発生量に等しい場合を例にして
いるが、複数個の拡大ブロックの平均情報発生量に等し
くなるような場合においても同様であることはいうまで
もない。In this embodiment, the case where one sync code period is equal to the average information generation amount of the expanded blocks is taken as an example, but even in the case where it is equal to the average information generation amount of a plurality of expanded blocks. It goes without saying that it is the same.

【００３９】拡大ブロックの圧縮データの格納におい
て、図面の１行に相当する１同期符号期間に収まらない
場合には、収まらないデータ（以下、余剰データとい
い、図７（ｂ）中で１−Ｈ１，１−Ｈ２，２−Ｈなどと
して示している）を一時的に記憶しておく。図７（ｂ）
中で示す３−Ｌなどのように１同期符号期間よりも短い
場合には、残りの期間に一時記憶しておいた別の拡大ブ
ロックの余剰データを格納する。例えば、拡大ブロック
３−Ｌの後に余剰データ１−Ｈ１が格納される。また、
１同期符号期間の最後のデータが次にどこの同期符号期
間のどの位置に連結すべきかを示す連結情報を、復号化
装置でのデータ解析過程で容易にわかるように、オーバ
ヘッドに付加する。When the compressed data of the expanded block is stored within one sync code period corresponding to one row in the drawing, the data that does not fit (hereinafter referred to as surplus data, 1-b in FIG. 7B). H1, 1-H2, 2-H, etc.) is temporarily stored. Figure 7 (b)
When it is shorter than one synchronization code period such as 3-L shown in the figure, the surplus data of another expanded block temporarily stored in the remaining period is stored. For example, the surplus data 1-H1 is stored after the expansion block 3-L. Also,
Concatenation information indicating at which position in which synchronization code period the last data of one synchronization code period should be connected next is added to the overhead so that it can be easily understood in the data analysis process in the decoding device.

【００４０】図８は図１，図２におけるＤＳＭデータス
トリーム形成回路９の一具体例を示すブロック図であっ
て、１８はリンケージアドレス発生回路、１９はメモリ
制御回路、２０はパッキングメモリ、２１はハイデータ
メモリ、２２，２４はマルチプレクサ、２３はデータセ
レクタ、２５は誤り訂正符号化回路、２６は同期／ＩＤ
付加回路、２７a，２７bはディレイ回路、Ｉは出力端
子、Ｊ〜Ｍは入力端子、Ｎは出力端子である。FIG. 8 is a block diagram showing a specific example of the DSM data stream forming circuit 9 in FIGS. 1 and 2, in which 18 is a linkage address generating circuit, 19 is a memory control circuit, 20 is a packing memory, and 21 is a memory. High data memory, 22 and 24 multiplexers, 23 data selectors, 25 error correction coding circuits, and 26 synchronization / ID
Additional circuits, 27a and 27b are delay circuits, I is an output terminal, J to M are input terminals, and N is an output terminal.

【００４１】同図において、可変長符号化回路８（図
１，図２）から出力される前記係数データのＡＣ成分に
対応する可変長符号（以下、ＡＣデータという），ＤＣ
成分に対応した符号データ（以下、ＤＣデータとい
う），前記拡大ブロック当りに発生した符号長データが
夫々入力端子Ｍ，Ｌ，Ｋから入力される。メモリ制御回
路１９は、入力されたＡＣデータをパッキングメモリ２
０とハイデータメモリ２１とに符号長データに応じて振
り分けて格納する。即ち、拡大ブロックが、上記のよう
に、１同期符号期間内のデータであるときには、これを
パッキングメモリ２０に格納し、それを超える余剰デー
タはハイデータメモリ２１に格納する。これとともに、
符号長データにより、リンケージアドレス発生回路１８
は、ＡＣデータのメモリ格納の間に、図７で説明した余
剰データの連結情報（以下、リンケージアドレスとい
う）とデータストリーム形成時におけるパッキング損失
を計算し、このパッキング損失を出力端子端子Ｉから出
力する。In the figure, a variable length code (hereinafter referred to as AC data), DC corresponding to the AC component of the coefficient data output from the variable length coding circuit 8 (FIGS. 1 and 2), DC
Code data corresponding to a component (hereinafter referred to as DC data) and code length data generated per expanded block are input from input terminals M, L, and K, respectively. The memory control circuit 19 stores the input AC data in the packing memory 2
0 and the high data memory 21 are sorted and stored according to the code length data. That is, when the expanded block is the data within one sync code period as described above, it is stored in the packing memory 20, and the surplus data exceeding it is stored in the high data memory 21. With this,
The linkage address generation circuit 18 is generated by the code length data.
Calculates the packing loss (hereinafter referred to as linkage address) of the surplus data described in FIG. 7 and the packing loss at the time of forming the data stream during the storage of the AC data in the memory, and outputs this packing loss from the output terminal I. To do.

【００４２】パッキングメモリ２０とハイデータメモリ
２１からデータを読み出すのに先立ち、まず、ＤＣデー
タがディレイ回路２７ａを介し、また、入力端子Ｊから
の量子化スケール番号がディレイ回路２７ｂを介して、
さらに、リンケージアドレス発生回路１８から出力され
るリンケージアドレス等のオーバーヘッドが直接マルチ
プレクサ２２に供給され、これで選択されたものがマル
チプレクサ２４を介して誤り訂正符号化回路２５に供給
される。その後、パッキングメモリ２０から前記拡大ブ
ロックのデータが先頭から読み出される。この読み出さ
れる拡大ブロックのデータが１同期符号期間より短けれ
ば、その残りの期間にハイデータメモリ２１から余剰デ
ータが読み出される。これら読み出されたデータはデー
タセレクタ２３とマルチプレクサ２４を介して誤り訂正
符号化回路２５に供給される。Prior to reading the data from the packing memory 20 and the high data memory 21, the DC data is first passed through the delay circuit 27a, and the quantization scale number from the input terminal J is passed through the delay circuit 27b.
Further, the overhead such as the linkage address output from the linkage address generation circuit 18 is directly supplied to the multiplexer 22, and the selected one is supplied to the error correction coding circuit 25 via the multiplexer 24. Then, the data of the enlarged block is read from the packing memory 20 from the beginning. If the read data of the expanded block is shorter than one sync code period, the surplus data is read from the high data memory 21 during the remaining period. These read data are supplied to the error correction coding circuit 25 via the data selector 23 and the multiplexer 24.

【００４３】誤り訂正符号化回路２５では、前記内訂正
符号，外訂正符号を発生して誤り訂正処理が行なわれ、
同期／ＩＤ付加回路２６で同期符号とＩＤ符号が付加さ
れてＤＳＭ用のデータストリームが形成される。このＤ
ＳＭ用のデータストリームは出力端子Ｎから出力され
る。In the error correction coding circuit 25, the inner correction code and the outer correction code are generated and error correction processing is performed.
The synchronization / ID addition circuit 26 adds the synchronization code and the ID code to form a data stream for DSM. This D
The SM data stream is output from the output terminal N.

【００４４】図９は図８におけるリンケージアドレス発
生回路１８でのリンケージアドレスの計算手順を示す図
である。但し、ＥＰＡＣＫはパッキング損失、ＬＩＭＩ
Ｔは余剰データの連結における連結範囲の制限値、Ｅ
（ｉ）は拡大ブロックの情報発生量と平均情報量との
差、ＬＡ（ｉ）はリンケージアドレス、ＬＬＩ（ｉ）は
最終リンケージ情報、ｉは拡大ブロックの番号であり、
現在処理中のものをｉ＝０とした相対値とする。但し、
ｉ＝０〜ＬＩＭＩＴである。FIG. 9 is a diagram showing a linkage address calculation procedure in the linkage address generation circuit 18 in FIG. However, EPACK is packing loss, LIMI
T is the limit value of the connecting range in connecting the surplus data, E
(I) is the difference between the information generation amount of the expanded block and the average information amount, LA (i) is the linkage address, LLI (i) is the final linkage information, and i is the expanded block number.
The current value being processed is a relative value with i = 0. However,
i = 0 to LIMIT.

【００４５】図９において、まず、可変長符号化回路８
からこれから処理しようとする拡大ブロック(ｉ＝０)の
情報発生量ＭＤＡＴＡを受け取り（処理Ａ）、パッキン
グ損失ＥＰＡＣＫをレート制御ユニット内で累積加算
し、現拡大ブロック(ｉ＝０)からの連結範囲が制限値Ｌ
ＩＭＩＴを超えることになる拡大ブロックのリンケージ
アドレスがない（この拡大ブロックからはどこにも連結
しない）場合には、リンケージアドレス（ＬＡ（ＬＩＭ
ＩＴ＋ＬＬＩ（ＬＩＭＩＴ）））を（０，０）とし、Ｌ
Ａ（ＬＩＭＩＴ）を出力する（処理Ｂ）。また、現拡大
ブロックがレート制御ユニットの始まりならば、パッキ
ング損失ＥＰＡＣＫをレート制御回路６に送出する（処
理Ｃ）。さらに、各情報の相対位置関係の変更を行な
う。拡大ブロックの情報発生量と平均情報量との差Ｅ
（ｉ）、リンケージアドレスＬＡ（ｉ）及び最終リンケ
ージ情報ＬＬＩ（ｉ）を、夫々Ｅ（ｉ−１）、ＬＡ（Ｉ
−１）、ＬＬＩ（ｉ−１）に置き換え、Ｅ（０）に新た
なデータを、ＬＬＩ（０）に０を設定する（処理Ｄ）。In FIG. 9, first, the variable length coding circuit 8
Then, the information generation amount MDATA of the expanded block (i = 0) to be processed is received (processing A), the packing loss EPACK is cumulatively added in the rate control unit, and the connection range from the current expanded block (i = 0) is received. Is the limit value L
If there is no linkage address of the extension block that will exceed IMIT (no linkage from this extension block), the linkage address (LA (LIM
IT + LLI (LIMIT)) is (0,0), and L
A (LIMIT) is output (process B). If the current expanded block is the start of the rate control unit, the packing loss EPACK is sent to the rate control circuit 6 (process C). Further, the relative positional relationship of each information is changed. Difference E between the amount of information generated in the expanded block and the average amount of information
(I), the linkage address LA (i) and the final linkage information LLI (i) are E (i-1) and LA (I), respectively.
-1) and LLI (i-1) are replaced, new data is set in E (0), and 0 is set in LLI (0) (process D).

【００４６】次に、Ｅ（０）が０か否かの判定を行な
い、０ならば次の拡大ブロックの処理に移り（処理
Ｅ）、０でないならば、Ｅ（ｉ）＜０及びＥ（ｉ）＞０
の拡大ブロック番号を検索し、夫々の番号をｉｍ，ｊｍ
とする。ｊｍは拡大ブロック番号ｊｍの余剰データの存
在を示し、ｉｍは拡大ブロック番号ｉｍに対応した同期
符号ブロック内に余剰データを格納するためのエリアが
存在することを示す。これらのうちのいずれかが存在し
ない場合には、次の拡大ブロックの処理に移る（処理
Ｆ，Ｇ）。Next, it is judged whether E (0) is 0 or not. If it is 0, the process proceeds to the processing of the next enlarged block (process E). If it is not 0, E (i) <0 and E ( i)> 0
Search the expanded block numbers of the
And jm indicates the presence of surplus data of the expanded block number jm, and im indicates that there is an area for storing the surplus data in the sync code block corresponding to the expanded block number im. If any of these does not exist, the process proceeds to the process of the next enlarged block (process F, G).

【００４７】さらに、ＬＬＩ（ｊｍ）が０か否かのチェ
ックを行なう。ＬＬＩ（ｊｍ）は拡大ブロックｊｍの余
剰データの未格納なデータがどの拡大ブロック番号のデ
ータの後に連結されているのかを示すものであり、これ
が０ならば、拡大ブロックｊｍの余剰データは未格納で
あって、ｊｍからｉｍに連結させる。即ち、ｊｍのリン
ケージアドレスＬＡ（ｊｍ）にｉｍとｊｍの相対位置情
報（ｉｍ−ｊｍ）と拡大ブロックｉｍを格納している同
期符号ブロックのどの位置から空きエリアが存在し、ｊ
ｍの余剰データを連結するのかの情報（−Ｅ（ｉｍ）で
与えられる）の２つの情報を与え、また、ＬＬＩ（ｊ
ｍ）をｉｍ−ｊｍとして、ｊｍの未格納データがｉｍの
後に存在する可能性を示唆する（処理Ｈ）。また、ＬＬ
Ｉ（ｊｍ）が０でないならば、ｊｍの余剰データの最終
連結先を示すＬＬＩ（ｊｍ）を用いて、ＬＬＩ（ｊｍ）
のリンケージアドレスＬＡ（ＬＬＩ（ｊｍ））を（ｉｍ
−ＬＬＩ（ｊｍ），−Ｅ（ｉｍ））とし、ＬＬＩ（ｊ
ｍ）をｉｍ−ｊｍとして、ｊｍの未処理データがｉｍの
後に存在する可能性を示唆する（処理Ｉ）。Further, it is checked whether LLI (jm) is 0 or not. LLI (jm) indicates which expansion block number data the unstored data of the excess data of the expansion block jm is connected to. If this is 0, the excess data of the expansion block jm is not stored. And connect jm to im. That is, from the position of the sync code block storing the relative position information (im-jm) of im and jm and the expanded block im at the linkage address LA (jm) of jm, the empty area exists, and j
Two pieces of information of whether to connect the surplus data of m (given by -E (im)) are given, and LLI (j
It is suggested that the unstored data of jm may exist after im by setting m) as im-jm (process H). Also, LL
If I (jm) is not 0, then LLI (jm), which indicates the final concatenation destination of the surplus data of jm, is used.
Linkage address LA (LLI (jm)) of (im
-LLI (jm), -E (im)), and LLI (j
Let m) be im-jm, suggesting that unprocessed data of jm may exist after im (process I).

【００４８】次に、ＥＥ＝Ｅ（ｉｍ）＋Ｅ（ｊｍ）の計
算を行ない（処理Ｊ）、ＥＥが０，正，負のいずれであ
るか判定される。ＥＥが０であるならば、ｉｍのリンケ
ージアドレスを（０，０）、Ｅ（ｉｍ）＝Ｅ（ｊｍ）＝
０とし、次の拡大ブロックの処理に移る。また、ＥＥ＜
０ならば、ｊｍの余剰データは全て格納され、ｉｍに空
きエリア−ＥＥが残ること意味しており、ＥＥ（ｉｍ）
＝ＥＥ、ＥＥ（ｊｍ）＝０とし、また、ＥＥ＞０なら
ば、ｉｍの空きエリアは全てｊｍの余剰データで格納さ
れ、ｊｍの余剰データの未格納データがまだＥＥに残っ
ていること意味しており、ＥＥ（ｊｍ）＝ＥＥ、ＥＥ
（ｉｍ）＝０として、再度ｉｍ，ｊｍを探索する処理に
戻る（処理Ｌ，Ｍ）。Next, EE = E (im) + E (jm) is calculated (process J), and it is determined whether EE is 0, positive, or negative. If EE is 0, the linkage address of im is (0,0), E (im) = E (jm) =
It is set to 0, and the process proceeds to the processing of the next enlarged block. Also, EE <
If 0, it means that all the surplus data of jm are stored, and the empty area -EE remains in im, and EE (im)
= EE, EE (jm) = 0, and if EE> 0, it means that the empty area of im is all stored with the surplus data of jm, and the unstored data of the surplus data of jm still remains in EE. And EE (jm) = EE, EE
(Im) = 0 is set and the process returns to the process of searching for im and jm again (process L and M).

【００４９】以上の結果、図７と図８で示したＤＳＭ用
のデータストリームが形成できる。As a result, the data stream for DSM shown in FIGS. 7 and 8 can be formed.

【００５０】図１０は本発明による復号化装置の一実施
例を示すブロック図であって、２８は逆ブロック化回
路、２９ａ，２９ｂ，２９ｃはセレクタ、３０はデシャ
フリング回路、３１は逆ＤＣＴプロセッサ、３２は逆重
み付け回路、３３は逆量子化回路、３４は可変長復号化
回路、３５はＤＳＭデータ解析回路、３６はＪＰＥＧデ
ータ解析回路、３７は切換信号発生回路、Ｐは入力端
子、Ｑは出力端子である。FIG. 10 is a block diagram showing an embodiment of the decoding apparatus according to the present invention, in which 28 is a deblocking circuit, 29a, 29b and 29c are selectors, 30 is a deshuffling circuit, 31 is an inverse DCT processor, 32 is an inverse weighting circuit, 33 is an inverse quantization circuit, 34 is a variable length decoding circuit, 35 is a DSM data analysis circuit, 36 is a JPEG data analysis circuit, 37 is a switching signal generation circuit, P is an input terminal, and Q is an output. It is a terminal.

【００５１】入力端子Ｐから入力されるデータストリー
ムは、ＤＳＭデータストリーム解析回路３５とＪＰＥＧ
データストリーム解析回路３６とに供給され、ＤＳＭ用
のデータストリームとＪＰＥＧ用のデータストリームと
のいずれであるか判別され、さらに、オーバーヘッド情
報等の解析も行なわれて、この結果に基づき、切換信号
発生回路３７によってＤＳＭ用のデータストリームかＪ
ＰＥＧ用のデータストリームに応じた状態にセレクタ２
９ａ，２９ｂ，２９ｃを設定する。The data stream input from the input terminal P is the DSM data stream analysis circuit 35 and the JPEG.
It is supplied to the data stream analysis circuit 36, it is discriminated whether it is a DSM data stream or a JPEG data stream, and further, overhead information and the like are analyzed, and a switching signal is generated based on this result. Data stream for DSM or J depending on circuit 37
Selector 2 according to the data stream for PEG
9a, 29b and 29c are set.

【００５２】即ち、入力端子Ｐから入力されるデータス
トリームがＪＰＥＧ用のデータストリムである場合に
は、セレクタ２９ａ，２９ｂ，２９ｃは図示した黒丸側
に選択される。従って、ＪＰＥＧ用のデータストリムで
ある場合には、このデータストリームは可変長復号回路
３４，逆重み付け回路３２，逆ＤＣＴプロセッサ３１，
逆ブロック化回路２８で前述した符号化処理とは逆処理
がなされて画像データに復元され、出力端子Ｑから出力
される。また、入力端子Ｐから入力されるデータストリ
ームがＤＳＭ用のデータストリームである場合には、セ
レクタ２９ａ，２９ｂ，２９ｃは図示した白丸側に選択
される。従って、このＤＳＭ用のデータストリームは可
変長復号回路３４，逆量子化回路３３，逆重み付け回路
３２，逆ＤＣＴプロセッサ３１，デシャフリング回路３
０，逆ブロック化回路２８で前述した符号化処理とは逆
処理がなされて画像データに復元され、出力端子Ｑから
出力される。That is, when the data stream input from the input terminal P is the data stream for JPEG, the selectors 29a, 29b, 29c are selected to the black circle side shown in the figure. Therefore, when the data stream is for JPEG, the data stream is a variable length decoding circuit 34, an inverse weighting circuit 32, an inverse DCT processor 31,
The inverse blocking circuit 28 performs inverse processing to the encoding processing described above to restore the image data, and outputs the image data from the output terminal Q. When the data stream input from the input terminal P is a DSM data stream, the selectors 29a, 29b, 29c are selected to the white circle side shown. Therefore, the data stream for this DSM is a variable length decoding circuit 34, an inverse quantization circuit 33, an inverse weighting circuit 32, an inverse DCT processor 31, a deshuffling circuit 3
0, the inverse blocking circuit 28 performs inverse processing to the above-described encoding processing to restore image data, and outputs the image data from the output terminal Q.

【００５３】以上のように、この実施例では、図１に示
した符号化装置と同様に、ＪＰＥＧ用のデータストリー
ムとＤＳＭ用のデータストリームの処理で大部分の回路
構成を共用化できることになる。As described above, in this embodiment, like the encoding device shown in FIG. 1, most of the circuit configuration can be shared by the processing of the JPEG data stream and the DSM data stream. .

【００５４】図１１は図２に示した実施例に対するＤＳ
Ｍ専用の本発明による復号化装置の他の実施例を示すブ
ロック図であって、３８は逆ブロック化／デシャフリン
グ回路であり、図１０に対応する部分には同一符号を付
けている。FIG. 11 shows a DS for the embodiment shown in FIG.
FIG. 13 is a block diagram showing another embodiment of the decoding device according to the present invention dedicated to M, 38 is an inverse blocking / deshuffling circuit, and the portions corresponding to FIG.

【００５５】この実施例は、図１０で示した復号化装置
のＤＳＭ用のデータストリームの処理回路構成のみから
なるものであるが、さらに、図１０でのデシャフリング
回路３０，逆ブロック化回路２８の代わりに、逆ブロッ
ク化／デシャフリング回路３８を用いたものである。This embodiment comprises only the processing circuit configuration of the data stream for DSM of the decoding device shown in FIG. 10, but further the deshuffling circuit 30 and the deblocking circuit 28 of FIG. Instead, an inverse blocking / deshuffling circuit 38 is used.

【００５６】同図において、入力端子Ｐから入力される
ＤＳＭ用のデータストリームは、オーバーヘッド等の情
報をＤＳＭデータストリーム解析回路３５で解析された
後、可変長復号化回路３４などで符号化処理とは逆の処
理がなされて画像データに復元され、出力端子Ｑから出
力される。ここで、逆ブロック化／デシャフリング回路
３８は、図１０のデシャフリング回路３０、逆ブロック
化回路２８の処理を同時に行なうものである。In the figure, the DSM data stream input from the input terminal P is subjected to encoding processing by the variable length decoding circuit 34 after the information such as overhead is analyzed by the DSM data stream analysis circuit 35. Is subjected to reverse processing to be restored to image data and output from the output terminal Q. Here, the deblocking / deshuffling circuit 38 simultaneously performs the processing of the deshuffling circuit 30 and the deblocking circuit 28 of FIG.

【００５７】この実施例では、装置としてＤＳＭ用とＪ
ＰＥＧ用との共用性はないが、多くの回路ブロックの機
能はＪＰＥＧ用と共通であるので、ＪＰＥＧ用の復号化
装置とで共通のＩＣ（Ｉntegrated Ｃｉrcuｉt）などを
使用することができる。In this embodiment, a device for DSM and a device for JSM are used.
Although not commonly used for PEG, many circuit blocks have the same functions as those for JPEG, and therefore a common IC (Integrated Circuit) or the like can be used with a decoding device for JPEG.

【００５８】[0058]

【発明の効果】以上説明したように、本発明によれば、
ＪＰＥＧ用のデータストリームの符号化／復号化処理に
ＤＳＭ用のデータストリームに必要な条件を満たすシャ
フリングやレート制御などを付加して、ＤＳＭ用のデー
タストリームの符号化／復号化処理を構成しており、Ｄ
ＳＭ用とＪＰＥＧ用とのデータストリームの符号化／復
号化装置において、回路ブロックの共有化や装置の共有
化が実現可能となる。As described above, according to the present invention,
The encoding / decoding process of the DSM data stream is configured by adding shuffling, rate control, and the like that satisfy the conditions required for the DSM data stream to the encoding / decoding process of the JPEG data stream. And D
In the SM / JPEG data stream encoding / decoding devices, it becomes possible to share circuit blocks or devices.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明によるストレージメディアの画像符号化
装置の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of an image encoding device for a storage medium according to the present invention.

【図２】本発明によるストレージメディアの画像符号化
装置の他の実施例を示すブロック図である。FIG. 2 is a block diagram showing another embodiment of an image encoding device for a storage medium according to the present invention.

【図３】図１及び図２に示した実施例におけるシャフリ
ング処理の一具体例を示す図である。FIG. 3 is a diagram showing a specific example of the shuffling process in the embodiment shown in FIGS. 1 and 2.

【図４】図４は図１におけるレート制御回路のレート制
御方式を示す図である。FIG. 4 is a diagram showing a rate control method of the rate control circuit in FIG.

【図５】図１，図２における量子化回路での量子化方法
の一具体例を示す図である。FIG. 5 is a diagram showing a specific example of a quantization method in the quantization circuit in FIGS. 1 and 2.

【図６】図１，図２におけるレート制御回路の一具体例
を示すブロック図である。6 is a block diagram showing a specific example of the rate control circuit in FIGS. 1 and 2. FIG.

【図７】図１，図２におけるＤＳＭ用のデータストリー
ム形成回路でのＤＳＭ用のデータストリーム形成方法の
一具体例を示す図である。7 is a diagram showing a specific example of a data stream forming method for DSM in the data stream forming circuit for DSM in FIGS. 1 and 2. FIG.

【図８】図１，図２におけるＤＳＭ用のデータストリー
ム形成回路の一具体例を示すブロック図である。8 is a block diagram showing a specific example of a data stream forming circuit for DSM in FIGS. 1 and 2. FIG.

【図９】図８におけるリンケージアドレス発生回路での
リンケージアドレスの計算手順を示す図である。9 is a diagram showing a calculation procedure of a linkage address in the linkage address generation circuit in FIG.

【図１０】本発明によるストレージメディアの画像復号
化装置の一実施例を示すブロック図である。FIG. 10 is a block diagram showing an embodiment of an image decoding apparatus for a storage medium according to the present invention.

【図１１】本発明によるストレージメディアの画像復号
化装置の他の実施例を示すブロック図である。FIG. 11 is a block diagram showing another embodiment of the image decoding apparatus for the storage medium according to the present invention.

【符号の説明】[Explanation of symbols]

１ ブロック化回路 ２ シャフリング回路 ４ ＤＣＴプロセッサ ５ 重み付け回路 ６ レート制御回路 ７ 量子化回路 ８ 可変長符号化回路 ９ ＤＳＭデータストリーム形成回路 １０ ＪＰＥＧデータストリーム形成回路 ２８ 逆ブロック化回路 ３０ デシャフリング回路 ３１ 逆ＤＣＴプロセッサ ３２ 逆重み付け回路 ３３ 逆量子化回路 ３４ 可変長復号化回路 ３５ ＤＳＭデータストリーム解析回路 ３６ ＪＰＥＧデータストリーム解析回路 1 Blocking Circuit 2 Shuffling Circuit 4 DCT Processor 5 Weighting Circuit 6 Rate Control Circuit 7 Quantization Circuit 8 Variable Length Coding Circuit 9 DSM Data Stream Forming Circuit 10 JPEG Data Stream Forming Circuit 28 Deblocking Circuit 30 Deshuffling Circuit 31 Reverse DCT processor 32 inverse weighting circuit 33 inverse quantization circuit 34 variable length decoding circuit 35 DSM data stream analysis circuit 36 JPEG data stream analysis circuit

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/30 7/32 Ｈ０４Ｎ 7/133 Ｚ 7/137 Ｚ (72)発明者 築地 伸芳 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所映像メディア研究所内─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. ⁶ Identification number Internal reference number FI Technical indication location H04N 7/30 7/32 H04N 7/133 Z 7/137 Z (72) Inventor Nobuyoshi Tsukiji Kanagawa 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Japan Inside the Hitachi, Ltd. Visual Media Laboratory

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 画像信号をブロック化するブロック化手
段と、 該ブロック化手段からのブロック化データをシャフリン
グするシャフリング手段と、 該ブロック化手段からのブロック化データと該シャフリ
ング手段からのブロック化データとのいずれかを選択す
る第１の選択手段と、 該第１の選択手段で選択されたブロック化データを離散
コサイン変換処理等によってブロック変換データとする
ブロック変換手段と、 該ブロック変換データに所定の重み付けをする重み付け
手段と、 該重み付け手段からのブロック変換データを、所定の量
子化条件で量子化したとき情報量が一定となるように、
処理するレート制御手段と、 該レート制御手段の出力データを上記所定の量子化条件
で量子化する量子化手段と、 該重み付け手段の出力データと該量子化手段の出力デー
タとのいずれかを選択する第２の選択手段と、 該第２の選択手段で選択されたデータを可変長符号化し
てデータ圧縮する可変長符号化手段と、 該可変長符号化手段の出力データからストレージメディ
ア用データストリームを形成する第１のデータストリー
ム形成手段と、 該可変長符号化手段の出力データから静止画用データス
トリームを形成する第２のデータストリーム形成手段と
からなり、 ストレージメディア用データストリームを形成するとき
には、前記第１の選択手段は前記シャフリング手段から
のブロック化データを、前記第２の選択手段は前記量子
化手段の出力データを夫々選択し、 静止画用データストリームを形成するときには、前記第
１の選択手段はブロック化手段からのブロック化データ
を、前記第２の選択手段は重み付け手段からのブロック
変換データを夫々選択することを特徴とするストレージ
メディアの画像符号化装置。1. A blocking means for blocking an image signal, a shuffling means for shuffling blocked data from the blocking means, a blocked data from the blocking means and a shuffling means from the shuffling means. First selecting means for selecting one of the blocked data, block converting means for converting the blocked data selected by the first selecting means into block converted data by discrete cosine transform processing, and the block conversion Weighting means for giving a predetermined weight to the data, and so that the amount of information becomes constant when the block conversion data from the weighting means is quantized under a predetermined quantization condition,
A rate control means for processing, a quantizing means for quantizing the output data of the rate controlling means under the predetermined quantizing condition, an output data of the weighting means and an output data of the quantizing means are selected. Second selecting means, variable length coding means for variable length coding the data selected by the second selecting means and compressing the data, and data stream for storage media from output data of the variable length coding means And a second data stream forming means for forming a still image data stream from the output data of the variable length encoding means. When forming a storage media data stream, , The first selecting means stores the blocked data from the shuffling means, and the second selecting means stores the blocked data. When each of the input data is selected to form a still image data stream, the first selecting means selects the block data from the blocking means, and the second selecting means selects the block conversion data from the weighting means. An image encoding device for a storage medium, characterized by selecting. 【請求項２】 画像信号をブロック化するブロック化手
段と、 該ブロック化手段からのブロック化データをシャフリン
グするシャフリング手段と、 該シャフリング手段からのブロック化データを離散コサ
イン変換処理等によってブロック変換データとするブロ
ック変換手段と、 該ブロック変換データに所定の重み付けをする重み付け
手段と、 該重み付け手段からのブロック変換データを、所定の量
子化条件で量子化したとき情報量が一定となるように、
処理するレート制御手段と、 該レート制御手段の出力データを上記所定の量子化条件
で量子化する量子化手段と、 該量子化手段の出力データを可変長符号化してデータ圧
縮する可変長符号化手段と、 該可変長符号化手段の出力データからストレージメディ
ア用データストリームを形成するデータストリーム形成
手段とからなり、該ブロック化手段，該ブロック変換手
段，該重み付け手段及び該可変長符号化手段が静止画符
号化方式に準じたものであることを特徴とするストレー
ジメディアの画像符号化装置。2. A blocking means for blocking the image signal, a shuffling means for shuffling the blocked data from the blocking means, and a discrete cosine transform process for the blocked data from the shuffling means. A block conversion unit for converting the block conversion data, a weighting unit for weighting the block conversion data with a predetermined weight, and a constant amount of information when the block conversion data from the weighting unit is quantized under a predetermined quantization condition. like,
Rate control means for processing, quantizing means for quantizing the output data of the rate controlling means under the predetermined quantizing condition, and variable length coding for variable length coding and compressing the output data of the quantizing means. And a data stream forming means for forming a storage media data stream from the output data of the variable length encoding means, wherein the block forming means, the block converting means, the weighting means and the variable length encoding means are provided. An image encoding device for a storage medium, which is based on a still image encoding method. 【請求項３】 請求項１または２において、 前記量子化手段の量子化係数は、２のＮ（Ｎは整数）乗
根の羃乗で表わせるものであり、 前記レート制御手段が、２の羃乗で表わせる量子化係数
に対して、発生情報量を計測する手段と、２の羃乗を除
く量子化係数に対する発生情報量の推測手段とを含むこ
とを特徴とするストレージメディアの画像符号化装置。3. The quantization coefficient according to claim 1, wherein the quantization coefficient of the quantization means can be represented by a power of 2 N (N is an integer) root, and the rate control means has a power of 2. An image code of a storage medium, characterized in that it includes means for measuring the amount of generated information for a quantized coefficient that can be represented by a power and means for estimating the amount of generated information for a quantized coefficient excluding a power of 2. Device. 【請求項４】 請求項１または２において、 ストレージメディア用データストリームを形成するデー
タストリーム形成手段は、 データストリームに一定間隔で同期符号などを多重する
同期符号等多重化手段と、 該同期符号に対し、固定した位置に前記ブロック変換デ
ータの可変長符号の先頭を位置させる可変長符号の先頭
位置制御手段と、 同期符号区切られる区間間で、可変長符号の連結状態を
示す情報を多重する連結情報多重化手段とを含むことを
特徴とするストレージメディアの画像符号化装置。4. The data stream forming means for forming a data stream for a storage medium according to claim 1 or 2, and a synchronization code or the like multiplexing means for multiplexing a synchronization code or the like on the data stream at regular intervals. On the other hand, variable-length code head position control means for positioning the head of the variable-length code of the block conversion data at a fixed position, and concatenation for multiplexing the information indicating the connection state of the variable-length code between the sections delimited by the synchronous code. An image encoding device for a storage medium, comprising: information multiplexing means. 【請求項５】 請求項１に記載のストレージメディアの
画像符号化装置によるデータストリームの画像復号化装
置であって、 入力されたデータストリームがストレージメディア用デ
ータストリームか静止画用データストリームかを判別す
るデータストリーム解析手段と、 該データストリーム解析手段で判別されたデータストリ
ームを可変長復号化する可変長復号化手段と、 該可変長復号化手段の出力データを逆量子化する逆量子
化手段と、 入力された該データストリームがストレージメディア用
データストリームであるとき、該逆量子化手段の出力デ
ータを選択し、入力された該データストリームが静止画
用データストリームであるとき、該可変長復号化手段の
出力データを選択する第３の選択手段と、 該第３の選択手段によって選択されたデータを逆重み付
けして前記ブロック変換データを生成する逆重み付け手
段と、 該逆重み付け手段からのブロック変換データの逆ブロッ
ク変換手段と、 該逆ブロック変換手段の出力ブロック化データのデシャ
フリング手段と、 入力された該データストリームがストレージメディア用
データストリームであるとき、該デシャフリング手段か
らのブロック化データを選択し、入力された該データス
トリームが静止画用データストリームであるとき、該逆
ブロック変換手段からのブロック化データを選択する第
４の選択手段と、 該第４の選択手段で選択されたブロック化データを処理
して元の画像信号を生成する逆ブロック化手段とからな
ることを特徴とするストレージメディアの画像復号化装
置。5. An image decoding apparatus for a data stream by the image encoding apparatus for a storage medium according to claim 1, wherein the input data stream is a storage medium data stream or a still image data stream. Data stream analyzing means, variable length decoding means for variable length decoding the data stream determined by the data stream analyzing means, and dequantizing means for dequantizing the output data of the variable length decoding means. When the input data stream is a storage media data stream, the output data of the dequantizing means is selected, and when the input data stream is a still image data stream, the variable length decoding is performed. Third selecting means for selecting the output data of the means, and the third selecting means Inverse weighting means for inversely weighting data to generate the block transformed data, inverse block transforming means for the block transformed data from the inverse weighting means, deshuffling means for output block data of the inverse block transforming means, input When the input data stream is a storage media data stream, the blocked data from the deshuffling means is selected. When the input data stream is a still image data stream, the inverse block conversion means outputs the block data. Storage comprising fourth selecting means for selecting blocked data and deblocking means for processing the blocked data selected by the fourth selecting means to generate an original image signal Media image decoding device. 【請求項６】 請求項２に記載のストレージメディアの
画像符号化装置によるデータストリームの画像復号化装
置であって、 入力されたストレージメディア用データストリームを判
別するデータストリーム解析手段と、 該データストリーム解析手段で判別されたストレージメ
ディア用データストリームを可変長復号化する可変長復
号化手段と、 該可変長復号化手段の出力データを逆量子化する逆量子
化手段と、 該逆量子化手段の出力データを逆重み付けして前記ブロ
ック変換データを生成する逆重み付け手段と、 該逆重み付け手段からのブロック変換データの逆ブロッ
ク変換手段と、 該逆ブロック変換手段の出力ブロック化データのデシャ
フリング手段と、 該デシャフリング手段からのブロック化データを処理し
て元の画像信号を生成する逆ブロック化手段とからな
り、該可変長復号化手段，該逆重み付け手段，該ブロッ
ク逆変換手段及び該逆ブロック化手段は静止画符号化方
式に準じたものであることを特徴とするストレージメデ
ィアの画像復号化装置。6. An image decoding apparatus for a data stream by the image encoding apparatus for a storage medium according to claim 2, wherein the data stream analyzing unit determines an input storage medium data stream, and the data stream. Variable length decoding means for variable length decoding the storage media data stream determined by the analyzing means; dequantization means for dequantizing the output data of the variable length decoding means; and dequantization means of the dequantization means. Inverse weighting means for inversely weighting output data to generate the block transformed data, inverse block transforming means for block transform data from the inverse weighting means, deshuffling means for deblocking output block data of the inverse block transforming means, Process the blocked data from the deshuffling means to generate the original image signal A storage medium comprising an inverse blocking means, wherein the variable length decoding means, the inverse weighting means, the block inverse transforming means and the inverse blocking means are in accordance with a still picture coding system. Image decoding device.