JPH0730713A

JPH0730713A - スキャナ

Info

Publication number: JPH0730713A
Application number: JP5153744A
Authority: JP
Inventors: Bunichi Nagano; 文一長野
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1993-06-24
Filing date: 1993-06-24
Publication date: 1995-01-31
Anticipated expiration: 2016-04-03
Also published as: JP3152544B2

Abstract

(57)【要約】【目的】ＣＣＤセンサを１０ＭＨＺ以上で駆動でき高
速動作可能であり、光源の光を効率よく読み取りライン
近辺に集光することにより画質の良いスキャナを提供す
る。【構成】制御回路１０１は、ＣＣＤ回路基板１０２に
信号ψ₀の反転信号およびＳＨ’を長い信号ケーブルで
供給する。電波ノイズを発生させないために、信号ψ₀
の反転信号は、減衰させて供給する。また、位相のずれ
が問題となるＣＣＤセンサ転送クロックφ₁、φ₂は、信
号ケーブルを介さないでＣＣＤ回路基板で生成する。ま
た、制御信号１０１はアナログ処理回路１０４に対し
て、信号Ｔ_CLAMP、Ｔ_RS、Ｔ_AD、Ｔ_SEL、およびＴ_Lを供
給する。ＣＣＤ回路基板には、図２に示したＣＣＤセン
サ１０３がある。ＣＣＤ回路基板１０２はアナログ処理
回路１０４に対して、ＣＣＤセンサの奇数側出力Ｖｏｄ
ｄおよび偶数側の出力Ｖｅｖｅｎを供給する。アナログ
処理回路１０４は制御回路１０１に対して、ＣＣＤセン
サにセンスされた後アナログデジタル変換された信号Ｄ
₀〜Ｄ₇を供給する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、１次元ＣＣＤセンサを
用いたスキャナに関する。

【０００２】

【従来の技術】近年、文書や図形データをコンピュータ
に入力するための手段として、または、デジタル複写機
やファクシミリの入力手段として、スキャナが広く用い
られている。

【０００３】スキャナは読み取る原稿面に対し、光源か
ら強い光をあて、原稿からの反射光を光学系を介して、
イメージセンサ上に結像させる。イメージセンサは画素
ごとに反射光の強弱、即ち原稿の濃淡に比例した電圧レ
ベルに光電変換して画像を読み取る。これを増幅しＡＤ
変換にてディジタルデータとして上位システムに転送す
る。

【０００４】一般的にイメージセンサは１ライン上に画
素を配列した１次元ＣＣＤセンサが使用されており、機
構部にて原稿を走査させることにより画像情報を読み取
ることができる。

【０００５】図６にスキャナの一般的な構成を示す。

【０００６】スキャナは、原稿６０１が置かれるガラス
テーブル６０２と、その下方に位置する光源６０４と、
光学ユニット６０３と、アナログ処理回路および制御回
路６０９と、ＣＣＤ回路基板６０８とアナログ処理回路
および制御回路６０９とを接続する信号ケーブル６１０
と、キャビネット６１１とを具備する。光学ユニット６
０３は、ミラー６０５と、レンズ６０６と、ＣＣＤ６０
７と、ＣＣＤ回路基板６０８とを有している。なお、６
１２は光学ユニットを移動させるパルスモータである。

【０００７】スキャン時には、光源６０４から出射した
光はガラステーブル６０２を透過して原稿６０１を照射
する。原稿６０１で反射された光は再度、ガラステーブ
ル６０２を透過してミラー６０５で反射される。ミラー
６０５で反射された光はレンズ６０６で集光されＣＣＤ
センサ６０７の受光面に照射される。

【０００８】図２は、出力が２チャンネルのＣＣＤセン
サのブロック図である。Ｓ₁、Ｓ₂、・・・、Ｓ_2nは受光
部、ＯＳＲ₁、ＯＳＲ₂、・・・、ＯＳＲ_nは奇数側の受
光部（奇数列に配置された受光部）のアナログ出力をシ
フトアウトするための奇数側シフトレジスタ、ＯＴＧは
奇数側の受光部のアナログ出力を奇数側シフトレジスタ
に転送する転送ゲート、ＥＳＲ₁、ＥＳＲ₂、・・・、Ｅ
ＳＲ_nは偶数側の受光部（偶数列に配置された受光部）
のアナログ出力をシフトアウトするための偶数側シフト
レジスタ、ＥＴＧは偶数側の受光部のアナログ出力を偶
数側シフトレジスタに転送する転送ゲート、ＯＢＵＦは
奇数側バッファアンプ、ＥＢＵＦＦは偶数側バッファア
ンプである。また、ＳＨはシフトレジスタのシフト動作
を開始するためのスタートパルス、φ_1O、φ_2O、φ_1E、
φ_2Eは転送パルス、φ_RO、φ_REはリセットパルス、ＯＣ
ＣＤＯＵＴは奇数側受光部のＣＣＤ出力、ＥＣＣＤＯＵ
Ｔは偶数側受光部のＣＣＤ出力である。

【０００９】例として、具体的な数値を入れると、ｎ＝
１０２４で、２０４８素子のＣＣＤセンサとなる。

【００１０】

【発明が解決しようとする課題】ＣＣＤ６０７を駆動す
る信号φ_1O、φ_1Eは、信号φ₁から生成される。φ_2O、
φ_2Eは、信号φ₂から生成される。φ₁、φ₂の信号は、
図６のアナログ処理回路及び制御回路６０９で生成され
た後、多大な遅延を引き起こす信号ケーブル６１０を介
して、ＣＣＤ６０７に供給される。この場合、長い電送
経路の途中でφ₁、φ₂の位相がずれる可能性があり、Ｃ
ＣＤ内の電荷の転送効率が悪くなる。その様子を図１０
（ａ）に示す。図１０（ｂ）は、位相ずれがない場合を
示す。

【００１１】また、ＣＣＤ電荷のリセットパルスφ_RO、
φ_REはリセットパルスφ_Rから生成される。リセットパ
ルスφ_Rはアナログ処理回路及び制御回路６０９で作ら
れて信号ケーブル６１０を介して、ＣＣＤ６０７に供給
される。

【００１２】リセットパルスφ_Rは高速クロックである
ので、信号ケーブル６１０により生成される電波が問題
である。現在、電波規制で各国で厳しく制限されてい
る。

【００１３】その他にもφ_R を長い伝送経路で送られて
くると、φ₁、φ₂との時間関係もバラツキが出る可能性
がある。

【００１４】また、φ₁、φ₂を生成するψ₀の反転信号
は信号ケーブルにより電波ノイズを発生する。

【００１５】また、高速処理のため、奇数側出力、偶数
側出力の２チャンネルのＣＣＤセンサを用い、さらに、
奇数側出力、偶数側出力をそれぞれ独立のＡＤコンバー
タでデジタル信号へ変換する場合、ＡＤコンバータは１
つ１つＡＤ特性が異なるので、奇数側、偶数側でそれぞ
れの周期的な筋が発生する。

【００１６】以上述べた問題により、ＣＣＤセンサーを
高々数ＭＨｚでしか駆動できなかった。

【００１７】また、図９Ａに示すように光源の光が読み
取りラインを中心に幅広く分散し、ごく一部の光しか利
用できないため、画質が悪い。

【００１８】本発明は、ＣＣＤセンサを１０ＭＨｚ以上
で駆動できる高速動作可能なスキャナを提供することを
第１の目的とする。光源の光を効率よく読み取りライン
近辺に集光することにより画質の良好なスキャナを提供
することを第２の目的とする。

【００１９】

【課題を解決するための手段】本発明のスキャナは、ス
キャナを駆動するための信号を生成する制御回路と、信
号ケーブルを介して前記制御回路からの信号を受け取る
ＣＣＤ回路基板とを備えるスキャナであって、ＣＣＤセ
ンサ転送用クロックを生成する手段を前記ＣＣＤ回路基
板内に設けたことを特徴とする。

【００２０】第２の発明によるスキャナは、スキャナを
駆動するための信号を生成する制御回路と、信号ケーブ
ルを介して前記制御回路からの信号を受け取るＣＣＤ回
路基板とを備えるスキャナであって、ＣＣＤセンサ・リ
セットパルスを生成する手段を前記ＣＣＤ回路基板内に
設けたことを特徴とする。

【００２１】第３の発明によるスキャナは、スキャナを
駆動するための信号を生成する制御回路と、信号ケーブ
ルを介して前記制御回路からの信号を受け取るＣＣＤ回
路基板とを備えるスキャナであって、前記制御回路は前
記ＣＣＤ回路基板に高速クロックを供給すべく、高速ク
ロックを発生する手段と、高速クロックの電圧を減衰す
るための手段とを具備することを特徴とする。

【００２２】この場合、上記減衰したクロックを正確に
受け取る為に、受け側のＩＣの入力までに直流カット用
コンデンサを直列に接続してもよい。

【００２３】第４の発明によるスキャナは、奇数側出力
と偶数側出力の複数出力を有するＣＣＤセンサの信号を
高速処理の為に、前記複数出力と同数のＡＤ変換回路を
使用してアナログ・デジタル変換する際に、１チップ上
に前記複数出力と同数のＡＤ変換回路を集積したＡＤ変
換回路を備え、個々のＡＤ変換回路のバラツキによる奇
数出力と偶数出力の両者間の差の発生を防止するように
構成することを特徴とする。

【００２４】第５の発明のスキャナは、原稿面を照射す
る光源の前方に、前記光源からの光を集光する集光ユニ
ットを具備することを特徴とする。

【００２５】この場合、前記集光ユニットを、空気より
屈折率の大きい物質で構成してもよい。

【００２６】また、前記集光ユニットは、アクリル樹脂
で構成してもよい。

【００２７】また、前記集光ユニットは、ミラーで構成
してもよい。

【００２８】

【作用】第１の発明によれば、ＣＣＤセンサ転送用クロ
ックφ₁、φ₂は、制御回路から長い信号ケーブルを介し
てＣＣＤ回路基板に供給されるのではなく、ＣＣＤ回路
基板内で直接生成されるので、φ₁とφ₂の間に位相ずれ
は発生しない。

【００２９】第２の発明によれば、ＣＣＤセンサ・リセ
ット用信号は、制御回路から長い信号ケーブルを介して
ＣＣＤ回路基板に供給されるのではなく、ＣＣＤ回路基
板内で直接生成されるので、信号ケーブルによる電波ノ
イズは発生しない。

【００３０】第３の発明によれば、高速クロックの電圧
が減衰されているので、信号ケーブルによる電波ノイズ
は低く抑えられる。

【００３１】第４の発明によれば、複数個のＡＤコンバ
ータが１チップ上につくられるので、複数個のＡＤコン
バータ間で特性のばらつきはない。

【００３２】第５の発明によれば、集光ユニットを備え
ているので、光源の光を効率よく読み取りライン近辺に
集光することができる。

【００３３】

【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。

【００３４】図１は本発明の一実施例によるスキャナの
回路ブロック図である。図６においてアナログ処理回路
および制御回路６０９で示した制御回路１０１は、図６
において６０８で示したＣＣＤ回路基板１０２に信号ψ
₀の反転信号およびＳＨ’を供給する。また、制御回路
１０１はアナログ処理回路１０４に対して、信号Ｔ
_CLAMP、Ｔ_RS、Ｔ_AD、Ｔ_SEL、およびＴ_Lを供給する。Ｃ
ＣＤ回路基板には、図２に示したＣＣＤセンサ１０３が
ある。ＣＣＤ回路基板１０２はアナログ処理回路１０４
に対して、ＣＣＤセンサの奇数側出力Ｖｏｄｄおよび偶
数側の出力Ｖｅｖｅｎを供給する。アナログ処理回路１
０４は制御回路１０１に対して、ＣＣＤセンサにセンス
された後アナログデジタル変換された信号Ｄ₀〜Ｄ₇を供
給する。

【００３５】１０５は点灯回路であり、信号ＦＬＯＮが
“１”の時、蛍光灯１０６をＯＮさせる。１０７は、Ｐ
Ｍ駆動回路で信号ＦＯＲＷＡＲＤ＝“１”の時に信号Ｐ
ＭＣＬＯＣＫが１回“１”に立ち上がるとパルスモータ
１０８が図６の光学ユニット６０３を例えば１／１６ｍ
ｍ前進させる。信号ＦＯＲＷＡＲＤ＝“０”の時で信号
ＰＭＣＬＯＣＫが１回“１”に立ち上がると、光学ユニ
ット６０３を１／１６ｍｍ後退させる。

【００３６】図５は制御回路１０１の中のクロック発生
回路を示す。発振器５０１の出力φ₀はインバータＩＮ
Ｖ５０１の入力に接続されている。インバータ５０１の
出力はインバータ５０２の入力に接続されている。ＩＮ
Ｖ５０２は信号Ｔ_Lを出力する。

【００３７】また、発振器の５０１の出力φ₀はカウン
タ５０２のＴ入力に接続されている。カウンタ５０２の
出力ＣＡはインバータＩＮＶ５０３の入力に接続されて
いる。インバータＩＮＶ５０３の出力ＣＡの反転信号は
インバータ５０４の入力に接続されている。インバータ
５０４は信号ＳＨ’を出力する。

【００３８】また、発振器の５０１の出力φ₀はＤフリ
ップフロップＤＦＦのＴ入力に接続されている。ＣＡの
反転信号はＳ入力に接続されている。Ｒ入力には電源５
Ｖが接続されている。ＤフリップフロップＤＦＦのＱの
反転信号出力ψ₂はＤ入力に接続されている。Ｄフリッ
プフロップＤＦＦのＱ出力は信号ψ₁として出力され
る。信号φ₀はインバータＩＮＶ５０５の入力に接続さ
れている。インバータＩＮＶ５０５の出力φ₀の反転信
号はＡＮＤゲートＧＡＴＥの１入力に接続されている。
信号ψ₁はＡＮＤゲートＧＡＴＥの他方の入力に接続さ
れている。ＡＮＤゲートＧＡＴＥは信号Ｔ_CLAMP、
Ｔ_AD、Ｔ_SELを出力する。ＡＮＤゲートＧＡＴＥの出力
はインバータＩＮＶ５０６の入力に接続されている。イ
ンバータＩＮＶ５０６は信号Ｔ_RSを出力する。

【００３９】信号φ₀の反転信号は抵抗Ｒ５０１（３０
０Ω）の一端に接続されている。抵抗Ｒ５０１の他端は
抵抗Ｒ５０２（３００Ω）の一端、抵抗Ｒ５０３（３０
０Ω）の一端、およびトランジスタＴＲのベースに接続
されている。抵抗Ｒ５０２の他端は電源５Ｖに、抵抗Ｒ
５０３の他端はアースに接続されている。トランジスタ
ＴＲのコレクタはアースに接続されている。トランジス
タＴＲのエミッタは抵抗Ｒ５０４（１００Ω）の一端に
接続され、信号ψ₀の反転信号を出力する。抵抗Ｒ５０
４の他端は電源５Ｖに接続されている。

【００４０】図３Ａおよび図３Ｂは、ＣＣＤ回路基板の
回路図を示す。

【００４１】信号ψ₀の反転信号はコンデンサＣ１０１
（０．１μＦ）の一端に接続されている。コンデンサＣ
１０１の他端は抵抗Ｒ３０１（２．２ＫΩ）および抵抗
Ｒ３０２（２．２ＫΩ）の一端に接続され、ψ₀’の反
転信号を出力する。抵抗Ｒ３０１の他端は電源５Ｖに接
続されている。抵抗Ｒ３０２の他端はアースに接続され
ている。

【００４２】ψ₀’の反転信号はインバータＩＮＶ１０
１の入力に接続されている。インバータＩＮＶ１０１は
信号ψ₀を出力する。

【００４３】信号ψ₀はＤフリップフロップＤＦＦ１０
１のＴ入力に接続されている。Ｒ入力は電源５Ｖに接続
されている。Ｑ出力は信号φ₁を出力する。Ｑの反転出
力は信号φ₂を出力し、Ｄ入力に接続されている。信号
ＳＨ’はインバータＩＮＶ１０２の入力に接続されてい
る。インバータＩＮＶ１０２の出力はＤフリップフロッ
プＤＦＦ１０１のＳ入力およびインバータＩＮＶ１０７
の入力に接続されている。インバータＩＮＶ１０７の出
力は図２に示したＣＣＤセンサＣＣＤのＳＨ入力に接続
されている。

【００４４】信号φ₁はインバータＩＮＶ１０３の入力
およびインバータＩＮＶ１０５の入力に接続されてい
る。インバータＩＮＶ１０３の出力はＣＣＤセンサＣＣ
Ｄのφ_1O入力に接続されている。インバータＩＮＶ１０
５の出力はＣＣＤセンサＣＣＤのφ_1E入力に接続されて
いる。

【００４５】信号φ₂はインバータＩＮＶ１０４の入
力、インバータＩＮＶ１０６の入力、およびコンデンサ
Ｃ１０２（１０ＰＦ）の一端に接続されている。インバ
ータＩＮＶ１０４の出力はＣＣＤセンサＣＣＤのφ_2O入
力に接続されている。インバータＩＮＶ１０６の出力は
ＣＣＤセンサＣＣＤのφ_2E入力に接続されている。コン
デンサＣ１０２の他端は抵抗Ｒ３０３（２．２ＫΩ）お
よび抵抗Ｒ３０４（３．３ＫΩ）の一端に接続され、信
号φ₂’を出力する。抵抗Ｒ３０３の他端は電源５Ｖに
接続されている。抵抗Ｒ３０４の他端はアースに接続さ
れている。

【００４６】信号φ₂’はインバータＩＮＶ１０８の入
力に接続されている。インバータＩＮＶ１０８の出力は
信号φ_Rを出力し、ＣＣＤセンサＣＣＤのφ_RO入力およ
びφ_RE入力に接続されている。

【００４７】ＣＣＤセンサＣＣＤのＶ_DD入力およびＧＮ
Ｄ入力はそれぞれ電源１２Ｖ、アースに接続されてい
る。

【００４８】ＣＣＤセンサＣＣＤのＯＣＣＤｏｕｔ出力
およびＥＣＣＤｏｕｔ出力はそれぞれ信号ＯＣＣＤｏｕ
ｔ、信号ＥＣＣＤｏｕｔを出力する。

【００４９】信号ＯＣＣＤｏｕｔはトランジスタＴＲ１
０１のベースに接続されている。トランジスタＴＲ１０
１のコレクタは電源１２Ｖに接続されている。トランジ
スタＴＲ１０１のエミッタは抵抗Ｒ３０５（４７０Ω）
を介してアースに接続され、直流カットコンデンサＣ１
０３（１μＦ）の一端に接続されている。直流カットコ
ンデンサＣ１０３、ＤＣレベルシフト用抵抗Ｒ３０６、
Ｒ３０７、増幅用抵抗Ｒ３０８、Ｒ３０９および増幅用
トランジスタＴＲ１０２は高速のＣＣＤ信号を増幅する
１電源で可能な安価で高速信号処理が可能な増幅回路を
構成する。従来、増幅回路としてはオペアンプを用いて
いたが、１０ＭＨｚ以上を増幅する増幅回路は高価でさ
らに正負の電源が必要であった。コンデンサＣ１０３の
他端は信号ｖｏｄｄ¹を出力し、ＤＣレベルシフト用抵
抗Ｒ３０６（１０ＫΩ）を介して電源１２Ｖに接続さ
れ、ＤＣレベルシフト用抵抗Ｒ３０７（１．８ＫΩ）を
介してアースに接続されている。信号ｖｏｄｄ¹は増幅
用トランジスタＴＲ１０２のベースに接続されている。
トランジスタＴＲ１０２のコレクタは信号ｖｏｄｄ²を
出力し、増幅用抵抗Ｒ３０８（３３０Ω）を介して電源
１２Ｖに接続されている。トランジスタＴＲ１０２のエ
ミッタは増幅用抵抗Ｒ３０９（１００Ω）を介してアー
スに接続されている。信号ｖｏｄｄ²はトランジスタＴ
Ｒ１０３のベースに接続されている。トランジスタＴＲ
１０３のコレクタは電源１２Ｖに接続せれている。トラ
ンジスタＴＲ１０３のエミッタは信号Ｖｏｄｄを出力
し、抵抗Ｒ３１０（２２０Ω）を介してアースに接続さ
れている。

【００５０】ＯＣＣＤｏｕｔ以降、奇数側出力の回路の
説明をした。ＥＣＣＤｏｕｔ以降、偶数側出力の回路
は、奇数側出力と同様の構成をとるので、ここでは説明
を省略する。

【００５１】図４Ａおよび図４Ｂはアナログ処理回路を
示す。

【００５２】信号ＶｏｄｄはコンデンサＣ４０１（１μ
Ｆ）の一端に接続されている。コンデンサＣ４０１の他
端は抵抗Ｒ４０１（３．３ＫΩ）の一端、抵抗Ｒ４０２
（２．２ＫΩ）の一端、及び、トランジスタＴＲ４０１
のベースに接続されている。抵抗Ｒ４０１の他端は電源
５Ｖに接続されている。抵抗Ｒ４０２の他端はアースに
接続されている。トランジスタＴＲ４０１のコレクタは
アースに接続されている。トランジスタＴＲ４０１のエ
ミッタは抵抗Ｒ４０３（４７０Ω）を介して電源５Ｖに
接続されている。また、エミッタはトランジスタＴＲ４
０２のベースに接続されている。トランジスタＴＲ４０
２のコレクタは電源５Ｖに接続されている。トランジス
タＴＲ４０２のエミッタは抵抗Ｒ４０４（４７０Ω）を
介してアースに接続されている。また、トランジスタＴ
Ｒ４０２のエミッタはコンデンサＣ４０２（１０００Ｐ
Ｆ）の一端に接続されている。コンデンサＣ４０２の他
端は信号Ｖ¹ｏｄｄを出力する。

【００５３】信号Ｖ¹ｏｄｄはトランジスタＴＲ４０３
のベースに接続されている。信号Ｖ¹ｏｄｄはアナログ
スイッチＡＳＷ４０１のドレインに接続されている。ア
ナログスイッチＡＳＷ４０１のゲートには信号Ｔ_CLAMP
が接続されている。アナログスイッチＡＳＷ４０１のソ
ースは抵抗Ｒ４１５（３３０Ω）を介して電源５Ｖに、
抵抗Ｒ４１６（２２０Ω）を介してアースに、コンデン
サＣ４０７の一端に接続されている。コンデンサＣ４０
７の他端はアースに接続されている。トランジスタＴＲ
４０３のコレクタは電源５Ｖに接続されている。エミッ
タは抵抗Ｒ４０５（４７０Ω）を介してアースに接続さ
れている。また、エミッタはダイオードＤ４０１の一端
に接続される。ダイオードＤ４０１の他端は抵抗Ｒ４０
６（１０Ω）の一端に接続される。抵抗Ｒ４０６の他端
は信号Ｖ²ｏｄｄを出力し、コンデンサＣ４０３（４７
０ＰＦ）に接続されている。信号Ｔ_RSはバッファＢＵＦ
Ｆ４０１の入力に接続されている。バッファＢＵＦＦ４
０１の出力は信号Ｖ²ｏｄｄに接続されている。

【００５４】信号Ｖ²ｏｄｄはトランジスタＴＲ４０４
のベースに接続されている。コレクタはアースに接続さ
れている。エミッタは信号ＡＤＩＮｏｄｄを出力し、抵
抗Ｒ４０７（４７０Ω）を介して、電源５Ｖに接続され
ている。信号ＡＤＩＮｏｄｄはＡＤコンバータＤＡＤＣ
のアナログ入力に接続されている。ＡＤコンバータＤＡ
ＤＣにはＡＤコンバータ・サンプリング信号Ｔ_ADが供給
されている。ＡＤコンバータＤＡＤＣの奇数側デジタル
出力ＯＤ０〜ＯＤ７はデータセレクタ４０１の１入力に
接続されている。ＤＡコンバータＤＡＤＣの偶数側デジ
タル出力ＥＤ０〜ＥＤ７はデータセレクタの他方の入力
に接続されている。データセレクタ４０１にはセレクト
信号Ｔ_SELが供給されている。データセレクタ４０１の
出力Ｄ’₀〜Ｄ’₇はラッチ回路ＬＡＴＣＨの入力に接続
されている。ラッチ回路ＬＡＴＣＨはデータＤ０〜Ｄ７
を出力する。ラッチ回路ＬＡＴＣＨにはラッチ信号Ｔ_L
が供給される。

【００５５】上記に示した構成からなるスキャナの動作
を説明する。

【００５６】図７Ａおよび７Ｂにスキャナのタイミング
チャートを示す。基本クロックφ₀、１０２８進カウン
タの１０２８進出力ＣＡ、ＣＣＤセンサ駆動信号φ₁、
φ₂、ψ₀’の反転信号、信号ψ₀、信号φ₂’、ＣＣＤセ
ンサの出力バッファリセット信号φ_R、ＣＣＤセンサ奇
数側出力ＯＣＣＤｏｕｔ、アナログ処理回路駆動信号ｖ
¹ｏｄｄ、ｖ²ｏｄｄ、クランプ信号Ｔ_CLAMP、奇数側信
号Ｖ¹ｏｄｄ、Ｖ²ｏｄｄ、奇数側ＡＤコンバータ入力信
号ＡＤＩＮｏｄｄ、ＡＤコンバータ・サンプリング信号
Ｔ_AD、ラッチ信号Ｔ_Lのタイミングが示されている。

【００５７】図５において発振器の出力はφ₀ となり、
インバータ１ＮＶ５０１及び１ＮＶ５０２によりラッチ
用信号Ｔ_Lが生成される。又カウンタ５０２は、１０２
８進カウンターでそのクロックはφ₀ である。φ₀ を１
０２８ケカウントする度に、１０２８進出力ＣＡを１ク
ロック分Ｈｉｇｈとする（図７Ａ参照）。１０２８進出
力ＣＡはインバータ１ＮＶ５０３及び１ＮＶ５０４によ
りＳＨ′と成る。

【００５８】ＤフリップフロップＤＦＦの出力ψ₁ はＣ
ＡのＬｏｗ期間でセットされ、それ以後のφ0 の立ち上
がり毎に反転される。ψ₂ はψ₁ を反転した信号であ
る。

【００５９】ＴCLAMP ＝ＴAD＝ＴSEL はψ₁ とφ₀の反
転信号をＡＮＤした出力信号である。

【００６０】ＴＲのベース電位はφ₀の反転信号が０Ｖ
の時、約１．６７Ｖで、５Ｖの時、約３．３３Ｖとな
る。従って、トランジスタＴＲのベース・エミッタ間電
圧を０．８Ｖとした時、ψ₀の反転信号は、約２．４７
Ｖより約４．１３Ｖに振幅する信号である。ＣＣＤ回路
基板でφ₁ 、φ₂ を作るクロックψ0の反転信号はφ₀の
反転信号を減衰した信号となりφ₀の反転信号は約５ＶP
Pの信号でありψ₀の反転信号は約１．６６Ｖ_PPの信号で
ある。従って、このψ₀は長い信号ケーブル６１０を用
いて伝達されるが電波ノイズをあまり出さない。

【００６１】図３に示したＣＣＤ回路基板では、次の動
作が行われる。

【００６２】ψ0の反転信号は、図６に示したアナログ
処理回路及び制御回路６０９より信号ケーブル６１０を
用いて送られてくる。Ｈｉｇｈレベル約４．１３Ｖ、Ｌ
ｏｗレベル約２．４７Ｖの信号である。

【００６３】この小さい振巾の信号を受ける為、受け側
のＣＣＤ回路基板では直流カットのコンデンサを直列に
設け、受け側のＩＣ（ＩＮＶ１０１ここでは、７４ＡＣ
０４）のスレッシュホールド（ここでは約２．５Ｖ）中
心にψ₀の反転信号をレベルシフトした信号ψ₀′の反
転信号で受け確実に信号を伝達する。

【００６４】ψ0の反転信号は直流カット用コンデンサ
Ｃ１０１（０．０１μＦ）を介し、Ｒ３０１、Ｒ３０２
の中点へ接続されている。Ｒ３０１＝Ｒ３０２＝２．２
ｋΩであるのでインバータＩＮＶ１０１の平均直流電位
は２．５Ｖである。又ＩＮＶ１０１は７４ＡＣＯ４でそ
れの入力のスレッシュホールド電圧は概略それの電源電
圧５Ｖの半分である２．５Ｖである。

【００６５】つまり、１ＮＶ１０１の入力信号ψ₀′の
反転信号の平均直流電位は、ＩＮＶ１０１の入力のスレ
ッシュホールド電位となるべくＲ３０１及びＲ３０２の
値が決定されている。

【００６６】従って、ψ0 ′の反転信号は図７Ａに示す
ように２．５Ｖを中心に振巾する。

【００６７】ここでＣ１０１×Ｒ３０１の時定数は、φ
₀＝ψ₀の周期（１００ｎｓｅｃ）より十分長く設定され
ている。ここでＣ１０１＝０．１μＦ、Ｒ３０１＝２．
２ＫΩなので、Ｃ１０１×Ｒ３０１は２２μｓｅｃとな
る。

【００６８】ＤフリップフロップＤＦＦ１０１のＱ及び
Ｑの反転出力φ₁ 、φ₂ は図５のψ₁ 、ψ₂ と同じ信号
になる。（図７Ａ参照）ここでφ₂ はＣ１０２（１０ＰＦ）を介し、Ｒ３０３と
Ｒ３０４の中点に接続されている。その中点は１ＮＶ１
０８の入力に接続されている。

【００６９】ここでその中点の平均直流電位は３Ｖに設
定され、１ＮＶ１０８（７４ＡＣ０４）の入力のスレッ
シュホールドより１Ｖ高く設定されている。又、Ｃ１０
２の容量は１０ＰＦと小さく設定されている。

【００７０】ここでφ₂ がＨｉｇｈよりＬｏｗに下がる
と、その一瞬φ₂ ′は図７Ａに示すように２．５Ｖより
下がりそこから

【００７１】

【数１】

【００７２】の時定数で３Ｖに近づく、従って１ＮＶ１
０８の出力φ_R は、φ₂ の立ち下がりより概略約１０ｎ
ｓｅｃの巾を持つパルス信号となる。

【００７３】図３に於いて、１ＮＶ１０３、１ＮＶ１０
４、１ＮＶ１０５、１ＮＶ１０６は７４ＡＣ２４０であ
りφ_1O、φ_2O、φ_1E、φ_2EをＣＣＤセンサＣＣＤへ与え
る。

【００７４】ＣＣＤはＯＴＧの奇数側トランスファーゲ
ート、ＥＴＧの偶数側トランスファーゲートにシフトパ
ルスＳＨを受け、センサー部で受光蓄積した電荷をそれ
ぞれ奇数側アナログシフトレジスター、偶数側アナログ
シフトレジスターへ転送する。それぞれのアナログシフ
レジスターに転送された電荷はそれぞれクロックφ_1O、
φ_2O、φ_1E、φ_2Eにより奇数側出力バッファおよび偶数
側出力バッファへ転送される。

【００７５】それぞれの出力バッファに転送された電荷
は、それぞれφ_RO、φ_RE（結局φ_RO、φ_RE＝φ_R）でリ
セツトされる。

【００７６】ここでφ_1O＝φ_1E＝φ₁の反転信号、φ_2O
＝φ_2E＝φ₂の反転信号、φ_RO＝φ_RE＝φ_Rであるから、
それぞれの出力バッファの出力ＯＣＣＤｏｕｔとＥＣＣ
Ｄｏｕｔは全くの同相（同タイミング）信号である。従
って、以後奇数側信号についてのみ説明をする。

【００７７】図３に於いてＯＣＣＤＯＵＴは、ＴＲ１０
１のエミッタフオロワでインピーダンス変換されてＣ１
０３（１μＦ）に接続され、その一端はＲ３０６とＲ３
０７の中点とＴＲ１０２のベースに接続されている。Ｒ
３０６は１０ｋΩ、Ｒ３０７は１．８ｋΩであるのでＶ
¹ｏｄｄの平均直流電位は約１．８Ｖである。ＴＲ１０
２のベース・エミッタ間電圧が０．８Ｖとすると、ＴＲ
１０２のエミッタの平均直流電位は約１．０Ｖである。
もし、ここで１．０Ｖを基準に電位がΔｘ変化した時そ
の時のＴＲ１０２のエミッタ電流をＩE ＋ΔＩE とする
と、

【００７８】

【数２】

【００７９】この時、コレクタ電流≒エミッタ電流とす
ると、その時のコレクタ電位は、

【００８０】

【数３】

【００８１】となる。

【００８２】つまりＶ¹ｏｄｄの電位がΔｘ変化すれば
Ｖ²ｏｄｄは−約３．３倍に反転増幅されることにな
る。（つまりＯＣＣＤｏｕｔ信号で約２５０ｍＶはＶ²
ｏｄｄでは約８００ｍＶに増幅される。）（図７Ｂ参
照）Ｖ²ｏｄｄはＴＲ１０３とＲ３１０のエミッタフオロワ
回路でインピーダンス変換されて、次のアナログ処理回
路へ送られる。

【００８３】図４のアナログ処理回路の動作を説明す
る。

【００８４】Ｖodd は直流カット用のコンデンサＣ４０
１を介し、Ｒ４０１とＲ４０２の中点に接続されてい
る。ＴＲ４０１のベースの電位は、その平均直流電位が
約２Ｖであるように振幅する。ＴＲ４０１、ＴＲ４０２
はそれぞれエミッタフオロアであり、インピーダンス変
換用である。ＴＲ４０２のエミッタは１０００ＰＦのＣ
４０２の一端に接続され、その他端はアナログスイッチ
ＡＳＷ４０１の一端に接続され、その他端はＲ４１５と
Ｒ４１６で構成される２Ｖ電位に接続されている。又、
アナログスイッチＡＳＷ４０１の制御入力信号としては
Ｔ_CLAMP が与えられている。図７ＢのＯＣＣＤｏｕｔに
於いて、斜線部分が光信号に相当する部分でφ_R でリセ
ットされた後より次の光信号部分が現われるまでが真の
黒レベル（光信号が０の時の出力レベル）である。

【００８５】Ｖ¹ｏｄｄはＯＣＣＤｏｕｔを反転増幅し
た信号である。

【００８６】又アナログスイッチＡＳＷ４０１の制御入
力信号ＴCLAMP が“ｈｉｇｈ”の時、アナログＳＷは
“ＯＮ”する。従って、図７Ｂに示すように、Ｖ¹ｏｄ
ｄはＶ²ｏｄｄをレベルシフトし、真の黒レベルが２Ｖ
と固定されている。

【００８７】ＴＲ４０３はエミッタフオロワを構成して
おり、そのエミッタはダイオード、Ｄ４０１及びＲ４０
６（１０Ω）を介しＣ４０３（４７０ＰＦ）に接続され
ている。

【００８８】ここでＣ４０３には、正方向のピーク値が
保持され１回１回、オープンドレインの出力を持つＢＵ
ＦＦ４０１（７４ＡＣ０７）でリセットされる。

【００８９】ＢＵＦＦ４０１はそれの入力信号Ｔ_RSが
“ｈｉｇｈ”の期間はＣ４０３の電荷を保持し、“Ｌｏ
ｗ”の期間は放電する。

【００９０】ＴＲ４０４はエミッタフオロワを構成して
いる。

【００９１】ＴＲ４０３のベースエミッタ電圧が０．８
Ｖ、Ｄ４０１の順方向電圧が０．８Ｖとした時、Ｖ²ｏ
ｄｄの直流電位は図７Ｂに示される様になる。

【００９２】ＴＲ４０４のベースエミッタ電圧が０．８
Ｖとすると、信号ＡＤＩＮｏｄｄに於いて、真の黒レベ
ルは約１．２Ｖであり、光信号は１．２Ｖより２．０Ｖ
の間で現われる。

【００９３】ＤＡＤＣは２ケの８ｂｉｔＡＤコンバータ
が１チップ上に集積されたデュアルＡＤコンバータであ
る。ここで、２つのアナログ入力に対し、各々１．１Ｖ
より２．１Ｖの間を８ｂｉｔ（０より２５５ステップ）
にアナログ・デジタル変換するようにして調整されてい
てＴ_ADの立ち上がりでＡＤ変換される。

【００９４】ここで、２ケのＡＤを１チップ上に集積す
る理由は、イメージスキャナの読み取り原稿が一様な明
るさで仮に、ＡＤ１ＮｏｄｄもＡＤ１Ｎｅｖｅｎも１．
６Ｖを示したとする。この場合に於いて、２ケの別々の
ＡＤコンバータでＡＤ変換した場合、奇数側の出力が１
２８、偶数側の出力が１３０となる可能性が大である。
これを１チップ上に集積された２ケのＡＤを使用する場
合、奇数側／偶数側共にその出力が１２８ｏｒ１３０ｏ
ｒ１２６となり、スキャナ１台、１台の間ではバラツク
可能性はあるが、１台の中の奇数側／偶数側出力の差は
ない。

【００９５】ＤＡＤＣの奇数側８ｂｉｔ出力ＯＤ0 、ＯＤ2 、…ＯＤ
6 、ＯＤ7 ＤＡＤＣの偶数側８ｂｉｔ出力ＥＤ0 、ＥＤ2 、…ＥＤ
6 、ＥＤ7 は次のデータセレクタへ接続されている。

【００９６】その出力は、ＴSEL ＝“１”の時Ｄ′0 ＝ＯＤ0 、Ｄ′1 ＝ＯＤ1
…Ｄ′7 ＝ＯＤ7 ＴSEL ＝“０”の時Ｄ′0 ＝ＥＤ0 、Ｄ′1 ＝ＥＤ1
…Ｄ′7 ＝ＥＤ7 となる。

【００９７】次のＬＡＴＣＨは、そのラッチ用信号Ｔ_L
はφ₀ と同じであるので、結局ＣＣＤの出力信号を１番
目、２番目…と順次ＡＤ変換した信号Ｄ0 、Ｄ1 、Ｄ2
、…Ｄ6 、Ｄ7 を制御回路１０１へ送る。

【００９８】次に、読み取りラインに集光する集光ユニ
ットの実施例について説明する。

【００９９】図６に示した従来技術に対し、図８に示す
ように円錐台状の集光ユニット８０１を追加する。この
集光ユニットは屈折率ｎが空気より大きい。ｎ＝１より
大きい材質（例えばアクリル）で構成されている。

【０１００】ｎ＝１より大きい物質の中よりｎ≦１の物
質である外部へ光が出ようとするとき全反射（１００％
の効率で反射する）することが公知である。

【０１０１】本実施例はこの原理を利用し、図９Ａに示
す従来のスキャナの様に光源の光が読み取りラインを中
心に巾広く分散し、結局ごく一部の光しか利用できなか
ったのを改良する。光源の光を効率よく読み取りライン
近辺に集光するユニット図９Ｂ（ａ）に於いて、集光ユ
ニットの屈折率はｎ＝１．３とする。ここで光線Ｂは集
光ユニットの中で１回、光線Ｃは集光ユニットの中で２
回反射するが反射率１００％であるので効率よく集光可
能である。

【０１０２】集光ユニットは、図９Ｃに示すようにミラ
ー９０１を用い構成することも可能である。図９Ｃ
（ａ）の９０１の内面がミラーとなっている。ミラーの
形状としては、図９Ｃ（ｂ）に示すような外形が円錐台
形状をなす筒状体または図９（ｃ）に示すような外形が
角錐台形状なす筒状体が考えられる。これらの内面を鏡
面仕上げをする。しかし、ミラーの反射率は８５％程度
であり、特に複数回反射する光に対しては非常に効率を
下げる。

【０１０３】尚、本実施例による集光ユニットは、図
１、図３Ａ、Ｂ、図４Ａ、Ｂ、図５、図７Ａ、Ｂに基づ
き説明した先の実施例によるスキャナにも、当然、用い
ることができる。

【０１０４】

【発明の効果】以上、詳述したように本発明のスキャナ
は、ＣＣＤセンサ転送用クロックを生成する手段を、Ｃ
ＣＤ回路基板内に設けたので、転送用クロック間で位相
ずれは発生しない。従って、高速動作が可能となる。

【０１０５】第２の発明によるスキャナは、ＣＣＤセン
サ・リセットパルスを生成する手段を、ＣＣＤ回路基板
内に設けたので、信号ケーブルにより電波ノイズが発生
しない。従って、高速動作が可能となる。

【０１０６】第３の発明によるスキャナにおいて、制御
回路はＣＣＤ回路基板に高速クロックを供給すべく、高
速クロックを発生する手段と、高速クロックの電圧を減
衰するための手段とを具備するので、信号ケーブルによ
り電波ノイズが発生しない。従って、高速動作が可能と
なる。

【０１０７】第４の発明によるスキャナは、奇数側出力
と偶数側出力の複数出力を有するＣＣＤセンサの信号を
高速処理の為に、前記複数出力と同数のＡＤ変換回路を
使用してアナログ・デジタル変換する際に、１チップ上
に前記複数出力と同数のＡＤ変換回路を集積したＡＤ変
換回路を備えるので、個々のＡＤ変換回路のバラツキに
よる奇数出力と偶数出力の両者間の差の発生を防止する
ことができる。従って、高速動作が可能となる。

【０１０８】第５の発明によるスキャナは、原稿面を照
射する光源の前方に、前記光源からの光を集光する集光
ユニットを具備しているので、良好な画質が得られる。

【図面の簡単な説明】

【図１】本発明の一実施例によるスキャナのブロック図
である。

【図２】ＣＣＤセンサのブロック図である。

【図３Ａ】ＣＣＤ回路基板の回路図である。

【図３Ｂ】ＣＣＤ回路基板の回路図である。

【図４Ａ】アナログ処理回路の回路図である。

【図４Ｂ】アナログ処理回路の回路図である。

【図５】制御回路の中のクロック発生回路図である。

【図６】スキャナの構成図である。

【図７Ａ】スキャナのタイミングチャートである。

【図７Ｂ】スキャナのタイミングチャートである。

【図８】読み取りラインへの集光に関する実施例を示す
図である。

【図９Ａ】集光に関しての従来例を示す図である。

【図９Ｂ】集光に関する実施例を示す図である。

【図９Ｃ】集光にミラーを用いた場合の実施例を示す図
である。

【図１０】従来例と実施例のＣＣＤセンサ駆動パルスの
違いを示す図である。

【符号の説明】

１０１制御回路１０２ＣＣＤ回路基板１０３ＣＣＤセンサ１０４アナログ処理回路１０５点灯回路１０６蛍光灯１０７ＰＭ駆動回路１０８パルスモータ

Claims

【特許請求の範囲】

【請求項１】スキャナを駆動するための信号を生成す
る制御回路と、信号ケーブルを介して前記制御回路から
の信号を受け取るＣＣＤ回路基板とを備えるスキャナで
あって、ＣＣＤセンサ転送用クロックを生成する手段を
前記ＣＣＤ回路基板内に設けたことを特徴とするスキャ
ナ。
【請求項２】スキャナを駆動するための信号を生成す
る制御回路と、信号ケーブルを介して前記制御回路から
の信号を受け取るＣＣＤ回路基板とを備えるスキャナで
あって、ＣＣＤセンサ・リセットパルスを生成する手段
を前記ＣＣＤ回路基板内に設けたことを特徴とするスキ
ャナ。
【請求項３】スキャナを駆動するための信号を生成す
る制御回路と、信号ケーブルを介して前記制御回路から
の信号を受け取るＣＣＤ回路基板とを備えるスキャナで
あって、前記制御回路は前記ＣＣＤ回路基板に高速クロ
ックを供給すべく、高速クロックを発生する手段と、高
速クロックの電圧を減衰するための手段とを具備するこ
とを特徴とするスキャナ。
【請求項４】上記減衰したクロックを正確に受け取る
為に、受け側のＩＣの入力までに直流カット用コンデン
サを直列に接続した請求項３に記載の高速スキャナ。
【請求項５】奇数側出力と偶数側出力の複数出力を有
するＣＣＤセンサの信号を高速処理の為に、前記複数出
力と同数のＡＤ変換回路を使用してアナログ・デジタル
変換する際に、１チップ上に前記複数出力と同数のＡＤ
変換回路を集積したＡＤ変換回路を備え、個々のＡＤ変
換回路のバラツキによる奇数出力と偶数出力の両者間の
差の発生を防止するように構成することを特徴とするス
キャナ。
【請求項６】原稿面を照射する光源の前方に、前記光
源からの光を集光する集光ユニットを具備することを特
徴とするスキャナ。
【請求項７】前記集光ユニットを、空気より屈折率の
大きい物質で構成した請求項６に記載のスキャナ。
【請求項８】前記集光ユニットは、アクリル樹脂で構
成した請求項７に記載のスキャナ。
【請求項９】前記集光ユニットは、ミラーで構成した
請求項７に記載のスキャナ。
【請求項１０】直流カットのコンデンサ、ＤＣレベル
シフト用抵抗、増幅用抵抗および増幅用トランジスタか
らなる高速のＣＣＤ信号を増幅する１電源の増幅回路を
具備することを特徴とするスキャナ。