JPH0730713A - スキャナ - Google Patents
スキャナInfo
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- JPH0730713A JPH0730713A JP5153744A JP15374493A JPH0730713A JP H0730713 A JPH0730713 A JP H0730713A JP 5153744 A JP5153744 A JP 5153744A JP 15374493 A JP15374493 A JP 15374493A JP H0730713 A JPH0730713 A JP H0730713A
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- signal
- scanner
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Abstract
(57)【要約】
【目的】 CCDセンサを10MHZ以上で駆動でき高
速動作可能であり、光源の光を効率よく読み取りライン
近辺に集光することにより画質の良いスキャナを提供す
る。 【構成】 制御回路101は、CCD回路基板102に
信号ψ0の反転信号およびSH’を長い信号ケーブルで
供給する。電波ノイズを発生させないために、信号ψ0
の反転信号は、減衰させて供給する。また、位相のずれ
が問題となるCCDセンサ転送クロックφ1、φ2は、信
号ケーブルを介さないでCCD回路基板で生成する。ま
た、制御信号101はアナログ処理回路104に対し
て、信号TCLAMP、TRS、TAD、TSEL、およびTLを供
給する。CCD回路基板には、図2に示したCCDセン
サ103がある。CCD回路基板102はアナログ処理
回路104に対して、CCDセンサの奇数側出力Vod
dおよび偶数側の出力Vevenを供給する。アナログ
処理回路104は制御回路101に対して、CCDセン
サにセンスされた後アナログデジタル変換された信号D
0〜D7を供給する。
速動作可能であり、光源の光を効率よく読み取りライン
近辺に集光することにより画質の良いスキャナを提供す
る。 【構成】 制御回路101は、CCD回路基板102に
信号ψ0の反転信号およびSH’を長い信号ケーブルで
供給する。電波ノイズを発生させないために、信号ψ0
の反転信号は、減衰させて供給する。また、位相のずれ
が問題となるCCDセンサ転送クロックφ1、φ2は、信
号ケーブルを介さないでCCD回路基板で生成する。ま
た、制御信号101はアナログ処理回路104に対し
て、信号TCLAMP、TRS、TAD、TSEL、およびTLを供
給する。CCD回路基板には、図2に示したCCDセン
サ103がある。CCD回路基板102はアナログ処理
回路104に対して、CCDセンサの奇数側出力Vod
dおよび偶数側の出力Vevenを供給する。アナログ
処理回路104は制御回路101に対して、CCDセン
サにセンスされた後アナログデジタル変換された信号D
0〜D7を供給する。
Description
【0001】
【産業上の利用分野】本発明は、1次元CCDセンサを
用いたスキャナに関する。
用いたスキャナに関する。
【0002】
【従来の技術】近年、文書や図形データをコンピュータ
に入力するための手段として、または、デジタル複写機
やファクシミリの入力手段として、スキャナが広く用い
られている。
に入力するための手段として、または、デジタル複写機
やファクシミリの入力手段として、スキャナが広く用い
られている。
【0003】スキャナは読み取る原稿面に対し、光源か
ら強い光をあて、原稿からの反射光を光学系を介して、
イメージセンサ上に結像させる。イメージセンサは画素
ごとに反射光の強弱、即ち原稿の濃淡に比例した電圧レ
ベルに光電変換して画像を読み取る。これを増幅しAD
変換にてディジタルデータとして上位システムに転送す
る。
ら強い光をあて、原稿からの反射光を光学系を介して、
イメージセンサ上に結像させる。イメージセンサは画素
ごとに反射光の強弱、即ち原稿の濃淡に比例した電圧レ
ベルに光電変換して画像を読み取る。これを増幅しAD
変換にてディジタルデータとして上位システムに転送す
る。
【0004】一般的にイメージセンサは1ライン上に画
素を配列した1次元CCDセンサが使用されており、機
構部にて原稿を走査させることにより画像情報を読み取
ることができる。
素を配列した1次元CCDセンサが使用されており、機
構部にて原稿を走査させることにより画像情報を読み取
ることができる。
【0005】図6にスキャナの一般的な構成を示す。
【0006】スキャナは、原稿601が置かれるガラス
テーブル602と、その下方に位置する光源604と、
光学ユニット603と、アナログ処理回路および制御回
路609と、CCD回路基板608とアナログ処理回路
および制御回路609とを接続する信号ケーブル610
と、キャビネット611とを具備する。光学ユニット6
03は、ミラー605と、レンズ606と、CCD60
7と、CCD回路基板608とを有している。なお、6
12は光学ユニットを移動させるパルスモータである。
テーブル602と、その下方に位置する光源604と、
光学ユニット603と、アナログ処理回路および制御回
路609と、CCD回路基板608とアナログ処理回路
および制御回路609とを接続する信号ケーブル610
と、キャビネット611とを具備する。光学ユニット6
03は、ミラー605と、レンズ606と、CCD60
7と、CCD回路基板608とを有している。なお、6
12は光学ユニットを移動させるパルスモータである。
【0007】スキャン時には、光源604から出射した
光はガラステーブル602を透過して原稿601を照射
する。原稿601で反射された光は再度、ガラステーブ
ル602を透過してミラー605で反射される。ミラー
605で反射された光はレンズ606で集光されCCD
センサ607の受光面に照射される。
光はガラステーブル602を透過して原稿601を照射
する。原稿601で反射された光は再度、ガラステーブ
ル602を透過してミラー605で反射される。ミラー
605で反射された光はレンズ606で集光されCCD
センサ607の受光面に照射される。
【0008】図2は、出力が2チャンネルのCCDセン
サのブロック図である。S1、S2、・・・、S2nは受光
部、OSR1、OSR2、・・・、OSRnは奇数側の受
光部(奇数列に配置された受光部)のアナログ出力をシ
フトアウトするための奇数側シフトレジスタ、OTGは
奇数側の受光部のアナログ出力を奇数側シフトレジスタ
に転送する転送ゲート、ESR1、ESR2、・・・、E
SRnは偶数側の受光部(偶数列に配置された受光部)
のアナログ出力をシフトアウトするための偶数側シフト
レジスタ、ETGは偶数側の受光部のアナログ出力を偶
数側シフトレジスタに転送する転送ゲート、OBUFは
奇数側バッファアンプ、EBUFFは偶数側バッファア
ンプである。また、SHはシフトレジスタのシフト動作
を開始するためのスタートパルス、φ1O、φ2O、φ1E、
φ2Eは転送パルス、φRO、φREはリセットパルス、OC
CDOUTは奇数側受光部のCCD出力、ECCDOU
Tは偶数側受光部のCCD出力である。
サのブロック図である。S1、S2、・・・、S2nは受光
部、OSR1、OSR2、・・・、OSRnは奇数側の受
光部(奇数列に配置された受光部)のアナログ出力をシ
フトアウトするための奇数側シフトレジスタ、OTGは
奇数側の受光部のアナログ出力を奇数側シフトレジスタ
に転送する転送ゲート、ESR1、ESR2、・・・、E
SRnは偶数側の受光部(偶数列に配置された受光部)
のアナログ出力をシフトアウトするための偶数側シフト
レジスタ、ETGは偶数側の受光部のアナログ出力を偶
数側シフトレジスタに転送する転送ゲート、OBUFは
奇数側バッファアンプ、EBUFFは偶数側バッファア
ンプである。また、SHはシフトレジスタのシフト動作
を開始するためのスタートパルス、φ1O、φ2O、φ1E、
φ2Eは転送パルス、φRO、φREはリセットパルス、OC
CDOUTは奇数側受光部のCCD出力、ECCDOU
Tは偶数側受光部のCCD出力である。
【0009】例として、具体的な数値を入れると、n=
1024で、2048素子のCCDセンサとなる。
1024で、2048素子のCCDセンサとなる。
【0010】
【発明が解決しようとする課題】CCD607を駆動す
る信号φ1O、φ1Eは、信号φ1から生成される。φ2O、
φ2Eは、信号φ2から生成される。φ1、φ2の信号は、
図6のアナログ処理回路及び制御回路609で生成され
た後、多大な遅延を引き起こす信号ケーブル610を介
して、CCD607に供給される。この場合、長い電送
経路の途中でφ1、φ2の位相がずれる可能性があり、C
CD内の電荷の転送効率が悪くなる。その様子を図10
(a)に示す。図10(b)は、位相ずれがない場合を
示す。
る信号φ1O、φ1Eは、信号φ1から生成される。φ2O、
φ2Eは、信号φ2から生成される。φ1、φ2の信号は、
図6のアナログ処理回路及び制御回路609で生成され
た後、多大な遅延を引き起こす信号ケーブル610を介
して、CCD607に供給される。この場合、長い電送
経路の途中でφ1、φ2の位相がずれる可能性があり、C
CD内の電荷の転送効率が悪くなる。その様子を図10
(a)に示す。図10(b)は、位相ずれがない場合を
示す。
【0011】また、CCD電荷のリセットパルスφRO、
φREはリセットパルスφRから生成される。リセットパ
ルスφRはアナログ処理回路及び制御回路609で作ら
れて信号ケーブル610を介して、CCD607に供給
される。
φREはリセットパルスφRから生成される。リセットパ
ルスφRはアナログ処理回路及び制御回路609で作ら
れて信号ケーブル610を介して、CCD607に供給
される。
【0012】リセットパルスφRは高速クロックである
ので、信号ケーブル610により生成される電波が問題
である。現在、電波規制で各国で厳しく制限されてい
る。
ので、信号ケーブル610により生成される電波が問題
である。現在、電波規制で各国で厳しく制限されてい
る。
【0013】その他にもφR を長い伝送経路で送られて
くると、φ1、φ2との時間関係もバラツキが出る可能性
がある。
くると、φ1、φ2との時間関係もバラツキが出る可能性
がある。
【0014】また、φ1、φ2を生成するψ0の反転信号
は信号ケーブルにより電波ノイズを発生する。
は信号ケーブルにより電波ノイズを発生する。
【0015】また、高速処理のため、奇数側出力、偶数
側出力の2チャンネルのCCDセンサを用い、さらに、
奇数側出力、偶数側出力をそれぞれ独立のADコンバー
タでデジタル信号へ変換する場合、ADコンバータは1
つ1つAD特性が異なるので、奇数側、偶数側でそれぞ
れの周期的な筋が発生する。
側出力の2チャンネルのCCDセンサを用い、さらに、
奇数側出力、偶数側出力をそれぞれ独立のADコンバー
タでデジタル信号へ変換する場合、ADコンバータは1
つ1つAD特性が異なるので、奇数側、偶数側でそれぞ
れの周期的な筋が発生する。
【0016】以上述べた問題により、CCDセンサーを
高々数MHzでしか駆動できなかった。
高々数MHzでしか駆動できなかった。
【0017】また、図9Aに示すように光源の光が読み
取りラインを中心に幅広く分散し、ごく一部の光しか利
用できないため、画質が悪い。
取りラインを中心に幅広く分散し、ごく一部の光しか利
用できないため、画質が悪い。
【0018】本発明は、CCDセンサを10MHz以上
で駆動できる高速動作可能なスキャナを提供することを
第1の目的とする。光源の光を効率よく読み取りライン
近辺に集光することにより画質の良好なスキャナを提供
することを第2の目的とする。
で駆動できる高速動作可能なスキャナを提供することを
第1の目的とする。光源の光を効率よく読み取りライン
近辺に集光することにより画質の良好なスキャナを提供
することを第2の目的とする。
【0019】
【課題を解決するための手段】本発明のスキャナは、ス
キャナを駆動するための信号を生成する制御回路と、信
号ケーブルを介して前記制御回路からの信号を受け取る
CCD回路基板とを備えるスキャナであって、CCDセ
ンサ転送用クロックを生成する手段を前記CCD回路基
板内に設けたことを特徴とする。
キャナを駆動するための信号を生成する制御回路と、信
号ケーブルを介して前記制御回路からの信号を受け取る
CCD回路基板とを備えるスキャナであって、CCDセ
ンサ転送用クロックを生成する手段を前記CCD回路基
板内に設けたことを特徴とする。
【0020】第2の発明によるスキャナは、スキャナを
駆動するための信号を生成する制御回路と、信号ケーブ
ルを介して前記制御回路からの信号を受け取るCCD回
路基板とを備えるスキャナであって、CCDセンサ・リ
セットパルスを生成する手段を前記CCD回路基板内に
設けたことを特徴とする。
駆動するための信号を生成する制御回路と、信号ケーブ
ルを介して前記制御回路からの信号を受け取るCCD回
路基板とを備えるスキャナであって、CCDセンサ・リ
セットパルスを生成する手段を前記CCD回路基板内に
設けたことを特徴とする。
【0021】第3の発明によるスキャナは、スキャナを
駆動するための信号を生成する制御回路と、信号ケーブ
ルを介して前記制御回路からの信号を受け取るCCD回
路基板とを備えるスキャナであって、前記制御回路は前
記CCD回路基板に高速クロックを供給すべく、高速ク
ロックを発生する手段と、高速クロックの電圧を減衰す
るための手段とを具備することを特徴とする。
駆動するための信号を生成する制御回路と、信号ケーブ
ルを介して前記制御回路からの信号を受け取るCCD回
路基板とを備えるスキャナであって、前記制御回路は前
記CCD回路基板に高速クロックを供給すべく、高速ク
ロックを発生する手段と、高速クロックの電圧を減衰す
るための手段とを具備することを特徴とする。
【0022】この場合、上記減衰したクロックを正確に
受け取る為に、受け側のICの入力までに直流カット用
コンデンサを直列に接続してもよい。
受け取る為に、受け側のICの入力までに直流カット用
コンデンサを直列に接続してもよい。
【0023】第4の発明によるスキャナは、奇数側出力
と偶数側出力の複数出力を有するCCDセンサの信号を
高速処理の為に、前記複数出力と同数のAD変換回路を
使用してアナログ・デジタル変換する際に、1チップ上
に前記複数出力と同数のAD変換回路を集積したAD変
換回路を備え、個々のAD変換回路のバラツキによる奇
数出力と偶数出力の両者間の差の発生を防止するように
構成することを特徴とする。
と偶数側出力の複数出力を有するCCDセンサの信号を
高速処理の為に、前記複数出力と同数のAD変換回路を
使用してアナログ・デジタル変換する際に、1チップ上
に前記複数出力と同数のAD変換回路を集積したAD変
換回路を備え、個々のAD変換回路のバラツキによる奇
数出力と偶数出力の両者間の差の発生を防止するように
構成することを特徴とする。
【0024】第5の発明のスキャナは、原稿面を照射す
る光源の前方に、前記光源からの光を集光する集光ユニ
ットを具備することを特徴とする。
る光源の前方に、前記光源からの光を集光する集光ユニ
ットを具備することを特徴とする。
【0025】この場合、前記集光ユニットを、空気より
屈折率の大きい物質で構成してもよい。
屈折率の大きい物質で構成してもよい。
【0026】また、前記集光ユニットは、アクリル樹脂
で構成してもよい。
で構成してもよい。
【0027】また、前記集光ユニットは、ミラーで構成
してもよい。
してもよい。
【0028】
【作用】第1の発明によれば、CCDセンサ転送用クロ
ックφ1、φ2は、制御回路から長い信号ケーブルを介し
てCCD回路基板に供給されるのではなく、CCD回路
基板内で直接生成されるので、φ1とφ2の間に位相ずれ
は発生しない。
ックφ1、φ2は、制御回路から長い信号ケーブルを介し
てCCD回路基板に供給されるのではなく、CCD回路
基板内で直接生成されるので、φ1とφ2の間に位相ずれ
は発生しない。
【0029】第2の発明によれば、CCDセンサ・リセ
ット用信号は、制御回路から長い信号ケーブルを介して
CCD回路基板に供給されるのではなく、CCD回路基
板内で直接生成されるので、信号ケーブルによる電波ノ
イズは発生しない。
ット用信号は、制御回路から長い信号ケーブルを介して
CCD回路基板に供給されるのではなく、CCD回路基
板内で直接生成されるので、信号ケーブルによる電波ノ
イズは発生しない。
【0030】第3の発明によれば、高速クロックの電圧
が減衰されているので、信号ケーブルによる電波ノイズ
は低く抑えられる。
が減衰されているので、信号ケーブルによる電波ノイズ
は低く抑えられる。
【0031】第4の発明によれば、複数個のADコンバ
ータが1チップ上につくられるので、複数個のADコン
バータ間で特性のばらつきはない。
ータが1チップ上につくられるので、複数個のADコン
バータ間で特性のばらつきはない。
【0032】第5の発明によれば、集光ユニットを備え
ているので、光源の光を効率よく読み取りライン近辺に
集光することができる。
ているので、光源の光を効率よく読み取りライン近辺に
集光することができる。
【0033】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。
詳細に説明する。
【0034】図1は本発明の一実施例によるスキャナの
回路ブロック図である。図6においてアナログ処理回路
および制御回路609で示した制御回路101は、図6
において608で示したCCD回路基板102に信号ψ
0の反転信号およびSH’を供給する。また、制御回路
101はアナログ処理回路104に対して、信号T
CLAMP、TRS、TAD、TSEL、およびTLを供給する。C
CD回路基板には、図2に示したCCDセンサ103が
ある。CCD回路基板102はアナログ処理回路104
に対して、CCDセンサの奇数側出力Voddおよび偶
数側の出力Vevenを供給する。アナログ処理回路1
04は制御回路101に対して、CCDセンサにセンス
された後アナログデジタル変換された信号D0〜D7を供
給する。
回路ブロック図である。図6においてアナログ処理回路
および制御回路609で示した制御回路101は、図6
において608で示したCCD回路基板102に信号ψ
0の反転信号およびSH’を供給する。また、制御回路
101はアナログ処理回路104に対して、信号T
CLAMP、TRS、TAD、TSEL、およびTLを供給する。C
CD回路基板には、図2に示したCCDセンサ103が
ある。CCD回路基板102はアナログ処理回路104
に対して、CCDセンサの奇数側出力Voddおよび偶
数側の出力Vevenを供給する。アナログ処理回路1
04は制御回路101に対して、CCDセンサにセンス
された後アナログデジタル変換された信号D0〜D7を供
給する。
【0035】105は点灯回路であり、信号FLONが
“1”の時、蛍光灯106をONさせる。107は、P
M駆動回路で信号FORWARD=“1”の時に信号P
MCLOCKが1回“1”に立ち上がるとパルスモータ
108が図6の光学ユニット603を例えば1/16m
m前進させる。信号FORWARD=“0”の時で信号
PMCLOCKが1回“1”に立ち上がると、光学ユニ
ット603を1/16mm後退させる。
“1”の時、蛍光灯106をONさせる。107は、P
M駆動回路で信号FORWARD=“1”の時に信号P
MCLOCKが1回“1”に立ち上がるとパルスモータ
108が図6の光学ユニット603を例えば1/16m
m前進させる。信号FORWARD=“0”の時で信号
PMCLOCKが1回“1”に立ち上がると、光学ユニ
ット603を1/16mm後退させる。
【0036】図5は制御回路101の中のクロック発生
回路を示す。発振器501の出力φ0はインバータIN
V501の入力に接続されている。インバータ501の
出力はインバータ502の入力に接続されている。IN
V502は信号TLを出力する。
回路を示す。発振器501の出力φ0はインバータIN
V501の入力に接続されている。インバータ501の
出力はインバータ502の入力に接続されている。IN
V502は信号TLを出力する。
【0037】また、発振器の501の出力φ0はカウン
タ502のT入力に接続されている。カウンタ502の
出力CAはインバータINV503の入力に接続されて
いる。インバータINV503の出力CAの反転信号は
インバータ504の入力に接続されている。インバータ
504は信号SH’を出力する。
タ502のT入力に接続されている。カウンタ502の
出力CAはインバータINV503の入力に接続されて
いる。インバータINV503の出力CAの反転信号は
インバータ504の入力に接続されている。インバータ
504は信号SH’を出力する。
【0038】また、発振器の501の出力φ0はDフリ
ップフロップDFFのT入力に接続されている。CAの
反転信号はS入力に接続されている。R入力には電源5
Vが接続されている。DフリップフロップDFFのQの
反転信号出力ψ2はD入力に接続されている。Dフリッ
プフロップDFFのQ出力は信号ψ1として出力され
る。信号φ0はインバータINV505の入力に接続さ
れている。インバータINV505の出力φ0の反転信
号はANDゲートGATEの1入力に接続されている。
信号ψ1はANDゲートGATEの他方の入力に接続さ
れている。ANDゲートGATEは信号TCLAMP、
TAD、TSELを出力する。ANDゲートGATEの出力
はインバータINV506の入力に接続されている。イ
ンバータINV506は信号TRSを出力する。
ップフロップDFFのT入力に接続されている。CAの
反転信号はS入力に接続されている。R入力には電源5
Vが接続されている。DフリップフロップDFFのQの
反転信号出力ψ2はD入力に接続されている。Dフリッ
プフロップDFFのQ出力は信号ψ1として出力され
る。信号φ0はインバータINV505の入力に接続さ
れている。インバータINV505の出力φ0の反転信
号はANDゲートGATEの1入力に接続されている。
信号ψ1はANDゲートGATEの他方の入力に接続さ
れている。ANDゲートGATEは信号TCLAMP、
TAD、TSELを出力する。ANDゲートGATEの出力
はインバータINV506の入力に接続されている。イ
ンバータINV506は信号TRSを出力する。
【0039】信号φ0の反転信号は抵抗R501(30
0Ω)の一端に接続されている。抵抗R501の他端は
抵抗R502(300Ω)の一端、抵抗R503(30
0Ω)の一端、およびトランジスタTRのベースに接続
されている。抵抗R502の他端は電源5Vに、抵抗R
503の他端はアースに接続されている。トランジスタ
TRのコレクタはアースに接続されている。トランジス
タTRのエミッタは抵抗R504(100Ω)の一端に
接続され、信号ψ0の反転信号を出力する。抵抗R50
4の他端は電源5Vに接続されている。
0Ω)の一端に接続されている。抵抗R501の他端は
抵抗R502(300Ω)の一端、抵抗R503(30
0Ω)の一端、およびトランジスタTRのベースに接続
されている。抵抗R502の他端は電源5Vに、抵抗R
503の他端はアースに接続されている。トランジスタ
TRのコレクタはアースに接続されている。トランジス
タTRのエミッタは抵抗R504(100Ω)の一端に
接続され、信号ψ0の反転信号を出力する。抵抗R50
4の他端は電源5Vに接続されている。
【0040】図3Aおよび図3Bは、CCD回路基板の
回路図を示す。
回路図を示す。
【0041】信号ψ0の反転信号はコンデンサC101
(0.1μF)の一端に接続されている。コンデンサC
101の他端は抵抗R301(2.2KΩ)および抵抗
R302(2.2KΩ)の一端に接続され、ψ0’の反
転信号を出力する。抵抗R301の他端は電源5Vに接
続されている。抵抗R302の他端はアースに接続され
ている。
(0.1μF)の一端に接続されている。コンデンサC
101の他端は抵抗R301(2.2KΩ)および抵抗
R302(2.2KΩ)の一端に接続され、ψ0’の反
転信号を出力する。抵抗R301の他端は電源5Vに接
続されている。抵抗R302の他端はアースに接続され
ている。
【0042】ψ0’の反転信号はインバータINV10
1の入力に接続されている。インバータINV101は
信号ψ0を出力する。
1の入力に接続されている。インバータINV101は
信号ψ0を出力する。
【0043】信号ψ0はDフリップフロップDFF10
1のT入力に接続されている。R入力は電源5Vに接続
されている。Q出力は信号φ1を出力する。Qの反転出
力は信号φ2を出力し、D入力に接続されている。信号
SH’はインバータINV102の入力に接続されてい
る。インバータINV102の出力はDフリップフロッ
プDFF101のS入力およびインバータINV107
の入力に接続されている。インバータINV107の出
力は図2に示したCCDセンサCCDのSH入力に接続
されている。
1のT入力に接続されている。R入力は電源5Vに接続
されている。Q出力は信号φ1を出力する。Qの反転出
力は信号φ2を出力し、D入力に接続されている。信号
SH’はインバータINV102の入力に接続されてい
る。インバータINV102の出力はDフリップフロッ
プDFF101のS入力およびインバータINV107
の入力に接続されている。インバータINV107の出
力は図2に示したCCDセンサCCDのSH入力に接続
されている。
【0044】信号φ1はインバータINV103の入力
およびインバータINV105の入力に接続されてい
る。インバータINV103の出力はCCDセンサCC
Dのφ1O入力に接続されている。インバータINV10
5の出力はCCDセンサCCDのφ1E入力に接続されて
いる。
およびインバータINV105の入力に接続されてい
る。インバータINV103の出力はCCDセンサCC
Dのφ1O入力に接続されている。インバータINV10
5の出力はCCDセンサCCDのφ1E入力に接続されて
いる。
【0045】信号φ2はインバータINV104の入
力、インバータINV106の入力、およびコンデンサ
C102(10PF)の一端に接続されている。インバ
ータINV104の出力はCCDセンサCCDのφ2O入
力に接続されている。インバータINV106の出力は
CCDセンサCCDのφ2E入力に接続されている。コン
デンサC102の他端は抵抗R303(2.2KΩ)お
よび抵抗R304(3.3KΩ)の一端に接続され、信
号φ2’を出力する。抵抗R303の他端は電源5Vに
接続されている。抵抗R304の他端はアースに接続さ
れている。
力、インバータINV106の入力、およびコンデンサ
C102(10PF)の一端に接続されている。インバ
ータINV104の出力はCCDセンサCCDのφ2O入
力に接続されている。インバータINV106の出力は
CCDセンサCCDのφ2E入力に接続されている。コン
デンサC102の他端は抵抗R303(2.2KΩ)お
よび抵抗R304(3.3KΩ)の一端に接続され、信
号φ2’を出力する。抵抗R303の他端は電源5Vに
接続されている。抵抗R304の他端はアースに接続さ
れている。
【0046】信号φ2’はインバータINV108の入
力に接続されている。インバータINV108の出力は
信号φRを出力し、CCDセンサCCDのφRO入力およ
びφRE入力に接続されている。
力に接続されている。インバータINV108の出力は
信号φRを出力し、CCDセンサCCDのφRO入力およ
びφRE入力に接続されている。
【0047】CCDセンサCCDのVDD入力およびGN
D入力はそれぞれ電源12V、アースに接続されてい
る。
D入力はそれぞれ電源12V、アースに接続されてい
る。
【0048】CCDセンサCCDのOCCDout出力
およびECCDout出力はそれぞれ信号OCCDou
t、信号ECCDoutを出力する。
およびECCDout出力はそれぞれ信号OCCDou
t、信号ECCDoutを出力する。
【0049】信号OCCDoutはトランジスタTR1
01のベースに接続されている。トランジスタTR10
1のコレクタは電源12Vに接続されている。トランジ
スタTR101のエミッタは抵抗R305(470Ω)
を介してアースに接続され、直流カットコンデンサC1
03(1μF)の一端に接続されている。直流カットコ
ンデンサC103、DCレベルシフト用抵抗R306、
R307、増幅用抵抗R308、R309および増幅用
トランジスタTR102は高速のCCD信号を増幅する
1電源で可能な安価で高速信号処理が可能な増幅回路を
構成する。従来、増幅回路としてはオペアンプを用いて
いたが、10MHz以上を増幅する増幅回路は高価でさ
らに正負の電源が必要であった。コンデンサC103の
他端は信号vodd1を出力し、DCレベルシフト用抵
抗R306(10KΩ)を介して電源12Vに接続さ
れ、DCレベルシフト用抵抗R307(1.8KΩ)を
介してアースに接続されている。信号vodd1は増幅
用トランジスタTR102のベースに接続されている。
トランジスタTR102のコレクタは信号vodd2を
出力し、増幅用抵抗R308(330Ω)を介して電源
12Vに接続されている。トランジスタTR102のエ
ミッタは増幅用抵抗R309(100Ω)を介してアー
スに接続されている。信号vodd2はトランジスタT
R103のベースに接続されている。トランジスタTR
103のコレクタは電源12Vに接続せれている。トラ
ンジスタTR103のエミッタは信号Voddを出力
し、抵抗R310(220Ω)を介してアースに接続さ
れている。
01のベースに接続されている。トランジスタTR10
1のコレクタは電源12Vに接続されている。トランジ
スタTR101のエミッタは抵抗R305(470Ω)
を介してアースに接続され、直流カットコンデンサC1
03(1μF)の一端に接続されている。直流カットコ
ンデンサC103、DCレベルシフト用抵抗R306、
R307、増幅用抵抗R308、R309および増幅用
トランジスタTR102は高速のCCD信号を増幅する
1電源で可能な安価で高速信号処理が可能な増幅回路を
構成する。従来、増幅回路としてはオペアンプを用いて
いたが、10MHz以上を増幅する増幅回路は高価でさ
らに正負の電源が必要であった。コンデンサC103の
他端は信号vodd1を出力し、DCレベルシフト用抵
抗R306(10KΩ)を介して電源12Vに接続さ
れ、DCレベルシフト用抵抗R307(1.8KΩ)を
介してアースに接続されている。信号vodd1は増幅
用トランジスタTR102のベースに接続されている。
トランジスタTR102のコレクタは信号vodd2を
出力し、増幅用抵抗R308(330Ω)を介して電源
12Vに接続されている。トランジスタTR102のエ
ミッタは増幅用抵抗R309(100Ω)を介してアー
スに接続されている。信号vodd2はトランジスタT
R103のベースに接続されている。トランジスタTR
103のコレクタは電源12Vに接続せれている。トラ
ンジスタTR103のエミッタは信号Voddを出力
し、抵抗R310(220Ω)を介してアースに接続さ
れている。
【0050】OCCDout以降、奇数側出力の回路の
説明をした。ECCDout以降、偶数側出力の回路
は、奇数側出力と同様の構成をとるので、ここでは説明
を省略する。
説明をした。ECCDout以降、偶数側出力の回路
は、奇数側出力と同様の構成をとるので、ここでは説明
を省略する。
【0051】図4Aおよび図4Bはアナログ処理回路を
示す。
示す。
【0052】信号VoddはコンデンサC401(1μ
F)の一端に接続されている。コンデンサC401の他
端は抵抗R401(3.3KΩ)の一端、抵抗R402
(2.2KΩ)の一端、及び、トランジスタTR401
のベースに接続されている。抵抗R401の他端は電源
5Vに接続されている。抵抗R402の他端はアースに
接続されている。トランジスタTR401のコレクタは
アースに接続されている。トランジスタTR401のエ
ミッタは抵抗R403(470Ω)を介して電源5Vに
接続されている。また、エミッタはトランジスタTR4
02のベースに接続されている。トランジスタTR40
2のコレクタは電源5Vに接続されている。トランジス
タTR402のエミッタは抵抗R404(470Ω)を
介してアースに接続されている。また、トランジスタT
R402のエミッタはコンデンサC402(1000P
F)の一端に接続されている。コンデンサC402の他
端は信号V1oddを出力する。
F)の一端に接続されている。コンデンサC401の他
端は抵抗R401(3.3KΩ)の一端、抵抗R402
(2.2KΩ)の一端、及び、トランジスタTR401
のベースに接続されている。抵抗R401の他端は電源
5Vに接続されている。抵抗R402の他端はアースに
接続されている。トランジスタTR401のコレクタは
アースに接続されている。トランジスタTR401のエ
ミッタは抵抗R403(470Ω)を介して電源5Vに
接続されている。また、エミッタはトランジスタTR4
02のベースに接続されている。トランジスタTR40
2のコレクタは電源5Vに接続されている。トランジス
タTR402のエミッタは抵抗R404(470Ω)を
介してアースに接続されている。また、トランジスタT
R402のエミッタはコンデンサC402(1000P
F)の一端に接続されている。コンデンサC402の他
端は信号V1oddを出力する。
【0053】信号V1oddはトランジスタTR403
のベースに接続されている。信号V1oddはアナログ
スイッチASW401のドレインに接続されている。ア
ナログスイッチASW401のゲートには信号TCLAMP
が接続されている。アナログスイッチASW401のソ
ースは抵抗R415(330Ω)を介して電源5Vに、
抵抗R416(220Ω)を介してアースに、コンデン
サC407の一端に接続されている。コンデンサC40
7の他端はアースに接続されている。トランジスタTR
403のコレクタは電源5Vに接続されている。エミッ
タは抵抗R405(470Ω)を介してアースに接続さ
れている。また、エミッタはダイオードD401の一端
に接続される。ダイオードD401の他端は抵抗R40
6(10Ω)の一端に接続される。抵抗R406の他端
は信号V2oddを出力し、コンデンサC403(47
0PF)に接続されている。信号TRSはバッファBUF
F401の入力に接続されている。バッファBUFF4
01の出力は信号V2oddに接続されている。
のベースに接続されている。信号V1oddはアナログ
スイッチASW401のドレインに接続されている。ア
ナログスイッチASW401のゲートには信号TCLAMP
が接続されている。アナログスイッチASW401のソ
ースは抵抗R415(330Ω)を介して電源5Vに、
抵抗R416(220Ω)を介してアースに、コンデン
サC407の一端に接続されている。コンデンサC40
7の他端はアースに接続されている。トランジスタTR
403のコレクタは電源5Vに接続されている。エミッ
タは抵抗R405(470Ω)を介してアースに接続さ
れている。また、エミッタはダイオードD401の一端
に接続される。ダイオードD401の他端は抵抗R40
6(10Ω)の一端に接続される。抵抗R406の他端
は信号V2oddを出力し、コンデンサC403(47
0PF)に接続されている。信号TRSはバッファBUF
F401の入力に接続されている。バッファBUFF4
01の出力は信号V2oddに接続されている。
【0054】信号V2oddはトランジスタTR404
のベースに接続されている。コレクタはアースに接続さ
れている。エミッタは信号ADINoddを出力し、抵
抗R407(470Ω)を介して、電源5Vに接続され
ている。信号ADINoddはADコンバータDADC
のアナログ入力に接続されている。ADコンバータDA
DCにはADコンバータ・サンプリング信号TADが供給
されている。ADコンバータDADCの奇数側デジタル
出力OD0〜OD7はデータセレクタ401の1入力に
接続されている。DAコンバータDADCの偶数側デジ
タル出力ED0〜ED7はデータセレクタの他方の入力
に接続されている。データセレクタ401にはセレクト
信号TSELが供給されている。データセレクタ401の
出力D’0〜D’7はラッチ回路LATCHの入力に接続
されている。ラッチ回路LATCHはデータD0〜D7
を出力する。ラッチ回路LATCHにはラッチ信号TL
が供給される。
のベースに接続されている。コレクタはアースに接続さ
れている。エミッタは信号ADINoddを出力し、抵
抗R407(470Ω)を介して、電源5Vに接続され
ている。信号ADINoddはADコンバータDADC
のアナログ入力に接続されている。ADコンバータDA
DCにはADコンバータ・サンプリング信号TADが供給
されている。ADコンバータDADCの奇数側デジタル
出力OD0〜OD7はデータセレクタ401の1入力に
接続されている。DAコンバータDADCの偶数側デジ
タル出力ED0〜ED7はデータセレクタの他方の入力
に接続されている。データセレクタ401にはセレクト
信号TSELが供給されている。データセレクタ401の
出力D’0〜D’7はラッチ回路LATCHの入力に接続
されている。ラッチ回路LATCHはデータD0〜D7
を出力する。ラッチ回路LATCHにはラッチ信号TL
が供給される。
【0055】上記に示した構成からなるスキャナの動作
を説明する。
を説明する。
【0056】図7Aおよび7Bにスキャナのタイミング
チャートを示す。基本クロックφ0、1028進カウン
タの1028進出力CA、CCDセンサ駆動信号φ1、
φ2、ψ0’の反転信号、信号ψ0、信号φ2’、CCDセ
ンサの出力バッファリセット信号φR、CCDセンサ奇
数側出力OCCDout、アナログ処理回路駆動信号v
1odd、v2odd、クランプ信号TCLAMP、奇数側信
号V1odd、V2odd、奇数側ADコンバータ入力信
号ADINodd、ADコンバータ・サンプリング信号
TAD、ラッチ信号TLのタイミングが示されている。
チャートを示す。基本クロックφ0、1028進カウン
タの1028進出力CA、CCDセンサ駆動信号φ1、
φ2、ψ0’の反転信号、信号ψ0、信号φ2’、CCDセ
ンサの出力バッファリセット信号φR、CCDセンサ奇
数側出力OCCDout、アナログ処理回路駆動信号v
1odd、v2odd、クランプ信号TCLAMP、奇数側信
号V1odd、V2odd、奇数側ADコンバータ入力信
号ADINodd、ADコンバータ・サンプリング信号
TAD、ラッチ信号TLのタイミングが示されている。
【0057】図5において発振器の出力はφ0 となり、
インバータ1NV501及び1NV502によりラッチ
用信号TLが生成される。又カウンタ502は、102
8進カウンターでそのクロックはφ0 である。φ0 を1
028ケカウントする度に、1028進出力CAを1ク
ロック分Highとする(図7A参照)。1028進出
力CAはインバータ1NV503及び1NV504によ
りSH′と成る。
インバータ1NV501及び1NV502によりラッチ
用信号TLが生成される。又カウンタ502は、102
8進カウンターでそのクロックはφ0 である。φ0 を1
028ケカウントする度に、1028進出力CAを1ク
ロック分Highとする(図7A参照)。1028進出
力CAはインバータ1NV503及び1NV504によ
りSH′と成る。
【0058】DフリップフロップDFFの出力ψ1 はC
AのLow期間でセットされ、それ以後のφ0 の立ち上
がり毎に反転される。ψ2 はψ1 を反転した信号であ
る。
AのLow期間でセットされ、それ以後のφ0 の立ち上
がり毎に反転される。ψ2 はψ1 を反転した信号であ
る。
【0059】TCLAMP =TAD=TSEL はψ1 とφ0の反
転信号 をANDした出力信号である。
転信号 をANDした出力信号である。
【0060】TRのベース電位はφ0の反転信号が0V
の時、約1.67Vで、5Vの時、約3.33Vとな
る。従って、トランジスタTRのベース・エミッタ間電
圧を0.8Vとした時、ψ0の反転信号は、約2.47
Vより約4.13Vに振幅する信号である。CCD回路
基板でφ1 、φ2 を作るクロックψ0の反転信号はφ0の
反転信号を減衰した信号となりφ0の反転信号は約5VP
Pの信号でありψ0の反転信号は約1.66VPPの信号で
ある。従って、このψ0は長い信号ケーブル610を用
いて伝達されるが電波ノイズをあまり出さない。
の時、約1.67Vで、5Vの時、約3.33Vとな
る。従って、トランジスタTRのベース・エミッタ間電
圧を0.8Vとした時、ψ0の反転信号は、約2.47
Vより約4.13Vに振幅する信号である。CCD回路
基板でφ1 、φ2 を作るクロックψ0の反転信号はφ0の
反転信号を減衰した信号となりφ0の反転信号は約5VP
Pの信号でありψ0の反転信号は約1.66VPPの信号で
ある。従って、このψ0は長い信号ケーブル610を用
いて伝達されるが電波ノイズをあまり出さない。
【0061】図3に示したCCD回路基板では、次の動
作が行われる。
作が行われる。
【0062】ψ0の反転信号は、図6に示したアナログ
処理回路及び制御回路609より信号ケーブル610を
用いて送られてくる。Highレベル約4.13V、L
owレベル約2.47Vの信号である。
処理回路及び制御回路609より信号ケーブル610を
用いて送られてくる。Highレベル約4.13V、L
owレベル約2.47Vの信号である。
【0063】この小さい振巾の信号を受ける為、受け側
のCCD回路基板では直流カットのコンデンサを直列に
設け、受け側のIC(INV101ここでは、74AC
04)のスレッシュホールド(ここでは約2.5V)中
心にψ0の反転信号 をレベルシフトした信号ψ0′の反
転信号で受け確実に信号を伝達する。
のCCD回路基板では直流カットのコンデンサを直列に
設け、受け側のIC(INV101ここでは、74AC
04)のスレッシュホールド(ここでは約2.5V)中
心にψ0の反転信号 をレベルシフトした信号ψ0′の反
転信号で受け確実に信号を伝達する。
【0064】ψ0の反転信号は直流カット用コンデンサ
C101(0.01μF)を介し、R301、R302
の中点へ接続されている。R301=R302=2.2
kΩであるのでインバータINV101の平均直流電位
は2.5Vである。又INV101は74ACO4でそ
れの入力のスレッシュホールド電圧は概略それの電源電
圧5Vの半分である2.5Vである。
C101(0.01μF)を介し、R301、R302
の中点へ接続されている。R301=R302=2.2
kΩであるのでインバータINV101の平均直流電位
は2.5Vである。又INV101は74ACO4でそ
れの入力のスレッシュホールド電圧は概略それの電源電
圧5Vの半分である2.5Vである。
【0065】つまり、1NV101の入力信号ψ0′の
反転信号の平均直流電位は、INV101の入力のスレ
ッシュホールド電位となるべくR301及びR302の
値が決定されている。
反転信号の平均直流電位は、INV101の入力のスレ
ッシュホールド電位となるべくR301及びR302の
値が決定されている。
【0066】従って、ψ0 ′の反転信号は図7Aに示す
ように2.5Vを中心に振巾する。
ように2.5Vを中心に振巾する。
【0067】ここでC101×R301の時定数は、φ
0=ψ0の周期(100nsec)より十分長く設定され
ている。ここでC101=0.1μF、R301=2.
2KΩなので、C101×R301は22μsecとな
る。
0=ψ0の周期(100nsec)より十分長く設定され
ている。ここでC101=0.1μF、R301=2.
2KΩなので、C101×R301は22μsecとな
る。
【0068】DフリップフロップDFF101のQ及び
Qの反転出力φ1 、φ2 は図5のψ1 、ψ2 と同じ信号
になる。(図7A参照) ここでφ2 はC102(10PF)を介し、R303と
R304の中点に接続されている。その中点は1NV1
08の入力に接続されている。
Qの反転出力φ1 、φ2 は図5のψ1 、ψ2 と同じ信号
になる。(図7A参照) ここでφ2 はC102(10PF)を介し、R303と
R304の中点に接続されている。その中点は1NV1
08の入力に接続されている。
【0069】ここでその中点の平均直流電位は3Vに設
定され、1NV108(74AC04)の入力のスレッ
シュホールドより1V高く設定されている。又、C10
2の容量は10PFと小さく設定されている。
定され、1NV108(74AC04)の入力のスレッ
シュホールドより1V高く設定されている。又、C10
2の容量は10PFと小さく設定されている。
【0070】ここでφ2 がHighよりLowに下がる
と、その一瞬φ2 ′は図7Aに示すように2.5Vより
下がりそこから
と、その一瞬φ2 ′は図7Aに示すように2.5Vより
下がりそこから
【0071】
【数1】
【0072】の時定数で3Vに近づく、従って1NV1
08の出力φR は、φ2 の立ち下がりより概略約10n
secの巾を持つパルス信号となる。
08の出力φR は、φ2 の立ち下がりより概略約10n
secの巾を持つパルス信号となる。
【0073】図3に於いて、1NV103、1NV10
4、1NV105、1NV106は74AC240であ
りφ1O、φ2O、φ1E、φ2EをCCDセンサCCDへ与え
る。
4、1NV105、1NV106は74AC240であ
りφ1O、φ2O、φ1E、φ2EをCCDセンサCCDへ与え
る。
【0074】CCDはOTGの奇数側トランスファーゲ
ート、ETGの偶数側トランスファーゲートにシフトパ
ルスSHを受け、センサー部で受光蓄積した電荷をそれ
ぞれ奇数側アナログシフトレジスター、偶数側アナログ
シフトレジスターへ転送する。それぞれのアナログシフ
レジスターに転送された電荷はそれぞれクロックφ1O、
φ2O、φ1E、φ2Eにより奇数側出力バッファおよび偶数
側出力バッファへ転送される。
ート、ETGの偶数側トランスファーゲートにシフトパ
ルスSHを受け、センサー部で受光蓄積した電荷をそれ
ぞれ奇数側アナログシフトレジスター、偶数側アナログ
シフトレジスターへ転送する。それぞれのアナログシフ
レジスターに転送された電荷はそれぞれクロックφ1O、
φ2O、φ1E、φ2Eにより奇数側出力バッファおよび偶数
側出力バッファへ転送される。
【0075】それぞれの出力バッファに転送された電荷
は、それぞれφRO、φRE(結局φRO、φRE=φR)でリ
セツトされる。
は、それぞれφRO、φRE(結局φRO、φRE=φR)でリ
セツトされる。
【0076】ここでφ1O=φ1E=φ1の反転信号、φ2O
=φ2E=φ2の反転信号、φRO=φRE=φRであるから、
それぞれの出力バッファの出力OCCDoutとECC
Doutは全くの同相(同タイミング)信号である。従
って、以後奇数側信号についてのみ説明をする。
=φ2E=φ2の反転信号、φRO=φRE=φRであるから、
それぞれの出力バッファの出力OCCDoutとECC
Doutは全くの同相(同タイミング)信号である。従
って、以後奇数側信号についてのみ説明をする。
【0077】図3に於いてOCCDOUTは、TR10
1のエミッタフオロワでインピーダンス変換されてC1
03(1μF)に接続され、その一端はR306とR3
07の中点とTR102のベースに接続されている。R
306は10kΩ、R307は1.8kΩであるのでV
1odd の平均直流電位は約1.8Vである。TR10
2のベース・エミッタ間電圧が0.8Vとすると、TR
102のエミッタの平均直流電位は約1.0Vである。
もし、ここで1.0Vを基準に電位がΔx変化した時そ
の時のTR102のエミッタ電流をIE +ΔIE とする
と、
1のエミッタフオロワでインピーダンス変換されてC1
03(1μF)に接続され、その一端はR306とR3
07の中点とTR102のベースに接続されている。R
306は10kΩ、R307は1.8kΩであるのでV
1odd の平均直流電位は約1.8Vである。TR10
2のベース・エミッタ間電圧が0.8Vとすると、TR
102のエミッタの平均直流電位は約1.0Vである。
もし、ここで1.0Vを基準に電位がΔx変化した時そ
の時のTR102のエミッタ電流をIE +ΔIE とする
と、
【0078】
【数2】
【0079】この時、コレクタ電流≒エミッタ電流とす
ると、その時のコレクタ電位は、
ると、その時のコレクタ電位は、
【0080】
【数3】
【0081】となる。
【0082】つまりV1odd の電位がΔx変化すれば
V2odd は−約3.3倍に反転増幅されることにな
る。(つまりOCCDout信号で約250mVはV2
oddでは約800mVに増幅される。)(図7B参
照) V2oddはTR103とR310のエミッタフオロワ
回路でインピーダンス変換されて、次のアナログ処理回
路へ送られる。
V2odd は−約3.3倍に反転増幅されることにな
る。(つまりOCCDout信号で約250mVはV2
oddでは約800mVに増幅される。)(図7B参
照) V2oddはTR103とR310のエミッタフオロワ
回路でインピーダンス変換されて、次のアナログ処理回
路へ送られる。
【0083】図4のアナログ処理回路の動作を説明す
る。
る。
【0084】Vodd は直流カット用のコンデンサC40
1を介し、R401とR402の中点に接続されてい
る。TR401のベースの電位は、その平均直流電位が
約2Vであるように振幅する。TR401、TR402
はそれぞれエミッタフオロアであり、インピーダンス変
換用である。TR402のエミッタは1000PFのC
402の一端に接続され、その他端はアナログスイッチ
ASW401の一端に接続され、その他端はR415と
R416で構成される2V電位に接続されている。又、
アナログスイッチASW401の制御入力信号としては
TCLAMP が与えられている。図7BのOCCDoutに
於いて、斜線部分が光信号に相当する部分でφR でリセ
ットされた後より次の光信号部分が現われるまでが真の
黒レベル(光信号が0の時の出力レベル)である。
1を介し、R401とR402の中点に接続されてい
る。TR401のベースの電位は、その平均直流電位が
約2Vであるように振幅する。TR401、TR402
はそれぞれエミッタフオロアであり、インピーダンス変
換用である。TR402のエミッタは1000PFのC
402の一端に接続され、その他端はアナログスイッチ
ASW401の一端に接続され、その他端はR415と
R416で構成される2V電位に接続されている。又、
アナログスイッチASW401の制御入力信号としては
TCLAMP が与えられている。図7BのOCCDoutに
於いて、斜線部分が光信号に相当する部分でφR でリセ
ットされた後より次の光信号部分が現われるまでが真の
黒レベル(光信号が0の時の出力レベル)である。
【0085】V1oddはOCCDoutを反転増幅し
た信号である。
た信号である。
【0086】又アナログスイッチASW401の制御入
力信号TCLAMP が“high”の時、アナログSWは
“ON”する。従って、図7Bに示すように、V1od
d はV2oddをレベルシフトし、真の黒レベルが2V
と固定されている。
力信号TCLAMP が“high”の時、アナログSWは
“ON”する。従って、図7Bに示すように、V1od
d はV2oddをレベルシフトし、真の黒レベルが2V
と固定されている。
【0087】TR403はエミッタフオロワを構成して
おり、そのエミッタはダイオード、D401及びR40
6(10Ω)を介しC403(470PF)に接続され
ている。
おり、そのエミッタはダイオード、D401及びR40
6(10Ω)を介しC403(470PF)に接続され
ている。
【0088】ここでC403には、正方向のピーク値が
保持され1回1回、オープンドレインの出力を持つBU
FF401(74AC07)でリセットされる。
保持され1回1回、オープンドレインの出力を持つBU
FF401(74AC07)でリセットされる。
【0089】BUFF401はそれの入力信号TRSが
“high”の期間はC403の電荷を保持し、“Lo
w”の期間は放電する。
“high”の期間はC403の電荷を保持し、“Lo
w”の期間は放電する。
【0090】TR404はエミッタフオロワを構成して
いる。
いる。
【0091】TR403のベースエミッタ電圧が0.8
V、D401の順方向電圧が0.8Vとした時、V2o
ddの直流電位は図7Bに示される様になる。
V、D401の順方向電圧が0.8Vとした時、V2o
ddの直流電位は図7Bに示される様になる。
【0092】TR404のベースエミッタ電圧が0.8
Vとすると、信号ADINoddに於いて、真の黒レベ
ルは約1.2Vであり、光信号は1.2Vより2.0V
の間で現われる。
Vとすると、信号ADINoddに於いて、真の黒レベ
ルは約1.2Vであり、光信号は1.2Vより2.0V
の間で現われる。
【0093】DADCは2ケの8bitADコンバータ
が1チップ上に集積されたデュアルADコンバータであ
る。ここで、2つのアナログ入力に対し、各々1.1V
より2.1Vの間を8bit(0より255ステップ)
にアナログ・デジタル変換するようにして調整されてい
てTADの立ち上がりでAD変換される。
が1チップ上に集積されたデュアルADコンバータであ
る。ここで、2つのアナログ入力に対し、各々1.1V
より2.1Vの間を8bit(0より255ステップ)
にアナログ・デジタル変換するようにして調整されてい
てTADの立ち上がりでAD変換される。
【0094】ここで、2ケのADを1チップ上に集積す
る理由は、イメージスキャナの読み取り原稿が一様な明
るさで仮に、AD1NoddもAD1Nevenも1.
6Vを示したとする。この場合に於いて、2ケの別々の
ADコンバータでAD変換した場合、奇数側の出力が1
28、偶数側の出力が130となる可能性が大である。
これを1チップ上に集積された2ケのADを使用する場
合、奇数側/偶数側共にその出力が128or130o
r126となり、スキャナ1台、1台の間ではバラツク
可能性はあるが、1台の中の奇数側/偶数側出力の差は
ない。
る理由は、イメージスキャナの読み取り原稿が一様な明
るさで仮に、AD1NoddもAD1Nevenも1.
6Vを示したとする。この場合に於いて、2ケの別々の
ADコンバータでAD変換した場合、奇数側の出力が1
28、偶数側の出力が130となる可能性が大である。
これを1チップ上に集積された2ケのADを使用する場
合、奇数側/偶数側共にその出力が128or130o
r126となり、スキャナ1台、1台の間ではバラツク
可能性はあるが、1台の中の奇数側/偶数側出力の差は
ない。
【0095】 DADCの奇数側8bit出力OD0 、OD2 、…OD
6 、OD7 DADCの偶数側8bit出力ED0 、ED2 、…ED
6 、ED7 は次のデータセレクタへ接続されている。
6 、OD7 DADCの偶数側8bit出力ED0 、ED2 、…ED
6 、ED7 は次のデータセレクタへ接続されている。
【0096】その出力は、 TSEL =“1”の時 D′0 =OD0 、D′1 =OD1
…D′7 =OD7 TSEL =“0”の時 D′0 =ED0 、D′1 =ED1
…D′7 =ED7 となる。
…D′7 =OD7 TSEL =“0”の時 D′0 =ED0 、D′1 =ED1
…D′7 =ED7 となる。
【0097】次のLATCHは、そのラッチ用信号TL
はφ0 と同じであるので、結局CCDの出力信号を1番
目、2番目…と順次AD変換した信号D0 、D1 、D2
、…D6 、D7 を制御回路101へ送る。
はφ0 と同じであるので、結局CCDの出力信号を1番
目、2番目…と順次AD変換した信号D0 、D1 、D2
、…D6 、D7 を制御回路101へ送る。
【0098】次に、読み取りラインに集光する集光ユニ
ットの実施例について説明する。
ットの実施例について説明する。
【0099】図6に示した従来技術に対し、図8に示す
ように円錐台状の集光ユニット801を追加する。この
集光ユニットは屈折率nが空気より大きい。n=1より
大きい材質(例えばアクリル)で構成されている。
ように円錐台状の集光ユニット801を追加する。この
集光ユニットは屈折率nが空気より大きい。n=1より
大きい材質(例えばアクリル)で構成されている。
【0100】n=1より大きい物質の中よりn≦1の物
質である外部へ光が出ようとするとき全反射(100%
の効率で反射する)することが公知である。
質である外部へ光が出ようとするとき全反射(100%
の効率で反射する)することが公知である。
【0101】本実施例はこの原理を利用し、図9Aに示
す従来のスキャナの様に光源の光が読み取りラインを中
心に巾広く分散し、結局ごく一部の光しか利用できなか
ったのを改良する。光源の光を効率よく読み取りライン
近辺に集光するユニット図9B(a)に於いて、集光ユ
ニットの屈折率はn=1.3とする。ここで光線Bは集
光ユニットの中で1回、光線Cは集光ユニットの中で2
回反射するが反射率100%であるので効率よく集光可
能である。
す従来のスキャナの様に光源の光が読み取りラインを中
心に巾広く分散し、結局ごく一部の光しか利用できなか
ったのを改良する。光源の光を効率よく読み取りライン
近辺に集光するユニット図9B(a)に於いて、集光ユ
ニットの屈折率はn=1.3とする。ここで光線Bは集
光ユニットの中で1回、光線Cは集光ユニットの中で2
回反射するが反射率100%であるので効率よく集光可
能である。
【0102】集光ユニットは、図9Cに示すようにミラ
ー901を用い構成することも可能である。図9C
(a)の901の内面がミラーとなっている。ミラーの
形状としては、図9C(b)に示すような外形が円錐台
形状をなす筒状体または図9(c)に示すような外形が
角錐台形状なす筒状体が考えられる。これらの内面を鏡
面仕上げをする。しかし、ミラーの反射率は85%程度
であり、特に複数回反射する光に対しては非常に効率を
下げる。
ー901を用い構成することも可能である。図9C
(a)の901の内面がミラーとなっている。ミラーの
形状としては、図9C(b)に示すような外形が円錐台
形状をなす筒状体または図9(c)に示すような外形が
角錐台形状なす筒状体が考えられる。これらの内面を鏡
面仕上げをする。しかし、ミラーの反射率は85%程度
であり、特に複数回反射する光に対しては非常に効率を
下げる。
【0103】尚、本実施例による集光ユニットは、図
1、図3A、B、図4A、B、図5、図7A、Bに基づ
き説明した先の実施例によるスキャナにも、当然、用い
ることができる。
1、図3A、B、図4A、B、図5、図7A、Bに基づ
き説明した先の実施例によるスキャナにも、当然、用い
ることができる。
【0104】
【発明の効果】以上、詳述したように本発明のスキャナ
は、CCDセンサ転送用クロックを生成する手段を、C
CD回路基板内に設けたので、転送用クロック間で位相
ずれは発生しない。従って、高速動作が可能となる。
は、CCDセンサ転送用クロックを生成する手段を、C
CD回路基板内に設けたので、転送用クロック間で位相
ずれは発生しない。従って、高速動作が可能となる。
【0105】第2の発明によるスキャナは、CCDセン
サ・リセットパルスを生成する手段を、CCD回路基板
内に設けたので、信号ケーブルにより電波ノイズが発生
しない。従って、高速動作が可能となる。
サ・リセットパルスを生成する手段を、CCD回路基板
内に設けたので、信号ケーブルにより電波ノイズが発生
しない。従って、高速動作が可能となる。
【0106】第3の発明によるスキャナにおいて、制御
回路はCCD回路基板に高速クロックを供給すべく、高
速クロックを発生する手段と、高速クロックの電圧を減
衰するための手段とを具備するので、信号ケーブルによ
り電波ノイズが発生しない。従って、高速動作が可能と
なる。
回路はCCD回路基板に高速クロックを供給すべく、高
速クロックを発生する手段と、高速クロックの電圧を減
衰するための手段とを具備するので、信号ケーブルによ
り電波ノイズが発生しない。従って、高速動作が可能と
なる。
【0107】第4の発明によるスキャナは、奇数側出力
と偶数側出力の複数出力を有するCCDセンサの信号を
高速処理の為に、前記複数出力と同数のAD変換回路を
使用してアナログ・デジタル変換する際に、1チップ上
に前記複数出力と同数のAD変換回路を集積したAD変
換回路を備えるので、個々のAD変換回路のバラツキに
よる奇数出力と偶数出力の両者間の差の発生を防止する
ことができる。従って、高速動作が可能となる。
と偶数側出力の複数出力を有するCCDセンサの信号を
高速処理の為に、前記複数出力と同数のAD変換回路を
使用してアナログ・デジタル変換する際に、1チップ上
に前記複数出力と同数のAD変換回路を集積したAD変
換回路を備えるので、個々のAD変換回路のバラツキに
よる奇数出力と偶数出力の両者間の差の発生を防止する
ことができる。従って、高速動作が可能となる。
【0108】第5の発明によるスキャナは、原稿面を照
射する光源の前方に、前記光源からの光を集光する集光
ユニットを具備しているので、良好な画質が得られる。
射する光源の前方に、前記光源からの光を集光する集光
ユニットを具備しているので、良好な画質が得られる。
【図1】本発明の一実施例によるスキャナのブロック図
である。
である。
【図2】CCDセンサのブロック図である。
【図3A】CCD回路基板の回路図である。
【図3B】CCD回路基板の回路図である。
【図4A】アナログ処理回路の回路図である。
【図4B】アナログ処理回路の回路図である。
【図5】制御回路の中のクロック発生回路図である。
【図6】スキャナの構成図である。
【図7A】スキャナのタイミングチャートである。
【図7B】スキャナのタイミングチャートである。
【図8】読み取りラインへの集光に関する実施例を示す
図である。
図である。
【図9A】集光に関しての従来例を示す図である。
【図9B】集光に関する実施例を示す図である。
【図9C】集光にミラーを用いた場合の実施例を示す図
である。
である。
【図10】従来例と実施例のCCDセンサ駆動パルスの
違いを示す図である。
違いを示す図である。
101 制御回路 102 CCD回路基板 103 CCDセンサ 104 アナログ処理回路 105 点灯回路 106 蛍光灯 107 PM駆動回路 108 パルスモータ
Claims (10)
- 【請求項1】 スキャナを駆動するための信号を生成す
る制御回路と、信号ケーブルを介して前記制御回路から
の信号を受け取るCCD回路基板とを備えるスキャナで
あって、CCDセンサ転送用クロックを生成する手段を
前記CCD回路基板内に設けたことを特徴とするスキャ
ナ。 - 【請求項2】 スキャナを駆動するための信号を生成す
る制御回路と、信号ケーブルを介して前記制御回路から
の信号を受け取るCCD回路基板とを備えるスキャナで
あって、CCDセンサ・リセットパルスを生成する手段
を前記CCD回路基板内に設けたことを特徴とするスキ
ャナ。 - 【請求項3】 スキャナを駆動するための信号を生成す
る制御回路と、信号ケーブルを介して前記制御回路から
の信号を受け取るCCD回路基板とを備えるスキャナで
あって、前記制御回路は前記CCD回路基板に高速クロ
ックを供給すべく、高速クロックを発生する手段と、高
速クロックの電圧を減衰するための手段とを具備するこ
とを特徴とするスキャナ。 - 【請求項4】 上記減衰したクロックを正確に受け取る
為に、受け側のICの入力までに直流カット用コンデン
サを直列に接続した請求項3に記載の高速スキャナ。 - 【請求項5】 奇数側出力と偶数側出力の複数出力を有
するCCDセンサの信号を高速処理の為に、前記複数出
力と同数のAD変換回路を使用してアナログ・デジタル
変換する際に、1チップ上に前記複数出力と同数のAD
変換回路を集積したAD変換回路を備え、個々のAD変
換回路のバラツキによる奇数出力と偶数出力の両者間の
差の発生を防止するように構成することを特徴とするス
キャナ。 - 【請求項6】 原稿面を照射する光源の前方に、前記光
源からの光を集光する集光ユニットを具備することを特
徴とするスキャナ。 - 【請求項7】 前記集光ユニットを、空気より屈折率の
大きい物質で構成した請求項6に記載のスキャナ。 - 【請求項8】 前記集光ユニットは、アクリル樹脂で構
成した請求項7に記載のスキャナ。 - 【請求項9】 前記集光ユニットは、ミラーで構成した
請求項7に記載のスキャナ。 - 【請求項10】 直流カットのコンデンサ、DCレベル
シフト用抵抗、増幅用抵抗および増幅用トランジスタか
らなる高速のCCD信号を増幅する1電源の増幅回路を
具備することを特徴とするスキャナ。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15374493A JP3152544B2 (ja) | 1993-06-24 | 1993-06-24 | スキャナ |
CA002121610A CA2121610C (en) | 1993-04-27 | 1994-04-19 | Image scanning device |
US08/233,848 US5483357A (en) | 1993-04-27 | 1994-04-26 | Image scanning device |
EP94106525A EP0622955B1 (en) | 1993-04-27 | 1994-04-26 | Image scanning device |
DE69419452T DE69419452T2 (de) | 1993-04-27 | 1994-04-26 | Bildabtastgerät |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15374493A JP3152544B2 (ja) | 1993-06-24 | 1993-06-24 | スキャナ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0730713A true JPH0730713A (ja) | 1995-01-31 |
JP3152544B2 JP3152544B2 (ja) | 2001-04-03 |
Family
ID=15569168
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15374493A Expired - Fee Related JP3152544B2 (ja) | 1993-04-27 | 1993-06-24 | スキャナ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3152544B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006211042A (ja) * | 2005-01-25 | 2006-08-10 | Ricoh Co Ltd | 画像読み取り装置及び画像形成装置 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6824879B2 (en) | 1999-06-10 | 2004-11-30 | Honeywell International Inc. | Spin-on-glass anti-reflective coatings for photolithography |
JP2002135539A (ja) | 2000-10-23 | 2002-05-10 | Seiko Epson Corp | 画像読み取り装置 |
US8053159B2 (en) | 2003-11-18 | 2011-11-08 | Honeywell International Inc. | Antireflective coatings for via fill and photolithography applications and methods of preparation thereof |
US8642246B2 (en) | 2007-02-26 | 2014-02-04 | Honeywell International Inc. | Compositions, coatings and films for tri-layer patterning applications and methods of preparation thereof |
US8557877B2 (en) | 2009-06-10 | 2013-10-15 | Honeywell International Inc. | Anti-reflective coatings for optically transparent substrates |
US8864898B2 (en) | 2011-05-31 | 2014-10-21 | Honeywell International Inc. | Coating formulations for optical elements |
-
1993
- 1993-06-24 JP JP15374493A patent/JP3152544B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006211042A (ja) * | 2005-01-25 | 2006-08-10 | Ricoh Co Ltd | 画像読み取り装置及び画像形成装置 |
Also Published As
Publication number | Publication date |
---|---|
JP3152544B2 (ja) | 2001-04-03 |
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Legal Events
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