JPH0730596A - Digital radio communication equipment and its offset correction method - Google Patents

Abstract

PURPOSE:To attain automatic offset correction with high accuracy repeating the operation of correcting a differential offset in the negative direction when the offset detected by a voltage comparator is positive and in the positive direction when the offset detected by the voltage comparator is negative in the non-transmission so as to reduce the differential offset. CONSTITUTION:A differential offset is detected in the non-transmission state in the usual operation mode, generated correction data are added to input transmission data and the sum is inputted to a D/A converter 206, in which the data are converted into analog data, which are inputted to an orthogonal modulator 213. In the correction data generating mode, a sum of 1-all 0 signal and correction data is inputted as an input of the converter 206 so that a noninverting output and an inverting output are identical to each other and the output in the buffer 208 is detected by a voltage comparator 209. When the offset is positive, correction data are reduced by one step and when negative conversely, the correction data are increased by one step. The operation above is repeated till the offset reaches a detection limit of the comparator to generate correction data.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、変調信号が直流成分を
有するπ／４シフトＱＰＳＫ等の変調方式を有するディ
ジタル無線通信装置に関し、特に装置の小型化・低電力
化のために、変調波形で直交変調器を直接変調する必要
があるディジタル移動無線通信装置における直交変調器
の差動オフセット除去方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital radio communication apparatus having a modulation method such as π / 4 shift QPSK in which a modulation signal has a direct current component, and particularly a modulation waveform for reducing the size and power of the apparatus. The present invention relates to a method of removing a differential offset of a quadrature modulator in a digital mobile radio communication device that requires direct modulation of the quadrature modulator.

【０００２】[0002]

【従来の技術】従来より、少ない電波をいかに多くの通
信装置に割り当てること、つまり周波数の利用効率の向
上が、最大の課題となっている。この要望に応えるた
め、通信の変調方式として、被変調波の振幅と位相の双
方を時間で変化させる直交変調方式が多く用いられてい
る。例えば、被変調波１波当り４値の振幅、４値の位置
をそれぞれ判別できれば、１６＝４ビットの情報を伝送
することができる。その中でも、周波数利用効率の高い
変調方式として、π／４シフトＱＰＳＫの変調方式が注
目されている。この方式では、ＱとＩの直交座標上の円
をπ／４ずつ８分割するとともに、‘１’，‘０’の符
号列を２ビットずつに区切り、‘１１’のときには＋３
π／４，‘１０’のときには＋π／４，‘０１’のとき
には−π／４，‘００’のときには−３π／４だけシフ
トさせて変調する。ディジタル無線装置においては、送
信デ−タに対応し、かつ帯域制限された変調波形で搬送
波を変調する。直交変調器のように、搬送波を直接変調
する直接変調方式の場合には、送信ミキサの数が最低限
の数、例えば１個で済むため、小型化・低電力化の要望
に適合する移動無線装置である。上述のように、直交変
調器は正相入力と逆相入力との差の電圧、すなわち差動
入力電圧に応じて、搬送波を出力する機能を持ってい
る。このため、送信デ−タが０である場合、その前段の
出力バッファの出力が正確に (正相信号電圧)＝(逆相信号電圧） となっている必要がある。正相電圧と逆相電圧が一致し
ない場合、すなわちバッファ出力に差動オフセットがあ
る場合には、変調精度が低下する。図２は、直交変調器
における搬送波漏れの特性例を示す図である。図中１０
１は標準の搬送波漏れ特性、１０２は温度、電源電圧変
動などにより変動した場合の搬送波漏れ特性、１０３は
変調精度の劣化が無視できる搬送波漏れ抑圧目標レベ
ル、１０４は目標レベルを満足するために許容される最
大オフセットである。特性変動が存在する場合でも、通
信上必要な変調精度を確保するためには、搬送波漏れを
目標レベル以下に抑える必要があり、差動オフセットは
図２の１０４に示された範囲内に収めなければならな
い。この場合の変調精度の劣化は、ビット誤り率の劣化
要因となる。また、図２から明らかなように、この搬送
波漏れ特性の差動オフセット依存性は極めて急俊な特性
を持っており、目標レベルを満足するためにはオフセッ
トを極めて小さい値に抑える必要がある。この値は、直
交変調器によって異なるが、概ね５mV程度である。2. Description of the Related Art Conventionally, how to allocate a small amount of radio waves to a large number of communication devices, that is, to improve frequency utilization efficiency has been a major issue. To meet this demand, a quadrature modulation method in which both the amplitude and the phase of the modulated wave are changed with time is widely used as a communication modulation method. For example, if it is possible to determine the 4-valued amplitude and the 4-valued position per modulated wave, 16 = 4 bits of information can be transmitted. Among them, the π / 4 shift QPSK modulation system is drawing attention as a modulation system with high frequency utilization efficiency. In this method, the circle on the Cartesian coordinates of Q and I is divided into 8 by π / 4, the code string of '1' and '0' is divided into 2 bits, and +3 when '11'.
In the case of π / 4, '10', + π / 4, in the case of '01', in the case of -π / 4, in the case of '00', it is shifted by -3π / 4 for modulation. In a digital radio device, a carrier wave is modulated with a modulation waveform that corresponds to transmission data and is band-limited. In the case of a direct modulation method in which a carrier wave is directly modulated like a quadrature modulator, since the number of transmission mixers is the minimum, for example, one, mobile radio that meets the demand for downsizing and low power consumption. It is a device. As described above, the quadrature modulator has a function of outputting a carrier wave according to the voltage difference between the positive phase input and the negative phase input, that is, the differential input voltage. For this reason, when the transmission data is 0, the output of the output buffer at the preceding stage must be exactly (positive phase signal voltage) = (negative phase signal voltage). If the positive-phase voltage and the negative-phase voltage do not match, that is, if the buffer output has a differential offset, the modulation accuracy decreases. FIG. 2 is a diagram showing a characteristic example of carrier leakage in the quadrature modulator. 10 in the figure
1 is a standard carrier leakage characteristic, 102 is a carrier leakage characteristic when it fluctuates due to temperature, power supply voltage fluctuation, etc., 103 is a carrier leakage suppression target level in which deterioration of modulation accuracy can be ignored, and 104 is allowable to satisfy the target level. Is the maximum offset that will be taken. Even if there is characteristic variation, carrier leakage must be suppressed below the target level in order to ensure the modulation accuracy required for communication, and the differential offset must be within the range indicated by 104 in FIG. I have to. The deterioration of the modulation accuracy in this case causes the deterioration of the bit error rate. Further, as is apparent from FIG. 2, the differential offset dependency of the carrier leakage characteristic has an extremely rapid characteristic, and it is necessary to suppress the offset to an extremely small value in order to satisfy the target level. This value is about 5 mV although it varies depending on the quadrature modulator.

【０００３】[0003]

【発明が解決しようとする課題】ＦＭ変調方式等、その
周波数スペクトルに直流成分を持たない変調方式では、
正相入力、逆相入力の両方を変調部より容量結合で供給
することにより、差動オフセットを除くことができる。
しかし、周波数利用効率が高いことで注目されているπ
／４シフトＱＰＳＫ等の変調方式では、変調信号スペク
トルに直流成分が存在するため、信号直流成分に影響を
及ぼさずにオフセットを除去する必要となる。従来の代
表的なπ／４シフトＱＰＳＫ変調器としては、‘93信学
春季全大’において旭化成マイクロシステム株式会社
（高須賀、程原、上田、小林、日田；発表番号B-328）
が発表したものがある。上記文献では、波形生成器によ
り送信デ−タに対応し、かつ帯域制限されたディジタル
変調信号波形を生成し、これに外部からディジタル値で
入力される補正デ−タによってオフセット値を加算した
出力をアナログフロントエンドにより差動出力のアナロ
グ信号に変換して、直交変調器に供給している。なお、
ここで、アナログフロントエンドとは、直交変調器の前
段のバッファとロ−パスフィルタとディジタルアナログ
変換器（後述の図１に示す２０８，２０７，２０６参
照）の部分を指す。補正デ−タの生成は、直交変調器出
力を常時もしくは適当な頻度でモニタして行うことがで
きるならば、最適の補正が行える。これにより、直交変
調器の温度・電源電圧変動特性を含めて補正が可能であ
るからである。しかしながら、送信デ−タの特定パタ−
ンに対応した直交変調器出力を観測しようとする場合、
搬送波帯域から変調波帯域を抽出する受信系が別途必要
となるため、装置規模の増大を招くことになる。すなわ
ち、直交変調器を含む送信系装置の他に、送信系のアン
テナから送信された信号を受信観測する受信系が必要と
なる。本発明の目的は、このような従来の課題を解決
し、アナログフロントエンドより直交変調器に供給され
る差動出力のアナログ信号から差動オフセットを除去
し、直交変調器出力における搬送波漏れのうち、少なく
ともアナログフロントエンド側に起因する差動オフセッ
トを外部からの制御なしに自動的に低減することが可能
なディジタル無線通信装置およびそのオフセット補正方
法を提供することにある。In a modulation method such as an FM modulation method which does not have a direct current component in its frequency spectrum,
Differential offset can be eliminated by supplying both the positive-phase input and the negative-phase input from the modulator by capacitive coupling.
However, π has attracted attention due to its high frequency utilization efficiency.
In a modulation method such as / 4 shift QPSK, a DC component exists in the modulated signal spectrum, and therefore it is necessary to remove the offset without affecting the signal DC component. As a typical conventional π / 4 shift QPSK modulator, in Asahi Kasei Microsystem Co., Ltd. (Takasuka, Hobara, Ueda, Kobayashi, Hita; Presentation No. B-328) in '93 Shingaku Spring University '
Has announced. In the above document, a waveform generator generates a digital modulated signal waveform that corresponds to the transmission data and is band-limited, and an output obtained by adding an offset value to the digital modulated signal waveform by a digital value input from the outside. Is converted to a differential output analog signal by the analog front end and supplied to the quadrature modulator. In addition,
Here, the analog front end refers to the buffer, the low-pass filter, and the digital-analog converter (see 208, 207, and 206 shown in FIG. 1, which will be described later) in the preceding stage of the quadrature modulator. The correction data can be generated optimally if the output of the quadrature modulator can be monitored constantly or at an appropriate frequency. This is because it is possible to perform correction including the temperature / power supply voltage fluctuation characteristics of the quadrature modulator. However, a specific pattern of transmission data
If you want to observe the quadrature modulator output corresponding to
Since a separate receiving system for extracting the modulated wave band from the carrier wave band is required, the device scale is increased. That is, in addition to a transmission system device including a quadrature modulator, a reception system for receiving and observing a signal transmitted from an antenna of the transmission system is required. An object of the present invention is to solve such a conventional problem, remove a differential offset from an analog signal of a differential output supplied from an analog front end to a quadrature modulator, and eliminate a carrier leakage in a quadrature modulator output. SUMMARY OF THE INVENTION It is an object of the present invention to provide a digital radio communication device and an offset correction method thereof that can automatically reduce a differential offset caused at least on the analog front end side without external control.

【０００４】[0004]

【課題を解決するための手段】上記目的を達成するた
め、本発明のディジタル無線通信装置は、（イ）送信デ
−タに対応し、かつ帯域制限されたディジタル変調信号
波形を生成する波形生成器（204）、ディジタル変調信
号波形と補正デ−タの加算出力を差動出力のアナログ信
号に変換するアナログフロントエンド(206〜208)、およ
びアナログフロントエンドの差動出力で搬送波を変調す
る直交変調器(213)を含むディジタル無線通信装置にお
いて、非送信時にアナログフロントエンド(206〜208)の
差動オフセットを検出する電圧比較器(209)と、電圧比
較器で検出された差動オフセットが正のとき負方向に修
正し、負のとき正方向に修正する操作を繰り返すことに
より、差動オフセットを低減させる補正デ−タの生成回
路(210)とを具備することを特徴としている。また、本
発明のオフセット補正方法は、(ロ)ディジタル−アナロ
グ変換器(206)とディジタル−アナログ変換器の出力を
入力とする信号平滑用フィルタ(207)とでアナログフロ
ントエンドを形成し、アナログフロントエンドの差動出
力で直交変調器(213)が搬送波を変調するディジタル無
線通信端末のオフセット補正方法において、非送信時に
オフセット補正デ−タの生成を行う場合、信号平滑フィ
ルタ(207)の時定数の低減操作を行うことにより、補正
デ−タ生成時間を低減することを特徴としている。ま
た、(ハ)アナログフロントエンド(206〜208)は、非送信
時にオフセット補正デ−タの生成を行う場合、送信時よ
り低速のクロックを用いて動作させることにより、信号
平滑用フィルタ(207)の整定を待つ間のディジタル−ア
ナログ変換器(206)の動作を１回のオフセット検出・補
正デ−タ生成操作１回ですませることも特徴としてい
る。さらに、本発明のディジタル無線通信装置は、(ニ)
電圧比較器(1309)と補正デ−タ生成回路(1310)の他に、
アナログフロントエンド(1306〜1308)と同一チップ上に
設けられ、アナログフロントエンドを動作させる低速ク
ロックを生成する分周器(1313)と、分周器で生成された
低速クロックまたは通常のクロックを切り換えてアナロ
グフロントエンドに供給するセレクタ(1314)とを具備す
ることも特徴としている。In order to achieve the above object, a digital radio communication apparatus of the present invention provides (a) a waveform generator for generating a band-limited digital modulated signal waveform corresponding to transmission data. (204), a digital modulation signal waveform and an analog front end (206 to 208) that converts the addition output of the correction data to an analog signal of the differential output, and quadrature that modulates the carrier wave with the differential output of the analog front end. In a digital wireless communication device including a modulator (213), a voltage comparator (209) that detects the differential offset of the analog front end (206 to 208) during non-transmission and a differential offset detected by the voltage comparator are It is characterized by comprising a correction data generation circuit (210) for reducing the differential offset by repeating the operation of correcting in the negative direction when positive and correcting in the positive direction when negative. ing. Further, the offset correction method of the present invention forms an analog front end with (b) a digital-analog converter (206) and a signal smoothing filter (207) which receives the output of the digital-analog converter as an analog front end. In the offset correction method of the digital wireless communication terminal in which the quadrature modulator (213) modulates the carrier wave with the front-end differential output, when the offset correction data is generated during non-transmission, when the signal smoothing filter (207) is used. It is characterized in that the correction data generation time is reduced by performing a constant reduction operation. Further, (c) the analog front end (206 to 208), when generating the offset correction data at the time of non-transmission, by operating by using a clock slower than at the time of transmission, the signal smoothing filter (207) It is also characterized in that the operation of the digital-analog converter (206) while waiting for the settling is completed by one operation of offset detection / correction data generation. Furthermore, the digital wireless communication device of the present invention is (d)
In addition to the voltage comparator (1309) and the correction data generation circuit (1310),
The frequency divider (1313) that is provided on the same chip as the analog front end (1306 to 1308) and that generates the low-speed clock that operates the analog front end, and the low-speed clock generated by the frequency divider or the normal clock are switched. It is also characterized by including a selector (1314) for supplying the analog front end.

【０００５】[0005]

【作用】本発明においては、送信デ−タに対応し、かつ
帯域制限されたディジタル変調信号波形を生成する波形
生成器の出力と、補正デ−タとの加算出力を差動出力の
アナログ信号に変換して直交変調器に供給するアナログ
フロントエンドを構成し、非送信時にアナログフロント
エンド出力の差動オフセットを検出して、そのオフセッ
ト分を補正する補正デ−タを生成し、その補正デ−タを
アナログフロントエンドの入力に加える。補正デ−タの
生成は、非送信時に差動オフセットをバッファの出力に
接続された電圧比較器により検出し、検出出力が正の値
であれば補正デ−タを１ステップ低減し、検出出力が負
の値であれば補正デ−タを１ステップ増加させる。この
操作を繰り返すことにより、最適な補正デ−タを生成す
ることができる。これにより、直交変調器への入力から
搬送波漏れの原因となる差動オフセットを低減すること
ができ、その結果、変調精度の劣化を抑えて、通信の品
質を高めることが可能になる。According to the present invention, the addition output of the waveform generator for generating the band-limited digital modulated signal waveform corresponding to the transmission data and the addition output of the correction data are analog signals of the differential output. The analog front end is converted into the analog front end and is supplied to the quadrature modulator, the differential offset of the analog front end output is detected during non-transmission, the correction data for correcting the offset is generated, and the correction data is generated. -Add the input to the analog front end. The correction data is generated by detecting the differential offset at the time of non-transmission by the voltage comparator connected to the output of the buffer, and if the detection output is a positive value, the correction data is reduced by one step to obtain the detection output. If is a negative value, the correction data is increased by one step. By repeating this operation, optimum correction data can be generated. As a result, it is possible to reduce the differential offset that causes carrier leakage from the input to the quadrature modulator, and as a result, it is possible to suppress deterioration of modulation accuracy and improve communication quality.

【０００６】[0006]

【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明の一実施例を示すディジタル
無線通信装置の全体ブロック図である。通常、ディジタ
ル無線通信装置においては、送信を行わないタイミング
が存在する。例えば時分割多重方式を使用している『デ
ィジタルセルラシステム』（ディジタル方式自動車電話
システム標準規格、平成３年４月３０日財団法人電波シ
ステム開発センタ−設定）では、１フレ−ム40msecのう
ち、１台の移動通信端末に対して6.7msecが割り当てら
れて通信が行われ、他の33.3msecは送信を休止してい
る。本発明においては、この休止区間に、本来オフセッ
トが０となるべき送信デ−タを波形生成器から与え、差
動オフセットが正であれば補正デ−タを負方向に修正
し、逆に差動オフセットが負であれば補正デ−タを正方
向に修正する。この操作を繰り返すことにより、差動オ
フセットを制御回路で検出可能な程度にまで低減させる
ことが可能である。なお、オフセットバイナリの表示で
あれば、正のＭＡＸ値‘１１・・１１１’から負のＭＡ
Ｘ値‘００・・０００’までの間の中心値‘１０・・０
００’（すなわち、１−オ−ル０）を、本来オフセット
が０となるべき送信デ−タとして、波形生成器よりアナ
ログフロントエンドに供給する。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 is an overall block diagram of a digital wireless communication device showing an embodiment of the present invention. Usually, in a digital wireless communication device, there is a timing when transmission is not performed. For example, in the "Digital Cellular System" (digital mobile phone system standard, set by the Radio System Development Center of the Foundation on April 30, 1991) using the time division multiplexing method, one frame of 40 msec 6.7 msec is allocated to one mobile communication terminal for communication, and transmission is suspended for the other 33.3 msec. According to the present invention, the transmission data, which should have an offset of 0, is applied from the waveform generator to the pause interval, and if the differential offset is positive, the correction data is corrected in the negative direction, and vice versa. If the dynamic offset is negative, the correction data is corrected in the positive direction. By repeating this operation, it is possible to reduce the differential offset to such an extent that it can be detected by the control circuit. In the case of the offset binary display, the positive MAX value '11 ... 111 'is changed to the negative MA value.
Center value between X value "00..000" and "10..0"
00 '(that is, 1-ole 0) is supplied from the waveform generator to the analog front end as transmission data whose offset should originally be zero.

【０００７】図１は、時定数低減フィルタを用いたセル
ラ端末（ディジタル方式の自動車電話システムの端末）
の全体図を示している。ここで、２０１は音声を入力す
るマイク、２０２は入力した音声信号をディジタル信号
に変換するＡＤ変換器、２０３は音声信号処理、通信制
御処理を行うベ−スバンド部、２０４は送信デ−タに対
応し、かつ帯域制限された変調信号波形を生成する波形
生成器、２０５は波形生成器出力デ−タと補正デ−タを
加算するディジタル加算器、２０６はディジタル信号を
アナログ信号に変換するＤＡ変換器、２０７は高周波の
雑音成分を除去する低域通過フィルタ(LPF)、２０８は
次段を駆動するための出力バッファ、２０９は出力にお
ける差動オフセットを検出する電圧比較器、２１０は電
圧比較器の比較結果を基に補正デ−タを生成する補正デ
−タ生成回路、２１１は補正デ−タを保持するレジス
タ、２１２は全体制御を行うプロセッサ、２１３は送信
信号波形を搬送波に対して変調する直交変調器、２１４
は変調波の送受信を行う無線部、２１５は受信信号をデ
ィジタル化するＡＤ変換器、２１６は受信信号から音声
信号を抽出する復調器、２１７は抽出された音声ディジ
タル信号をアナログ信号に変換するＤＡ変換器、２１８
はスピ−カ、２１９は補正デ−タ生成を指示する制御信
号である。FIG. 1 is a cellular terminal (terminal of a digital car telephone system) using a time constant reduction filter.
The whole figure of is shown. Here, 201 is a microphone for inputting voice, 202 is an AD converter for converting the input voice signal into a digital signal, 203 is a base band unit for performing voice signal processing and communication control processing, and 204 is transmission data. A waveform generator for generating a corresponding and band-limited modulated signal waveform, 205 is a digital adder for adding the waveform generator output data and correction data, and 206 is a DA for converting a digital signal into an analog signal. A converter, 207 is a low pass filter (LPF) that removes high frequency noise components, 208 is an output buffer for driving the next stage, 209 is a voltage comparator that detects a differential offset in the output, and 210 is a voltage comparison. 21. A correction data generation circuit that generates correction data based on the comparison result of the detectors, 211 is a register that holds the correction data, 212 is a processor that performs overall control, 21 Quadrature modulator for modulating a transmission signal waveform relative to the carrier wave 214
Is a radio unit for transmitting and receiving modulated waves, 215 is an AD converter for digitizing a received signal, 216 is a demodulator for extracting a voice signal from the received signal, and 217 is a DA for converting the extracted voice digital signal into an analog signal. Converter 218
Is a speaker, and 219 is a control signal for instructing generation of correction data.

【０００８】この端末は、次の２つのモ−ドにより動作
する。 (ａ)通常動作（送信）モ−ド：このモ−ドでは、非送信
時に差動オフセットを検出し、生成した補正デ−タを入
力送信デ−タに加算し、この値をＤＡ変換器２０６に入
力することによりアナログ化し、直交変調器２１３に入
力する。 (ｂ)補正デ−タ生成モ−ド：このモ−ドでは、ＤＡ変換
器２０６の入力として、正相出力と逆相出力が等しくな
る１−オ−ル０信号（オフセットバイナリ表示１００・
・００）と補正デ−タを加算した値を入力し、この時の
バッファ２０８における出力を電圧比較器２０９により
検出する。オフセットが正の値であれば、補正デ−タを
１ステップ低減し、逆に負の値であれば、補正デ−タを
１ステップ増加させる。この操作をオフセットが比較器
の検出限度以下になるまで繰返すことにより、補正デ−
タが生成される。この端末の変調器アナログフロントエ
ンド（図中２０６〜２０８）は、ディジタル回路からの
雑音を抑制するため、完全差動構成を採用している。完
全差動構成とは、１本の信号線とグランド間の電圧差に
より信号電圧を伝達する通常の方式（これを完全差動に
対してシングルエンド形と呼ぶ）と異なり、正相信号と
逆相信号の２本の信号線間の電圧差で信号電圧を伝達す
る方法である。これにより耐雑音性が高まるが、回路規
模が増大するという問題がある。また差動オフセットと
は、正相信号と逆相信号の間の直流レベルの不一致をい
う。This terminal operates in the following two modes. (a) Normal operation (transmission) mode: In this mode, the differential offset is detected during non-transmission, the generated correction data is added to the input transmission data, and this value is DA converter. It is converted into an analog signal by inputting it into 206 and is inputted into the quadrature modulator 213. (b) Correction data generation mode: In this mode, as the input of the DA converter 206, the 1-ole 0 signal (offset binary display 100.
00) and the correction data are input, and the output of the buffer 208 at this time is detected by the voltage comparator 209. If the offset is a positive value, the correction data is reduced by one step, and conversely, if the offset is a negative value, the correction data is increased by one step. By repeating this operation until the offset falls below the detection limit of the comparator, the correction data
Is generated. The modulator analog front end (206 to 208 in the figure) of this terminal employs a fully differential configuration in order to suppress noise from the digital circuit. The fully differential configuration differs from the normal phase signal in that it differs from the normal system that transmits the signal voltage by the voltage difference between one signal line and ground (this is called single-ended type as opposed to fully differential). This is a method of transmitting a signal voltage by a voltage difference between two signal lines of a phase signal. Although this improves noise resistance, there is a problem that the circuit scale increases. Further, the differential offset refers to a mismatch in DC level between the positive phase signal and the negative phase signal.

【０００９】図３は、本発明により自動オフセット補正
を行うディジタルセルラ端末の送信時における信号のタ
イムチャ−トである。図３において、３０１は送信信
号、３０２は電源印加制御信号でハイレベルのときには
電源が投入されることを意味する。３０３は動作モ−ド
を指定する信号で、ハイレベルでは通常動作（送信）、
ロ−レベルでは補正デ−タ生成を行う。３０４は端末の
動作状態を示している。ディジタルセルラでは、図のよ
うに40msec周期の6.7msecの期間に送信を行っている。
オフセット補正デ−タ生成処理は、送信直前に時間Ｔの
期間内に行われる。従って、電源印加制御信号３０２
は、送信開始時刻より時間Ｔだけ早めて立ちあげられ
る。このことは、端末の動作時間がＴだけ増加したこと
になり、その結果、１フレ−ムあたりの平均消費電力が
増加してしまう。本発明においては、この補正デ−タ生
成に伴う消費電力の増分を抑えるために、次の２手法を
提案する。 (Ａ)補正デ−タ生成時間Ｔを低減することにより、動作
時間を減少させて、消費電力を低減する（請求項２に記
載の方法）。 (Ｂ)系の時定数に合わせ、アナログフロントエンドを低
速に動作させる（請求項３、４に記載の方法）。 先ず、上記(Ａ)の手法について説明する。消費電力を低
減するためには、オフセット補正デ−タ生成時間Ｔを短
縮する必要がある。FIG. 3 is a time chart of a signal at the time of transmission of a digital cellular terminal which performs automatic offset correction according to the present invention. In FIG. 3, reference numeral 301 is a transmission signal, and 302 is a power supply control signal, which means that the power is turned on when it is at a high level. A signal 303 designates an operation mode. At high level, normal operation (transmission),
Correction data is generated at the low level. 304 indicates the operating state of the terminal. In digital cellular, as shown in the figure, transmission is performed in a 6.7 msec period of a 40 msec cycle.
The offset correction data generation process is performed within the period of time T immediately before transmission. Therefore, the power supply control signal 302
Is started earlier by a time T than the transmission start time. This means that the operating time of the terminal is increased by T, and as a result, the average power consumption per frame is increased. In the present invention, the following two methods are proposed in order to suppress the increase in power consumption due to the generation of the correction data. (A) By reducing the correction data generation time T, the operating time is reduced and the power consumption is reduced (the method according to claim 2). The analog front end is operated at a low speed according to the time constant of the (B) system (the method according to claims 3 and 4). First, the method (A) will be described. In order to reduce the power consumption, it is necessary to shorten the offset correction data generation time T.

【００１０】図４は、オフセット補正の状態を示すタイ
ムチャ−トである。図４において、Ｖoffは、補正すべ
きオフセット値である。ここでは、差動オフセットＶof
fが補正デ−タの１ステップづつの修正により、補正さ
れて行く様子が示されている。その低減量は、一例とし
て平均消費電力増加を１％以内に収めるため、Ｔを0.5m
sec以内に抑えることを目標とする。図中４０１はグラ
フ縦軸で差動オフセットを表し、４０２はグラフ横軸で
時間を表し、４０３は補正デ−タ生成時間Ｔ、４０４は
１回のオフセット比較・補正デ−タ修正時間τ、４０５
は補正の単位電圧ΔＶ、４０６は差動オフセットの時間
変化、４０７はオフセットが比較器の検出限度以下にな
った時刻で、補正デ−タ生成の終了時刻を表す。このと
き補正デ−タ生成時間Ｔは、次式で表される。 Ｔ＝(Ｖoff/ΔＶ)・τ ・・・・・・・・・・・・・・（１） ここで、Ｖoffは現在のＣＭＯＳアナログプロセスにお
いては、最悪50mV程度と考えられる。ΔＶはオフセット
を最終的に５mV以内に納めなければならないことから、
１mV程度が妥当な値となる。τはフィルタの時定数でほ
ぼ決まり、15〜30μsec程度となる。このとき、上式よ
りＴは750μsec〜1.5msecとなってしまい、目標0.5msec
を満足しない。そこで、本実施例では、時定数低減フィ
ルタを用い、補正デ−タ生成時のみフィルタ時定数を低
減することにより、目標補正デ−タ生成時間の短縮を達
成する。FIG. 4 is a time chart showing a state of offset correction. In FIG. 4, Voff is an offset value to be corrected. Here, the differential offset Vof
It is shown that f is corrected by correcting the correction data step by step. As an example of the reduction amount, T is 0.5 m in order to keep the average power consumption increase within 1%.
The goal is to keep it within sec. In the figure, 401 represents the differential offset on the vertical axis of the graph, 402 represents time on the horizontal axis of the graph, 403 is the correction data generation time T, 404 is one offset comparison / correction data correction time τ, 405
Is a correction unit voltage ΔV, 406 is a time change of the differential offset, and 407 is a time when the offset becomes equal to or less than the detection limit of the comparator, and represents an end time of generation of the correction data. At this time, the correction data generation time T is expressed by the following equation. T = (Voff / ΔV) · τ (1) Here, Voff is considered to be about 50 mV in the worst case in the current CMOS analog process. ΔV is because the offset must be finally set within 5 mV,
A reasonable value is about 1 mV. τ is determined by the time constant of the filter and is about 15 to 30 μsec. At this time, T becomes 750 μsec to 1.5 msec from the above equation, and the target is 0.5 msec.
Not satisfied. Therefore, in this embodiment, the time constant reduction filter is used, and the filter time constant is reduced only when the correction data is generated, so that the target correction data generation time is shortened.

【００１１】図５は、図１の補正デ−タ生成回路におけ
る時定数低減フィルタの構成例を示す図である。図５に
おいて、５０１はフィルタを構成する抵抗、５０２はフ
ィルタを構成する容量、５０３は時定数を可変するため
のスイッチで、ここではＣＭＯＳアナログスイッチを用
いて構成している。このスイッチ５０３は、通常の動作
時には開放し、抵抗５０１の本来の抵抗値が有効となる
ようにされる。一方、補正デ−タ生成時にはスイッチ５
０３を閉じ、この抵抗５０１を無効にすることにより、
フィルタの時定数を低減する。５０４はフィルタ入力端
子、５０５はフィルタ出力端子、５０６は時定数低減操
作を制御する信号入力端子である。この制御信号がハイ
レベルのとき、時定数が低減される。図６は、図５に示
すフィルタの動作を示すタイムチャ−トである。ここ
で、６０１はＤＡ変換器２０６の動作クロック、６０２
はその１周期、６０３は通常動作時のフィルタ時定数に
よる整定、６０４は時定数低減措置を行った場合のフィ
ルタの整定、６０５は補正デ−タの変化を示している。
図６から明らかなように、補正デ−タ生成時に通常動作
と同一の時定数で行う場合、フィルタの整定は整定波形
６０３の示すように時間がかかるため、その間ＤＡ変換
器２０６は動作を継続しなければならない。しかし、時
定数をデ−タ生成時のみ低減すれば、フィルタの整定は
整定波形６０４の示すように高速になり、短時間でデ−
タ生成を終えることができる。なお、この時定数低減フ
ィルタにおいて、抵抗短絡スイッチ５０３における導通
時の等価抵抗、いわゆるスイッチオン抵抗値が次のよう
な理由により重要となる。このオン抵抗が小さいほどフ
ィルタの時定数は低減され、高速な補正デ−タ生成が可
能となるが、一方でフィルタの前段、すなわちＤＡ変換
器２０６からフィルタを見込む負荷条件が、オン抵抗の
減少にともない容量の効果が増大するため、ＤＡ変換器
２０６を構成する演算増幅器の周波数特性上の第２極が
低下し、これにより位相余裕が減少、整定状態にリンギ
ングが発生し、整定時間を増加させてしまう。このた
め、適当なオン抵抗値の検討が必要となる。FIG. 5 is a diagram showing a configuration example of the time constant reduction filter in the correction data generation circuit of FIG. In FIG. 5, 501 is a resistor forming a filter, 502 is a capacitor forming a filter, and 503 is a switch for changing the time constant, which is a CMOS analog switch here. The switch 503 is opened during normal operation so that the original resistance value of the resistor 501 becomes effective. On the other hand, the switch 5 is used when the correction data is generated.
By closing 03 and disabling this resistor 501,
Reduce the time constant of the filter. Reference numeral 504 is a filter input terminal, 505 is a filter output terminal, and 506 is a signal input terminal for controlling the time constant reduction operation. When this control signal is at high level, the time constant is reduced. FIG. 6 is a time chart showing the operation of the filter shown in FIG. Here, 601 is an operation clock of the DA converter 206, and 602.
Is one period, 603 is settling by a filter time constant during normal operation, 604 is settling of a filter when a time constant reducing measure is taken, and 605 is a change in correction data.
As is apparent from FIG. 6, when the correction data is generated with the same time constant as the normal operation, the filter settling takes time as indicated by the settling waveform 603, and the DA converter 206 continues to operate during that time. Must. However, if the time constant is reduced only when the data is generated, the filter settling becomes fast as shown by the settling waveform 604, and the data is set in a short time.
Data generation can be completed. In this time constant reduction filter, the equivalent resistance when the resistance short-circuit switch 503 is conducting, that is, the so-called switch-on resistance value is important for the following reasons. The smaller the on-resistance is, the more the time constant of the filter is reduced, and thus the correction data can be generated at high speed. As a result, the effect of the capacitance increases, so that the second pole in the frequency characteristic of the operational amplifier that constitutes the DA converter 206 decreases, which reduces the phase margin, causes ringing in the settling state, and increases the settling time. I will let you. Therefore, it is necessary to study an appropriate ON resistance value.

【００１２】図７は、図５のオン抵抗の検討結果の一例
を示す図である。ここでは、フィルタの時定数とＤＡ変
換器出力整定時間の和で決まる比較修正時間τをプロッ
トした曲線を示している。図中７０１はグラフ縦軸で整
定時間を表し、７０２はグラフ横軸でスイッチ５０３の
オン抵抗を表す。７０３は比較修正時間τ、７０４はフ
ィルタ時定数、７０５はＤＡ変換器出力の整定時間、７
０６は素子ばらつきによりオン抵抗が変動した場合で
も、ＤＡ変換器２０６の整定がリンギング状態となら
ず、且つ十分整定時間が低減できるスイッチオン抵抗範
囲である。このオン抵抗における比較修正時間τは、同
図より最大４μsecとなる。この結果、補正デ−タ生成
時間Ｔ＝300μsecとなり、目標を満足する。また、図４
により、電圧比較器２０９におけるオフセット目標値を
検討する。図４の４０７の時点に示すように、補正操作
が完了すると、オフセットは比較器２０９の検出限度以
下になるため、比較結果は反転するようになり、これに
伴い差動オフセットが図４に示すように逆向きに変動す
る。このような変動状態においても、目標である差動オ
フセット５mV以下を保証するためには、電圧比較器２０
９に許容されるオフセットを１〜２mV程度にすることが
必要である。FIG. 7 is a diagram showing an example of the results of examination of the ON resistance shown in FIG. Here, a curve in which the comparison correction time τ determined by the sum of the filter time constant and the DA converter output settling time is plotted is shown. In the figure, 701 represents the settling time on the vertical axis of the graph, and 702 represents the on-resistance of the switch 503 on the horizontal axis of the graph. 703 is a comparison correction time τ, 704 is a filter time constant, 705 is a settling time of the DA converter output, 7
06 is a switch-on resistance range in which the settling of the DA converter 206 does not become a ringing state and the settling time can be sufficiently reduced even when the on-resistance fluctuates due to element variations. The comparison correction time τ for this on-resistance is 4 μsec at the maximum from the figure. As a result, the correction data generation time T = 300 μsec, which satisfies the target. Also, FIG.
Therefore, the offset target value in the voltage comparator 209 is examined. As shown at 407 in FIG. 4, when the correction operation is completed, the offset becomes less than the detection limit of the comparator 209, so that the comparison result is inverted, and accordingly, the differential offset is shown in FIG. Fluctuates in the opposite direction. Even in such a changing state, in order to guarantee the target differential offset of 5 mV or less, the voltage comparator 20
It is necessary to set the allowable offset of 9 to about 1 to 2 mV.

【００１３】図８は、図１における電圧比較器の構成図
であり、図１５は図８における電圧増幅器の詳細回路図
である。通常のＣＭＯＳ演算増幅器形式の電圧比較器の
オフセットは、一般に10mV以上であるため、これでは目
標を満足しない。オフセット２mV以下の電圧比較器とし
て、図８に示すチョッパ形電圧比較器を低オフセット化
して用いることが可能である。図中、８０１は入力電圧
／基準電圧の切り替えスイッチ、８０２は容量、８０３
は容量リセット用スイッチ、８０４は電圧増幅器、８０
５は出力結果を保持するラッチである。図８の増幅器８
０４を図１５の回路構成にすれば、回路規模も小さく適
当である。図１５中、１４０１は正相電圧入力端子、１
４０２は逆相電圧入力端子、１４０３は逆相出力電圧端
子、１４０４は正相出力電圧端子、１４０５は増幅器の
バイアス電圧、１４０６は出力における同相出力電圧の
基準電圧である。この増幅器では、ＭＯＳトランジスタ
ＭＮ１，２、ＭＰ１，２からなる差動増幅器と、その出
力電圧直流レベルを基準電圧１４０６に一致させるた
め、これらの電圧を比較し、増幅器の負荷ＭＯＳ（ＭＰ
１，ＭＰ２）の抵抗値を制御するためのＭＮ３〜ＭＮ
６，ＭＰ３，ＭＰ４からなる帰還回路から構成される。
差動増幅器は数１０〜１００倍程度の利得が必要である
が、この比較的高い利得により出力における直流レベル
が不安定になるおそれがある。この回路では、この帰還
回路により、常に出力における直流レベルが外部より制
御入力として与える基準電圧１４０６に制御され、動作
が安定化される。この電圧比較器の動作は、 (1)リセット (2)比較 という２つのフェ−ズで動作する。（１）のリセット時
には図８のスイッチ８０１は基準電圧側へ、スイッチ８
０３は短絡される。このとき、内部の電圧増幅器８０４
のオフセットは動作中に容量８０２に保持されている。
次に、比較動作に移ることにより、スイッチ８０１は入
力側へ、スイッチ８０３は開放にされる。このとき、入
力電圧から容量８０２に保持されたオフセット分の電圧
が差し引かれた電圧が増幅器８０４の入力となる。これ
により、増幅器８０４の持つオフセットはキャンセルさ
れることになる。すなわち、オフセット分だけ少ない電
圧と容量８０２のオフセット分電圧が加算されて、オフ
セット分がゼロとなる。しかしながら、実際にはスイッ
チ８０１，８０３や容量８０２における素子ばらつきに
より、依然としてオフセットが発生する。FIG. 8 is a block diagram of the voltage comparator in FIG. 1, and FIG. 15 is a detailed circuit diagram of the voltage amplifier in FIG. Since the offset of the voltage comparator of the normal CMOS operational amplifier type is generally 10 mV or more, this does not satisfy the target. As a voltage comparator having an offset of 2 mV or less, the chopper type voltage comparator shown in FIG. 8 can be used with a low offset. In the figure, 801 is an input voltage / reference voltage selector switch, 802 is a capacitor, and 803.
Is a capacity reset switch, 804 is a voltage amplifier, 80
Reference numeral 5 is a latch for holding the output result. Amplifier 8 of FIG.
If 04 has the circuit configuration shown in FIG. 15, the circuit scale is small and appropriate. In FIG. 15, 1401 is a positive phase voltage input terminal, 1
Reference numeral 402 is a negative-phase voltage input terminal, 1403 is a negative-phase output voltage terminal, 1404 is a positive-phase output voltage terminal, 1405 is an amplifier bias voltage, and 1406 is a reference voltage of the common-mode output voltage at the output. In this amplifier, in order to make the output voltage DC level of the differential amplifier composed of MOS transistors MN1, MN2, MP1 and 2 equal to the reference voltage 1406, these voltages are compared and the load MOS (MP
1, MN3 to MN for controlling the resistance value of MP2)
6, a feedback circuit including MP3 and MP4.
The differential amplifier needs to have a gain of about several tens to 100 times, but this relatively high gain may make the DC level at the output unstable. In this circuit, the direct current level at the output is always controlled by the feedback circuit to the reference voltage 1406 given as a control input from the outside, and the operation is stabilized. The operation of this voltage comparator operates in two phases: (1) reset (2) comparison. At the time of resetting (1), the switch 801 in FIG.
03 is short-circuited. At this time, the internal voltage amplifier 804
The offset of is stored in the capacitor 802 during operation.
Next, by moving to the comparison operation, the switch 801 is opened and the switch 803 is opened. At this time, a voltage obtained by subtracting the offset voltage held in the capacitor 802 from the input voltage becomes the input of the amplifier 804. As a result, the offset of the amplifier 804 is canceled. That is, the offset voltage of the capacitor 802 is added to the offset voltage of the capacitor 802, and the offset value becomes zero. However, in reality, offset still occurs due to element variations in the switches 801, 803 and the capacitor 802.

【００１４】図９は、図８に示すチョッパ形電圧比較器
におけるオフセット発生要因の説明図である。この電圧
比較器における主なオフセット発生要因は、図９に示さ
れるものである。ここで、９０１は前述したチョッパ形
電圧比較器、９０２、９０３は比較器内で用いられてい
るスイッチの寄生容量によるクロックフィ−ドスル−等
の影響により、比較器内の容量C1,C2に注入される電荷Q
1,Q2である。すなわち、スイッチであるトランジスタの
ゲ−ト、ドレイン、ソ−スおよび基板に付着している電
荷が、ゲ−ト電圧が切れる時点で反対側に移動すること
により、この現象が生じる。この電荷Q1,Q2に不整合が
有った場合、オフセットＶoffが発生する。その大きさ
は下式で表される。 Ｖoff＝(Q1−Q2)/C ・・・・・・・・・・・・・・・（２） 従って、容量Ｃの値を大きくすればオフセットは減少す
る。しかし、一方で容量値とスイッチのオン抵抗とで決
まる時定数により、比較器の比較時間が制限されてしま
う。このため、双方の要求を満足する容量値を検討する
必要がある。図10は、この検討の例を示す図である。図
中1001は比較器の比較時間容量依存性を示す曲線、1002
は比較器オフセットの容量依存性を示す曲線、1003は比
較時間・オフセット双方の要求を満足しえる容量値であ
る。オフセットは１mV以下、比較器比較時間は200nsec
以下を目標とした場合、容量値は２pF〜40pFの値を採れ
ば、双方の要求を満足することができる。実際には、容
量値のばらつきを考慮し、中心値の10pF程度に設定する
と良い。FIG. 9 is an explanatory diagram of an offset generation factor in the chopper type voltage comparator shown in FIG. The main cause of offset generation in this voltage comparator is shown in FIG. Here, 901 is the above-mentioned chopper type voltage comparator, and 902 and 903 are injected into the capacitors C1 and C2 in the comparator due to the influence of the clock feedthrough etc. due to the parasitic capacitance of the switch used in the comparator. Charge Q
It is 1, Q2. That is, this phenomenon occurs because the charges attached to the gate, drain, source, and substrate of the transistor, which is a switch, move to the opposite side when the gate voltage is cut off. If there is a mismatch between the charges Q1 and Q2, an offset Voff occurs. The size is expressed by the following formula. Voff = (Q1-Q2) / C (2) Therefore, if the value of the capacitance C is increased, the offset decreases. However, on the other hand, the comparison time of the comparator is limited by the time constant determined by the capacitance value and the on resistance of the switch. Therefore, it is necessary to consider a capacitance value that satisfies both requirements. FIG. 10 is a diagram showing an example of this examination. In the figure, 1001 is a curve showing the comparison time capacity dependency of the comparator, 1002
Is a curve showing the capacity dependence of the comparator offset, and 1003 is a capacity value that can satisfy both the requirements of the comparison time and the offset. Offset is less than 1mV, comparator comparison time is 200nsec
If the following targets are set, the capacitance value will be 2 pF to 40 pF, and both requirements can be satisfied. In practice, considering the variation in capacitance value, it is better to set it to about 10 pF which is the center value.

【００１５】図11は、図１における補正デ−タ生成回路
の構成例を示す図である。比較器の比較結果をもとに補
正デ−タを生成する回路としては、図11のようなアップ
ダウンカウンタが、回路規模も小さく適当と考えられ
る。このカウンタは、通常のバイナリカウンタにおい
て、制御入力によりアップカウント／ダウンカウントを
切替られるようにしたものである。図11では、４ビット
分の構成が示されてる。図中、1101は制御入力端子で電
圧比較器２０９の出力を入力し、比較器２０９の結果に
よりアップカウントか、ダウンカウントかを指定する。
1102はカウンタのリセット入力端子、1103はカウンタの
クロック入力端子、1104はラッチのクロック入力端子、
1105はラッチのリセット入力端子、1106はセレクタ回路
とＤ形フリップフロップにより構成されたアップダウン
カウンタ、1107はカウント結果を保持するラッチ回路で
ある。また、図中Q3〜Q0がカウンタ出力である。比較器
２０９の出力により、アップカウントかダウンカウント
かが指定されるが、これにより補正デ−タの１ステップ
修正が行われる。図12は、図11におけるセレクタ回路の
構成例を示す図である。セレクタ回路は、図12のように
構成することができる。また、補正デ−タ生成処理は初
回のみ厳密に行い、次回以降は１回目の補正デ−タを初
期値とすることにより、さらに補正デ−タ生成時間短縮
・補正デ−タ精度向上が可能となる。FIG. 11 is a diagram showing a configuration example of the correction data generation circuit in FIG. As a circuit for generating correction data based on the comparison result of the comparator, an up / down counter as shown in FIG. 11 is considered to be suitable because of its small circuit scale. This counter is an ordinary binary counter that can be switched between up-counting and down-counting by a control input. FIG. 11 shows a configuration for 4 bits. In the figure, 1101 is a control input terminal to which the output of the voltage comparator 209 is input, and whether to count up or down is designated according to the result of the comparator 209.
1102 is a counter reset input terminal, 1103 is a counter clock input terminal, 1104 is a latch clock input terminal,
Reference numeral 1105 is a reset input terminal of the latch, 1106 is an up / down counter composed of a selector circuit and a D-type flip-flop, and 1107 is a latch circuit for holding the count result. Also, Q3 to Q0 in the figure are counter outputs. The output of the comparator 209 designates up-counting or down-counting, which allows one-step correction of the correction data. FIG. 12 is a diagram showing a configuration example of the selector circuit in FIG. The selector circuit can be configured as shown in FIG. Further, the correction data generation process is strictly performed only the first time, and the correction data generation time can be further shortened and the correction data accuracy can be further improved by setting the first correction data as the initial value after the next time. Becomes

【００１６】次に、２つの手法のうちの２番目の系の時
定数に合わせて、低速に動作させる方法について説明す
る。図13は、本発明の第２の実施例を示すディジタル無
線通信装置の構成図である。図13の構成において、図１
の構成と異なる点は、図１の回路のＤＡ変換器２０６の
動作クロックを選択するセレクタ1314と、そのセレクタ
1314に入力するクロッを分周する分周器1313を新たに設
けたことである。図13には、分周器1313により生成した
低速のクロックを用いてＤＡ変換器1306を動作するディ
ジタル変調通信端末が示されている。ここで、1301は音
声を入力するマイク、1302は入力した音声信号をディジ
タル信号に変換するＡＤ変換器、1303は音声信号処理お
よび通信制御処理を行うベ−スバンド部、1304は送信デ
−タに対応した帯域制限された変調信号波形を生成する
波形生成器、1305は波形生成器出力デ−タと補正デ−タ
を加算するディジタル加算器、1306はディジタル信号を
アナログ信号に変換するＤＡ変換器、1307は高周波の雑
音成分を除去する低域通過フィルタ(LPF)、1308は次段
を駆動するための出力バッファ、1309は出力における差
動オフセットを検出する電圧比較器、1310は電圧比較器
の比較結果を基に補正デ−タを生成する補正デ−タ生成
回路、1311は全体制御を行うプロセッサ、1312はクロッ
ク入力端子、1313は補正デ−タ生成時に用いる低速クロ
ックを生成する分周器、1314は高速／低速のどちらのク
ロックを使用するかを切替るセレクタ、1315は生成され
た補正デ−タを保持するレジスタ、1316は送信信号波形
を搬送波に対して変調する直交変調器、1317は変調波の
送受信を行う無線部、1318は受信信号をディジタル化す
るＡＤ変換器、1319は受信信号から音声信号を抽出する
復調器、1320は抽出された音声ディジタル信号をアナロ
グ信号に変換するＤＡ変換器、1321はスピ−カ、1322は
補正デ−タ生成を指示する制御信号である。Next, a method of operating at low speed in accordance with the time constant of the second system of the two methods will be described. FIG. 13 is a block diagram of a digital wireless communication device showing a second embodiment of the present invention. In the configuration of FIG.
1 is different from the configuration of FIG. 1 in that the selector 1314 that selects the operation clock of the DA converter 206 in the circuit of FIG.
The frequency divider 1313 for dividing the clock input to the 1314 is newly provided. FIG. 13 shows a digital modulation communication terminal which operates the DA converter 1306 using the low-speed clock generated by the frequency divider 1313. Here, 1301 is a microphone for inputting voice, 1302 is an AD converter for converting the input voice signal into a digital signal, 1303 is a base band unit for performing voice signal processing and communication control processing, and 1304 is transmission data. A waveform generator that generates the corresponding band-limited modulated signal waveform, 1305 is a digital adder that adds the waveform generator output data and correction data, and 1306 is a DA converter that converts the digital signal to an analog signal. , 1307 is a low pass filter (LPF) for removing high frequency noise components, 1308 is an output buffer for driving the next stage, 1309 is a voltage comparator for detecting a differential offset in the output, and 1310 is a voltage comparator. A correction data generation circuit that generates correction data based on the comparison result, 1311 is a processor that performs overall control, 1312 is a clock input terminal, and 1313 is a frequency divider that generates a low-speed clock used when generating correction data. 1314 is a selector that switches between high speed and low speed clocks, 1315 is a register that holds the generated correction data, 1316 is a quadrature modulator that modulates the transmission signal waveform with respect to a carrier wave, and 1317 is a A radio unit for transmitting / receiving a modulated wave, 1318 an AD converter for digitizing a received signal, 1319 a demodulator for extracting an audio signal from the received signal, and 1320 DA conversion for converting the extracted audio digital signal into an analog signal. , 1321 is a speaker, and 1322 is a control signal for instructing generation of correction data.

【００１７】図14は、図13における装置での補正手順を
示したタイムチャ−トである。ここで、1401は差動オフ
セット、1402は通常動作時に用いる高速クロック、1403
は補正デ−タ生成時に用いる低速クロックである。１ス
テップづつの補正デ−タの修正によりオフセットが補正
されて行くことは、前述の実施例の手法と同一である。
ただ、１回あたりのオフセット判定・修正動作時間τ
は、前述したようにフィルタの時定数がその大部分であ
り、15μ〜30μsecとなる。一方、ＤＡ変換器1306は図1
4のクロック1402により動作しており、その動作周期は
１μ〜３μsec程度である。従って、フィルタ1307の出
力が整定するまで、ＤＡ変換器1306は動作を継続しなけ
ればならないので、余分な電力を消費していることにな
る。しかし、図14に示すように、ＤＡ変換器1306の動作
を低速のクロック1403を用いて行えば、前述のフィルタ
の整定を待つ期間のＤＡ変換器1306の動作は１回で済
む。このとき、ＤＡ変換器1306においては、低速のクロ
ックを用いることにより消費電力が低減され、またアナ
ログ回路については不要部分を適宜パワ−ダウンするこ
とにより、消費電力を抑えることができる。この低速ク
ロック1403の生成処理は、通常の高速クロックをチップ
内に設けられた分周器を用い、分周されるだけであるた
め、特に複雑な制御系を必要としない。FIG. 14 is a time chart showing a correction procedure in the apparatus shown in FIG. Here, 1401 is a differential offset, 1402 is a high-speed clock used in normal operation, 1403
Is a low-speed clock used when generating correction data. The offset is corrected by correcting the correction data step by step, which is the same as the method of the above-described embodiment.
However, offset judgment / correction operation time per time τ
As described above, most of the time constant of the filter is 15 μsec to 30 μsec. On the other hand, the DA converter 1306 is shown in FIG.
It operates by four clocks 1402, and its operation cycle is about 1 μsec to 3 μsec. Therefore, the DA converter 1306 must continue to operate until the output of the filter 1307 has settled, which means that extra power is consumed. However, as shown in FIG. 14, if the operation of the DA converter 1306 is performed using the low-speed clock 1403, the operation of the DA converter 1306 during the period for waiting for the above-described filter settling is sufficient. At this time, in the DA converter 1306, power consumption is reduced by using a low-speed clock, and power consumption can be suppressed by appropriately powering down unnecessary portions of the analog circuit. This low-speed clock 1403 generation processing does not require a particularly complicated control system because the normal high-speed clock is only divided by using the frequency divider provided in the chip.

【００１８】以上の実施例では、完全差動構成を例とし
て説明したが、回路規模の低減を重視し、シングルエン
ド形の構成とした場合においても、本実施の手法を適用
することが可能である。実施例では、ディジタル変調方
式を用いた低消費電力で構成できる自動オフセット補正
手法について説明したが、本発明における２手法を比較
すると次のことが言える。 (Ａ)時定数を低減する手法：補正デ−タ生成のために要
する時間が短縮されるため、従来の手法または(Ｂ)の手
法では補正デ−タ生成が間に合わない用途にも適用でき
る。ただし、フィルタに付加するスイッチにより整定特
性、周波数特性、歪特性へ影響を与える可能性があるた
め、設計時にこうした点を考慮する必要がある。 (Ｂ)低速のクロックを用いる手法：フィルタに何等付加
物がないため、周波数特性等に与える影響はないが、オ
フセット補正デ−タ生成に要する時間は従来のものと変
わらない。In the above embodiments, the fully differential configuration has been described as an example. However, the technique of this embodiment can be applied even in the case of a single-end type configuration with an emphasis on reduction in circuit scale. is there. Although the embodiment has described the automatic offset correction method that can be configured with low power consumption using the digital modulation method, the following can be said by comparing the two methods of the present invention. (A) Method for reducing the time constant: Since the time required for generating the correction data is shortened, it can be applied to the application in which the correction data generation cannot be made in time with the conventional method or the method (B). However, since there is a possibility that the switch added to the filter may affect the settling characteristics, frequency characteristics, and distortion characteristics, it is necessary to consider these points during design. (B) Method using low-speed clock: Since there is no addition to the filter, there is no effect on the frequency characteristics, etc., but the time required to generate offset correction data is the same as that of the conventional one.

【００１９】[0019]

【発明の効果】以上説明したように、本発明によれば、
消費電力の増大を招くことなく、外部から制御すること
なく、直交変調器にアナログフロントエンドから供給さ
れる差動オフセットを除去することができ、ディジタル
無線端末用の高精度の自動オフセット補正回路を実現す
ることができる。As described above, according to the present invention,
It is possible to eliminate the differential offset supplied from the analog front end to the quadrature modulator without incurring an increase in power consumption and without external control, and to provide a highly accurate automatic offset correction circuit for digital wireless terminals. Can be realized.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例を示すディジタル無線通信装
置のブロック構成図である。FIG. 1 is a block configuration diagram of a digital wireless communication device showing an embodiment of the present invention.

【図２】直交変調器における搬送波漏れのオフセット依
存性を示す曲線図である。FIG. 2 is a curve diagram showing offset dependency of carrier leakage in a quadrature modulator.

【図３】図２に示す無線通信端末における通信手順を示
すタイムチャ−トである。3 is a time chart showing a communication procedure in the wireless communication terminal shown in FIG.

【図４】図２に示す無線通信端末における補正デ−タ生
成のタイムチャ−トである。FIG. 4 is a time chart for generating correction data in the wireless communication terminal shown in FIG.

【図５】図１における補正デ−タ生成回路の時定数低減
フィルタを示す回路図である。5 is a circuit diagram showing a time constant reduction filter of the correction data generation circuit in FIG.

【図６】時定数低減フィルタを用いた場合の補正デ−タ
生成処理のタイムチャ−トである。FIG. 6 is a time chart of correction data generation processing when a time constant reduction filter is used.

【図７】時定数低減フィルタにおける最適スイッチオン
抵抗の検討を示す説明図である。FIG. 7 is an explanatory diagram showing a study of optimum switch on resistance in the time constant reduction filter.

【図８】本発明に適用されるチョッパ形電圧比較器の構
成図である。FIG. 8 is a configuration diagram of a chopper type voltage comparator applied to the present invention.

【図９】図８に示すチョッパ形電圧比較器におけるオフ
セット発生要因の説明図である。9 is an explanatory diagram of an offset generation factor in the chopper type voltage comparator shown in FIG.

【図10】チョッパ形電圧比較器における低オフセットの
ための最適化を示す特性曲線図である。FIG. 10 is a characteristic curve diagram showing optimization for low offset in a chopper type voltage comparator.

【図11】本発明の補正デ−タ生成回路構成例を示すアッ
プダウンカウンタの回路図である。FIG. 11 is a circuit diagram of an up / down counter showing a configuration example of a correction data generation circuit according to the present invention.

【図12】本発明の補正デ−タ生成回路内部のセレクタ回
路例を示す図である。FIG. 12 is a diagram showing an example of a selector circuit inside the correction data generation circuit of the present invention.

【図13】本発明の他の実施例を示すディジタル無線通信
端末の構成図である。FIG. 13 is a configuration diagram of a digital wireless communication terminal showing another embodiment of the present invention.

【図14】図13に示す無線通信端末における補正デ−タ生
成のタイムチャ−トである。FIG. 14 is a time chart for generating correction data in the wireless communication terminal shown in FIG. 13.

【図15】図８に示すチョッパ形電圧比較器の増幅器の詳
細回路図である。15 is a detailed circuit diagram of an amplifier of the chopper type voltage comparator shown in FIG. 8.

【符号の説明】[Explanation of symbols]

１０１………標準の搬送波漏れ特性、 １０２………変動した場合の搬送波漏れ特性、 １０３………搬送波漏れ抑圧目標レベル、 １０４………許容される最大オフセット、 ２０１………マイク、 ２０２………ＡＤ変換器、 ２０３………信号・通信制御処理を行うベ−スバンド
部、 ２０４………変調信号波形を生成する波形生成器、 ２０５………ディジタル加算器、 ２０６………ＤＡ変換器、 ２０７………低域通過フィルタ、 ２０８………出力バッファ、 ２０９………電圧比較器、 ２１０………補正デ−タ生成回路、 ２１１………補正デ−タ保持レジスタ、 ２１２………全体制御プロセッサ、 ２１３………直交変調器、 ２１４………無線部、 ２１５………ＡＤ変換器、 ２１６………復調器、 ２１７………ＤＡ変換器、 ２１８………スピ−カ、 ２１９………補正デ−タ生成制御信号、 ３０１………送信信号、 ３０２………電源印加制御信号、 ３０３………動作モ−ド指定信号、 ３０４………端末の動作状態図、 ４０１………差動オフセット、 ４０２………時間軸、 ４０３………補正デ−タ生成時間、 ４０４………オフセット判定・補正デ−タ修正時間、 ４０５………補正の単位電圧ΔＶ、 ４０６………差動オフセットの時間変化、 ４０７………補正デ−タ生成の終了時刻、 ５０１………フィルタを構成する抵抗、 ５０２………フィルタを構成する容量、 ５０３………時定数可変スイッチ、 ５０４………フィルタ入力端子、 ５０５………フィルタ出力端子、 ５０６………時定数低減操作制御信号入力端子、 ６０１………ＤＡ変換器の動作クロック、 ６０２………同クロック１周期、 ６０３………通常動作時のフィルタ時定数による整定、 ６０４………時定数低減措置を行った場合のフィルタの
整定、 ６０５………補正デ−タの変化、 ７０１………整定時間、 ７０２………スイッチオン抵抗、 ７０３………比較修正時間、 ７０４………フィルタ時定数、 ７０５………ＤＡ変換器出力整定時間、 ７０６………ＤＡ変換器整定がリンギング状態となら
ず、整定時間が低減できるスイッチオン抵抗範囲、 ８０１………入力電圧／基準電圧の切り替えスイッチ、 ８０２………容量、 ８０３………容量リセット用スイッチ、 ８０４………電圧増幅器、 ８０５………ラッチ、 ９０１………チョッパ形電圧比較器、 ９０２、９０３………スイッチの寄生容量によるクロッ
クフィ−ドスル−等の影響により比較器内の容量に注入
される電荷、 1001………比較時間容量依存性、 1002………比較器オフセット容量依存性、 1003………比較時間、オフセット双方を満足しえる容量
値、 1101………制御入力端子、 1102………カウンタリセット入力端子、 1103………カウンタクロック入力端子、 1104………ラッチクロック入力端子、 1105………ラッチリセット入力端子、 1106………アップダウンカウンタ、 1107………ラッチ回路、 1301………マイク、 1302………ＡＤ変換器、 1303………ベ−スバンド部、 1304………波形生成器、 1305………ディジタル加算器、 1306………ＤＡ変換器、 1307………低域通過フィルタ(LPF)、 1308………バッファ、 1309………電圧比較器、 1310………補正デ−タ生成回路、 1311………全体制御プロセッサ、 1312………クロック入力端子、 1313………分周器、 1314………クロックセレクタ、 1315………レジスタ、 1316………直交変調器、 1317………無線部、 1318………ＡＤ変換器、 1319………復調器、 1320………ＤＡ変換器、 1321………スピ−カ、 1322………補正デ−タ生成制御信号、 1401………差動オフセット、 1402………高速クロック、 1403………低速クロック101 ... Standard carrier leakage characteristic, 102 ... Carrier leakage characteristic when fluctuating, 103 ... Carrier leakage suppression target level, 104 ... Allowed maximum offset, 201 ... Mike, 202 ... ... AD converter, 203 ... baseband section for performing signal / communication control processing, 204 ... waveform generator for generating modulated signal waveform, 205 ... digital adder, 206 ... DA conversion 207 ... Low pass filter, 208 ... Output buffer, 209 ... Voltage comparator, 210 ... Compensation data generation circuit, 211 ... Compensation data holding register, 212 ... Overall control processor, 213 ... Quadrature modulator, 214 ... Radio section, 215 ... AD converter, 216 ... Demodulator, 217 ... DA converter, 218 ... Picker, 219 ... Compensation data generation control signal, 301 ... Transmission signal, 302 Power supply control signal, 303 Operation mode designation signal, 304 Operation of terminal State diagram, 401 ... Differential offset, 402 ... Time axis, 403 ... Correction data generation time, 404 ... Offset determination / correction data correction time, 405 ... Correction unit Voltage .DELTA.V, 406 ..... Time change of differential offset, 407 ........ End time of generation of correction data, 501 ........ Resistance composing filter, 502 .... Capacity composing filter, 503 .... ... time constant variable switch, 504 ... filter input terminal, 505 ... filter output terminal, 506 ... time constant reduction operation control signal input terminal, 601 ... DA converter operating clock, 602 ... One cycle of clock, 603 ... Settling by filter time constant during normal operation, 604 ... Settling of filter when time constant reduction measures are taken, 605 ... Change in correction data, 701 ... Settling time, 702 ... Switch-on resistance, 703 ... Comparison correction time, 704 ... Filter time constant, 705 ... DA converter output settling time, 706 .... DA converter setting is ringing state However, the switch-on resistance range that can reduce the settling time, 801 ... Input voltage / reference voltage selector switch, 802 ... Capacitance, 803 ... Capacitance reset switch, 804 ... Voltage amplifier, 805 ... …… Latch, 901 ………… Chopper type voltage comparator, 902,903 ………… Comparison due to the influence of clock feedthrough etc. due to parasitic capacitance of switch Injected into the internal capacitance, 1001 ………… Comparison time capacitance dependency, 1002 ………… Comparator offset capacitance dependency, 1003 ………… Capacitance value that satisfies both comparison time and offset, 1101 ………… Control input terminal, 1102 ……… Counter reset input terminal, 1103 ……… Counter clock input terminal, 1104 ……… Latch clock input terminal, 1105 ……… Latch reset input terminal, 1106 ……… Up-down counter, 1107… …… Latch circuit, 1301 ………… Microphone, 1302 ………… AD converter, 1303 ………… Base band section, 1304 ………… Waveform generator, 1305 ………… Digital adder, 1306 ………… DA conversion Low pass filter (LPF), 1308 ... Buffer, 1309 ... Voltage comparator, 1310 ... Compensation data generation circuit, 1311 ... Overall control processor, 1312 ... … Clock input terminal, 1313 ……… Divide , 1314 ……… Clock selector, 1315 ……… Register, 1316 ……… Quadrature modulator, 1317 ……… Radio section, 1318 ……… AD converter, 1319 ……… Demodulator, 1320 ……… DA conversion Unit, 1321 ……… Speaker, 1322 ……… Compensation data generation control signal, 1401 ……… Differential offset, 1402 ……… High speed clock, 1403 ……… Low speed clock

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 送信デ−タに対応し、かつ帯域制限され
たディジタル変調信号波形を生成する波形生成器、該デ
ィジタル変調信号波形と補正デ−タの加算出力を差動出
力のアナログ信号に変換するアナログフロントエンド、
および該アナログフロントエンドの差動出力で搬送波を
変調する直交変調器を含むディジタル無線通信装置にお
いて、非送信時に上記アナログフロントエンドの差動オ
フセットを検出する電圧比較器と、該電圧比較器で検出
された差動オフセットが正のとき負方向に修正し、負の
とき正方向に修正する操作を繰り返すことにより、該差
動オフセットを低減させる補正デ−タの生成回路とを具
備することを特徴とするディジタル無線通信装置。1. A waveform generator which corresponds to transmission data and generates a band-limited digital modulation signal waveform, and the addition output of the digital modulation signal waveform and correction data is converted into a differential output analog signal. Analog front end to convert,
In a digital wireless communication device including a quadrature modulator that modulates a carrier wave with a differential output of the analog front end, a voltage comparator that detects the differential offset of the analog front end during non-transmission, and a detector using the voltage comparator And a correction data generating circuit for reducing the differential offset by repeating the operation of correcting the differential offset in the negative direction when it is positive and correcting it in the positive direction when it is negative. And a digital wireless communication device. 【請求項２】 ディジタル−アナログ変換器と該ディジ
タル−アナログ変換器の出力を入力とする信号平滑用フ
ィルタとでアナログフロントエンドを形成し、該アナロ
グフロントエンドの差動出力で直交変調器が搬送波を変
調するディジタル無線通信端末のオフセット補正方法に
おいて、非送信時にオフセット補正デ−タの生成を行う
場合、上記信号平滑フィルタの時定数の低減操作を行う
ことにより、補正デ−タ生成時間を低減することを特徴
とするディジタル無線通信装置のオフセット補正方法。2. An analog front end is formed by a digital-analog converter and a signal smoothing filter having an output of the digital-analog converter as an input, and a quadrature modulator is a carrier wave by a differential output of the analog front end. In the offset correction method for a digital wireless communication terminal that modulates the signal, when the offset correction data is generated during non-transmission, the correction data generation time is reduced by reducing the time constant of the signal smoothing filter. An offset correction method for a digital wireless communication device, comprising: 【請求項３】 請求項２に記載のディジタル無線通信装
置のオフセット補正方法において、上記アナログフロン
トエンドは、非送信時にオフセット補正デ−タの生成を
行う場合、送信時より低速のクロックを用いて動作させ
ることにより、信号平滑用フィルタの整定を待つ間のデ
ィジタル−アナログ変換器の動作を１回のオフセット検
出・補正デ−タ生成操作１回ですませることを特徴とす
るディジタル無線通信装置。3. The offset correction method for a digital wireless communication device according to claim 2, wherein the analog front end uses a clock slower than a transmission time when the offset correction data is generated during non-transmission. A digital wireless communication device characterized in that the operation of the digital-analog converter while waiting for the settling of the signal smoothing filter is completed by one operation of the offset detection / correction data generation operation. 【請求項４】 請求項１に記載のディジタル無線通信装
置において、上記電圧比較器と補正デ−タ生成回路の他
に、アナログフロントエンドと同一チップ上に設けら
れ、該アナログフロントエンドを動作させる低速クロッ
クを生成する分周器と、該分周器で生成された低速クロ
ックまたは通常のクロックを切り換えて該アナログフロ
ントエンドに供給するセレクタとを具備することを特徴
とするディジタル無線通信装置。4. The digital wireless communication device according to claim 1, wherein the analog front end is provided on the same chip as the analog front end, in addition to the voltage comparator and the correction data generation circuit, to operate the analog front end. A digital wireless communication device comprising: a frequency divider that generates a low-speed clock, and a selector that switches the low-speed clock generated by the frequency divider or a normal clock to supply the analog front end.