JPH0730372A - Frequency converting circuit for digital signal - Google Patents

Abstract

PURPOSE:To obtain a DD converting circuit which is adaptive to an optional interpolation coefficient sequence by the same IC chip without spoiling the response speed. CONSTITUTION:A latch circuit 14 latches an input signal 113 with an mXfc clock 110 to obtain 1 to (N-1) clock delay signals. A multiplying circuit 115 is supplied with the coefficient array from a RAM 122 and performs interpolation arithmetic for the respective delay signals. Here, when the power source of a power switch 126 is turned ON, a coefficient sequence supplied from a ROM 124 is supplied to the multiplying circuit 115 through the RAM 122 to perform the interpolation arithmetic to structure the DD converting circuit which can perform conversion into an optional interpolated coefficient sequence without spoiling the response speed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、デジタル信号の周波数
変換回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital signal frequency conversion circuit.

【０００２】[0002]

【従来の技術】デジタル信号処理回路を用いた装置の開
発が盛んになり、機器間の互換性を容易にするデジタル
信号の周波数変換（以下ＤＤ変換と呼ぶ）技術が必要不
可欠になってきている。2. Description of the Related Art With the active development of devices using digital signal processing circuits, frequency conversion (hereinafter referred to as DD conversion) technology of digital signals for facilitating compatibility between devices has become indispensable. .

【０００３】ＤＤ変換の基本的考え方については文献
（「画像のデジタル信号処理」吹抜敬彦著）や、本出願
人が先に出願した特願平３−３４６１１１号「ディジタ
ル信号の周波数変換方式及び変換回路」等で説明されて
いるので、ここでは詳細な説明を省略する。Regarding the basic concept of the DD conversion, reference is made to "Digital signal processing of images" by Takahiko Fukibuki, and Japanese Patent Application No. 3-346111 filed by the applicant earlier, "Frequency conversion method and conversion of digital signal". Circuit, etc., and detailed description thereof will be omitted here.

【０００４】以下に、従来のＤＤ変換回路の構成につい
て説明する。図３は従来のサンプリング周波数ｍ×ｆｃ
のデジタル信号をサンプリング周波数ｎ×ｆｃのデジタ
ル信号に変換するＤＤ変換回路の構成の一例を示すもの
である。図３において、１０はｍ×ｆｃクロック、１１
は間引きｍ×ｆｃクロック発生回路、１２は間引きｍ×
ｆｃクロック、１３はｆｓ＝ｍ×ｆｃの入力信号、１４
はタップ数Ｎタップのラッチ回路、１５は掛け算回路、
１６は加算回路、１７はレベルシフト回路、１８は間引
きｍ×ｆｃクロックラッチ回路、１９はｎ×ｆｃクロッ
ク、２０は間引きｍ×ｆｃクロックラッチ回路１８から
出力する信号を一時格納するメモリー、２１は出力信
号、２２は補間係数を格納している読み出し専用メモリ
ー（以下ＲＯＭと呼ぶ）である。The structure of a conventional DD conversion circuit will be described below. FIG. 3 shows a conventional sampling frequency m × fc
2 shows an example of the configuration of a DD conversion circuit that converts the digital signal of 1 to the digital signal of sampling frequency n × fc. In FIG. 3, 10 is an m × fc clock, and 11
Is a decimation m × fc clock generation circuit, and 12 is a decimation m × fc
fc clock, 13 is an input signal of fs = m × fc, 14
Is a latch circuit with N taps, 15 is a multiplication circuit,
16 is an adder circuit, 17 is a level shift circuit, 18 is a thinning m × fc clock latch circuit, 19 is an n × fc clock, 20 is a memory for temporarily storing the signal output from the thinning m × fc clock latch circuit 18, 21 is a memory The output signal 22 is a read-only memory (hereinafter referred to as ROM) that stores the interpolation coefficient.

【０００５】図４は図３で示したＤＤ変換回路の信号処
理形式を示すものである。図４で、３０はｍ×ｆｃクロ
ック（図３のａ）、３１はサンプリング周波数ｍ×ｆｃ
の入力信号（図３のｂ）、３２は１クロック遅延信号
（図３のｃ）、３３は２クロック遅延信号（図３の
ｄ）、３４は（Ｎ−１）クロック遅延信号（図３の
ｅ）、３５は補間演算であり、Ｇ［０］，Ｇ［１］，・
・・は補間係数列のグループを示す。３６はレベルシフ
トした後の補間演算出力信号（図３のｇ）、３７は間引
きｍ×ｆｃクロック（図３のｈ）、３８は間引きｍ×ｆ
ｃラッチ出力（図３のｉ）、３９はｎ×ｆｃクロック
（図３のｊ）、４０は出力信号（図３のｋ）である。FIG. 4 shows a signal processing format of the DD conversion circuit shown in FIG. In FIG. 4, 30 is an m × fc clock (a in FIG. 3), 31 is a sampling frequency m × fc
Input signal (b in FIG. 3), 32 is a 1-clock delay signal (c in FIG. 3), 33 is a 2-clock delay signal (d in FIG. 3), and 34 is an (N-1) clock delay signal (in FIG. 3). e) and 35 are interpolation operations, G [0], G [1], ...
.. indicates a group of interpolation coefficient sequences. 36 is an interpolation operation output signal after level shifting (g in FIG. 3), 37 is a thinning m × fc clock (h in FIG. 3), and 38 is a thinning m × f.
c is a latch output (i in FIG. 3), 39 is an n × fc clock (j in FIG. 3), and 40 is an output signal (k in FIG. 3).

【０００６】入力信号１３（図４の３１参照）をラッチ
回路１４でｍ×ｆｃクロック１０（図４の３０参照）で
ラッチし、１〜（Ｎ−１）クロック遅延信号（図４の３
２〜３４参照）を得る。各遅延信号にＲＯＭ２２から与
えられる係数（図４の３５参照）を供給し補間演算がな
される。補間演算出力はレベルシフト回路１７で適切な
レベルに補正され（図４の３６参照）、間引きｍ×ｆｃ
クロックラッチ回路１８内で間引きｍ×ｆｃクロック
（図４の３７参照）でラッチを行い、間引きｍ×ｆｃラ
ッチ出力（図４の３８参照）を形成する。間引きｍ×ｆ
ｃ出力をメモリー２０に取り込み、ｎ×ｆｃクロック１
９（図４の３９参照）のタイミングで読み出し、出力信
号２１（図４の４０参照）を形成しｍ×ｆｃ→ｎ×ｆｃ
のＤＤ変換が完了する。The input signal 13 (see 31 in FIG. 4) is latched by the latch circuit 14 with the m × fc clock 10 (see 30 in FIG. 4), and 1 to (N-1) clock delay signals (3 in FIG. 4) are latched.
2-34)). A coefficient (see 35 in FIG. 4) supplied from the ROM 22 is supplied to each delay signal to perform interpolation calculation. The interpolation calculation output is corrected to an appropriate level by the level shift circuit 17 (see 36 in FIG. 4) and thinned out m × fc
Latching is performed in the clock latch circuit 18 with the thinned-out m × fc clock (see 37 in FIG. 4) to form a thinned-out m × fc latch output (see 38 in FIG. 4). Thinning out m × f
C output is fetched in the memory 20 and n × fc clock 1
The signal is read out at the timing of 9 (see 39 in FIG. 4) to form the output signal 21 (see 40 in FIG. 4) and m × fc → n × fc.
DD conversion is completed.

【０００７】なお、これらの回路は一般に集積化され、
ＩＣの１チップ上に構成される。Note that these circuits are generally integrated,
It is constructed on one chip of the IC.

【０００８】[0008]

【発明が解決しようとする課題】しかしながら上記の従
来のＤＤ変換回路の構成では、ＲＯＭに補間係数を格納
するため、異なった補間係数によりＤＤ変換する場合、
例えば、映像信号の変換において変換比率が異なるＮＴ
ＳＣ仕様とＰＡＬ仕様の両方の仕様を満たす場合等、同
一タップ数Ｎの変換であっても、周波数変換の比率ｍ，
ｎの値が異なる場合には、ＲＯＭそのものを変更する必
要があった。このことは、ＲＯＭとＤＤ変換の演算処理
部を同一ＩＣチップに形成した場合、ＩＣそのものを変
更する必要があるという問題点を有していた。また、Ｒ
ＯＭとＤＤ変換の演算処理部を別のＩＣチップで形成し
た場合は、係数供給にかかる応答速度が遅くなり、画像
処理等の高速度のＤＤ変換には対応できなかった。However, in the configuration of the conventional DD conversion circuit described above, since the interpolation coefficient is stored in the ROM, when the DD conversion is performed with different interpolation coefficients,
For example, NT having a different conversion ratio in the conversion of video signals
Even if both SC specifications and PAL specifications are satisfied, even if conversion is performed with the same tap number N, the frequency conversion ratio m,
If the value of n is different, it is necessary to change the ROM itself. This has a problem that when the ROM and the arithmetic processing unit for the DD conversion are formed on the same IC chip, the IC itself needs to be changed. Also, R
When the OM and the arithmetic processing unit for the DD conversion are formed by different IC chips, the response speed related to the coefficient supply becomes slow, and the high speed DD conversion such as image processing cannot be supported.

【０００９】本発明は上記従来の問題点を解決するもの
で、汎用性のあるＤＤ変換回路を提供することを目的と
する。The present invention solves the above conventional problems, and an object thereof is to provide a versatile DD conversion circuit.

【００１０】[0010]

【課題を解決するための手段】この目的を達成するため
に本発明のデジタル信号の周波数変換回路は、タップ数
ＮからなるＦＩＲ型デジタルフィルターの構成をとり、
前記各タップの出力信号に所定の係数を掛ける演算回路
を用いてサンプリング周波数ｍ×ｆｃの第１のデジタル
信号をサンプリング周波数ｎ×ｆｃの第２のデジタル信
号に変換するデジタル信号の周波数変換回路であって、
前記第１のデジタル信号を前記第１のクロックでＮタッ
プラッチする第１のラッチ手段と、前記第１のラッチ手
段の各単位ラッチ出力に任意の係数を掛ける掛け算手段
と、前記掛け算手段の出力を加算する加算手段と、前記
加算手段の出力信号を周波数ｎ×ｆｃの第２のクロック
で読み出す読み出し手段と、前記掛け算手段に供給する
係数を格納する第１の格納手段とを第１のＩＣの同一チ
ップ上に有し、前記第１の格納手段は随時書き込み読み
出し可能な機能を有する。In order to achieve this object, the frequency conversion circuit for digital signals according to the present invention has a structure of FIR type digital filter having N taps.
A digital signal frequency conversion circuit for converting a first digital signal having a sampling frequency m × fc into a second digital signal having a sampling frequency n × fc by using an arithmetic circuit that multiplies the output signal of each tap by a predetermined coefficient. There
First latch means for N-tap latching the first digital signal with the first clock, multiplication means for multiplying each unit latch output of the first latch means by an arbitrary coefficient, and output of the multiplication means A first IC for adding an adder, a read-out means for reading an output signal of the adder with a second clock having a frequency of n × fc, and a first storing means for storing a coefficient to be supplied to the multiplying means. , And the first storage means has a function capable of writing and reading at any time.

【００１１】また、前記第１の格納手段に供給する係数
を格納する第２の格納手段を、前記第１のＩＣチップ外
に有する。Further, a second storage means for storing the coefficient supplied to the first storage means is provided outside the first IC chip.

【００１２】さらに、前記第１の格納手段に供給する係
数を格納する第２の格納手段と、前記第２の格納手段に
格納されている係数を前記第１の格納手段に供給する処
理を施すＣＰＵを第２のＩＣチップ上に有する。Further, a processing for supplying the second storage means for storing the coefficient supplied to the first storage means and the coefficient stored in the second storage means to the first storage means is performed. It has a CPU on the second IC chip.

【００１３】[0013]

【作用】上記の構成により、各タップの出力信号に掛け
る係数列を、同一ＩＣチップ上の随時書き込み読み出し
可能なメモリー（以下ＲＡＭと呼ぶ）から供給すること
ができる。With the above configuration, the coefficient string to be multiplied by the output signal of each tap can be supplied from a memory (hereinafter referred to as RAM) on the same IC chip, which can be written and read at any time.

【００１４】[0014]

【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.

【００１５】図１は本発明の第１の実施例におけるＤＤ
変換回路の構成を表したブロック図である。図１におい
て、１１０はｍ×ｆｃクロック、１１１は間引きｍ×ｆ
ｃクロック発生回路、１１２は間引きｍ×ｆｃクロッ
ク、１１３はｆｓ＝ｍ×ｆｃの入力信号、１１４はタッ
プ数Ｎタップのラッチ回路、１１５は掛け算回路、１１
６は加算回路、１１７はレベルシフト回路、１１８は間
引きｍ×ｆｃクロックラッチ回路、１１９はｎ×ｆｃク
ロック、１２０は間引きｍ×ｆｃクロックラッチ回路１
１８から出力する信号を一時格納するメモリー、１２１
は出力信号、１２２は掛け算回路１１５に供給する補間
係数を格納するＲＡＭ、１２３はＩＣチップ、１２４は
ＲＡＭ１２２に供給する補間係数を格納しているＲＯ
Ｍ、１２５はＤＤ変換の係数の転送を司るマイクロコン
ピュータ、１２６は電源スイッチである。FIG. 1 shows a DD according to the first embodiment of the present invention.
It is a block diagram showing a configuration of a conversion circuit. In FIG. 1, 110 is an m × fc clock, and 111 is a thinned m × f clock.
c clock generation circuit, 112 thinned-out m × fc clock, 113 input signal of fs = m × fc, 114 latch circuit with N taps, 115 multiplication circuit, 11
6 is an adder circuit, 117 is a level shift circuit, 118 is a thinned-out m × fc clock latch circuit, 119 is an n × fc clock, and 120 is a thinned-out m × fc clock latch circuit 1.
A memory for temporarily storing signals output from 18, 121
Is an output signal, 122 is a RAM for storing interpolation coefficients to be supplied to the multiplication circuit 115, 123 is an IC chip, and 124 is RO for storing interpolation coefficients to be supplied to the RAM 122.
M and 125 are microcomputers that control the transfer of the coefficients of the DD conversion, and 126 is a power switch.

【００１６】上記のように構成されたＤＤ変換回路につ
いて、以下にその動作を説明する。電源スイッチ１２６
をＯＮにすると、マイクロコンピュータ１２５の指令に
よりアドレスが転送され、ＲＯＭ１２４からＩＣチップ
１２３上のＲＡＭ１２２に格納データが順次転送され書
き込まれる。ラッチ回路１１４において入力信号１１３
をｍ×ｆｃクロック１１０でラッチし、１〜（Ｎ−１）
クロック遅延信号を得る。掛け算回路１１５において各
遅延信号にＲＡＭ１２２から与えられる係数列を供給し
補間演算がなされる。補間演算出力は加算回路１１６で
加算されたのちレベルシフト回路１１７で適切なレベル
に補正され、間引きｍ×ｆｃクロックラッチ回路１１８
内で間引きｍ×ｆｃクロックでラッチを行い、間引きｍ
×ｆｃラッチ出力を形成する。間引きｍ×ｆｃ出力をメ
モリー１２０に取り込み、ｍ×ｆｃクロック１１９のタ
イミングで読み出し、出力信号１２１を形成し、ｍ×ｆ
ｃ→ｎ×ｆｃのＤＤ変換が完了する。The operation of the DD conversion circuit configured as described above will be described below. Power switch 126
When is turned on, the address is transferred according to a command from the microcomputer 125, and the stored data is sequentially transferred and written from the ROM 124 to the RAM 122 on the IC chip 123. The input signal 113 in the latch circuit 114
Latched by m × fc clock 110, and 1- (N-1)
Obtain the clock delay signal. In the multiplication circuit 115, a coefficient string given from the RAM 122 is supplied to each delay signal to perform an interpolation calculation. The interpolation calculation output is added by the adder circuit 116, then corrected by the level shift circuit 117 to an appropriate level, and thinned out m × fc clock latch circuit 118.
Latch with m × fc clock in
Form the xfc latch output. The thinned-out m × fc output is taken into the memory 120, read out at the timing of the m × fc clock 119, and the output signal 121 is formed.
The DD conversion of c → n × fc is completed.

【００１７】以上のように本実施例では、予めＤＤ変換
の補間係数を格納しておいたＲＯＭ１２４からＩＣチッ
プ１２３上のＲＡＭ１２２にデータを転送した後、ＤＤ
変換を行っている。従って、補間係数を変更してＤＤ変
換を行いたい場合、例えばビデオ信号に対するＤＤ変換
で、ＮＴＳＣ仕様とＰＡＬ仕様で補間係数を変更する場
合等において、ＤＤ変換のＩＣチップ１２３そのものを
交換する必要がなく、外部のＲＯＭ１２４を入れ換える
だけで対応することができる。また、同一ＩＣチップに
ＲＡＭ１２２を配置したことで、高速度のＤＤ変換にも
対応することができる。ここでは外部のＤＤ変換の係数
の格納媒体としてＲＯＭを例にとったが、ＥＥＰＲＯＭ
等の書き替え可能なＲＯＭを用いると、データを書き替
えるだけでＲＯＭを交換せずに異なる補間係数に対応す
ることができる。As described above, in this embodiment, after the data is transferred from the ROM 124 in which the interpolation coefficient of the DD conversion is stored in advance to the RAM 122 on the IC chip 123, the DD is added.
It's converting. Therefore, when it is desired to perform the DD conversion by changing the interpolation coefficient, for example, when the interpolation coefficient is changed between the NTSC specification and the PAL specification in the DD conversion of the video signal, the DD conversion IC chip 123 itself needs to be replaced. Instead, it can be dealt with only by replacing the external ROM 124. Further, by arranging the RAM 122 in the same IC chip, it is possible to support high speed DD conversion. Here, the ROM is taken as an example of an external storage medium for the coefficient of the DD conversion.
If a rewritable ROM such as the above is used, it is possible to deal with different interpolation coefficients only by rewriting the data without replacing the ROM.

【００１８】図２は本発明の第２の実施例におけるＤＤ
変換回路の構成を表したブロック図である。図２におい
て、１１０〜１２６は図１と同一であるため説明を省略
する。１２７は１チップのマイクロコンピュータ、１２
８はＣＰＵである。FIG. 2 shows a DD according to the second embodiment of the present invention.
It is a block diagram showing a configuration of a conversion circuit. In FIG. 2, reference numerals 110 to 126 are the same as those in FIG. 127 is a one-chip microcomputer, 12
8 is a CPU.

【００１９】上記のように構成されたＤＤ変換回路につ
いて、以下にその動作を説明する。電源スイッチ１２６
をＯＮにすると、マイクロコンピュータ１２７上のＣＰ
Ｕ１２８の指令に基づきＲＯＭ１２４からＩＣチップ１
２３上のＲＡＭ１２２に格納データが順次転送され書き
込まれる。ラッチ回路１１４において入力信号１１３を
ｍ×ｆｃクロック１１０でラッチし、１〜（Ｎ−１）ク
ロック遅延信号を得る。掛け算回路１１５において各遅
延信号にＲＡＭ１２２から与えられる係数列を供給し補
間演算がなされる。補間演算出力は加算回路１１６で加
算されたのちレベルシフト回路１１７で適切なレベルに
補正され、間引きｍ×ｆｃクロックラッチ回路１１８内
で間引きｍ×ｆｃクロックでラッチを行い、間引きｍ×
ｆｃラッチ出力を形成する。間引きｍ×ｆｃ出力をメモ
リー１２０に取り込み、ｍ×ｆｃクロック１１９のタイ
ミングで読み出し、出力信号１２１を形成し、ｍ×ｆｃ
→ｎ×ｆｃのＤＤ変換が完了する。The operation of the DD conversion circuit configured as described above will be described below. Power switch 126
When turned on, the CP on the microcomputer 127
IC chip 1 from ROM 124 based on U128 command
The stored data is sequentially transferred to and written in the RAM 122 on 23. The latch circuit 114 latches the input signal 113 with the m × fc clock 110 and obtains 1 to (N−1) clock delay signals. In the multiplication circuit 115, a coefficient string given from the RAM 122 is supplied to each delay signal to perform an interpolation calculation. The interpolation calculation output is added by the adder circuit 116, then corrected to an appropriate level by the level shift circuit 117, and latched by the thinning-out m × fc clock latch circuit 118 at the thinning-out m × fc clock, and the thinning-out m × fc.
Form the fc latch output. The thinned-out m × fc output is taken into the memory 120, read out at the timing of the m × fc clock 119, and the output signal 121 is formed.
→ DD conversion of n × fc is completed.

【００２０】以上のように本実施例では、予めＤＤ変換
の補間係数をマイクロコンピュータチップ１２７上のＲ
ＯＭ１２４に格納し、このＲＯＭ１２４からＩＣチップ
１２３上のＲＡＭ１２２にデータを転送した後ＤＤ変換
を行っている。従って、マイクロコンピュータ１２７上
のＲＯＭ１２４にＤＤ変換の係数を格納しているため、
新たにＲＯＭを設ける必要がなく、部品点数、コストの
削減につながる。As described above, in this embodiment, the interpolation coefficient for the DD conversion is preliminarily set to R on the microcomputer chip 127.
The data is stored in the OM 124, the data is transferred from the ROM 124 to the RAM 122 on the IC chip 123, and then the DD conversion is performed. Therefore, since the coefficient of the DD conversion is stored in the ROM 124 on the microcomputer 127,
Since it is not necessary to provide a new ROM, the number of parts and cost can be reduced.

【００２１】[0021]

【発明の効果】以上のように本発明は、各タップの出力
信号に掛ける係数列を、マイクロコンピュータチップ上
のＲＯＭからＩＣチップ上のＲＡＭを介して供給するた
め応答速度を損なうことなく、同一ＩＣチップ、同一マ
イクロコンピュータチップで任意の補間係数列に対応す
ることができるＤＤ変換回路の構築がなされ、その効果
は大なるものである。As described above, according to the present invention, the coefficient string to be multiplied by the output signal of each tap is supplied from the ROM on the microcomputer chip via the RAM on the IC chip, and the same response speed is not impaired. A DD conversion circuit capable of coping with an arbitrary interpolation coefficient sequence is constructed by the IC chip and the same microcomputer chip, and the effect is great.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施例におけるＤＤ変換回路の
構成を示すブロック図FIG. 1 is a block diagram showing a configuration of a DD conversion circuit according to a first embodiment of the present invention.

【図２】本発明の第２の実施例におけるＤＤ変換回路の
構成を示すブロック図FIG. 2 is a block diagram showing a configuration of a DD conversion circuit according to a second embodiment of the present invention.

【図３】従来のＤＤ変換回路の構成を示すブロック図FIG. 3 is a block diagram showing a configuration of a conventional DD conversion circuit.

【図４】ＤＤ変換回路の信号処理を説明するためのタイ
ミングチャートFIG. 4 is a timing chart for explaining signal processing of a DD conversion circuit.

【符号の説明】[Explanation of symbols]

１１１ 間引きｍ×ｆｃクロック発生回路 １１４ タップ数Ｎタップのラッチ回路 １１５ 掛け算回路 １１６ 加算回路 １１７ レベルシフト回路 １１８ 間引きｍ×ｆｃクロックラッチ回路 １２０ メモリー １２２ ＲＡＭ １２３ ＩＣチップ １２４ ＲＯＭ １２５ メモリー制御部 １２６ 電源スイッチ １２７ マイクロコンピュータチップ １２８ ＣＰＵ 111 decimation m × fc clock generation circuit 114 number of taps N tap latch circuit 115 multiplication circuit 116 adder circuit 117 level shift circuit 118 decimation m × fc clock latch circuit 120 memory 122 RAM 123 IC chip 124 ROM 125 memory controller 126 power switch 127 microcomputer chip 128 CPU

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 タップ数ＮからなるＦＩＲ型デジタルフ
ィルターの構成をとり、前記各タップの出力信号に所定
の係数を掛ける演算回路を用いてサンプリング周波数ｍ
×ｆｃの第１のデジタル信号をサンプリング周波数ｎ×
ｆｃ（ｆｃは単位クロック周波数、ｍ，ｎは互いに素な
自然数）の第２のデジタル信号に変換するデジタル信号
の周波数変換回路であって、 前記第１のデジタル信号を前記第１のクロックでＮタッ
プラッチする第１のラッチ手段と、前記第１のラッチ手
段の各単位ラッチ出力に任意の係数を掛ける掛け算手段
と、前記掛け算手段の出力を加算する加算手段と、前記
加算手段の出力信号を周波数ｎ×ｆｃの第２のクロック
で読み出す読み出し手段と、前記掛け算手段に供給する
係数を格納する格納手段とをＩＣの同一チップ上に有
し、 且つ前記格納手段は随時書き込み読み出し可能な機能を
有することを特徴とするデジタル信号の周波数変換回
路。1. A FIR type digital filter having a number of taps N is constructed, and a sampling frequency m is used by using an arithmetic circuit for multiplying an output signal of each tap by a predetermined coefficient.
The sampling frequency n × of the first digital signal of × fc
A frequency conversion circuit of a digital signal for converting into a second digital signal of fc (fc is a unit clock frequency, m and n are natural numbers that are relatively prime numbers), and the first digital signal is converted into N by the first clock. First latch means for tap-latch, multiplication means for multiplying each unit latch output of the first latch means by an arbitrary coefficient, addition means for adding the outputs of the multiplication means, and an output signal of the addition means A read means for reading at a second clock having a frequency of n × fc and a storage means for storing a coefficient to be supplied to the multiplication means are provided on the same chip of the IC, and the storage means has a function capable of writing and reading at any time. A digital signal frequency conversion circuit having. 【請求項２】 タップ数ＮからなるＦＩＲ型デジタルフ
ィルターの構成をとり、前記各タップの出力信号に所定
の係数を掛ける演算回路を用いてサンプリング周波数ｍ
×ｆｃの第１のデジタル信号をサンプリング周波数ｎ×
ｆｃ（ｆｃは単位クロック周波数、ｍ，ｎは互いに素な
自然数）の第２のデジタル信号に変換するデジタル信号
の周波数変換回路であって、 前記第１のデジタル信号を前記第１のクロックでＮタッ
プラッチする第１のラッチ手段と、前記第１のラッチ手
段の各単位ラッチ出力に任意の係数を掛ける掛け算手段
と、前記掛け算手段の出力を加算する加算手段と、前記
加算手段の出力信号を周波数ｎ×ｆｃの第２のクロック
で読み出す読み出し手段と、前記掛け算手段に供給する
係数を格納する随時書き込み読みだし可能な機能を有す
る第１の格納手段とをＩＣの同一チップ上に有し、 前記第１の格納手段に供給する係数を格納する第２の格
納手段を前記ＩＣのチップ外に有することを特徴とする
請求項１記載のデジタル信号の周波数変換回路。2. A FIR type digital filter having a number of taps N is constructed, and a sampling frequency m is used by using an arithmetic circuit for multiplying an output signal of each tap by a predetermined coefficient.
The sampling frequency n × of the first digital signal of × fc
A frequency conversion circuit of a digital signal for converting into a second digital signal of fc (fc is a unit clock frequency, m and n are natural numbers that are relatively prime numbers), and the first digital signal is converted into N by the first clock. First latch means for tap-latch, multiplication means for multiplying each unit latch output of the first latch means by an arbitrary coefficient, addition means for adding the outputs of the multiplication means, and an output signal of the addition means A read means for reading at a second clock having a frequency of n × fc and a first storage means for storing a coefficient to be supplied to the multiplying means and having a read / write function at any time are provided on the same chip of the IC. 2. The frequency conversion circuit for a digital signal according to claim 1, further comprising a second storage means for storing a coefficient supplied to the first storage means, outside the chip of the IC. 【請求項３】 タップ数ＮからなるＦＩＲ型デジタルフ
ィルターの構成をとり、前記各タップの出力信号に所定
の係数を掛ける演算回路を用いてサンプリング周波数ｍ
×ｆｃの第１のデジタル信号をサンプリング周波数ｎ×
ｆｃ（ｆｃは単位クロック周波数、ｍ，ｎは互いに素な
自然数）の第２のデジタル信号に変換するデジタル信号
の周波数変換回路であって、 前記第１のデジタル信号を前記第１のクロックでＮタッ
プラッチする第１のラッチ手段と、前記第１のラッチ手
段の各単位ラッチ出力に任意の係数を掛ける掛け算手段
と、前記掛け算手段の出力を加算する加算手段と、前記
加算手段の出力信号を周波数ｎ×ｆｃの第２のクロック
で読み出す読み出し手段と、前記掛け算手段に供給する
係数を格納する随時書き込み読みだし可能な機能を有す
る第１の格納手段とを第１のＩＣの同一チップ上に有
し、 前記第１の格納手段に供給する係数を格納する第２の格
納手段と、前記第２の格納手段に格納されている係数を
前記第１の格納手段に供給する処理を施すＣＰＵを第２
のＩＣチップ上に有することを特徴とする請求項１記載
のデジタル信号の周波数変換回路。3. A FIR type digital filter having a number of taps N, and a sampling frequency m using an arithmetic circuit for multiplying an output signal of each tap by a predetermined coefficient.
The sampling frequency n × of the first digital signal of × fc
A frequency conversion circuit of a digital signal for converting into a second digital signal of fc (fc is a unit clock frequency, m and n are natural numbers that are relatively prime numbers), and the first digital signal is converted into N by the first clock. First latch means for tap-latch, multiplication means for multiplying each unit latch output of the first latch means by an arbitrary coefficient, addition means for adding the outputs of the multiplication means, and an output signal of the addition means On the same chip of the first IC, there are provided a reading means for reading at a second clock having a frequency of n × fc and a first storing means for storing the coefficient supplied to the multiplying means and having a function capable of reading and writing at any time. Second storage means for storing the coefficient to be supplied to the first storage means, and processing for supplying the coefficient stored in the second storage means to the first storage means CPU second
The frequency conversion circuit for a digital signal according to claim 1, wherein the frequency conversion circuit is provided on the IC chip.