JPH07302902A - Semiconductor device - Google Patents
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- JPH07302902A JPH07302902A JP9597594A JP9597594A JPH07302902A JP H07302902 A JPH07302902 A JP H07302902A JP 9597594 A JP9597594 A JP 9597594A JP 9597594 A JP9597594 A JP 9597594A JP H07302902 A JPH07302902 A JP H07302902A
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Formation Of Insulating Films (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置に係り、特に
凸型のゲート電極を有するＭＯＳＦＥＴに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a MOSFET having a convex gate electrode.
【０００２】[0002]
【従来の技術】近年、半導体集積回路の高集積化が一段
と進み、半導体素子の微細化が著しい。中でも、ＭＯＳ
ＦＥＴ等の電解効果トランジスタの微細化は代表的なも
のであり、サブミクロンオーダーの素子の試作が盛んに
行われている。特に、ＭＯＳＦＥＴの素子寸法を小さく
すると、集積密度だけでなくデバイス性能も大幅に改善
できるという利点があり、そのためＭＯＳＦＥＴ寸法
と、それに関連したデバイスパラメーターのスケーリン
グルールが提案されている。それによれば素子寸法と電
源電圧を１／Ｋ、不純物濃度とキャリア密度をＫ倍にす
れば素子のＶＤ−ＩＤ（ドレイン電圧−ドレイン電流）
などの電流−電圧特性をそのままにしたまま素子を１／
Ｋ2 に微細化する事ができ、遅延時間や消費電力もそれ
ぞれ１／Ｋ、１／Ｋ2 に改善する事ができる。2. Description of the Related Art In recent years, the degree of integration of semiconductor integrated circuits has further increased, and the miniaturization of semiconductor elements has been remarkable. Among them, MOS
The miniaturization of field effect transistors such as FETs is a typical one, and trial production of submicron-order elements is actively carried out. In particular, reducing the element size of the MOSFET has the advantage that not only the integration density but also the device performance can be significantly improved. Therefore, scaling rules for the MOSFET size and the device parameters related thereto have been proposed. According to it, VD-ID (drain voltage-drain current) of the device can be obtained by multiplying the device size and the power supply voltage by 1 / K and the impurity concentration and the carrier density by K times.
While keeping the current-voltage characteristics such as
The size can be reduced to K 2 , and the delay time and power consumption can be improved to 1 / K and 1 / K 2 , respectively.
【０００３】しかしこのスケーリグルールによって改善
されない物の一つにトランジスタのカットオフ特性を表
すサブスレッショルド係数がある。サブスレッショルド
係数は次式(1) で表される。However, one of the things that cannot be improved by this scaling rule is a subthreshold coefficient that represents the cutoff characteristic of a transistor. The subthreshold coefficient is expressed by the following equation (1).
【０００４】[0004]
【数１】 [Equation 1]
【０００５】この式(1) から分かるように元の素子のサ
ブスレッショルド係数をＳ，１／Ｋに微細化した時のそ
れをＳ’とすると素子を１／Ｋにしてもサブスレッショ
ルド係数は変化しない。つまりＭＯＳＦＥＴを微細化し
てもカットオフ特性は改善されないことになる。以上の
ように、従来のＭＯＳＦＥＴでは素子の微細化によるサ
ブスレッショルド特性、即ちカットオフ特性の改善は期
待できないという問題点があった。As can be seen from the equation (1), when the subthreshold coefficient of the original element is S, 1 / K when it is miniaturized to be S ', the subthreshold coefficient changes even if the element is 1 / K. do not do. That is, even if the MOSFET is miniaturized, the cutoff characteristic is not improved. As described above, the conventional MOSFET has a problem that the subthreshold characteristic, that is, the cutoff characteristic cannot be expected to improve due to the miniaturization of the element.
【０００６】[0006]
【発明が解決しようとする課題】本発明は半導体装置の
微細化を図りつつ、サブスレッショルド電流を抑制し、
半導体装置のＯＮ−ＯＦＦ特性を改善することを目的と
するものである。SUMMARY OF THE INVENTION According to the present invention, a subthreshold current is suppressed while miniaturizing a semiconductor device.
It is intended to improve the ON-OFF characteristics of a semiconductor device.
【０００７】[0007]
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体基板の表面に凸部が形成されこの
凸部が覆われるようにゲート酸化膜が形成され、又この
ゲート酸化膜を介して凸部を覆われるようにゲート電極
が形成され、さらにソース・ドレイン拡散層は凸部に隣
接する基板表面に形成され、その電気的な動作は、第１
の電圧以上のゲート電圧が印加された時には、ソース領
域とドレイン領域の間に直線状にパンチスル−電流が流
れる。さらに、第１の電圧よりも低い第２の電圧未満の
ゲート電圧が印加された場合には、前記ソース領域とド
レイン領域にかけて、基板の凸部の内表面に弱反転層が
形成され、もしくは基板中にあるマジョリティキャリア
が内表面に積集する。In order to achieve the above object, the present invention provides a semiconductor substrate with a convex portion formed on the surface thereof, and a gate oxide film is formed so as to cover the convex portion. A gate electrode is formed so as to cover the convex portion through the film, and a source / drain diffusion layer is formed on the surface of the substrate adjacent to the convex portion.
When a gate voltage equal to or higher than the voltage is applied, a punch-through current flows linearly between the source region and the drain region. Furthermore, when a gate voltage lower than the second voltage and lower than the first voltage is applied, a weak inversion layer is formed on the inner surface of the convex portion of the substrate over the source region and the drain region, or The majority carriers inside are collected on the inner surface.
【０００８】[0008]
【作用】このように構成された半導体装置においてはゲ
ート電圧を十分高く印加した場合、ソースドレイン領域
の両側および基板の凸部表面からの空乏層が伸び、これ
らの空乏層がつながると、ソ−ス・ドレイン領域間を直
線状に電流が流れる。In the semiconductor device having such a structure, when the gate voltage is applied sufficiently high, the depletion layer extends from both sides of the source / drain region and the surface of the convex portion of the substrate. A current flows linearly between the drain and drain regions.
【０００９】このソース・ドレイン領域間を流れる電流
は、通常動作のチャネル形成時におけるドレイン電流に
比べ高い値を得ることができ、この電流はゲート電圧に
よって制御できる。The current flowing between the source / drain regions can be higher than the drain current at the time of forming the channel in the normal operation, and this current can be controlled by the gate voltage.
【００１０】[0010]
【実施例】図８は、本発明の実施例のＭＯＳＦＥＴを説
明するための平面図である。図に示したようにＭＯＳＦ
ＥＴは所定方向に多数配列されており、この構造では例
えば隣りのＭＯＳＦＥＴのゲートがＯＦＦしていればそ
れが素子分離としての機能を果たすので通常の素子分離
領域を形成することなく素子間の分離を行うことができ
る。又、このように多数配列したものではなく単体のＭ
ＯＳＦＥＴとしてもちろん本発明は適用可能である。FIG. 8 is a plan view for explaining a MOSFET according to an embodiment of the present invention. MOSF as shown
A large number of ETs are arranged in a predetermined direction. In this structure, for example, if the gates of the adjacent MOSFETs are turned off, they serve as element isolations, so that isolation between elements is not performed without forming a normal element isolation region. It can be performed. Also, instead of a large number of such arrays, a single M
The present invention is of course applicable as an OSFET.
【００１１】図１(g) は図８に示した本発明の一実施例
であるＭＯＳＦＥＴのＡ−Ａで切った断面図であり、図
１(a) 〜(g) はこの実施例のＭＯＳＦＥＴを製造するた
めの製造工程を示す断面図である。まず、本発明の実施
例のＭＯＳＦＥＴの動作を説明する前にその製造方法を
図１(a) 〜(g) を用いて説明する。FIG. 1 (g) is a sectional view taken along line AA of the MOSFET according to the embodiment of the present invention shown in FIG. 8, and FIGS. 1 (a) to 1 (g) show the MOSFET of this embodiment. FIG. 6 is a cross-sectional view showing a manufacturing process for manufacturing. First, before explaining the operation of the MOSFET of the embodiment of the present invention, the manufacturing method thereof will be described with reference to FIGS. 1 (a) to 1 (g).
【００１２】まず、シリコン基板１表面にイオン注入を
行い、その後、引伸し拡散を行い、ｎ型ウェル（図示せ
ず）を形成した後、図１(a) に示すように基板１全面に
熱処理により、酸化膜３を形成し、更にリソグラフィー
工程によりゲート形成予定部にレジスト４をパターニン
グする。First, the surface of the silicon substrate 1 is ion-implanted, followed by stretching and diffusion to form an n-type well (not shown), and then heat treatment is applied to the entire surface of the substrate 1 as shown in FIG. 1 (a). , An oxide film 3 is formed, and a resist 4 is patterned in a gate formation planned portion by a lithography process.
【００１３】次に図１(b) に示すように、レジスト４を
マスクとする異方性エッチングにより、マスクされてい
ない酸化膜３の部分を除去する。その後、レジスト４を
除去した後、又は残置したまま、残置された酸化膜３ａ
をマスクにし、酸化膜３ａの脇のシリコン基板１をエッ
チングし、基板に凸部を形成する。シリコン基板１の表
面全面にＣＶＤ法又は熱酸化により薄い酸化膜５を形成
する。この酸化膜５を介し、前記基板１の凸部の両側に
選択的にＢＦ2 + をイオン注入法により打ち込み、続い
て、高温短時間の熱処理を施すことにより基板１内にソ
ース・ドレイン拡散層６を形成する。Next, as shown in FIG. 1B, the unmasked portion of the oxide film 3 is removed by anisotropic etching using the resist 4 as a mask. Then, after the resist 4 is removed or left as it is, the left oxide film 3a is left.
Is used as a mask to etch the silicon substrate 1 beside the oxide film 3a to form convex portions on the substrate. A thin oxide film 5 is formed on the entire surface of the silicon substrate 1 by the CVD method or thermal oxidation. BF 2 + is selectively implanted on both sides of the convex portion of the substrate 1 through the oxide film 5 by an ion implantation method, and subsequently, heat treatment is performed at high temperature for a short time to form a source / drain diffusion layer in the substrate 1. 6 is formed.
【００１４】次に図１(d) に示すようにウェットエッチ
ングを施して薄い酸化膜５を除去する。続いて図１(e)
に示すように、基板１の凸部上面及び側面とソース・ド
レイン６上にゲート酸化膜７を形成し、さらに酸化膜７
の上にポリシリコン層８を堆積する。Next, as shown in FIG. 1D, wet etching is performed to remove the thin oxide film 5. Then, Fig. 1 (e)
, A gate oxide film 7 is formed on the upper and side surfaces of the convex portion of the substrate 1 and the source / drain 6, and the oxide film 7 is further formed.
A polysilicon layer 8 is deposited on top.
【００１５】次に図１(f) に示すように、前記ポリシコ
ン層８をマスクを用いてパターニングし、酸化膜７を介
し、シリコン基板１の凸部の上面及び側面のみを覆うよ
うに残置させゲート電極８ａとする。さらに、露出した
ソース・ドレイン６上の酸化膜７をエッチングで選択的
に除去する。Next, as shown in FIG. 1 (f), the polysilicon layer 8 is patterned by using a mask and left so as to cover only the upper surface and the side surface of the convex portion of the silicon substrate 1 through the oxide film 7. The gate electrode 8a is used. Further, the exposed oxide film 7 on the source / drain 6 is selectively removed by etching.
【００１６】この後図１(g) に示すように全面に層間絶
縁膜１２を堆積し、この層間絶縁膜にソース電極１３
ａ、ドレイン電極１３ｂ及びゲート電極用配線（図示せ
ず）をそれぞれ接続するためのコンタクト孔を開口し、
前記３つの電極配線を、アルミニウム等を用い形成し、
本発明の実施例による凸型ＭＯＳＦＥＴが完成する。Thereafter, as shown in FIG. 1 (g), an interlayer insulating film 12 is deposited on the entire surface, and the source electrode 13 is formed on the interlayer insulating film.
a, contact holes for connecting the drain electrode 13b and the gate electrode wiring (not shown), respectively,
The three electrode wirings are formed using aluminum or the like,
The convex MOSFET according to the embodiment of the present invention is completed.
【００１７】上記実施例では図１(c) に示すようにソー
ス・ドレイン拡散層の形成には酸化膜５を介してＢＦ2
+ イオンを注入したが、ソース・ドレイン形成予定領域
の表面部の酸化膜５を除去し、かわりに除去部分に不純
物を添加したシリケートガラスやポリシリコン等を堆積
させた後、固相拡散法を用いることによりソース・ドレ
イン拡散層を形成してもよい。In the above embodiment, as shown in FIG. 1 (c), the source / drain diffusion layer is formed through the oxide film 5 with BF 2
Although + ions are implanted, the oxide film 5 on the surface of the source / drain formation planned region is removed, and instead, silicate glass or polysilicon having impurities added is deposited on the removed portion, and then the solid phase diffusion method is performed. The source / drain diffusion layer may be formed by using the same.
【００１８】さらに前記実施例は基板１にｎ型ウェルを
形成し、ボロンを不純物として用いるＰチャネル型ＭＯ
ＳＦＥＴとしたが、Ｐ型不純物としてはボロン以外のＰ
型元素、例えば、カリウム、インジウム等を用いること
も可能である。又Ｐ型半導体基板を用い、不純物にｎ型
元素、例えば、リン、ヒ素、アンチモン等を用いてソー
ス・ドレイン拡散層を形成し、ｎチャネル型ＭＯＳＦＥ
Ｔとすることもできる。Further, in the above-described embodiment, an n-type well is formed on the substrate 1 and P-channel type MO using boron as an impurity.
SFET was used, but P-type impurities other than boron were used.
It is also possible to use type elements such as potassium, indium and the like. In addition, a P-type semiconductor substrate is used, and a source / drain diffusion layer is formed by using an n-type element as an impurity, for example, phosphorus, arsenic, antimony, etc.
It can also be T.
【００１９】以上の製造方法により形成した本発明の実
施例によるＭＯＳＦＥＴの動作について、図３を用いて
説明する。図２(a) は低いゲート電圧でシリコン基板１
の凸部の表面に弱反転層（基板表面から点線までの領
域）が生じ、もしくは基板中のマジョリティキャリアが
積集し凸部の表面をドレイン電流ＩD が流れる様子を示
す。又、図２(b) は高いゲート電圧で基板の凸部の表面
から空乏層が延び、凸部が空乏層で充たされ、ドレイン
電流ＩD がソース・ドレイン間を最短距離、即ち直線状
に流れる状態を示している。The operation of the MOSFET according to the embodiment of the present invention formed by the above manufacturing method will be described with reference to FIG. Figure 2 (a) shows a silicon substrate 1 with a low gate voltage.
A weak inversion layer (a region from the substrate surface to the dotted line) is formed on the surface of the convex portion of or the majority current in the substrate is accumulated, and the drain current I D flows on the surface of the convex portion. Further, FIG. 2 (b) shows that the depletion layer extends from the surface of the convex portion of the substrate at a high gate voltage, the convex portion is filled with the depletion layer, and the drain current I D has the shortest distance between the source and the drain, that is, a linear shape. It shows the state of flowing to.
【００２０】図３は、前記実施例のＭＯＳＦＥＴ(I) お
よび、図９に示した従来形ＭＯＳＦＥＴ(II)のＶG −lo
g ＩD 特性を示す。ここで(I) のａの領域はＶt （Ｖ）
のゲート電圧が印加され、基板の凸部表面に弱反転層が
形成された図２(a) に対応し、(I) のｂの領域はＶpt
（Ｖ）以上のゲート電圧が印加され基板の凸部の内部が
空乏層で満たされ、ソース・ドレイン間に直線状に電流
が流れた図２(b) に対応している。FIG. 3 shows the VG-lo of the MOSFET (I) of the above embodiment and the conventional MOSFET (II) shown in FIG.
g ID characteristics are shown. Here, the area of a in (I) is V t (V)
The gate voltage is applied to the substrate, and the weak inversion layer is formed on the convex surface of the substrate.
This corresponds to FIG. 2 (b) in which a gate voltage of (V) or higher is applied, the inside of the convex portion of the substrate is filled with a depletion layer, and a current flows linearly between the source and drain.
【００２１】ここで、本発明の実施例によれば図２(a)
に示されるように、ゲート電圧が低い領域では弱反転層
の形成、もしくは基板のマジョリティキャリアの積集が
起こり、サブスレッショルド電流が流れる電流経路の長
さＬａは図８の従来のＭＯＳＦＥＴの長さＬｂ（＝Ｌ）
に比べ凸部側壁の分だけ長くとることができサブスレッ
ショルド電流が抑えられる。ここで図３(I) ａに示され
るようにサブスレッショルド電流が通常のＭＯＳＦＥＴ
に比べ抑えられており、ＯＮ−ＯＦＦ特性に優れてい
る。Here, according to an embodiment of the present invention, FIG.
As shown in, the weak inversion layer is formed or the majority carriers of the substrate are accumulated in the region where the gate voltage is low, and the length La of the current path through which the subthreshold current flows is the length of the conventional MOSFET in FIG. Lb (= L)
Compared with, the side wall of the convex portion can be made longer and the subthreshold current can be suppressed. Here, as shown in FIG. 3 (a), the subthreshold current is a normal MOSFET.
It has been suppressed compared to, and has excellent ON-OFF characteristics.
【００２２】一方、図２(b) に示されるように、ゲート
電圧が十分高い場合には、基板の凸部表面から延びる空
乏層と、ソース・ドレイン領域６から延びる空乏層がつ
ながることにより、ソース・ドレイン領域間に直線状に
電流が生じる。ここで図３(I) のｂ領域で本発明の実施
例のＭＯＳＦＥＴのドレイン電流が(II)の従来のＭＯＳ
ＦＥＴで得られるドレイン電流より高い値となり、この
値はゲート電圧を印加することにより自在に得られる。On the other hand, as shown in FIG. 2B, when the gate voltage is sufficiently high, the depletion layer extending from the surface of the convex portion of the substrate and the depletion layer extending from the source / drain region 6 are connected to each other. A linear current is generated between the source and drain regions. Here, in the region b of FIG. 3 (I), the conventional MOS whose drain current of the MOSFET of the embodiment of the present invention is (II).
The value is higher than the drain current obtained by the FET, and this value can be freely obtained by applying the gate voltage.
【００２３】また、Ｖt 、及びＶptの大小関係は弱反転
層が形成される領域と、ソ−ス・ドレイン領域間の不純
物濃度の制御により自在に可能である。本発明の好まし
い態様としてはＶt ＜Ｖptであり両者が近接した関係で
ある。図３に示される実施例はこの態様であり高いカッ
トオフ特性を有し、Ｖpt以上のゲ−ト電圧が印加される
際には大きな電流駆動力が得られる。The magnitude relationship between Vt and Vpt can be freely controlled by controlling the impurity concentration between the region where the weak inversion layer is formed and the source / drain region. In a preferred embodiment of the present invention, Vt <Vpt and the two are close to each other. The embodiment shown in FIG. 3 has this aspect and has a high cutoff characteristic, and a large current driving force is obtained when a gate voltage of Vpt or more is applied.
【００２４】ここで図２に示されるような動作をしさら
に図３に示されるような、ＶG −log ＩD 特性を示すＭ
ＯＳＦＥＴのゲート部の幅Ｌは、次の式(2) により設定
することができる。Here, M which operates as shown in FIG. 2 and further shows VG-log ID characteristics as shown in FIG.
The width L of the gate portion of the OSFET can be set by the following equation (2).
【００２５】[0025]
【数２】 [Equation 2]
【００２６】つまり、式(2) に、用いる基板のキャリア
濃度及び他の６つの数値を代入することにより、ゲート
部の幅Ｌの条件が求められる。図４は、本発明の第２の
実施例のＭＯＳＦＥＴを製造するための製造工程を説明
するための断面図である。That is, the condition of the width L of the gate portion can be obtained by substituting the carrier concentration of the substrate to be used and the other six numerical values into the equation (2). FIG. 4 is a cross-sectional view for explaining the manufacturing process for manufacturing the MOSFET of the second embodiment of the present invention.
【００２７】まず実施例１と同様に、図１(b) の工程ま
で行った後、図４(a) に示すように、異方性エッチング
により、酸化膜３ａをマスクとして基板１に凸部を残し
て溝を形成する。ここで実施例１とは異なり、ＢＳＧ
（ボロン添加シリケートガラス）膜を、基板表面に堆積
させ、次に図４(b) に示すように異方性エッチングによ
り基板の凸部の側壁下部に残置させるように選択的にＢ
ＳＧ膜を除去する。その後、熱処理を施すことにより凸
部の側壁下部に残置されたＢＳＧ膜よりボロン基板内へ
固相拡散させる。First, as in the first embodiment, after the steps up to the step of FIG. 1B are performed, as shown in FIG. 4A, the convex portions are formed on the substrate 1 by anisotropic etching using the oxide film 3a as a mask. To leave a groove. Here, unlike the first embodiment, the BSG
A (boron-doped silicate glass) film is deposited on the surface of the substrate and then selectively left on the bottom surface of the side wall of the convex portion of the substrate by anisotropic etching as shown in FIG. 4 (b).
The SG film is removed. After that, a heat treatment is performed to cause solid phase diffusion from the BSG film left under the side wall of the convex portion into the boron substrate.
【００２８】次に図４(c) に示すように残置されたＢＳ
Ｇ膜をエッチングで除去し、素子領域全面を熱酸化さ
せ、酸化膜５を形成した後に、ソース・ドレイン形成予
定領域にＢＦ2 + をイオン注入法により添加し、熱処理
を施すことにより、ソース・ドレイン領域６を形成す
る。Next, the BS left as shown in FIG.
The G film is removed by etching, the entire surface of the element region is thermally oxidized to form the oxide film 5, and then BF 2 + is added to the source / drain formation planned region by the ion implantation method, and heat treatment is performed to form the source / drain. The drain region 6 is formed.
【００２９】さらに、図４(d) に示すように凸部を覆う
ようにゲート電極８ａを形成した後、実施例１の工程と
同様にゲート電極を形成した後、層間絶縁膜を堆積し、
ソース、ドレイン、ゲート電極用のコンタクト孔を開口
し、電極を接続して本発明の第２の実施例によるＭＯＳ
ＦＥＴが得られる。Further, as shown in FIG. 4D, after forming the gate electrode 8a so as to cover the convex portion, the gate electrode is formed in the same manner as in the process of the first embodiment, and then the interlayer insulating film is deposited,
A MOS according to the second embodiment of the present invention is formed by opening contact holes for source, drain and gate electrodes and connecting the electrodes.
FET is obtained.
【００３０】本実施例によれば、凸部の下側側壁から延
在した低濃度の拡散領域を備えており、実施例１と同様
ＯＮとＯＦＦでのチャネルの長さの差を十分確保するこ
とが出来、ＯＮ−ＯＦＦ特性は従来の平面型ＭＯＳＦＥ
Ｔに比べて良いという効果が得られる。さらに加えて、
ソース・ドレイン拡散層の端部６´の濃度は薄く又、接
合が浅く形成されるため、この部分の電界集中を防ぐこ
とが可能である。According to this embodiment, a low-concentration diffusion region extending from the lower side wall of the convex portion is provided, and as in the first embodiment, a sufficient difference in channel length between ON and OFF is secured. The ON-OFF characteristics can be achieved by the conventional planar type MOSFE.
The effect that it is better than T is obtained. In addition,
Since the concentration of the end portion 6'of the source / drain diffusion layer is thin and the junction is formed shallow, it is possible to prevent electric field concentration in this portion.
【００３１】図５(a),(b) は本発明の第３の実施例であ
るＭＯＳＦＥＴを説明するための断面図である。本実施
例では、基板の凸部の上面にしきい値調整のために、基
板と同導電型の不純物９を添加させるため、図５(a) に
示すように半導体基板１の全面に酸化膜３をＣＶＤ法に
より堆積させた後、レジスト４を形成し、基板の凸型部
の形成予定領域に基板１と同導電型の不純物９をイオン
注入する。ここで、注入時にドーズ量を任意のものとす
ることで、所望のしきい値に調整可能である。5 (a) and 5 (b) are sectional views for explaining a MOSFET according to a third embodiment of the present invention. In this embodiment, since the impurity 9 of the same conductivity type as that of the substrate is added to the upper surface of the convex portion of the substrate to adjust the threshold value, the oxide film 3 is formed on the entire surface of the semiconductor substrate 1 as shown in FIG. Is deposited by the CVD method, a resist 4 is formed, and an impurity 9 of the same conductivity type as that of the substrate 1 is ion-implanted into a region where a convex portion of the substrate is to be formed. Here, it is possible to adjust to a desired threshold value by setting an arbitrary dose amount at the time of implantation.
【００３２】この後の工程は図１に示した実施例１と同
様に行い、図５(b) に示される所望のしきい値に調整さ
れた凸型ゲートのＭＯＳＦＥＴが完成する。このイオン
注入は空乏層、容量の増加を凸部上部のみにとどめるこ
とが出来、容量の増加、すなわち、ドライバビリティの
低下を最少限にとどめながらしきい値調整を図ってい
る。Subsequent steps are performed in the same manner as in Example 1 shown in FIG. 1 to complete the MOSFET having a convex gate adjusted to a desired threshold value shown in FIG. 5B. This ion implantation can limit the increase of the depletion layer and the capacitance only to the upper part of the convex portion, and the threshold is adjusted while the increase of the capacitance, that is, the decrease of the drivability is minimized.
【００３３】以上は実施例１で得られるＭＯＳＦＥＴに
しきい値調整を行う工程を説明したが、第２の実施例で
得られるＭＯＳＦＥＴにおいてもしきい値調整の不純物
添加を行うことが可能であり、この場合には、はじめに
図５(a) に示す不純物添加の工程を行った後、実施例２
と同様の工程を行えばよい。Although the process of adjusting the threshold value of the MOSFET obtained in the first embodiment has been described above, it is possible to add an impurity for the threshold value adjustment also in the MOSFET obtained in the second embodiment. In this case, first, after performing the step of adding impurities shown in FIG.
The steps similar to those described above may be performed.
【００３４】図６は本発明の第４の実施例のＭＯＳＦＥ
Ｔを説明するための断面図である。本実施例では、半導
体基板１内のソース・ドレイン領域６にはさまれる領域
にソース・ドレインとは逆導電型の不純物１０を添加す
る。ここで例えば十分にゲート電圧が印加される以前等
にソース・ドレイン拡散層６間にいわゆるパンチスル−
電流が発生する事があるが前記不純物１０の添加により
パンチスル−電流を防止することができる。この逆導電
層１０を設けることによりソース・ドレイン領域の距離
が素子の微細化により接近しても所定電圧以下でのパン
チスルーを抑えることができる。FIG. 6 shows a MOSFE according to a fourth embodiment of the present invention.
It is sectional drawing for demonstrating T. In this embodiment, an impurity 10 having a conductivity type opposite to that of the source / drain is added to a region sandwiched by the source / drain regions 6 in the semiconductor substrate 1. Here, for example, before the gate voltage is sufficiently applied, a so-called punch-through is provided between the source / drain diffusion layers 6.
A current may be generated, but the punch-through current can be prevented by adding the impurity 10. By providing the reverse conductive layer 10, punch-through at a predetermined voltage or less can be suppressed even if the distance between the source / drain regions becomes closer due to the miniaturization of the element.
【００３５】この不純物添加は、以下のようにする。ま
ず、図６(a) に示すように基板１全面に酸化膜３を堆積
させ、凸部の形成予定領域を除いてレジスト４を形成
し、後に形成するソース・ドレイン領域６近傍の深さお
よび不純物１０の濃度に合わせたドーズ量、注入エネル
ギーを調整し、イオン注入を行う。この後、不純物１０
を高温短時間の熱処理を行うことにより、安定なものと
し、さらに図１および図４に示した実施例２の工程を施
すことにより、図６(b) に示す如き低電圧状態における
パンチスルー電流を抑えられる凸型のＭＯＳＦＥＴが得
られる。This impurity addition is performed as follows. First, as shown in FIG. 6 (a), an oxide film 3 is deposited on the entire surface of the substrate 1 and a resist 4 is formed excluding the regions where the convex portions are to be formed. Ion implantation is performed by adjusting the dose amount and implantation energy according to the concentration of the impurity 10. After this, impurities 10
Of the punch-through current in the low voltage state as shown in FIG. 6 (b) by performing the heat treatment for a short time at high temperature to make it stable, and by further performing the process of Example 2 shown in FIG. 1 and FIG. It is possible to obtain a convex MOSFET capable of suppressing the above.
【００３６】又、図５で示した第３の実施例で示すしき
い値調整のための不純物添加と本実施例の不純物添加を
同一のＭＯＳＦＥＴに施すことも可能である。この際に
は図３に示されたＶGS−log Ｉｄ特性を１の領域につい
ては第３の実施例により、２の領域については、本実施
例により任意に設定することが可能である。It is also possible to apply the impurity addition for adjusting the threshold value shown in the third embodiment shown in FIG. 5 and the impurity addition of the present embodiment to the same MOSFET. At this time, the V GS -log Id characteristic shown in FIG. 3 can be arbitrarily set in the region 1 in accordance with the third embodiment and in the region 2 in accordance with this embodiment.
【００３７】図７(a) 〜(f) は本発明の他の実施例とし
て、ＣＭＯＳＦＥＴに適用した断面図である。まず図７
を用いてその製造工程を説明する。図７(a) に示すよう
に、Ｐ型基板１上に酸化膜３を熱酸化により形成し、さ
らにＮウェル形成領域を除く基板全面にレジスト４を形
成する。FIGS. 7A to 7F are sectional views applied to a CMOSFET as another embodiment of the present invention. First, Fig. 7
The manufacturing process will be described using. As shown in FIG. 7A, an oxide film 3 is formed on the P-type substrate 1 by thermal oxidation, and a resist 4 is formed on the entire surface of the substrate except the N well formation region.
【００３８】次に図７(b) に示すようにレジスト４をマ
スクとして酸化膜３を介してＮ型不純物Ａｓ+ を注入
し、さらに熱工程を経て、Ｎウェル拡散領域２０を形成
し、レジスト４を除去する。Next, as shown in FIG. 7B, N-type impurity As + is implanted through the oxide film 3 using the resist 4 as a mask, and the N-well diffusion region 20 is formed through a thermal process to form the resist. Remove 4.
【００３９】次に図７(c) に示すように基板１の凸部形
成予定部分の酸化膜３´上にレジスト４を形成し、この
レジスト４をマスクとして基板１をエッチングしｎ型Ｍ
ＯＳＦＥＴとＰ型ＭＯＳＦＥＴのための凸部をそれぞれ
形成し、さらに選択酸化を施して素子分離領域２をエッ
チングした基板１表面に形成する。Next, as shown in FIG. 7 (c), a resist 4 is formed on the oxide film 3'at the portion where the convex portion is to be formed on the substrate 1, and the substrate 1 is etched using the resist 4 as a mask to form an n-type M film.
Protrusions for the OSFET and the P-type MOSFET are formed, and selective oxidation is further performed to form the element isolation region 2 on the etched surface of the substrate 1.
【００４０】次に図７(d) に示すように、素子分離領域
２で囲まれた素子領域の全面にＣＶＤ法により酸化膜５
を堆積させ、この酸化膜５を介してＰチャネル型ＭＯＳ
ＦＥＴにおいてはＢＦ2 + をＮチャネル型ＭＯＳＦＥＴ
においてはＡｓ+ を、段階的にそれぞれソース・ドレイ
ン領域にイオン注入した後、熱を加えることによりソー
ス・ドレイン拡散層６を形成する。Next, as shown in FIG. 7D, an oxide film 5 is formed on the entire surface of the element region surrounded by the element isolation region 2 by the CVD method.
Is deposited, and a P-channel MOS is formed through this oxide film 5.
In FET, BF 2 + is an N-channel MOSFET
In the above, As + is ion-implanted into the source / drain regions stepwise, and then the source / drain diffusion layer 6 is formed by applying heat.
【００４１】この後の図７(e),(f) に示す工程は、実施
例１の図１(e),(f) とそれぞれ同じく行うことができ、
その後、電極に接続するためのコンタクト孔を形成し、
さらに配線を行うことにより、本発明の実施例によるＣ
ＭＯＳＦＥＴが完成する。The subsequent steps shown in FIGS. 7 (e) and 7 (f) can be performed in the same manner as in FIGS. 1 (e) and 1 (f) of the first embodiment, respectively.
After that, a contact hole for connecting to the electrode is formed,
By further wiring, C according to the embodiment of the present invention
MOSFET is completed.
【００４２】本実施例においても、しきい値調整や低い
ゲート電圧でのパンチスルー電流の発生を防ぐ目的から
実施例３や実施例４で説明した不純物の添加を行うこと
は可能であり、その効果は前述した実施例と同様に有効
である。Also in this embodiment, it is possible to add the impurities described in the third and fourth embodiments for the purpose of adjusting the threshold value and preventing the punch-through current from being generated at a low gate voltage. The effect is the same as that of the above-mentioned embodiment.
【００４３】[0043]
【発明の効果】本発明によれば低いゲート電圧でのサブ
スレッショルド電流を低く抑え、ＯＮ−ＯＦＦ特性に優
れた半導体装置を得ることができる。According to the present invention, a subthreshold current at a low gate voltage can be suppressed to a low level, and a semiconductor device excellent in ON-OFF characteristics can be obtained.
【図１】 本発明の第１の実施例であるＭＯＳＦＥＴを
説明するための製造工程断面図である。FIG. 1 is a sectional view of a manufacturing process for explaining a MOSFET that is a first embodiment of the present invention.
【図２】 本発明の第１の実施例であるＭＯＳＦＥＴの
動作状態を示す拡大断面図である。FIG. 2 is an enlarged cross-sectional view showing an operating state of the MOSFET that is the first embodiment of the present invention.
【図３】 本発明のＭＯＳＦＥＴのＶGS−log ＩD 特性
図である。FIG. 3 is a V GS −log ID characteristic diagram of the MOSFET of the present invention.
【図４】 本発明の第２の実施例であるＭＯＳＦＥＴを
説明するための工程断面図である。FIG. 4 is a process sectional view for explaining a MOSFET that is a second embodiment of the present invention.
【図５】 本発明の第３の実施例であるＭＯＳＦＥＴを
説明するための工程断面図である。FIG. 5 is a process sectional view for illustrating a MOSFET that is a third embodiment of the present invention.
【図６】 本発明は第４の実施例であるＭＯＳＦＥＴを
説明するための工程断面図である。FIG. 6 is a process sectional view for explaining the MOSFET according to the fourth embodiment of the present invention.
【図７】 本発明をＣＭＯＳに適用した他の実施例を説
明するための工程断面図である。FIG. 7 is a process sectional view for explaining another embodiment in which the present invention is applied to a CMOS.
【図８】 本発明の実施例であるＭＯＳＦＥＴを説明す
るための平面図である。FIG. 8 is a plan view for explaining a MOSFET that is an embodiment of the present invention.
【図９】 本発明の従来技術を説明するためのＭＯＳＦ
ＥＴの断面図である。FIG. 9 is a MOSF for explaining the prior art of the present invention.
It is sectional drawing of ET.
１…シリコン基板 ２…素子分離領域 ３，５…シリコン酸化膜 ４…レジスト ６…ソース・ドレイン領域 ７，７´…ゲート絶縁膜 ８，８´…ゲート電極 DESCRIPTION OF SYMBOLS 1 ... Silicon substrate 2 ... Element isolation area 3, 5 ... Silicon oxide film 4 ... Resist 6 ... Source / drain area 7, 7 '... Gate insulating film 8, 8' ... Gate electrode
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１ Ｓ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI technical display location H01L 29/78 301 S
Claims (5)
と、 前記ゲート絶縁膜を介して、前記基板の凸部を覆うよう
に設けられたゲート電極と、 前記半導体基板の表面の前記基板の凸部の両脇に形成さ
れたソースおよびドレイン領域とを備え、前記ゲート電
極に第１の電圧以上の電圧が印加された時には、前記ソ
ース領域とドレイン領域間を直線状に電流が流れること
を特徴とする半導体装置。1. A semiconductor substrate having a convex portion on a surface thereof, a gate insulating film provided so as to cover the convex portion of the substrate, and the convex portion of the substrate being covered by the gate insulating film. And a source and drain region formed on both sides of the convex portion of the substrate on the surface of the semiconductor substrate, and a voltage equal to or higher than a first voltage is applied to the gate electrode. At times, a semiconductor device is characterized in that a current flows linearly between the source region and the drain region.
の第２の電圧近傍の電圧が印加された時には前記ソ−ス
電極とドレイン領域間にかけて前記基板の凸部の内表面
に弱反転層が形成され、もしくは前記基板のマジョリテ
ィキャリアが積集することを特徴とする請求項１記載の
半導体装置。2. When the gate electrode is less than a second voltage and a voltage in the vicinity of the second voltage is applied, weak inversion is applied to the inner surface of the convex portion of the substrate between the source electrode and the drain region. The semiconductor device according to claim 1, wherein a layer is formed or majority carriers of the substrate are accumulated.
部下側の側壁まで延在していることを特徴とする請求項
１記載の半導体装置。3. The semiconductor device according to claim 1, wherein the source and drain regions extend to sidewalls below the protrusions.
レイン領域とは逆導電型の高濃度不純物層が設けられる
ことを特徴とする請求項１記載の半導体装置。4. The semiconductor device according to claim 1, wherein a high-concentration impurity layer having a conductivity type opposite to that of the source and drain regions is provided on an upper surface of the convex portion of the substrate.
チスルー電流の経路に、このソース・ドレイン領域と
は、逆導電型の高濃度不純物層が設けられることを特徴
とする請求項１記載の半導体装置。5. A semiconductor device according to claim 1, wherein a high-concentration impurity layer having a conductivity type opposite to that of the source / drain regions is provided in a path of the punch-through current in the source region and the drain region. apparatus.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9597594A JPH07302902A (en) | 1994-05-10 | 1994-05-10 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9597594A JPH07302902A (en) | 1994-05-10 | 1994-05-10 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07302902A true JPH07302902A (en) | 1995-11-14 |
Family
ID=14152177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9597594A Pending JPH07302902A (en) | 1994-05-10 | 1994-05-10 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07302902A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6548859B2 (en) | 2000-08-28 | 2003-04-15 | Mitsubishi Denki Kabushiki Kaisha | MOS semiconductor device and method of manufacturing the same |
| KR100680958B1 (en) * | 2005-02-23 | 2007-02-09 | 주식회사 하이닉스반도체 | Method for manufacturing PMOS transistor |
-
1994
- 1994-05-10 JP JP9597594A patent/JPH07302902A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6548859B2 (en) | 2000-08-28 | 2003-04-15 | Mitsubishi Denki Kabushiki Kaisha | MOS semiconductor device and method of manufacturing the same |
| US6727551B2 (en) | 2000-08-28 | 2004-04-27 | Mitsubishi Denki Kabushiki Kaisha | MOS semiconductor device and method of manufacturing the same |
| KR100680958B1 (en) * | 2005-02-23 | 2007-02-09 | 주식회사 하이닉스반도체 | Method for manufacturing PMOS transistor |
| US7468301B2 (en) | 2005-02-23 | 2008-12-23 | Hynix Semiconductor Inc. | PMOS transistor with increased effective channel length in the peripheral region and a multi-height substrate |
| US7808057B2 (en) | 2005-02-23 | 2010-10-05 | Hynix Semiconductor Inc. | PMOS transistor with increased effective channel length in the peripheral region and method of manufacturing the same |
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