JPH07302275A - Circuit simulation system - Google Patents
Circuit simulation systemInfo
- Publication number
- JPH07302275A JPH07302275A JP6096195A JP9619594A JPH07302275A JP H07302275 A JPH07302275 A JP H07302275A JP 6096195 A JP6096195 A JP 6096195A JP 9619594 A JP9619594 A JP 9619594A JP H07302275 A JPH07302275 A JP H07302275A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- scale
- input
- unit
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、アレイ状に接続された
回路要素を持つ論理回路の回路シミュレーションシステ
ムに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit simulation system for a logic circuit having circuit elements connected in an array.
【0002】[0002]
【従来の技術】近年、回路シミュレーションは高精度・
高速化し、半導体チップの設計において欠かせぬものと
なっている。回路シミュレーションに使用するソースフ
ァイルの生成には、マニュアルによる作成、回路図エデ
ィタによる生成、論理回路コンパイラによる生成等の方
法があるが、中でも回路図エディタを利用したものはマ
ニュアルによるものよりミスが少ないことや、回路図を
視覚的に確認出来ることから通常よく使用されている。2. Description of the Related Art In recent years, circuit simulation has been highly accurate.
It has become faster and has become indispensable in the design of semiconductor chips. Source files used for circuit simulation can be created manually, by a schematic editor, by a logic circuit compiler, etc. Among them, the one using the schematic editor has fewer mistakes than the manual. It is usually used because it can visually confirm the circuit diagram.
【0003】一方、メモリ等のアレイ要素を持つ回路の
設計を行う場合、同一タイプで回路規模の異なる回路を
何種類か設計することがよくあるが、回路図エディタに
よる方法では異なった規模の回路についてその都度回路
図を入力してソースファイルを生成していた。On the other hand, when designing a circuit having an array element such as a memory, it is often the case that several types of circuits of the same type but different circuit scale are designed. About each time, the circuit diagram was input and the source file was generated.
【0004】[0004]
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、メモリにおけるワード数やビット数等の
回路規模を変化させてシミュレーションを行う場合に、
それぞれの規模の回路図モデルをその都度エディタ入力
しなおす必要があり、時間と作業量の面で著しく不効率
であるという問題点を有していた。However, in the above configuration, when the simulation is performed by changing the circuit scale such as the number of words and the number of bits in the memory,
It was necessary to re-input the circuit diagram model of each scale each time, and there was a problem that it was extremely inefficient in terms of time and work amount.
【0005】従って本発明は上記問題点に鑑み、その目
的は最初に指示された手続きに従ってモデル回路を入力
すれば、その後はシミュレーションを行いたい回路の規
模をパラメータ入力により指示するだけで、回路規模に
対応したシミュレーションを行うことを可能にするシス
テムを提供することにある。In view of the above problems, therefore, the object of the present invention is to input the model circuit in accordance with the procedure first instructed, and thereafter to instruct the circuit scale to be simulated by inputting the parameters. It is to provide a system capable of performing a simulation corresponding to.
【0006】[0006]
【課題を解決するための手段】上記問題点を解決するた
めに本発明の第一の請求項の回路シミュレーションシス
テムは、回路入力手段と、入力された回路図を回路結合
情報として出力するネットリスト生成部と、解析する回
路の規模を指示する回路規模指示手段と、回路解析のソ
ースファイルを指示された条件に従って生成するソース
ファイル生成部と、ソースファイル生成部により生成さ
れたソースファイルを解析する回路解析部とを備えた構
成を採用する。In order to solve the above problems, a circuit simulation system according to the first aspect of the present invention provides a circuit input means and a netlist for outputting an input circuit diagram as circuit connection information. A generation unit, a circuit scale designating unit for designating the scale of a circuit to be analyzed, a source file generation unit for generating a source file for circuit analysis according to a specified condition, and a source file generated by the source file generation unit for analysis. A configuration including a circuit analysis unit is adopted.
【0007】上記問題点を解決するために本発明の第二
の請求項の回路シミュレーションシステムは、回路入力
手段と、入力された回路図を回路結合情報として出力す
るネットリスト生成部と、既存セルデータを格納したセ
ルデータ格納手段と、解析する回路の規模及びアレイ要
素セル名とを指示する回路規模指示手段と、指示された
前記アレイ要素セル名により入力された回路結合情報か
らアレイ要素セルの結合を読み取り、セル情報格納手段
から必要なセル情報を取り出してソースファイルを生成
するソースファイル生成部と、ソースファイル生成部に
より生成されたソースファイルを解析する回路解析部と
を備えた構成を採用する。In order to solve the above problems, the circuit simulation system according to the second aspect of the present invention is a circuit input means, a netlist generating section for outputting the input circuit diagram as circuit connection information, and an existing cell. Cell data storage means for storing data, circuit scale instructing means for instructing the scale of the circuit to be analyzed and array element cell name, and the array element cell name from the circuit coupling information input by the instructed array element cell name. Adopted a configuration including a source file generation unit that reads a combination, extracts necessary cell information from the cell information storage unit to generate a source file, and a circuit analysis unit that analyzes the source file generated by the source file generation unit. To do.
【0008】[0008]
【作用】本発明の第一の請求項は上記した構成によっ
て、モデル回路図及びシミュレーションを行いたい回路
の規模を入力することにより自動的に規模に応じたネッ
トリストを生成し、それぞれの回路規模に対してエディ
タ入力をやり直すことなしに回路規模を変化させたシミ
ュレーションを行うことが可能となり、時間及び作業量
を大幅に短縮することとなる。According to the first aspect of the present invention, with the above-described structure, the model circuit diagram and the scale of the circuit to be simulated are input to automatically generate a netlist according to the scale, and the respective circuit scales are generated. In contrast, it is possible to perform a simulation while changing the circuit scale without redoing the editor input, and it is possible to greatly reduce the time and work amount.
【0009】本発明の第二の請求項は上記した構成によ
って、モデル回路図及びシミュレーションを行いたい回
路の規模と規模により接続数が変化するセル名を入力す
ることにより、システムが自動的に回路結合情報を解析
し、セルデータベースから必要なセル情報を取り出すこ
とにより規模に応じたネットリストを生成し、それぞれ
の回路規模に対してエディタ入力をやり直すことなしに
回路規模を変化させたシミュレーションを行うことが可
能となり、時間及び作業量を大幅に短縮することとな
る。According to the second aspect of the present invention, with the above-mentioned configuration, the system automatically performs circuit input by inputting the model circuit diagram and the cell name whose number of connections changes depending on the scale of the circuit to be simulated. Generates a netlist according to the scale by analyzing the combined information and extracting the necessary cell information from the cell database, and performs a simulation with the circuit scale changed for each circuit scale without redoing the editor input. This makes it possible to significantly reduce the time and work amount.
【0010】[0010]
【実施例】以下本発明の一実施例の回路シミュレーショ
ンシステムについて、回路例としてスタティックなデコ
ーダを持つメモリ回路を取り上げ、図面を参照しながら
説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS A circuit simulation system of an embodiment of the present invention will be described below with reference to the drawings, taking a memory circuit having a static decoder as a circuit example.
【0011】(実施例1)図1は本発明の第1の実施例
における回路シミュレーションシステムの構成図であ
る。(Embodiment 1) FIG. 1 is a block diagram of a circuit simulation system according to a first embodiment of the present invention.
【0012】図1において、100aは論理回路図をグ
ラフィックに入力する機能を備えた回路図エディタであ
り、100bは入力された論理回路図を定められたフォ
ーマットで回路結合情報として出力する機能を持つネッ
トリスト生成部である。In FIG. 1, 100a is a circuit diagram editor having a function of graphically inputting a logic circuit diagram, and 100b has a function of outputting the inputted logic circuit diagram as circuit connection information in a predetermined format. It is a netlist generator.
【0013】コンパイル情報入力部200は、回路規模
に応じたシミュレーション用ソースファイルを生成する
時の条件を、ファイルとして入力する為の文書エディタ
である。The compile information input unit 200 is a document editor for inputting a condition for generating a simulation source file according to the circuit scale as a file.
【0014】ソースファイル生成部300は、コンパイ
ル情報入力部200により生成された条件ファイルとネ
ットリスト生成部100bより出力された回路結合情報
を入力とし、回路規模や変数指定の条件に応じたソース
ファイルを生成する機能を持つコンパイラである。The source file generation unit 300 receives the condition file generated by the compilation information input unit 200 and the circuit connection information output from the netlist generation unit 100b as input, and the source file according to the circuit scale and the variable designation condition. Is a compiler that has a function to generate.
【0015】セル情報格納部400は、ソースファイル
生成部300がソースファイルを自動生成する際に、回
路規模に応じてセルの置き換えを行なうためのセルデー
タベースである。The cell information storage unit 400 is a cell database for replacing cells according to the circuit scale when the source file generation unit 300 automatically generates a source file.
【0016】パラメータ入力部500は、シミュレーシ
ョン条件及び変数指定されたデバイス値の初期値を入力
する為の文書エディタである。The parameter input section 500 is a document editor for inputting simulation conditions and initial values of device values designated by variables.
【0017】シミュレーションファイル生成部600
は、ソースファイル生成部300により生成されたソー
スファイルとパラメータ入力部500により入力された
パラメータにより、回路解析に直接用いられるフォーマ
ットのシミュレーションファイルを生成する。Simulation file generation unit 600
Uses a source file generated by the source file generation unit 300 and parameters input by the parameter input unit 500 to generate a simulation file in a format directly used for circuit analysis.
【0018】回路解析部700は、シミュレーションフ
ァイル生成部600により生成されたシミュレーション
ファイルを入力として回路解析を行う解析ツールであ
る。The circuit analysis unit 700 is an analysis tool for performing circuit analysis with the simulation file generated by the simulation file generation unit 600 as an input.
【0019】解析結果出力部800は、回路解析部70
0による解析結果をグラフィカルに画面表示するか、あ
るいはファイルに出力する機能を持つインターフェース
である。The analysis result output unit 800 is a circuit analysis unit 70.
This is an interface having a function of graphically displaying the analysis result by 0 on the screen or outputting to a file.
【0020】以上により構成された回路シミュレーショ
ンシステムについて、回路例としてメモリを設計する場
合を取り上げ、その動作を詳細に説明する。With respect to the circuit simulation system configured as described above, the case of designing a memory as a circuit example will be taken up and the operation thereof will be described in detail.
【0021】まず、回路エディタ100aによりモデル
回路図が入力される。ここで、モデル回路図を入力する
際の第一の条件として、アレイ要素セルを4行4列に配
列した構成が入力されるものとする。これによりソース
ファイル生成手段300がアレイ要素間の接続を認識す
ることが可能になる。第二の条件として、アレイ要素を
持つメモリセル部分と、回路規模の変化に対応して構成
要素数が変化するデコーダ部分に関しては、各部分を構
成する最小要素を1つの要素セルとしてトップ階層の1
つ下の階層で入力されるものとする。第三の条件とし
て、配線容量値及び抵抗値がアレイ部分の行数または列
数に従って増加減少する部分に関しては、要素セル内に
取り込まれた形で入力されるものとする。First, a model circuit diagram is input by the circuit editor 100a. Here, as a first condition for inputting a model circuit diagram, it is assumed that a configuration in which array element cells are arranged in 4 rows and 4 columns is input. This allows the source file generating means 300 to recognize the connection between array elements. As the second condition, regarding the memory cell portion having array elements and the decoder portion in which the number of constituent elements changes in accordance with the change in the circuit scale, the smallest element forming each portion is regarded as one element cell in the top hierarchy. 1
It shall be entered in the next lower hierarchy. As a third condition, regarding the portion where the wiring capacitance value and the resistance value increase and decrease according to the number of rows or the number of columns of the array portion, it is assumed that they are input in a form captured in the element cell.
【0022】ここで図2を用いて、メモリ回路の簡単な
例について、モデル回路図入力方法を説明する。図2
は、モデル回路図の入力方法の説明図である。図2にお
いて910はアレイ要素セルであり、4行4列のアレイ
構成の要素となっている。920はX方向デコーダ要素
セルであり、アレイの各行に対して1つづつ接続されて
いる。930はY方向のデコーダ要素セルであり、同様
にアレイの各列について1つづつ接続されている。94
0はX方向入力バッファ要素セルであり、X方向入力ア
ドレスに対して1つづつ配置される。同様に、950は
Y方向入力バッファ要素セルであり、Y方向入力アドレ
スに対して1つづつ配置される。960はXデコーダで
あり、X方向のデコーダ要素セル920が4セル集まっ
て構成されている。970はYデコーダであり、同様に
Y方向のデコーダ要素セル930が4セル集まって構成
されている。980は入力ピンであり、アドレスを入力
するためのものである。以上の要素セルは回路図のトッ
プ階層の1つ下の階層に入力される必要があるが、容量
及び抵抗の入力階層はセル内に含む形あるいはトップ階
層から見える形のいずれでも構わない。A model circuit diagram input method for a simple example of a memory circuit will be described with reference to FIG. Figure 2
FIG. 4 is an explanatory diagram of a method of inputting a model circuit diagram. In FIG. 2, reference numeral 910 is an array element cell, which is an element of an array configuration of 4 rows and 4 columns. Reference numeral 920 denotes an X-direction decoder element cell, which is connected to each row of the array. Reference numeral 930 denotes a decoder element cell in the Y direction, which is similarly connected to each column of the array. 94
0 is an X-direction input buffer element cell and is arranged one by one for the X-direction input address. Similarly, reference numeral 950 is a Y-direction input buffer element cell, which is arranged one for each Y-direction input address. Reference numeral 960 is an X-decoder, which is composed of four decoder element cells 920 in the X-direction. Reference numeral 970 denotes a Y decoder, which is also composed of four decoder element cells 930 in the Y direction. Reference numeral 980 is an input pin for inputting an address. The above element cells need to be input to the layer immediately below the top layer of the circuit diagram, but the input layer of capacitance and resistance may either be included in the cell or visible from the top layer.
【0023】回路図エディタ100aによりモデル回路
図が入力されると、ネットリスト生成部100bはモデ
ル回路図に対応した回路結合情報をモデルファイルとし
て出力する。この時、ネットリスト生成部100bは回
路図入力時の階層を保持し、アレイ要素及びデコーダ要
素である要素セルをネットリスト中でおのおの一つのブ
ロックとして保存する。ネットリスト生成部100bに
より生成されたモデルファイルは、ソースファイル生成
部300に渡される。When the model circuit diagram is input by the circuit diagram editor 100a, the net list generating section 100b outputs the circuit connection information corresponding to the model circuit diagram as a model file. At this time, the netlist generation unit 100b holds the hierarchy at the time of inputting the circuit diagram, and saves the element cells that are array elements and decoder elements as one block in the netlist. The model file generated by the netlist generation unit 100b is passed to the source file generation unit 300.
【0024】一方、コンパイル情報入力部200により
ソースファイルをコンパイル情報を記述した条件ファイ
ルが入力される。この条件ファイル中には、回路規模を
ビット表現で指定し、アレイ要素の要素セル名を指定す
ると共に、デコーダ部分においてXまたはYの単一方向
に配列される要素の要素セル名、配置の方向を指定す
る。更に、変数化したい抵抗及び容量のインスタンス名
が定められたフォーマットに従って記述されるものとす
る。ここで、図3を用いて条件ファイル記述方法につい
て説明する。図3は条件ファイルの一例である。図3に
おいて、1行目に記述されているのが回路規模を示すパ
ラメータである。回路規模はX方向及びY方向のアレイ
サイズを、各方向のデコーダに入力されるアドレスのビ
ット数で表記するものとする。この例では、”x=3 ”が
X方向にアレイ要素及びデコーダ要素が2の3乗すなわ
ち8個接続されることを示し、”y=4 ”がY方向にアレ
イ要素及びデコーダ要素が2の4乗すなわち16個接続
されることを示す。2行目はアレイ要素セルの宣言文
で、アレイ要素セル名がCELL0 であることを宣言してい
る。同様に、3行目はX方向のデコーダ要素セル、4行
目はY方向のデコーダ要素セル、5行目はX方向の入力
バッファ要素セル、6行目はY方向の入力バッファ要素
セルのセル名の宣言文が記述されている。セル宣言のフ
ォーマットは皆同じで、行の先頭にセル名の属性が宣言
され、続いてセル名が記述される。7行目にあるのは抵
抗の固有名及びその固有名を持つ抵抗の表記法である。
この例では、R1という抵抗の抵抗値を回路結合情報中
で”_R1”という変数で表記することを指定している。
8行目は同様に容量の固有名とその固有名を持つ容量の
表記法であり、この例ではC2という容量の容量値を式
表現に置き換えることを指定している。ここでは回路結
合情報中で一旦C2の容量値を”_c0”として置き換
え、回路結合情報中に”_c0=200*s+100*t”という一文
を追加する処理が行われる。以上のように記述された条
件ファイルは、コンパイル情報入力部200からソース
ファイル生成部300に渡される。On the other hand, the compile information input section 200 inputs a condition file in which compile information of source files is described. In this condition file, the circuit scale is specified by bit expression, the element cell name of the array element is specified, and the element cell name of the element arranged in a single X or Y direction in the decoder portion and the arrangement direction. Is specified. Furthermore, it is assumed that the instance names of the resistance and the capacitance to be made variable are described according to the defined format. The condition file description method will be described with reference to FIG. FIG. 3 is an example of the condition file. In FIG. 3, what is described in the first line is a parameter indicating the circuit scale. As for the circuit scale, the array size in the X direction and the Y direction is represented by the number of bits of the address input to the decoder in each direction. In this example, "x = 3" indicates that the array element and the decoder element in the X direction are connected to the cube of 2 or 8, and "y = 4" indicates that the array element and the decoder element are 2 in the Y direction. It shows that the fourth power, that is, 16 powers are connected. The second line is a declaration statement of the array element cell, which declares that the array element cell name is CELL0. Similarly, the third row is the decoder element cell in the X direction, the fourth row is the decoder element cell in the Y direction, the fifth row is the input buffer element cell in the X direction, and the sixth row is the input buffer element cell in the Y direction. The declaration of the name is written. The format of the cell declarations is the same for all, the attributes of the cell name are declared at the beginning of the line, and then the cell name is described. The 7th line shows the proper name of the resistor and the notation of the resistor having the proper name.
In this example, the resistance value of the resistor R1 is specified by the variable "_R1" in the circuit coupling information.
Similarly, the 8th line is a notation of the unique name of the capacity and the capacity having the unique name, and in this example, it is specified that the capacity value of the capacity of C2 is replaced with the expression. Here, a process is performed in which the capacitance value of C2 is once replaced as "_c0" in the circuit connection information and a sentence "_c0 = 200 * s + 100 * t" is added to the circuit connection information. The condition file described above is passed from the compilation information input unit 200 to the source file generation unit 300.
【0025】条件ファイルとモデルファイルがソースフ
ァイル生成部300に入力されると、ソースファイル生
成部300は最初に条件ファイルを読み取り、規模によ
り配列数が変化するアレイ及びデコーダの要素セルを認
識する。次にモデルファイルから、あるアレイ要素セル
の入出力のピンが他のアレイ要素セルのどの入出力ピン
と接続しているかを認識し、又同様にデコーダ部の要素
セルの出力がアレイ要素セルのどのピンに接続している
かを認識する。そして、条件ファイルに指定されたX方
向及びY方向の配置数の指定に従って、アレイ要素セル
及びデコーダ要素セルを接続した新たな回路結合情報を
生成する。この際、セルデータ格納部400に格納され
た既存セル情報中を検索し、デコーダ要素セルの入力数
タイプを、指定されたビット数に合わせた入力数のタイ
プに置き換える。セルデータ格納部400には一般の論
理ゲートのセル情報が格納されており、さらにユーザが
作成した固有のセル情報を一般の論理ゲートと同様に登
録することも可能である。セルデータ格納部400にお
いては同一論理のセルが一つのグループとして登録さ
れ、各セルに入力数を示す属性を付加してセル情報が格
納されることにより、ソースファイル生成部300はセ
ルデータ格納部を検索する時に入力数の属性を読み取
り、同一論理で適した入力数のセルを検索する。新たに
生成された回路結合情報ではこうして規模により変化す
るセル要素の接続を生成すると共に、変化のない回路部
分については接続を保持する。又、条件ファイル中の変
数化の指定に従い、抵抗値、容量値等を変数化または式
化して記述する。こうしてソースファイル生成部300
により生成されたソースファイルはシミュレーションフ
ァイル生成部600に渡される。When the condition file and the model file are input to the source file generating unit 300, the source file generating unit 300 first reads the condition file and recognizes the element cells of the array and the decoder whose array number changes depending on the scale. Next, the model file is used to recognize which input / output pin of one array element cell is connected to which input / output pin of another array element cell. Similarly, the output of the element cell of the decoder section determines which of the array element cells is connected. Recognize if you are connected to a pin. Then, according to the designation of the number of arrangements in the X direction and the Y direction designated in the condition file, new circuit coupling information connecting the array element cells and the decoder element cells is generated. At this time, the existing cell information stored in the cell data storage unit 400 is searched, and the input number type of the decoder element cell is replaced with the input number type that matches the designated bit number. The cell data storage unit 400 stores cell information of general logic gates, and it is also possible to register unique cell information created by a user in the same manner as general logic gates. In the cell data storage unit 400, cells of the same logic are registered as one group, and an attribute indicating the number of inputs is added to each cell to store the cell information, so that the source file generation unit 300 stores the cell data storage unit. At the time of searching, the attribute of the number of inputs is read and a cell with the same number of inputs is searched by the same logic. In this way, the newly generated circuit coupling information generates the connection of the cell element that changes depending on the scale, and holds the connection for the circuit portion that does not change. Also, according to the designation of variableization in the condition file, the resistance value, capacitance value, etc. are made variable or formulated and described. Thus, the source file generator 300
The source file generated by is passed to the simulation file generation unit 600.
【0026】一方、パラメータ入力部500によって回
路解析条件及び変数の初期値をフォーマットに従って記
述したパラメータファイルが入力される。回路解析条件
としては、AC解析やDC解析等の解析種類、温度等の
解析条件、結果出力の指定等の解析毎に固有な条件が記
される。ここで、図4を用いてパラメータファイルの記
述方法について説明する。図4はパラメータファイルの
一例である。図4において、1行目に示されているのは
解析方法及びその解析範囲である。この例では周波数10
kHzから10MHzまでの範囲にわたり、AC特性を解析する
ことが指定されている。2行目から4行目には条件ファ
イル中で変数指定したデバイス値の初期値を指定してい
る。5行目では、解析結果データを出力するファイル名
が指定されている。ここでは resfile というファイル
に解析結果データが保存される。6行目にあるのは結果
出力のフォーマットで、デフォルトが指定されている。
以上のように記述されたパラメータファイルは、シミュ
レーションファイル生成部600に渡される。On the other hand, the parameter input section 500 inputs a parameter file in which circuit analysis conditions and initial values of variables are described according to a format. The circuit analysis conditions include analysis types such as AC analysis and DC analysis, analysis conditions such as temperature, and unique conditions for each analysis such as designation of result output. Here, the description method of the parameter file will be described with reference to FIG. FIG. 4 is an example of the parameter file. In FIG. 4, what is shown in the first line is the analysis method and its analysis range. In this example the frequency 10
It is specified to analyze AC characteristics over the range from kHz to 10 MHz. On the second to fourth lines, the initial value of the device value specified as a variable in the condition file is specified. In the 5th line, the file name for outputting the analysis result data is specified. Here, the analysis result data is saved in a file called resfile. The sixth line is the format of the result output, and the default is specified.
The parameter file described as above is passed to the simulation file generation unit 600.
【0027】シミュレーションファイル生成部600は
ソースファイルとパラメータファイルを入力されると回
路規模及び解析条件の情報を含むシミュレーションファ
イルを生成する。回路解析部700は、指定されたシミ
ュレーション条件に従って回路解析を行う機能を備えて
おり、シミュレーションファイル生成部600により生
成されたシミュレーションファイルは直接回路解析部7
00の入力として使用される。When the source file and the parameter file are input, the simulation file generator 600 generates a simulation file containing information on the circuit scale and analysis conditions. The circuit analysis unit 700 has a function of performing a circuit analysis according to a specified simulation condition, and the simulation file generated by the simulation file generation unit 600 is a direct circuit analysis unit 7.
00 is used as an input.
【0028】解析結果出力部800は解析結果データを
ファイル出力及びグラフィック出力する機能を備えてお
り、システム使用者は両方あるいはどちらか任意の方法
によって解析結果を確認する。The analysis result output unit 800 has a function of outputting the analysis result data to a file and a graphic, and the system user confirms the analysis result by either or both of them.
【0029】以上のように本実施例によれば、回路図入
力のためのエディタと、入力された回路図を回路結合情
報として出力するネットリスト生成部と、回路規模等の
ソースファイル生成時の条件を与えるコンパイル情報入
力部と、与えられた回路結合情報とコンパイル情報、さ
らにセルデータベースからシミュレーションのソースフ
ァイルを生成するソースファイル生成部と、ソースファ
イル生成部により生成されたソースファイルを解析する
回路解析部及びその出力部を設けることにより、同一タ
イプで規模の異なる回路のシミュレーションを高速かつ
少ない作業量で行うことができる。As described above, according to the present embodiment, an editor for inputting a circuit diagram, a netlist generating section for outputting the input circuit diagram as circuit connection information, and a source file for generating a source file such as a circuit scale. Compile information input section that gives conditions, given circuit coupling information and compile information, a source file generation section that generates a simulation source file from the cell database, and a circuit that analyzes the source file generated by the source file generation section By providing the analysis unit and the output unit thereof, it is possible to perform simulation of circuits of the same type and different scale at high speed and with a small amount of work.
【0030】[0030]
【発明の効果】以上のように本発明の第一の請求項の発
明では回路図入力手段、ネットリスト生成部、解析する
回路の規模を指示する回路規模指示手段、規模に応じた
回路結合情報を生成するソースファイル生成部及び回路
解析部を設けることによって、1度のモデル回路図入力
を行うだけで、同一タイプで回路規模を変化させた他の
回路についてのシミュレーションファイルを自動生成す
ることが可能となり、時間及び作業量を大幅に短縮する
ことが出来る。As described above, according to the first aspect of the present invention, the circuit diagram input means, the net list generating section, the circuit scale designating means for designating the scale of the circuit to be analyzed, and the circuit connection information according to the scale. By providing the source file generation unit and the circuit analysis unit for generating the, it is possible to automatically generate the simulation files for other circuits of the same type, the circuit scale of which is changed, only by inputting the model circuit diagram once. It becomes possible, and the time and work amount can be greatly reduced.
【0031】以上のように本発明の第二の請求項の発明
では回路図入力手段、ネットリスト生成部、解析する回
路の規模及びアレイ要素セル名を指示する回路規模指示
手段、セル情報を論理及び入力数で検索可能なセルデー
タ格納手段、規模に応じた回路結合情報を生成するソー
スファイル生成部及び回路解析部を設けることによっ
て、1度のモデル回路図入力を行うだけで、モデル回路
の回路結合情報からアレイ要素セル間の結合を読み取
り、セルデータベースを検索することにより同一タイプ
で回路規模を変化させた他の回路についてのシミュレー
ションファイルを自動生成することが可能となり、時間
及び作業量を大幅に短縮することが出来る。As described above, according to the second aspect of the present invention, the circuit diagram input means, the netlist generating section, the circuit scale designating means for designating the scale of the circuit to be analyzed and the array element cell name, and the cell information are logical. By providing a cell data storage unit that can be searched by the number of inputs, a source file generation unit that generates circuit connection information according to the scale, and a circuit analysis unit, the model circuit diagram input can be performed only once. By reading the connection between array element cells from the circuit connection information and searching the cell database, it is possible to automatically generate simulation files for other circuits of the same type but with different circuit scales. It can be greatly shortened.
【図面の簡単な説明】[Brief description of drawings]
【図1】本発明の第1の実施例における回路シミュレー
ションシステムの構成図FIG. 1 is a configuration diagram of a circuit simulation system according to a first embodiment of the present invention.
【図2】同実施例における回路図入力方法説明図FIG. 2 is an explanatory diagram of a circuit diagram input method in the same embodiment.
【図3】同実施例における条件ファイル入力例を示した
図FIG. 3 is a diagram showing an example of input of a condition file in the same embodiment.
【図4】同実施例におけるパラメータファイル入力例を
示した図FIG. 4 is a diagram showing an example of inputting a parameter file in the embodiment.
100a 回路図エディタ 100b ネットリスト生成部 200 コンパイル情報入力部 300 ソースファイル生成部 400 セルデータ格納手段 500 パラメータ入力部 600 シミュレーションファイル生成部 700 回路解析部 800 解析結果出力 910 アレイ要素セル 920 Xデコーダ要素セル 930 Yデコーダ要素セル 940 X入力バッファ要素セル 950 Y入力バッファ要素セル 960 Xデコーダ 970 Yデコーダ 980 入力ピン 100a Circuit diagram editor 100b Netlist generation unit 200 Compilation information input unit 300 Source file generation unit 400 Cell data storage unit 500 Parameter input unit 600 Simulation file generation unit 700 Circuit analysis unit 800 Analysis result output 910 Array element cell 920 X decoder element cell 930 Y decoder element cell 940 X input buffer element cell 950 Y input buffer element cell 960 X decoder 970 Y decoder 980 Input pin
Claims (2)
力するための回路図入力手段と、 前記回路図入力手段によって入力あるいは編集された論
理回路図を入力として回路結合情報を出力とするネット
リスト生成部と、 解析する回路の回路規模を指示する回路規模指示手段
と、 前記ネットリスト生成部から出力された回路結合情報を
入力とし、前記回路規模指示手段によって指示された回
路規模の回路解析用データを出力とするソースファイル
生成部と、 前記ソースファイル生成部により出力された回路解析用
データを入力として回路を解析する機能を持つ回路解析
部とを備えたことを特徴とする回路シミュレーションシ
ステム。1. A circuit diagram input means for inputting a logic circuit diagram of a circuit including an array structure, and a circuit connection information which outputs a logic circuit diagram input or edited by the circuit diagram input means as an input. A netlist generating unit, a circuit scale instructing unit for instructing a circuit scale of a circuit to be analyzed, and a circuit having a circuit scale instructed by the circuit scale instructing unit, using the circuit connection information output from the netlist generating unit as an input. Circuit simulation characterized by comprising a source file generation unit for outputting analysis data and a circuit analysis unit having a function of analyzing a circuit by inputting the circuit analysis data output by the source file generation unit system.
力するための回路図入力手段と、 前記回路図入力手段によって入力あるいは編集された論
理回路図を入力として、回路結合情報を出力とするネッ
トリスト生成部と、 解析する回路の回路規模及びアレイ要素セル名を指示す
る回路規模指示手段と、 論理ゲート情報を格納するセルデータ格納手段と、 前記ネットリスト生成部から出力された回路結合情報を
入力とし、前記回路規模指示手段によって指示された前
記アレイ要素セルを認識し、かつ該アレイ要素セル間の
接続情報を該回路結合情報から読み取り、前記セルデー
タ格納手段から必要なセル情報を取り出すことにより、
前記回路規模指示手段によって指示された回路規模の回
路解析用データを生成しかつ出力するソースファイル生
成部と、 前記ソースファイル生成部により出力された回路解析用
データを入力として回路を解析する機能を持つ回路解析
部とを備えたことを特徴とする回路シミュレーションシ
ステム。2. A circuit diagram input means for inputting a logic circuit diagram of a circuit including an array structure, and a circuit connection information as an input with the logic circuit diagram input or edited by the circuit diagram input means as an input. A netlist generating unit, a circuit scale designating unit for designating a circuit scale of a circuit to be analyzed and an array element cell name, a cell data storing unit for storing logic gate information, and a circuit combination output from the netlist generating unit. By inputting information, the array element cells designated by the circuit scale designating means are recognized, connection information between the array element cells is read from the circuit coupling information, and necessary cell information is obtained from the cell data storing means. By taking out
A source file generation unit that generates and outputs circuit analysis data of the circuit scale instructed by the circuit scale instruction unit, and a function of analyzing a circuit using the circuit analysis data output by the source file generation unit as an input. A circuit simulation system, comprising: a circuit analysis section of the circuit simulation system.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6096195A JPH07302275A (en) | 1994-05-10 | 1994-05-10 | Circuit simulation system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6096195A JPH07302275A (en) | 1994-05-10 | 1994-05-10 | Circuit simulation system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07302275A true JPH07302275A (en) | 1995-11-14 |
Family
ID=14158519
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6096195A Pending JPH07302275A (en) | 1994-05-10 | 1994-05-10 | Circuit simulation system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07302275A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113435123A (en) * | 2021-07-05 | 2021-09-24 | 江苏核电有限公司 | Three-dimensional simulation training method for secondary circuit of transformer substation cabinet based on 3D technology |
-
1994
- 1994-05-10 JP JP6096195A patent/JPH07302275A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113435123A (en) * | 2021-07-05 | 2021-09-24 | 江苏核电有限公司 | Three-dimensional simulation training method for secondary circuit of transformer substation cabinet based on 3D technology |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6321369B1 (en) | Interface for compiling project variations in electronic design environments | |
US6513143B1 (en) | Method for automaticallly remapping an HDL netlist to provide compatibility with pre-synthesis behavioral test benches | |
US5164911A (en) | Schematic capture method having different model couplers for model types for changing the definition of the schematic based upon model type selection | |
US6609229B1 (en) | Method for automatically generating checkers for finding functional defects in a description of a circuit | |
US6366874B1 (en) | System and method for browsing graphically an electronic design based on a hardware description language specification | |
US6374205B1 (en) | Method of reducing circuit data, method of simulating circuit, and medium for storing circuit data reduction program | |
JP2002149727A (en) | Design of interface base using table type paradigm | |
EP0676707A2 (en) | Expression promotion for hierarchical netlisting | |
US5987239A (en) | Computer system and method for building a hardware description language representation of control logic for a complex digital system | |
US6810508B1 (en) | Method for automatically-remapping an HDL netlist to provide compatibility with pre-synthesis behavioral test benches | |
US6668356B2 (en) | Method for designing circuits with sections having different supply voltages | |
US5661733A (en) | Automatic test insertion | |
JP2760682B2 (en) | Hardware design support system | |
JPH07302275A (en) | Circuit simulation system | |
US6948148B2 (en) | System for automated generation of data path macro cells | |
JPH03116276A (en) | Waveform data processing method for logical simulation | |
JPH06251102A (en) | Circuit designing method, circuit retrieving method, circuit correcting method, and circuit design device | |
JPH10105582A (en) | Mega-cell test supporting device | |
JP2960442B2 (en) | Circuit extraction method | |
JPH06309159A (en) | Program automatic generator | |
KR19990079355A (en) | Test bench generator and simulation method using the same | |
SU805322A1 (en) | System for automatic design and control of technological processes in microelectronics | |
JPH06195414A (en) | Logical design supporting system | |
Wuu et al. | NetList/sup+: a simple language for fast ASIC prototyping | |
Sait et al. | Designing ASICs with UAHPL |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031209 |
|
A61 | First payment of annual fees (during grant procedure) |
Effective date: 20031215 Free format text: JAPANESE INTERMEDIATE CODE: A61 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20071219 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081219 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20091219 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20091219 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20101219 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111219 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111219 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20121219 |
|
LAPS | Cancellation because of no payment of annual fees |