JPH0729949A - Semiconductor device, and method and device for aging - Google Patents
Semiconductor device, and method and device for agingInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置ならびにエ
ージング技術に関し、特に、形状の多様な半導体装置の
エージングに適用して有効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and an aging technique, and more particularly to a technique effectively applied to the aging of semiconductor devices having various shapes.
【０００２】[0002]
【従来の技術】たとえば、半導体装置の製造工程では、
製品の出荷に先立って、動作状態の半導体装置を所定の
温度環境に所定の時間だけ放置するエージング操作を行
うことにより、潜在的な欠陥を顕在化させて選別するこ
とが行われている。2. Description of the Related Art For example, in a semiconductor device manufacturing process,
Prior to product shipment, a semiconductor device in an operating state is left in a predetermined temperature environment for a predetermined time, and an aging operation is performed so that potential defects are revealed and selected.
【０００３】ところで、半導体装置は、品種によってリ
ード（外部接続電極）の形状や本数は様々であり、従来
のエージングを行う装置では、半導体装置を搭載するた
めのソケットを、各品種毎に専用に製作することが一般
的であった。By the way, in semiconductor devices, the shape and number of leads (external connection electrodes) vary depending on the product type. In the conventional aging device, a socket for mounting the semiconductor device is dedicated to each product type. It was common to produce.
【０００４】なお、従来の半導体装置のエージング技術
に関しては、たとえば、株式会社工業調査会、昭和６０
年１１月１８日発行、「電子材料」１９８５年１１月号
別刷Ｐ２２３〜Ｐ２２６、等の文献に記載されている。Regarding conventional aging techniques for semiconductor devices, for example, Industrial Research Institute Co., Ltd., Showa 60
, Electronic Materials, November 1985, reprints, P223 to P226, and the like.
【０００５】[0005]
【発明が解決しようとする課題】上記のような従来技術
では、多様な半導体装置の形状に合わせて個別にエージ
ング用ソケットやエージング装置を設計／開発して行く
という発想であり、エージング工程を考慮した半導体装
置の形状の改良はなされていなかった。In the prior art as described above, the idea is to design / develop the aging socket and the aging device individually according to the shapes of various semiconductor devices, and consider the aging process. The shape of the semiconductor device has not been improved.
【０００６】このため、エージング用ソケットや基板等
の設計や製作に時間や工数がかかり、エージング工程を
含めた半導体装置の開発所要時間の増大の一因となって
いた。また、各品種べつに用意されたエージング装置や
治具の保守管理等も煩雑になることは避けられなかっ
た。Therefore, it takes time and man-hours to design and manufacture an aging socket, a substrate, etc., which is one of the causes of an increase in the development time required for the semiconductor device including the aging process. In addition, it is unavoidable that maintenance and management of aging devices and jigs prepared for each product type will be complicated.
【０００７】近年では、半導体装置の新製品の市場にお
ける陳腐化が加速されているとともに、顧客の要望の多
様化による多品種少量生産が一層要求されていることを
考慮すると、上述のような問題は一層顕在化してくるこ
とは明らかである。In recent years, the obsolescence of new semiconductor device products in the market is accelerating, and the diversification of customers' demands further increases the demand for high-mix low-volume production. It is clear that will become more apparent.
【０００８】本発明は、上記課題に着目してなされたも
のであり、その目的は、エージング工程を含めた製品開
発の所要時間の短縮および製造コストの低減を実現する
ことが可能な半導体装置を提供することにある。The present invention has been made in view of the above problems, and an object thereof is to provide a semiconductor device capable of shortening the time required for product development including the aging step and reducing the manufacturing cost. To provide.
【０００９】本発明の他の目的は、エージング工程を含
めた製品開発の所要時間の短縮および製造コストの低減
を実現することが可能なエージング方法を提供すること
にある。Another object of the present invention is to provide an aging method capable of reducing the time required for product development including the aging step and the manufacturing cost.
【００１０】本発明のさらに他の目的は、エージング工
程における開発期間の短縮およびコストの削減を実現す
ることが可能なエージング装置を提供することにある。Still another object of the present invention is to provide an aging device capable of realizing reduction of development period and cost in the aging process.
【００１１】本発明の前記並びにその他の目的と新規な
特徴は、本明細書の記述及び添付図面から明らかになる
であろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
【００１２】[0012]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。Among the inventions disclosed in the present application, a brief description will be given to the outline of typical ones.
It is as follows.
【００１３】すなわち、請求項１記載の発明は、所望の
機能の半導体素子が封止されたパッケージと、一端が半
導体素子に接続され他端部がパッケージから外部に突設
された第１のリードと、この第１のリードを支持する絶
縁性の支持部材と、支持部材の外側に所定の配列ピッチ
および形状で突設され、第１のリードに対して接続また
は非接続状態にされた第２のリードとを備えた半導体装
置である。That is, the invention according to claim 1 is a package in which a semiconductor element having a desired function is sealed, and a first lead having one end connected to the semiconductor element and the other end protruding from the package to the outside. And an insulative support member that supports the first lead, and a second protrusion that is provided outside the support member at a predetermined arrangement pitch and shape and is connected or disconnected to the first lead. And a lead of the semiconductor device.
【００１４】また、請求項２記載の発明は、請求項１記
載の半導体装置において、第２のリードの数を、第１の
リードの数に関係なく、エージング用ソケットの仕様に
合わせた所定の数，配列ピッチおよび形状に設定し、エ
ージング用ソケットを用いたエージング作業後、第１の
リードに切断および成形加工を施してなるものである。According to a second aspect of the present invention, in the semiconductor device according to the first aspect, the number of the second leads is predetermined regardless of the number of the first leads according to the specifications of the aging socket. The number, the arrangement pitch and the shape are set, and after the aging work using the aging socket, the first lead is cut and molded.
【００１５】また、請求項３記載の発明は、半導体装置
の本来の第１のリードに、必要に応じてダミーのリード
を付加することで、数，配列ピッチおよび形状が所定の
仕様に統一された第２のリードとする第１の段階と、第
２のリードを介してエージング用ソケットに半導体装置
を搭載してエージング作業を行う第２の段階と、第２の
リードの第１のリードからの切除および当該第１のリー
ドの成形を行う第３の段階とからなるエージング方法で
ある。According to the third aspect of the present invention, a dummy lead is added as necessary to the original first lead of the semiconductor device so that the number, arrangement pitch and shape are unified to predetermined specifications. From the first lead of the second lead and the second stage of carrying out the aging work by mounting the semiconductor device on the aging socket through the second lead. And a third step of cutting the first lead and molding the first lead.
【００１６】また、請求項４記載の発明は、半導体装置
の検査および選別を行うエージング装置において、エー
ジング基板と、このエージング基板上に搭載され、少な
くとも電源印加ピンが半導体装置の種類に関係なく共用
化されたエージング用ソケットとからなる構成としたも
のである。According to a fourth aspect of the present invention, in an aging apparatus for inspecting and selecting a semiconductor device, the aging board and the aging board are mounted on the aging board, and at least power supply pins are shared regardless of the type of the semiconductor device. And a aging socket that has been converted into a aging socket.
【００１７】[0017]
【作用】上記した本発明の半導体装置によれば、固定部
材の外側に突設された第２のリードの数，配列ピッチ，
形状、さらには電源印加ピンの位置を、特定のエージン
グ用ソケットの仕様に合わせて統一することで、品種毎
に異なる第１のリードの数や配列ピッチ等に関係なく、
特定エージング用ソケットを共用してエージング作業を
行うことができ、半導体装置の品種毎にエージング用ソ
ケット等の設計／製作を行う場合に比較して、エージン
グ工程を含めた製品開発の所要時間の短縮および製造コ
ストの低減を実現することができる。According to the above-described semiconductor device of the present invention, the number of second leads projecting outside the fixing member, the arrangement pitch,
By unifying the shape and the position of the power supply pin according to the specifications of the specific aging socket, regardless of the number of first leads, the arrangement pitch, etc., which differ for each product type,
The aging work can be performed by sharing the specific aging socket, and the time required for product development including the aging process can be shortened compared to the case of designing / manufacturing the aging socket for each type of semiconductor device. And, reduction of manufacturing cost can be realized.
【００１８】また、本発明のエージング方法によれば、
半導体装置の品種に関係なく、共通のエージング用ソケ
ットを使用できるので、半導体装置の品種毎にエージン
グ用ソケット等の設計／製作を行う場合に比較して、エ
ージング工程を含めた製品開発の所要時間の短縮および
製造コストの低減を実現することができる。According to the aging method of the present invention,
Since a common aging socket can be used regardless of the type of semiconductor device, the time required for product development including the aging process is longer than when designing / manufacturing an aging socket for each type of semiconductor device. And reduction of manufacturing cost can be realized.
【００１９】また、本発明のエージング装置によれば、
半導体装置の品種毎に新たにエージング用ソケットを設
計／製作する必要がなくなり、エージング工程における
開発期間の短縮およびコストの削減を実現することがで
きる。According to the aging device of the present invention,
It is not necessary to newly design / manufacture an aging socket for each type of semiconductor device, and it is possible to reduce the development period and cost in the aging process.
【００２０】[0020]
【実施例】以下、本発明の実施例を図面を参照しながら
詳細に説明する。Embodiments of the present invention will now be described in detail with reference to the drawings.
【００２１】図１は、本実施例の半導体装置である小サ
イズ半導体装置Ａの構成の一例を示す略平面図であり、
図２は、その一部を拡大して示す略断面図である。FIG. 1 is a schematic plan view showing an example of the structure of a small size semiconductor device A which is the semiconductor device of this embodiment.
FIG. 2 is a schematic cross-sectional view showing a part of the device in an enlarged manner.
【００２２】また、図３は、小サイズ半導体装置Ａとは
仕様の異なる大サイズ半導体装置Ｂの構成の一例を示す
略平面図であり、図４は、その一部を拡大して示す略断
面図である。FIG. 3 is a schematic plan view showing an example of the structure of a large-sized semiconductor device B having a specification different from that of the small-sized semiconductor device A, and FIG. It is a figure.
【００２３】小サイズ半導体装置Ａ（大サイズ半導体装
置Ｂ）は、その内部に図示しない半導体素子を封止した
矩形の本体モールド４（本体モールド８）と、この本体
モールド４（８）の４辺の各々に突設され、本体モール
ド４（８）の内部の図示しない半導体素子に内端部が接
続された複数のインナーリード３（インナーリード７）
とを備えている。The small-sized semiconductor device A (large-sized semiconductor device B) has a rectangular main body mold 4 (main body mold 8) in which a semiconductor element (not shown) is sealed, and four sides of the main body mold 4 (8). A plurality of inner leads 3 (inner leads 7) projecting from each of the inner molds and having inner ends connected to semiconductor elements (not shown) inside the main body mold 4 (8).
It has and.
【００２４】この場合、インナーリード３（７）の外端
部は、たとえば、本体モールド４（８）の各辺毎に、当
該本体モールド４と同じ絶縁性の樹脂等で構成されるア
ウターモールド２（アウターモールド６）で支持されて
いる。このアウターモールド２（６）の外側には、イン
ナーリード３（７）に対して接続または非接続状態にあ
る複数のアウターリード１（アウターリード５）が突設
されている。In this case, the outer end portion of the inner lead 3 (7) is, for example, for each side of the body mold 4 (8), the outer mold 2 made of the same insulating resin as the body mold 4. It is supported by (outer mold 6). On the outer side of the outer mold 2 (6), a plurality of outer leads 1 (outer leads 5) connected or unconnected to the inner leads 3 (7) are provided in a protruding manner.
【００２５】本実施例の場合、後述のようなエージング
に備えて、小サイズ半導体装置Ａと大サイズ半導体装置
Ｂとでアウターリード１およびアウターリード５の本
数、配列ピッチ、形状等が、たとえば、最もインナーリ
ード７の本数の多い大サイズ半導体装置Ｂに揃えて共通
化される。In the case of the present embodiment, the number of outer leads 1 and the outer leads 5 in the small-sized semiconductor device A and the large-sized semiconductor device B, the arrangement pitch, the shape, etc. are set to, for example, in preparation for the aging described below. The large-sized semiconductor device B having the largest number of inner leads 7 is used in common.
【００２６】その場合、小サイズ半導体装置Ａでは、イ
ンナーリード３の数が大サイズ半導体装置Ｂよりも少な
いので、図２に例示されるように、インナーリード３
と、アウターリード１との接続および配置に際して、間
引きや配列ピッチの変更を行う。図２の例では、実際に
インナーリード３に接続されたアウターリード１ａの間
に、インナーリード３には接続されないダミーのアウタ
ーリード１ｂが配置されている。In this case, the number of inner leads 3 in the small-sized semiconductor device A is smaller than that in the large-sized semiconductor device B, so that the inner leads 3 are used as illustrated in FIG.
When connecting and arranging with the outer leads 1, thinning and arrangement pitch are changed. In the example of FIG. 2, a dummy outer lead 1b not connected to the inner lead 3 is arranged between the outer leads 1a actually connected to the inner lead 3.
【００２７】また、小サイズ半導体装置Ａの場合にも、
大サイズ半導体装置Ｂのアウターリード５と同一のエー
ジング信号が印加されることを想定して、たとえば、電
源ピンとなるアウターリード１ｃの位置が、大サイズ半
導体装置Ｂにおける電源ピンのアウターリード５ｃに一
致するように、配列位置およびピッチ等を揃える。Also in the case of the small-sized semiconductor device A,
Assuming that the same aging signal as that of the outer lead 5 of the large-sized semiconductor device B is applied, for example, the position of the outer lead 1c serving as a power pin matches the outer lead 5c of the power pin of the large-sized semiconductor device B. The arrangement position and pitch are aligned so that
【００２８】このようにして製造された小サイズ半導体
装置Ａおよび大サイズ半導体装置Ｂは、図５に例示され
るようなエージング装置を用いてエージングが行われ
る。The small-sized semiconductor device A and the large-sized semiconductor device B thus manufactured are aged by using an aging device as illustrated in FIG.
【００２９】すなわち、本実施例のエージング装置は、
共用化エージング基板９と、この共用化エージング基板
９の上に配列された複数の共用化ソケット１０と、共用
化エージング基板９が、当該共用化エージング基板９に
設けられた端子部９ａを介して接続される図示しないテ
ストヘッド等で構成されている。That is, the aging device of this embodiment is
The shared aging board 9, a plurality of shared sockets 10 arranged on the shared aging board 9, and the shared aging board 9 are provided with a terminal portion 9a provided on the shared aging board 9. It is composed of a test head (not shown) to be connected.
【００３０】共用化ソケット１０における図示しないテ
ストピンの数量や配列ピッチおよび電源ピンの位置等の
仕様は、大サイズ半導体装置Ｂにおけるアウターリード
５に合わせて設計されているが、前述のように、本実施
例の半導体装置の場合、小サイズ半導体装置Ａのアウタ
ーリード１は、大サイズ半導体装置Ｂのアウターリード
５と同一の仕様に統一されているので、共通の共用化ソ
ケット１０を用いて、大サイズ半導体装置Ｂおよび小サ
イズ半導体装置Ａの双方のエージングを行うことができ
る。The specifications of the common socket 10 such as the number of test pins, the arrangement pitch, and the position of the power supply pins (not shown) are designed in accordance with the outer leads 5 of the large-sized semiconductor device B. In the case of the semiconductor device of this embodiment, the outer lead 1 of the small-sized semiconductor device A has the same specifications as the outer lead 5 of the large-sized semiconductor device B, so that the common shared socket 10 is used. Both the large-sized semiconductor device B and the small-sized semiconductor device A can be aged.
【００３１】このため、図６に例示されるような従来の
エージング装置のように、形状や仕様の異なる小サイズ
半導体装置３０および大サイズ半導体装置３１などのエ
ージングに際して、それぞれについて、専用の個別エー
ジング基板２１および個別ソケット２２、個別エージン
グ基板２３および個別ソケット２４を用意する必要がな
く、エージング工程におけるエージング用ソケットの設
計および製作や保守管理のコストや労力および時間を大
幅に削減できる。Therefore, when aging a small-sized semiconductor device 30 and a large-sized semiconductor device 31 having different shapes and specifications like the conventional aging device illustrated in FIG. 6, dedicated individual aging is performed for each. It is not necessary to prepare the substrate 21 and the individual socket 22, the individual aging substrate 23 and the individual socket 24, and the cost, labor and time of designing and manufacturing the aging socket and the maintenance management in the aging process can be significantly reduced.
【００３２】この結果、エージング工程をも含めた、半
導体装置の製品開発の所要時間の短縮および製造コスト
の低減を実現することができる。As a result, it is possible to shorten the time required for product development of the semiconductor device and the manufacturing cost, including the aging step.
【００３３】上述のようなエージングが完了した小サイ
ズ半導体装置Ａおよび大サイズ半導体装置Ｂは、たとえ
ば、各々のインナーリード３における切断線３ａ、また
はインナーリード７における切断線７ａの位置で、外側
のアウターモールド２およびアウターモールド６が切除
され、さらに、必要に応じて、インナーリード３および
インナーリード７の切断端に折り曲げ加工が施されて、
最終的な出荷形態の小サイズ半導体装置ａおよび大サイ
ズ半導体装置ｂに成形され、梱包されるなどして出荷さ
れる。The small-sized semiconductor device A and the large-sized semiconductor device B that have been subjected to the aging as described above are, for example, at the position of the cutting line 3a in each inner lead 3 or the cutting line 7a in the inner lead 7, outside The outer mold 2 and the outer mold 6 are cut off, and if necessary, the cut ends of the inner leads 3 and the inner leads 7 are bent,
The small-sized semiconductor device a and the large-sized semiconductor device b in the final shipping form are molded, packaged, and shipped.
【００３４】以上発明者によってなされた発明を実施例
に基づき説明したが、本発明は前記実施例に限定される
ものでなく、その要旨を逸脱しない範囲で種々変更可能
である事はいうまでもない。Although the invention made by the inventor has been described based on the embodiments, the present invention is not limited to the above embodiments, and it goes without saying that various modifications can be made without departing from the scope of the invention. Absent.
【００３５】[0035]
【発明の効果】本願において開示される発明の代表的な
ものによって得られる効果を簡単に説明すれば、下記の
通りである。The effects obtained by the representative one of the inventions disclosed in the present application will be briefly described as follows.
【００３６】すなわち、本発明の半導体装置によれば、
エージング工程を含めた製品開発の所要時間の短縮およ
び製造コストの低減を実現することができる、という効
果が得られる。That is, according to the semiconductor device of the present invention,
The effect that the time required for product development including the aging step and the manufacturing cost can be reduced can be obtained.
【００３７】また、本発明のエージング方法によれば、
エージング工程を含めた製品開発の所要時間の短縮およ
び製造コストの低減を実現することができる、という効
果が得られる。According to the aging method of the present invention,
The effect that the time required for product development including the aging step and the manufacturing cost can be reduced can be obtained.
【００３８】また、本発明のエージング装置によれば、
エージング工程における開発期間の短縮およびコストの
削減を実現することができる、という効果が得られる。According to the aging device of the present invention,
The effect that the development period and the cost can be reduced in the aging process can be achieved.
【図１】本発明の一実施例である小サイズ半導体装置の
構成の一例を示す略平面図である。FIG. 1 is a schematic plan view showing an example of the configuration of a small-sized semiconductor device that is an embodiment of the present invention.
【図２】その一部を拡大して示す略断面図である。FIG. 2 is a schematic sectional view showing a part of the device in an enlarged manner.
【図３】本発明の一実施例である大サイズ半導体装置の
構成の一例を示す略平面図である。FIG. 3 is a schematic plan view showing an example of the configuration of a large-sized semiconductor device that is an embodiment of the present invention.
【図４】その一部を拡大して示す略断面図である。FIG. 4 is a schematic cross-sectional view showing a part of the device in an enlarged manner.
【図５】本発明の一実施例であるエージング装置の構成
の一例を示す略斜視図である。FIG. 5 is a schematic perspective view showing an example of the configuration of an aging device that is an embodiment of the present invention.
【図６】従来のエージング装置の一例を示す略斜視図で
ある。FIG. 6 is a schematic perspective view showing an example of a conventional aging device.
Ａ 小サイズ半導体装置（成形前） ａ 小サイズ半導体装置（成形後） １ アウターリード（第２のリード） １ａ アウターリード １ｂ アウターリード（ダミー） １ｃ アウターリード（電源ピン） ２ アウターモールド（支持部材） ３ インナーリード（第１のリード） ３ａ 切断線 ４ 本体モールド（パッケージ） Ｂ 大サイズ半導体装置（成形前） ｂ 大サイズ半導体装置（成形後） ５ アウターリード（第２のリード） ５ｃ アウターリード（電源ピン） ６ アウターモールド（支持部材） ７ インナーリード（第１のリード） ７ａ 切断線 ８ 本体モールド（パッケージ） ９ 共用化エージング基板 ９ａ 端子部 １０ 共用化ソケット ２１ 個別エージング基板 ２２ 個別ソケット ２３ 個別エージング基板 ２４ 個別ソケット ３０ 小サイズ半導体装置 ３１ 大サイズ半導体装置 A Small-sized semiconductor device (before molding) a Small-sized semiconductor device (after molding) 1 Outer lead (second lead) 1a Outer lead 1b Outer lead (dummy) 1c Outer lead (power pin) 2 Outer mold (support member) 3 Inner lead (first lead) 3a Cutting line 4 Body mold (package) B Large size semiconductor device (before molding) b Large size semiconductor device (after molding) 5 Outer lead (second lead) 5c Outer lead (power supply) Pins 6 Outer mold (supporting member) 7 Inner lead (first lead) 7a Cutting line 8 Body mold (package) 9 Common aging board 9a Terminal part 10 Common socket 21 Individual aging board 22 Individual socket 23 Individual aging board 24 individual socket 30 small size semi-conductor 31 large-size semiconductor device
Claims (4)
ッケージと、一端が前記半導体素子に接続され他端部が
前記パッケージから外部に突設された第１のリードと、
この第１のリードを支持する絶縁性の支持部材と、前記
支持部材の外側に所定の配列ピッチおよび形状で突設さ
れ、前記第１のリードに対して接続または非接続状態に
された第２のリードとを備えたことを特徴とする半導体
装置。1. A package in which a semiconductor element having a desired function is sealed, and a first lead having one end connected to the semiconductor element and the other end protruding from the package to the outside.
An insulative support member that supports the first lead, and a second protrusion that is provided outside the support member at a predetermined arrangement pitch and shape and is connected or disconnected to the first lead. And a lead of the semiconductor device.
ードの数に関係なく、エージング用ソケットの仕様に合
わせた所定の数，配列ピッチおよび形状に設定され、前
記エージング用ソケットを用いたエージング作業後、前
記第１のリードに切断および成形加工を施してなること
を特徴とする請求項１記載の半導体装置。2. The number of the second leads is set to a predetermined number, array pitch and shape according to the specifications of the aging socket, regardless of the number of the first leads, 2. The semiconductor device according to claim 1, wherein after the used aging work, the first lead is cut and molded.
要に応じてダミーのリードを付加することで、数，配列
ピッチおよび形状が所定の仕様に統一された第２のリー
ドとする第１の段階と、前記第２のリードを介してエー
ジング用ソケットに前記半導体装置を搭載してエージン
グ作業を行う第２の段階と、前記第２のリードの前記第
１のリードからの切除および当該第１のリードの成形を
行う第３の段階とからなることを特徴とするエージング
方法。3. A second lead whose number, arrangement pitch and shape are unified to a predetermined specification by adding a dummy lead to the original first lead of the semiconductor device, if necessary. The first step, the second step in which the semiconductor device is mounted on the aging socket via the second lead to perform the aging work, the cutting of the second lead from the first lead, and An aging method comprising the step of forming a first lead and a third step.
ジング装置であって、エージング基板と、このエージン
グ基板上に搭載され、少なくとも電源印加ピンが前記半
導体装置の種類に関係なく共用化されたエージング用ソ
ケットとからなることを特徴とするエージング装置。4. An aging device for inspecting and selecting a semiconductor device, the aging substrate and an aging device mounted on the aging substrate, wherein at least power supply pins are shared regardless of the type of the semiconductor device. An aging device comprising a socket.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5167237A JPH0729949A (en) | 1993-07-07 | 1993-07-07 | Semiconductor device, and method and device for aging |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5167237A JPH0729949A (en) | 1993-07-07 | 1993-07-07 | Semiconductor device, and method and device for aging |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0729949A true JPH0729949A (en) | 1995-01-31 |
Family
ID=15846006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5167237A Pending JPH0729949A (en) | 1993-07-07 | 1993-07-07 | Semiconductor device, and method and device for aging |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0729949A (en) |
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| JP2010010336A (en) * | 2008-06-26 | 2010-01-14 | Kyocera Corp | Electronic element carrier |
-
1993
- 1993-07-07 JP JP5167237A patent/JPH0729949A/en active Pending
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