JPH07297846A - ハートビート衝突防止回路およびその方法 - Google Patents
ハートビート衝突防止回路およびその方法Info
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Abstract
付与するようにしたハートビート衝突防止回路および方
法を提供する。 【構成】 クロック(CLK)を所定時間遅延する遅延
器31と、遅延器31の出力信号とハートビート信号の
OR信号からエッジを検出するエッジ検出器33と、エ
ッジ検出器33の出力信号に応じてロードされたCPU
データをシフティングするシフトレジスタ34と、遅延
されたクロックとイネーブル信号ENとのAND演算値
をエッジ検出器33の出力信号に基づいてカウントする
スロットタイムカウンタ35と、スロットタイムカウン
タとシフトレジスタとの出力信号を論理演算してスロッ
トタイムを出力する信号演算部36と、信号演算部36
とエッジ検出器33の出力信号を論理演算してスロット
タイムカウンタにリセット信号を出力するリセット部3
7とを装置は備える。
Description
t )衝突防止回路およびその方法に関するもので、詳し
くは個別的なコンピュータステーション(computer sta
tion)がデータ通信システム(data communication sys
tem )にネットワーク化されたとき、データ連結ライン
に対する各コンピュータステーションのアクセスを制御
して各コンピュータステーションのデータ伝送順位が公
正になるようにしたハートビート衝突防止回路および方
法に関するものである。
はワークステーションが互いに連結されステーション間
にデータを共有および交換するシステムにおいて、最も
重要な問題は2つ以上のステーションが同時にデータラ
インをアクセスしないように各ステーションを効率的に
制御することである。このために使用されるCSMA
(Carrier Sense Multiple Access )方式では、データ
ラインをまず占有するステーションが優先権を獲得して
他のステーションより優先的にデータを伝送することと
なる。しかし、データラインが他のステーションにより
占有されていないと判断した2つ以上のステーションが
同時にデータを伝送する場合は、データ間の衝突が発生
するので、通信の効率が低下する。したがって、前記の
ようなデータ間の衝突を防止するために、各ステーショ
ンに接続されているアダプタ回路に衝突防止回路が採用
される。
通信ネットワークの一例を示すもので、独立的なステー
ション1〜4がディップ(dip )スイッチ5が接続され
たアダプタ回路6を通じてデータラインとハートビート
信号ラインに並列で接続されている。ここで、各々のス
テーションには固有のアドレスが付与されており、デー
タが伝送される時点を表わすスロットタイム(slot tim
e )は付与されたアドレスとハートビート信号に応じて
各ステーションに割当てられる。そして、各ステーショ
ンは自身のスロットタイムでだけデータを伝送し得る。
一方、ディップスイッチ5は各ステーションにアドレス
を付与する手段として使用される。
従来の技術による衝突防止回路20のブロック図で、ハ
ートビート信号のエッジを検出するエッジ検出器21
と、前記エッジ検出器21の出力信号がロード信号とし
て入力され、895KHzの信号がクロック信号として
入力されるにつれてデータ(D0〜D11)をカウント
する12ビットカウンタ22と、他のステーションが現
在データの伝送中であることを表わすキャリアデテクト
(carrier detect)信号がロード信号として入力され1
12KHzの信号がクロック信号として入力されるにつ
れて入力データ(D0〜D3)をカウントする4ビット
カウンタ23と、前記12ビットカウンタ22の出力信
号(Q11)がクロック信号として入力されるにつれて
反転出力信号(Q)を帰還してラッチさせることにより
ハートビート信号を出力するDフリップフロップ(D fl
ip-flop )24と、前記12ビットカウンタ22の出力
信号(Q11)がクロック信号として入力されるにつれ
てANDゲートAN1の出力信号をラッチさせることに
より伝送イネーブル(transmit enable )信号を出力す
るDフリップフロップ25と、マスタ選択信号(MSL
T)を反転するインバータIN1と、前記インバータI
N1で反転された信号と前記12ビットカウンタ22の
出力信号(Q11)をNAND演算して前記12ビット
カウンタ22をイネーブルさせるNANDゲートNA1
と、前記4ビットカウンタ23の出力信号を反転して前
記4ビットカウンタ23をイネーブルさせるインバータ
IN2と、前記4ビットカウンタ23の出力信号とサー
ビス要求信号(service request)をAND演算して前
記Dフリップフロップ25に出力するANDゲートAN
1とから構成されている。
ートビート衝突防止回路の動作を添付図面に基づいて説
明すると次のようになる。
4がハートビート信号を発生すると、前記ハートビート
信号が各ステーションに接続されたアダプタ回路6に内
装されたハートビート衝突防止回路20のエッジ検出器
21に入力される。この際に、エッジ検出器21はハー
トビート信号で遷移(“0”→“1”または“1”→
“0”)が発生するときごとに高電位信号を12ビット
カウンタ22に出力する。12ビットカウンタ22はク
ロック信号が“0”から“1”に遷移される場合、次の
動作をする。すなわちエッジ検出器21からのロード入
力信号が“1”であると、前記12ビートカウンタ22
は入力データ(D0〜D11)をロードし、ロード入力
信号が“0”でありイネーブル信号が“1”であると、
前記12ビットカウンタ22は計数を増加してカウント
し、ロード入力信号およびイネーブル入力信号がすべて
“0”であると、前記12ビットカウンタ22は変化し
ない。4ビットカウンタ23も前記12ビットカウンタ
22のような方法で動作する。
防止するために、最終データの伝送が完了されてから一
定時間、次のデータの伝送が遅延(デレー)されるよう
にタイムアウト回路の役割をし、4ビットカウンタ23
の出力信号(Q3)はネットワークのデータラインがフ
リー(free)である場合、“1”を出力する。しかし、
他のステーションが現在データの伝送中を表わすキャリ
アデテクト信号がアクティブになるときごとに前記4ビ
ットカウンタ23に“0”がロードされるとともに出力
信号(Q3)が“0”とセッティングされ、データライ
ンがフリーでないことを表わす。前記キャリアデテクト
信号がイナクティブになると、前記4ビットカウンタ2
3はカウントを開始して8をカウントしてから出力端Q
3の信号を“1”として出力して、インターフレームス
ペーシングタイム(interframe spacing time )が経過
したので、データの伝送が可能であることを表わす。こ
こでインターフレームスペーシングタイムというのはフ
レーム単位で送信されるデータの伝送において、フレー
ムとフレーム間に必要な最小限の時間間隔を意味する。
インターフレームスペーシングタイムが終わる時点で出
力信号(Q3)が“1”となると、インバータIN2に
よりイネーブル入力は“0”となる。これにより、イン
ターフレームスペーシングタイムが経過した後には前記
4ビットカウンタ23の値はそれ以上増加しない。
ート信号により動作されて該当ステーションにスロット
タイムを割当てることになり、出力信号(Q11)が
“0”から“1”に遷移されると、該当ステーションの
スロットタイムが発生される。ハートビート信号の遷移
が発生されるときごとに、エッジ検出器21が“1”を
出力して12ビットカウンタ22が入力データ(D0〜
D11)をロードすることになる。ここで、前記入力デ
ータ(D0〜D11)のうち(D0〜D10)は各ステ
ーションアドレスの2進補数(binary complement )で
あり、最上位ビット(D11)“0”は初期の出力信号
(Q11)が“0”となるようにするためのものであ
る。次いで前記入力データのロードが完了されると、前
記12ビットカウンタ22はカウント動作を開始する。
この場合、出力信号(Q11)が“0”から“1”に変
換されるために必要なカウント回数はステーションアド
レスの32倍となる。
(Q11)が“1”となった以後の動作はそのステーシ
ョンがマスタであるかによって異なる。仮に、該当ステ
ーションがマスタでなければ、マスタ選択信号(MSL
T)が“0”となりNANDゲートNA1は2つの入力
信号がすべて“1”であるので、“0”を出力して前記
12ビットカウンタ22のイネーブルに印加する。した
がって、前記12ビットカウンタ22はカウントを停止
する。
ョンであると、マスタ選択信号は“1”となりイネーブ
ルに入力される信号が“1”となる。したがって、12
ビットカウンタ22はタイムアウト以後にもカウントし
続ける。すなわち、マスタステーションはタイムアウト
となってハートビート信号を受けることができないとき
にもハートビート信号を発生し続ける。
号はDフリップフロップ25,26で発生される。12
ビートカウンタ22の出力信号Q11が“0”から
“1”に変換されると、つまり該当ステーションのスロ
ットタイムが発生されると、フリップフロップ25が動
作する。この際にコントロールロジック(図示せず)か
ら該当ステーションデータを伝送する準備となったこと
を表わすサービス要求(survice request )信号がアク
ティブになり4ビットカウンタ23の出力信号(Q3)
が“1”となってネットワークのデータラインがフリー
であることを表わすと、前記フリップフロップ25の出
力信号である伝送イネーブル信号が“1”となる。仮
に、前記の2つの条件が満足されなければ、伝送イネー
ブル信号は次回スロットタイムが発生するときまで
“0”と維持される。伝送イネーブル信号は前記Dフリ
ップフロップ25のフリーセット端にフィードバックさ
れ、一旦“1”となると、前記フリップフロップ25に
入力される信号(D)にかかわらず“1”を維持し続け
る。そして、該当ステーションのデータ伝送が完了され
ると、コントロールロジックが伝送完了(transmit com
plete )信号を前記フリップフロップ25に印加して、
伝送イネーブル信号が“0”に還元されるように前記フ
リップフロップ25をクリアさせる。以上のようにデー
タの伝送が完了されると、ネットワークのデータライン
がフリーとなり、各々のステーションは一定インターフ
レームスペーシングタイムの経過後に自身のスロットタ
イム間データラインをアクセスする。
る場合を説明すると、マスタステーションの場合にはフ
リップフロップ24がハートビート信号を出力すること
になる。12ビットカウンタ22の出力信号(Q11)
が“0”から“1”に変わると、フリップフロップ24
の出力信号(Q)が“0”から“1”、または“1”か
ら“0”に状態を変化することとなる。これにより、フ
リップフロップ24から出力されるハートビート信号の
遷移はマスタステーションのスロットタイムの発生と同
時に起こる。そして、マスタステーションでない場合に
はフリップフロップ24は動作しない。
ターフレームスペーシングタイムを考慮して各ステーシ
ョン1〜4にスロットタイムを割当てた例を示すもの
で、ハートビート信号はマスタステーション4により発
生される。まず、ハートビート信号の遷移はマスタステ
ーションのスロットタイムと一致することがわかる。ま
た、ステーション1〜3のタイムアウトはマスタステー
ションのタイムアウトより先に発生するが、これはタイ
ムアウトが一定時間間隔とステーションのアドレスによ
り決定されるためである。そして、マスタステーション
は最上位のステーションアドレスを有するので、マスタ
でないステーションはマスタステーションがハートビー
トのさらに他の遷移を発生する以前にすべてタイムアウ
トとならなければならない。
ビートの遷移が発生すると、ステーション1〜4のアダ
プタ回路6の各カウンタがこの遷移により初期化されカ
ウント動作してから、各ステーションのアドレスによる
タイムアウト期間にタイムアウトされる。図6に示すよ
うに、各ステーションで、タイムアウトパルス波形の下
降エッジは各ステーションの伝送スロットタイム(S
T)を表わす。たとえば、ステーション2では、スロッ
トタイムがt2で発生し、t2でフリップフロップ25
がコントロールロジックからサービス要請信号を受け、
4ビットカウンタ23がインターフレームスペーシング
タイムが満足されたという信号を発生すると、伝送イネ
ーブル信号を発生することとなる。図6において、デー
タ伝送完了(EDT)はt1とt2間で発生され、次い
で発生されるインターフレームスペーシングタイム(I
FS)はt2とt3間で終了される。したがって、ステ
ーション2の1段目スロットタイム(ST)で伝送イネ
ーブル信号を出力するための2番目の条件であるインタ
ーフレームスペーシングタイムが満足されなかったの
で、前記ステーション2は次回のスロットタイムが発生
するt6まで待った後にだけデータを伝送できることに
なる。
ウトがt3で発生され、前記ステーション3はt3がイ
ンターフレームスペーシングタイム(IFS)の外の領
域であるので、t3でサービス要請信号がある場合にデ
ータを伝送できる。仮に、ステーション3が伝送すべき
データがなければ、サービス要請信号が“0”となり、
t7で次回のスロットタイムが発生されるときまで待つ
ことになる。
うな従来の回路では、各ステーションごとに固定された
スロット時間により優先順位が固定されるので、特定ス
テーションにだけ伝送優先権を与えて各ステーションが
公正にチャンネルをアクセスできなく、また、複数のス
テーションがネットワークに接続される場合、マスタス
テーションのハートビート信号の期間が長くなってデー
タの伝送と伝送との間の時間が長くなるので全体ネット
ワークの性能を低下させる問題点があった。
とに割当てられたスロットタイムを該当ステーションに
固定させなく、各ステーションにローテーションさせる
ことにより各ステーションにデータ伝送の機会を均等に
付与するようにしたハートビート衝突防止回路および方
法を提供することにある。
に、本発明は複数のステーションがデータを伝送するラ
インと、ハートビート信号を伝送するハートビートライ
ンで連結されたネットワークにおいて、クロック(CL
K)を所定時間遅延する第1遅延手段と、前記第1遅延
手段の出力信号とハートビート信号をOR演算する論理
和手段と、前記論理和手段の出力信号からエッジを検出
するエッジ検出手段と、データ伝送の優先順位を決める
CPUデータをロードし、前記エッジ検出手段の出力信
号に応じてロードされた値をシフティングするシフトレ
ジスタと、前記エッジ検出手段の出力信号によりイネー
ブルされてクロック信号を所定時間遅延させる第2遅延
手段と、イネーブル信号に応じて前記第2遅延手段の出
力信号をAND演算する論理積手段と、前記エッジ検出
手段の出力信号によりイネーブルされて前記論理積手段
の出力信号をカウンティングするスロットタイムカウン
タと、前記スロットタイムカウンタの出力信号と前記シ
フトレジスタの出力信号を論理演算してスロットタイム
を出力する信号演算手段と、前記信号演算手段の出力信
号と前記エッジ検出手段の出力信号を論理演算して前記
スロットタイムカウンタにリセット信号を出力するリセ
ット手段とを含む。
は、複数のステーションがデータを伝送するデータライ
ンとハートビートを伝送するハートビートラインで連結
されているネットワークにおけるデータラインに対する
各ステーションのアクセスを制御する回路において、ハ
ートビート信号のエッジを検出する段階と、前記検出さ
れたハートビート信号のエッジによってロードされたC
PUデータをシフトすることによりデータ伝送優先順位
をローテートさせる段階と、クロック信号をカウントし
た値とCPUデータがシフトされた値を論理演算してス
ロットタイムを出力する段階と、前記スロットタイムが
ローとなるとき、データを伝送する段階とを含む。
1に示すように、クロック信号(CLK)を所定時間遅
延させる遅延器31と、前記遅延器31の出力信号と入
力されるハートビート信号をOR演算するORゲートO
R1と、前記ORゲートOR1の出力信号からエッジを
検出するエッジ検出器33と、CPUデータをロード信
号として入力し、前記エッジ検出器33の出力信号に応
じてロードされた値をシフティングする4ビットのシフ
トレジスタ34と、前記エッジ検出器33の出力信号に
よりイネーブルされてクロック信号(CLK)を所定時
間遅延させる遅延器32と、前記遅延器32の出力信号
とイネーブル信号(EN)をAND演算するANDゲー
トAN11と、前記エッジ検出器33の出力信号により
セットされて前記ANDゲートAN11の出力信号をカ
ウントする4ビットのスロットタイムカウンタ35と、
前記スロットタイムカウンタ35の出力信号(Q0〜Q
3)と前記シフトレジスタ34の出力信号(B0〜B
3)をANDゲートAN12〜AN15でそれぞれAN
D演算した後、前記ANDゲートAN12〜AN15の
出力信号をORゲートOR2でOR演算する信号演算部
36と、前記信号演算部36の出力信号を反転させた
後、これを前記エッジ検出器33の出力信号とNAND
演算して前記スロットタイムカウンタ35にリセット信
号として出力するリセット部37とから構成される。
作用効果を添付図面に基づいて詳細に説明すると次のよ
うになる。また、本発明では4つのステーションが接続
されたと仮定し、4ビットのスロットタイムカウンタ3
5および4ビットのシフトレジスタ34を適用して説明
する。
において、任意の1つのステーションが優先権を獲得し
てデータの伝送を完了すると、そのステーションから発
生されたハートビート信号が各ステーションに接続され
たアダプタ回路6に内装されたハートビート衝突回路3
0に入力される。次いで、ハートビート衝突防止回路3
0のORゲートOR1がクロック信号(CLK)を遅延
した遅延器31の出力信号と前記ハートビート信号をO
R演算して図2(A)のような信号をエッジ検出器33
に出力する。そして、前記エッジ検出器33は前記OR
ゲートOR1の出力信号から下降エッジが検出される
と、一定時間(9.6μs)低電位になった信号を図2
(B)のように発生して、遅延器31,32、シフトレ
ジスタ34、リセット部およびスロットタイムカウンタ
35に出力する。スロットタイムカウンタ35は前記エ
ッジ検出器33からの低電位の出力信号がセット信号と
して入力されるにつれて低電位時間(9.6μs)の間
動作しなくなるので、インターフレームスペーシングタ
イムが満足されるようにする。この際に、スロットタイ
ムカウンタ35の出力信号(Q0〜Q3)はエッジ検出
器33の出力信号が低電位(“0”)であるので、すべ
て“1”とセッティングされる。
グタイムが満足された後、ANDゲートAN11の一方
の端子にイネーブル信号(EN)が高電位として印加さ
れると、遅延器32で遅延されたクロック信号(CL
K)がスロットタイムカウンタ35に印加される。これ
により、前記スロットタイムカウンタ35はANDゲー
トAN11から出力されるクロック信号の上昇エッジご
とにダウンカウンティング動作を遂行して図3のの真理
値表のような出力信号(Q0〜Q3)を発生させる。す
なわち、エッジ検出器33からセット端子に印加される
信号が“0”であると、前記スロットタイムカウンタ3
5の出力信号(Q0〜Q3)はすべて“1”となり、次
いで前記セット端子およびリセット端子に印加される信
号がすべて“1”である状態で、ANDゲートAN11
からクロック信号が入力されると、前記スロットタイム
カウンタ35がクロック信号をダウンカウントする。そ
して、リセット部37からリセット端子に印加される信
号が“0”であると、前記スロットタイムカウンタ35
の出力信号(Q0〜Q3)はすべて“0”となってリセ
ットされる。
にロード信号として印加され、前記CPUデータは各ス
テーションの優先順位を決めるために各ステーションご
とにその値が異なるように定義されているので、図2
(C)から図2(F)のように各ステーションのスロッ
トタイムがハイとなる時間を異なるようにするもので、
その値は各ステーションの動作初期に1回ばかりロード
される。前記のようなCPUデータをロード信号として
入力するシフトレジスタ34はエッジ検出器33から入
力される信号に応じて現在の値をシフトする。すなわ
ち、ハートビート信号が入力された前記エッジ検出器3
3の出力信号が“1”から“0”に遷移されるときごと
に前記シフトレジスタ34はロードされたCPUデータ
値を1ビットずつシフティングする。
号(B0〜B3)が信号演算部36のANDゲートAN
12〜AN15の一方の端子にそれぞれ印加され、スロ
ットタイムカウンタ35の出力信号(Q0〜Q3)が前
記ANDゲートAN12〜AN15の他方の端子に印加
されると、ANDゲートAN12〜AN15の出力信号
をOR演算してスロットタイム(ST)を出力する。
位になったステーションは優先権を獲得し、伝送すべき
データがあると伝送動作を遂行し、伝送すべきデータが
なければその次にスロットタイム(ST)が低電位にな
ったステーションが優先権を獲得することとなる。そし
て、スロットタイム(ST)が低電位になったステーシ
ョンはリセット部37がスロットタイムカウンタ35を
リセットさせることにより、次のハートビート信号が入
力されるときまで待機することになる。すなわち、信号
演算部36から出力される信号が低電位であると、前記
低電位の信号がリセット部37のインバータIN11で
高電位に反転されてからNANDゲートNA11の一方
の端子に入力され、前記NANDゲートNA11の他方
の端子には高電位のエッジ検出部33の出力信号が印加
され、前記NANDゲートNA11が低電位の信号をリ
セット端に出力してスロットタイムカウンタ35をクリ
アさせる。
ョンがすべてデータを伝送しなかった場合には遅延器3
1が動作してエッジ検出器33に図2(A)のような信
号を再び印加する。この際に、エッジ検出器33がOR
ゲートOR1の出力信号から下降エッジを検出してから
所定時間が経過すると、スロットタイムカウンタ35を
セットさせてダウンカウンティング動作を遂行する。そ
して、CPUデータをロード信号として入力したシフト
レジスタ34が前記エッジ検出器33の出力信号に応じ
てロードされたCPUデータ値をシフトさせて信号演算
部36に出力する。信号演算部36は前記スロットタイ
ムカウンタ35の出力信号(Q0〜Q3)とシフトレジ
スタ34の出力信号(B0〜B3)を論理演算してスロ
ットタイム(ST)を出力する。これにより、スロット
タイム(ST)が低電位になるステーション(ST)が
伝送すべきデータがあるとこれの伝送動作を遂行するこ
とになる。
ステーションのスロットタイム(ST)は、図2(C)
〜図2(F)に示されるように、1段目のハートビート
ではデータ伝送優先順位がステーション1、2、3、4
の順になり、2番目のハートビートではステーション
4、1、2、3、そして3番目のハートビートではステ
ーション3、4、1、2の順になる。
ピュータステーションがネットワーク化されているシス
テムで特定ステーションがデータ伝送の優先順位を有し
データラインを占有し続けることを排除し、各ステーシ
ョンにデータ伝送優先順位をローテーションさせて、各
ステーションにデータ伝送機会を均等に与えることによ
り、伝送効率を向上させ得る効果がある。
ック図である。
ムを割当てた例を示す図である。
る。
成図である。
ブロック図である。
ムを割当てた例を示す図である。
Claims (14)
- 【請求項1】 複数のステーションがデータを伝送する
ラインと、ハートビート信号を伝送するハートビートラ
インで連結されたネットワークにおいて、 クロック(CLK)を所定時間遅延する第1遅延手段
と、 前記第1遅延手段の出力信号とハートビート信号をOR
演算する論理和手段と、 前記論理和手段の出力信号からエッジを検出するエッジ
検出手段と、 データ伝送の優先順位を決めるCPUデータをロード
し、前記エッジ検出手段の出力信号に応じてロードされ
た値をシフティングするシフトレジスタと、 前記エッジ検出手段の出力信号によりイネーブルされて
クロック信号を所定時間遅延させる第2遅延手段と、 イネーブル信号に応じて前記第2遅延手段の出力信号を
AND演算する論理積手段と、 前記エッジ検出手段の出力信号によりイネーブルされて
前記論理積手段の出力信号をカウンティングするスロッ
トタイムカウンタと、 前記スロットタイムカウンタの出力信号と前記シフトレ
ジスタの出力信号を論理演算してスロットタイムを出力
する信号演算手段と、 前記信号演算手段の出力信号と前記エッジ検出手段の出
力信号を論理演算して前記スロットタイムカウンタにリ
セット信号を出力するリセット手段とを含むことを特徴
とする、ハートビート衝突防止回路。 - 【請求項2】 前記第1遅延手段は、データの伝送完了
後、追加伝送すべきデータが残っていると、クロック信
号を前記論理和手段に出力することを特徴とする、請求
項1に記載のハートビート衝突防止回路。 - 【請求項3】 前記シフトレジスタは、エッジ検出手段
の出力信号から上昇エッジまたは下降エッジが検出され
るときだけロードされたCPUデータ値を“1”ビット
ずつシフトさせることを特徴とする、請求項1に記載の
ハートビート衝突防止回路。 - 【請求項4】 前記論理積手段は、エッジ検出手段がエ
ッジを検出してから所定の時間が経過した後、イネーブ
ル信号に応じて第2遅延手段の出力信号をスロットタイ
ムカウンタに出力することを特徴とする、請求項1に記
載のハートビート衝突防止回路。 - 【請求項5】 前記信号演算手段はスロットタイムカウ
ンタの出力信号とシフトレジスタの出力信号をそれぞれ
AND演算する複数の論理積手段と、前記複数の論理積
手段の出力信号をOR演算してスロットタイムを出力す
る論理和手段とを含むことを特徴とする、請求項1に記
載のハートビート衝突防止回路。 - 【請求項6】 前記シフトレジスタはネットワークに接
続されたステーションの数だけのビット数を有すること
を特徴とする、請求項1に記載のハートビート衝突防止
回路。 - 【請求項7】 前記スロットカウンタはネットワークに
接続されたステーションの数だけのビット数を有するこ
とを特徴とする、請求項1に記載のハートビート衝突防
止回路。 - 【請求項8】 前記スロットタイムカウンタはエッジ検
出手段の出力信号によりセットされてクロック信号をカ
ウントダウンすることを特徴とする、請求項1に記載の
ハートビート衝突防止回路。 - 【請求項9】 前記エッジ検出手段はハートビート信号
のエッジが検出された後、所定時間ロー信号を出力する
ことを特徴とする、請求項1に記載のハートビート衝突
防止回路。 - 【請求項10】 前記所定時間は、データ伝送時、デー
タとデータの最小必要時間であるインターフレームスペ
ーシングタイムを満足する時間であることを特徴とす
る、請求項9に記載のハートビート衝突防止回路。 - 【請求項11】 前記複数の論理積手段はネットワーク
に接続されたステーションの数だけのビット数を有する
ことを特徴とする、請求項5に記載のハートビート衝突
防止回路。 - 【請求項12】 複数のステーションがデータを伝送す
るデータラインとハートビートを伝送するハートビート
ラインで連結されているネットワークにおけるデータラ
インに対する各ステーションのアクセスを制御する回路
において、 ハートビート信号のエッジを検出する段階と、 前記検出されたハートビート信号のエッジによってロー
ドされたCPUデータをシフトすることによりデータ伝
送優先順位をローテートさせる段階と、 クロック信号をカウントした値とCPUデータがシフト
された値を論理演算してスロットタイムを出力する段階
と、 前記スロットタイムがローとなるとき、データを伝送す
る段階とを含むことを特徴とする、ハートビート衝突防
止方法。 - 【請求項13】 前記CPUデータは各ステーションご
とにその値が異なるように付与されることによりデータ
伝送の優先順位が調整されることを特徴とする、請求項
12に記載のハートビート衝突防止方法。 - 【請求項14】 前記ハートビート信号のエッジを検出
する段階は、前記ハートビート信号のエッジが検出され
ると、所定時間ローを出力してインターフレームスペー
シングタイムが満足されるようにすることを特徴とす
る、請求項12に記載のハートビート衝突防止方法。
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