JPH07297375A - Semiconductor device - Google Patents
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- JPH07297375A JPH07297375A JP6086697A JP8669794A JPH07297375A JP H07297375 A JPH07297375 A JP H07297375A JP 6086697 A JP6086697 A JP 6086697A JP 8669794 A JP8669794 A JP 8669794A JP H07297375 A JPH07297375 A JP H07297375A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置に係り、特に
シンクロナスＤＲＡＭに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a synchronous DRAM.
【０００２】半導体装置においては、動作の信頼性が高
いことが必要である。In a semiconductor device, it is necessary that the operation is highly reliable.
【０００３】半導体装置が信頼性良く動作するために
は、半導体チップ内の各回路部に加えられている基準電
圧の電位が安定していることが必要である。In order for the semiconductor device to operate reliably, it is necessary that the potential of the reference voltage applied to each circuit portion in the semiconductor chip is stable.
【０００４】特にシンクロナスＤＲＡＭは他の半導体装
置に比べて電圧が微小である微小信号を取扱うため、シ
ンクロナスＤＲＡＭにおいては、各回路部に加えられて
いる基準電圧の電位が安定していることが特に必要とさ
れる。In particular, since the synchronous DRAM handles a minute signal whose voltage is smaller than that of other semiconductor devices, the potential of the reference voltage applied to each circuit section in the synchronous DRAM is stable. Is especially needed.
【０００５】[0005]
【従来の技術】図５は従来のシンクロナスＤＲＡＭ装置
１０を示す。2. Description of the Related Art FIG. 5 shows a conventional synchronous DRAM device 10.
【０００６】１１はシンクロナスＤＲＡＭチップ、１２
はチップ１１を封止するパッケージ、１３はリードであ
る。Reference numeral 11 is a synchronous DRAM chip, 12
Is a package for encapsulating the chip 11, and 13 is a lead.
【０００７】１４はパッドであり、チップ１１上に並ん
でいる。Reference numeral 14 is a pad, which is arranged on the chip 11.
【０００８】１５はワイヤであり、リード１３とパッド
１４との間を接続している。A wire 15 connects the lead 13 and the pad 14.
【０００９】チップ１１は、例えば図６に示す回路構成
を有する。回路構成は、４個のＤＲＡＭコア２０-1〜２
０-4，クロックバッファ２１，コマンドデコーダ２２，
アドレスバッファ／レジスタ２３，Ｉ／Ｏデータバッフ
ァ／レジスタ２４，コントロール信号ラッチ回路２５，
モードレジスタ２６，列アドレスカウンタ２７等よりな
る。The chip 11 has, for example, a circuit configuration shown in FIG. The circuit configuration is four DRAM cores 20 -1 to 2
0-4 , clock buffer 21, command decoder 22,
Address buffer / register 23, I / O data buffer / register 24, control signal latch circuit 25,
It comprises a mode register 26, a column address counter 27 and the like.
【００１０】クロック信号ＣＫＥの立上がりに同期し
て、アドレス又はデータが転送され、上記各回路２１〜
２７の動作によって、ＤＲＡＭコア２０-1〜２０-4に対
してデータの書き込み／読み出しが行われる。Addresses or data are transferred in synchronization with the rising of the clock signal CKE, and each of the circuits 21 to
By the operation of 27, the data write / read is performed on the DRAM core 20 -1 to 20 -4.
【００１１】再び図５を参照するに、３０は基準電圧供
給パターンであり、パッド３１から引き出されており、
コマンドデコーダ２２及び他の回路部に接続してある。Referring again to FIG. 5, reference numeral 30 is a reference voltage supply pattern, which is drawn out from the pad 31,
It is connected to the command decoder 22 and other circuit parts.
【００１２】Ｖref 入力リード３３は、ワイヤ３４によ
って、パッド３１に接続してある。V ref input lead 33 is connected to pad 31 by wire 34.
【００１３】３５はパターンであり、パッド３６から引
き出されており、上記基準電圧供給パターン３０に沿っ
て延在しており、上記のコマンドデコーダ２２等に接続
してある。Reference numeral 35 denotes a pattern, which is drawn out from the pad 36, extends along the reference voltage supply pattern 30, and is connected to the command decoder 22 and the like.
【００１４】パッド３６には、ＶSS（外部グランドレベ
ル）入力リード３７が、ワイヤ３８を介して接続してあ
る。A V SS (external ground level) input lead 37 is connected to the pad 36 via a wire 38.
【００１５】シンクロナスＤＲＡＭ装置１０は、プリン
ト基板（図示せず）上に実装されて、他の電子装置と電
気的に接続された状態で使用される。The synchronous DRAM device 10 is mounted on a printed circuit board (not shown) and is used while being electrically connected to another electronic device.
【００１６】パターン３０には、シンクロナスＤＲＡＭ
装置１０の外部の基準電圧がリード３３を通して加えら
れ、パターン３０の電位は、基準電圧Ｖref のレベルと
される。The pattern 30 includes a synchronous DRAM.
A reference voltage external to device 10 is applied through lead 33 and the potential of pattern 30 is brought to the level of reference voltage V ref .
【００１７】一方、パターン３５には、装置１０の外部
のグランドレベルの電圧がリード３７を通して加えら
れ、パターン３５の電位は外部グランドレベルＶSSとさ
れる。On the other hand, a voltage of the ground level outside the device 10 is applied to the pattern 35 through the lead 37, and the potential of the pattern 35 is set to the external ground level V SS .
【００１８】ここで、外部グランドレベルＶSSは比較的
安定である。従って、パターン３５は、パターン３０を
シールドするように機能し、パターン３０の電位
Ｖref ，即ち、パターン３０のパターン３５の電位ＶSS
に対する電位Ｖref は安定に保たれる。Here, the external ground level V SS is relatively stable. Therefore, the pattern 35 functions to shield the pattern 30, and the potential V ref of the pattern 30, that is, the potential V SS of the pattern 35 of the pattern 30.
The potential V ref with respect to is kept stable.
【００１９】ここで、パターン３０の電位を安定に保つ
理由は、外部から供給される外部コントロール信号が
「１」であるか「０」であるかを判断する基準の電位で
あるからである。The reason why the potential of the pattern 30 is kept stable is that it is a reference potential for determining whether the external control signal supplied from the outside is "1" or "0".
【００２０】また、パターン３０のパターン３５の電位
に対する電位を安定に保つ理由は、上記の外部コントロ
ール信号は、外部グランドレベルに対してレベルが決定
されているからである。The reason why the potential of the pattern 30 with respect to the potential of the pattern 35 is kept stable is that the level of the external control signal is determined with respect to the external ground level.
【００２１】ここで、外部グランドレベルＶSS（ＯＵ
Ｔ）は、図７（Ｂ）に示すように安定である。従って、
コントロール信号の電位も、同図（Ａ）に示すように安
定である。Here, the external ground level V SS (OU
T) is stable as shown in FIG. Therefore,
The potential of the control signal is also stable as shown in FIG.
【００２２】なお、（ＯＵＴ）は、シンクロナスＤＲＡ
Ｍ装置５０の外部を意味し、後述する（ＩＮ）はシンク
ロナスＤＲＡＭ装置５０の内部を意味する。Note that (OUT) is a synchronous DRA.
It means the outside of the M device 50, and (IN) described later means the inside of the synchronous DRAM device 50.
【００２３】コントロール信号は、チップ１１の例えば
コマンドデコーダ２２において、Ｖ ref と比較され、こ
のとき、Ｖref よりも常に高いこと（Ｈであること）が
必要である。The control signal is supplied to the chip 11, for example,
In the command decoder 22, V refCompared to
Then VrefIs always higher (H) than
is necessary.
【００２４】[0024]
【発明が解決しようとする課題】然し、チップ１１内に
おいては、外部グランドレベルＶSS（ＩＮ）は、チップ
１１内部の動作の影響を受けて、図７（Ｄ）に示すよう
に変動してしまう。However, in the chip 11, the external ground level V SS (IN) fluctuates as shown in FIG. 7D under the influence of the operation inside the chip 11. I will end up.
【００２５】ここで、チップ１１の内部において、パタ
ーン３５とパターン３０との間に容量を設けて、パター
ン３０の電位がパターン３５の電位に対して安定となる
ようにしているけれども、外部グランドレベルＶSS（Ｉ
Ｎ）が変動することによって、基準電位Ｖref は、同図
（Ｃ）に示すように変動してしまう。Here, in the inside of the chip 11, a capacitor is provided between the pattern 35 and the pattern 30 so that the potential of the pattern 30 is stable with respect to the potential of the pattern 35. V SS (I
The change in N) causes the reference potential V ref to change as shown in FIG.
【００２６】このため、チップ１１内においては、コン
トロール信号の電位は、基準電位Ｖ ref に対して、図７
（Ｅ）に示す関係となり、本来は、基準電位Ｖref より
常に高いことが必要であるけれども、基準電位Ｖref よ
り低くなる場合も表われる。Therefore, in the chip 11,
The potential of the troll signal is the reference potential V refOn the other hand, FIG.
The relationship shown in (E) is established, and originally, the reference potential VrefThan
It is necessary to always be high, but the reference potential VrefYo
It may also be lower.
【００２７】この結果、シンクロナスＤＲＡＭ装置１０
の動作が不安定となる場合も生じてくる。As a result, the synchronous DRAM device 10
The operation of may become unstable.
【００２８】そこで、本発明は上記課題を解決した半導
体装置を提供することを目的とする。Therefore, an object of the present invention is to provide a semiconductor device that solves the above problems.
【００２９】[0029]
【課題を解決するための手段】請求項１の発明は、半導
体チップ内に形成してあり、基準電圧を該半導体チップ
内の回路部に供給する基準電圧供給パターンと、上記半
導体チップ内に、半導体チップ内の他の導体と接続され
ないで、上記基準電圧供給パターンに沿うように形成し
てあり、固定電圧源と接続されるシールド用パターンと
よりなる構成としたものである。According to a first aspect of the present invention, there is provided a reference voltage supply pattern which is formed in a semiconductor chip and which supplies a reference voltage to a circuit portion in the semiconductor chip, and in the semiconductor chip. The shield pattern is formed so as not to be connected to other conductors in the semiconductor chip but along the reference voltage supply pattern and to be connected to the fixed voltage source.
【００３０】請求項２の発明は、シンクロナスＤＲＡＭ
チップ内に形成してあり、基準電圧を該シンクロナスＤ
ＲＡＭチップ内の入力初段の回路部に供給する基準電圧
供給パターンと、上記シンクロナスＤＲＡＭチップ内
に、半導体チップ内の他の導体と接続されないで、上記
基準電位供給パターンに沿うように形成してあり、固定
電源と接続されるシールド用パターンとよりなる構成と
したものである。A second aspect of the present invention is a synchronous DRAM.
It is formed in the chip and the reference voltage is applied to the synchronous D
The reference voltage supply pattern to be supplied to the input first stage circuit section in the RAM chip and the reference voltage supply pattern are formed in the synchronous DRAM chip without being connected to other conductors in the semiconductor chip. There is a configuration including a shield pattern connected to a fixed power source.
【００３１】請求項３の発明は、上記半導体チップ又は
上記シンクロナスＤＲＡＭチップを封止するパッケージ
を更に有し、且つ、上記パッケージの外部にある固定電
圧源の電圧を上記パッケージ内に導き入れるリードを更
に有し、該リードを上記シールド用パターンと接続して
なる構成としたものである。According to a third aspect of the present invention, there is further provided a package for encapsulating the semiconductor chip or the synchronous DRAM chip, and leads for introducing a voltage of a fixed voltage source external to the package into the package. Further, the lead is connected to the shield pattern.
【００３２】[0032]
【作用】請求項１のシールド用パターンを半導体チップ
内の他の導体と接続させずに配した構成は、半導体チッ
プの回路部の動作の影響が上記シールド用パターンの電
位に及びにくいように作用する。According to the first aspect of the invention, in which the shield pattern is arranged without being connected to other conductors in the semiconductor chip, the operation of the circuit portion of the semiconductor chip is less affected by the potential of the shield pattern. To do.
【００３３】請求項２のシールド用パターンをシンクロ
ナスＤＲＡＭチップ内の他の導体と接続させずに配した
構成は、シンクロナスＤＲＡＭチップ１０の回路部の動
作の影響が、上記シールド用パターンの電位に及びにく
いように作用する。 請求項３のリードを設けた構成
は、パッケージの外側にある固定電圧源を、利用するこ
とを可能とするように作用する。According to the second aspect of the invention, in which the shield pattern is arranged without being connected to other conductors in the synchronous DRAM chip, the influence of the operation of the circuit portion of the synchronous DRAM chip 10 is affected by the potential of the shield pattern. It works hard to reach. The leaded arrangement of claim 3 acts to allow the use of a fixed voltage source outside the package.
【００３４】[0034]
〔第１実施例〕図１は、本発明の半導体装置の第１実施
例によるシンクロナスＤＲＡＭ装置５０を示す。[First Embodiment] FIG. 1 shows a synchronous DRAM device 50 according to a first embodiment of a semiconductor device of the present invention.
【００３５】同図中、図５に示す構成部分と対応する部
分には同一符号をなし、実質上対応する部分には、添字
Ａを付した同一符号を付す。In the figure, parts corresponding to those shown in FIG. 5 are designated by the same reference numerals, and substantially corresponding parts are designated by the same reference numeral with a subscript A.
【００３６】シンクロナスＤＲＡＭ装置５０は、シンク
ロナスＤＲＡＭチップ５１を有する。The synchronous DRAM device 50 has a synchronous DRAM chip 51.
【００３７】図２に併せて示すように、５２，５３は線
状のパターン、５４は帯状のパターンである。これらの
パターン５２，５３，５４は、特別に設けられているも
のであり、シールド用パターンを構成する。As shown in FIG. 2, 52 and 53 are linear patterns, and 54 is a strip pattern. These patterns 52, 53, 54 are specially provided and form a shield pattern.
【００３８】各パターン５２，５３，５４は、チップ５
１内の入力初段の各回路部には接続されていない。各パ
ターン５２，５３．５４は、特別に設けられたパッド５
５に接続されている。Each of the patterns 52, 53, 54 has a chip 5
It is not connected to each circuit part of the input first stage in 1. Each pattern 52, 53.54 is a specially provided pad 5
Connected to 5.
【００３９】また、線状のパターン５２，５３は、パタ
ーン３０の両側に沿って延在している。Further, the linear patterns 52, 53 extend along both sides of the pattern 30.
【００４０】また、帯状のパターン５４は、パターン３
０の下側に沿って延在している。The band-shaped pattern 54 is the pattern 3
It extends along the lower side of 0.
【００４１】即ち、パターン５２，５３，５４は、パタ
ーン３０を取り囲むように配してある。That is, the patterns 52, 53 and 54 are arranged so as to surround the pattern 30.
【００４２】また、パターン５２，５３，５４は、パタ
ーン３５Ａに対して電気的に絶縁されている。The patterns 52, 53, 54 are electrically insulated from the pattern 35A.
【００４３】線状のパターン３５Ａは、パッド３６と接
続されて、パターン３０及び上記パターン５２，５３，
５４より離れた部位に形成してあり、チップ６４内の入
力初段の各回路部、例えばコマンドデコーダ２２に接続
されている。The linear pattern 35A is connected to the pad 36, and the pattern 30 and the patterns 52, 53,
It is formed at a portion distant from 54 and is connected to each circuit portion of the input first stage in the chip 64, for example, the command decoder 22.
【００４４】図１に示すように、ＶSS入力リード３７Ａ
は、パッケージ１２の内部で二又形状となっており、二
つの腕部３７Ａ-1と３７Ａ-2とを有する。As shown in FIG. 1, the V SS input lead 37A
Has a bifurcated shape inside the package 12, and has two arm portions 37A -1 and 37A -2 .
【００４５】腕部３７Ａ-1は、ワイヤ３８でもって、パ
ッド３６と接続されている。The arm portion 37A -1 is connected to the pad 36 by a wire 38.
【００４６】腕部３７Ａ-2は、ワイヤ５６でもって、パ
ッド５５と接続されている。The arm portion 37A -2 is connected to the pad 55 by the wire 56.
【００４７】上記構成のシンクロナスＤＲＡＭ装置５０
は、プリント基板（図示せず）上に実装されて、他の電
子装置と電気的に接続された状態で使用される。The synchronous DRAM device 50 having the above structure
Is mounted on a printed circuit board (not shown) and used while being electrically connected to another electronic device.
【００４８】パターン３０には、シンクロナスＤＲＡＭ
装置１０の外部の基準電圧Ｖref が、リード３３を通し
て加えられ、パターン３０の電位は基準電位Ｖref とさ
れる。基準電位がパターン３０を通してコマンドデコー
ダで２２等に加えられる。The pattern 30 includes a synchronous DRAM.
A reference voltage V ref external to the device 10 is applied through the lead 33 and the potential of the pattern 30 is brought to the reference potential V ref . A reference potential is applied to 22 etc. by the command decoder through pattern 30.
【００４９】装置５０の外部のグランドレベルの電圧Ｖ
SS（ＯＵＴ）が、リード３７Ａ及び腕部３７Ａ-2を通し
て装置５０の内部に導き入れられている。この電圧が、
ワイヤ５６及びパッド５５を通してパターン５２，５
３，５４に加えられており、パターン５２，５３，５４
の電位は外部グランドレベルＶSS’（ＯＵＴ）とされ
る。Ground level voltage V external to device 50
SS (OUT) is introduced into the device 50 through the lead 37A and the arm 37A -2 . This voltage is
Patterns 52, 5 through wires 56 and pads 55
3, 54, and patterns 52, 53, 54
Is set to the external ground level V SS '(OUT).
【００５０】また、外部のグランドレベルの電圧は、リ
ード３７Ａの腕部３７Ａ-1を通してパターン３５Ａにも
加えられ、更にパターン３５Ａを通してコマンドデコー
ダ２２等に加えられる。The external ground level voltage is also applied to the pattern 35A through the arm portion 37A- 1 of the lead 37A and further applied to the command decoder 22 and the like through the pattern 35A.
【００５１】シンクロナスＤＲＡＭ装置１０が動作する
と、この影響によって、パターン３５Ａの外部グランド
レベルＶSS（ＩＮ）は、図３（Ｅ）に示すように変動し
てしまう。When the synchronous DRAM device 10 operates, this influence causes the external ground level V SS (IN) of the pattern 35A to fluctuate as shown in FIG.
【００５２】しかし、パターン５２，５３，５４は、回
路部に接続されていないため、装置１０が動作した場合
にも、パターン５２〜５４の外部グランドレベルＶSS’
（ＯＵＴ）は、装置１０の動作による影響を受けず、図
３（Ｄ）に示すように、その変動は、同図（Ｂ）に示す
外部グランドレベルＶSS（ＯＵＴ）の変動と同程度にと
どまる。However, since the patterns 52, 53, and 54 are not connected to the circuit section, even when the device 10 operates, the external ground level V SS 'of the patterns 52 to 54.
(OUT) is not affected by the operation of the device 10, and as shown in FIG. 3 (D), its fluctuation is similar to the fluctuation of the external ground level V SS (OUT) shown in FIG. 3 (B). Stay
【００５３】パターン３０の基準電位Ｖref の変動は、
同図（Ｃ）に示すように、ＶSS’（ＯＵＴ）に同期した
ものとなる。The fluctuation of the reference potential V ref of the pattern 30 is
As shown in FIG. 7C, it is synchronized with V SS '(OUT).
【００５４】また、コントロール信号の電位は、外部グ
ランドレベルＶSS（ＯＵＴ）に対応したものとなる。The potential of the control signal corresponds to the external ground level V SS (OUT).
【００５５】従って、コマンドデコーダ２２等の入力初
段の各回路部において、コントロール信号の電位は、基
準電位Ｖref に対して、図３（Ｆ）に示す関係となり、
コントロール信号の電位は、常に、基準電位Ｖref より
高く保たれる。Therefore, in each circuit portion of the input first stage such as the command decoder 22, the potential of the control signal has a relationship with the reference potential V ref as shown in FIG.
The potential of the control signal is always kept higher than the reference potential V ref .
【００５６】この結果、シンクロナスＤＲＡＭ装置にお
いては、コントロール信号は他の半導体装置に比べてレ
ベルが小さいものであり、誤動作を起こし易い状況にあ
るけれども、上記のシンクロナスＤＲＡＭ装置５０は誤
動作を起こすことなく正常に動作する。 〔第２実施例〕図４は本発明の半導体装置の第２実施例
になるシンクロナスＤＲＡＭ装置６０を示す。As a result, in the synchronous DRAM device, the level of the control signal is smaller than that of the other semiconductor devices, and thus the malfunction tends to occur, but the synchronous DRAM device 50 causes the malfunction. Works fine without. [Second Embodiment] FIG. 4 shows a synchronous DRAM device 60 according to a second embodiment of the semiconductor device of the present invention.
【００５７】この装置６０が、図１に示す装置５０と相
違するのは、リードの部分だけであり、図４中、図１に
示す構成部分と対応する部分には同一符号を付し、その
説明は省略する。The device 60 is different from the device 50 shown in FIG. 1 only in the lead portion. In FIG. 4, the parts corresponding to the components shown in FIG. The description is omitted.
【００５８】６１は、ＶSS入力リード３７とは別に特別
に設けられているＶSS入力リードである。[0058] 61, the V SS input lead 37 is a V SS input leads are provided separately special.
【００５９】装置６０の外部のグランドレベルの電圧Ｖ
SS（ＯＵＴ）が、リード６１を通して装置６０の内部に
導き入れられている。この電圧がワイヤ６２及びパッド
５５を通してパターン５２，５３，５４に加えられてお
り、パターン５２，５３，５４の電位は、外部のグラン
ドレベルＶSS’（ＯＵＴ）とされている。Ground level voltage V external to device 60
SS (OUT) is introduced into the device 60 through the lead 61. This voltage is applied to the patterns 52, 53, 54 through the wire 62 and the pad 55, and the potentials of the patterns 52, 53, 54 are set to the external ground level V SS '(OUT).
【００６０】従って、このシンクロナスＤＲＡＭ装置６
０は、実施例１のシンクロナスＤＲＡＭ装置５０と同様
に正常に動作する。 〔変形例〕基準電圧供給パターン３０をシールドするパ
ターン５１，５２，５３に加える電圧は、上記の外部の
グランドレベルＶSSの電圧に限るものではなく、外部の
別の電圧でもよい。Therefore, this synchronous DRAM device 6
0 operates normally like the synchronous DRAM device 50 of the first embodiment. [Modification] The voltage applied to the patterns 51, 52, 53 for shielding the reference voltage supply pattern 30 is not limited to the above-mentioned external ground level V SS voltage, but may be another external voltage.
【００６１】また、チップ５１内部に設けられた固定電
圧源で作られた固定電圧を、上記パターン５１，５２，
５３に加える構成とすることもできる。Further, the fixed voltage generated by the fixed voltage source provided inside the chip 51 is applied to the patterns 51, 52,
It is also possible to adopt a configuration in which it is added to 53.
【００６２】また、本発明は、信号が微小となるシンク
ロナスＤＲＡＭ装置に適用して特に効果を有するもので
あるけれども、本発明は、シンクロナスＤＲＡＭ装置以
外の半導体装置にも適用しうる。Further, although the present invention is particularly effective when applied to a synchronous DRAM device in which a signal is very small, the present invention can also be applied to a semiconductor device other than the synchronous DRAM device.
【００６３】[0063]
【発明の効果】以上説明したように、請求項１の発明に
よれば、シールド用パターンを半導体チップ内の他の導
体と接続させずに配した構成であるため、半導体チップ
内の回路部の動作した時にも、シールド用パターンの電
位は変動せず、従って、基準電圧供給パターンの電位を
従来に比べて安定に保つことができる。この結果、半導
体装置が誤動作する虞れを従来に比べて更に低くするこ
とができ、半導体装置の動作の信頼性を従来のものに比
べて更に向上させることができる。As described above, according to the invention of claim 1, since the shield pattern is arranged without being connected to other conductors in the semiconductor chip, the circuit portion in the semiconductor chip is Even when operated, the potential of the shield pattern does not fluctuate, so that the potential of the reference voltage supply pattern can be kept more stable than in the conventional case. As a result, the risk of malfunction of the semiconductor device can be further reduced as compared with the conventional one, and the reliability of operation of the semiconductor device can be further improved as compared with the conventional one.
【００６４】請求項２の発明によれば、シールド用パタ
ーンをシンクロナスＤＲＡＭチップ内の他の導体と接続
させずに配した構成であるため、シンクロナスＤＲＡＭ
チップ内の回路部の動作したときにも、シールド用パタ
ーンの電位は変動せず、従って、基準電圧供給パターン
の電位を従来に比べて安定に保つことができる。この結
果取扱う信号が微弱であって誤動作を起こし易いシンク
ロナスＤＲＡＭ装置が誤動作する虞れを従来に比べて更
に低くすることができ、シンクロナスＤＲＡＭ置の動作
の信頼性を従来のものに比べて更に向上させることがで
きる。 請求項３の発明によれば、外部に求めた固定電
圧源を利用して半導体装置の動作の安定化を図ることが
できる。According to the invention of claim 2, since the shield pattern is arranged without being connected to other conductors in the synchronous DRAM chip, the synchronous DRAM is provided.
Even when the circuit section in the chip operates, the potential of the shield pattern does not fluctuate, so that the potential of the reference voltage supply pattern can be kept more stable than before. As a result, it is possible to further reduce the risk of malfunction of the synchronous DRAM device, which has a weak signal to handle and is liable to malfunction, and to improve the reliability of the operation of the synchronous DRAM device as compared with the conventional one. It can be further improved. According to the invention of claim 3, it is possible to stabilize the operation of the semiconductor device by utilizing the fixed voltage source obtained from the outside.
【図１】本発明の第１実施例になるシンクロナスＤＲＡ
Ｍ装置を、上側パッケージ部分を取り除いて示す平面図
である。FIG. 1 is a synchronous DRA according to a first embodiment of the present invention.
It is a top view which shows the M apparatus by removing the upper side package part.
【図２】図１は、II−II線に沿う拡大断面図である。FIG. 1 is an enlarged sectional view taken along line II-II.
【図３】図１の装置の動作を説明する図である。FIG. 3 is a diagram illustrating the operation of the apparatus of FIG.
【図４】本発明の第２実施例になるシンクロナスＤＲＡ
Ｍ装置を、上側パッケージ部分を取り除いて示す平面図
である。FIG. 4 is a synchronous DRA according to a second embodiment of the present invention.
It is a top view which shows the M apparatus by removing the upper side package part.
【図５】従来のシンクロナスＤＲＡＭ装置を、上側パッ
ケージ部分を取り除いて示す平面図である。FIG. 5 is a plan view showing a conventional synchronous DRAM device with an upper package portion removed.
【図６】図５中のシンクロナスＤＲＡＭチップ内の回路
群のブロック構成図である。6 is a block configuration diagram of a circuit group in the synchronous DRAM chip in FIG.
【図７】図５の装置の動作を説明する図である。FIG. 7 is a diagram illustrating the operation of the apparatus of FIG.
１２ パッケージ ３０ 基準電圧供給パターン ３３ Ｖref 入力リード ３７Ａ ＶSS（外部グランドレベル）入力リード ３７Ａ-1，３７Ａ-2 腕部 ３８ ワイヤ ５０，６０ シンクロナスＤＲＡＭ装置 ５１ シンクロナスＤＲＡＭチップ ５２，５３ 線状のパターン ５４ 帯状のパターン ５５ パッド ５６ ワイヤ ６１ リード12 package 30 reference voltage supply pattern 33 V ref input lead 37A V SS (external ground level) input lead 37A -1 , 37A -2 arm 38 wire 50, 60 synchronous DRAM device 51 synchronous DRAM chip 52, 53 linear Pattern 54 Band-shaped pattern 55 Pad 56 Wire 61 Lead
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location H01L 21/822
Claims (3)
圧を該半導体チップ内の回路部に供給する基準電圧供給
パターン（３０）と、 上記半導体チップ内に、半導体チップ内の他の導体と接
続されないで、上記基準電圧供給パターンに沿うように
形成してあり、固定電圧源と接続されるシールド用パタ
ーン（５２，５３，５４）とよりなる構成としたことを
特徴とする半導体装置。1. A reference voltage supply pattern (30) which is formed in a semiconductor chip and supplies a reference voltage to a circuit portion in the semiconductor chip, and in the semiconductor chip, other conductors in the semiconductor chip. A semiconductor device comprising a shield pattern (52, 53, 54) which is not connected but is formed along the reference voltage supply pattern and is connected to a fixed voltage source.
に形成してあり、基準電圧を該シンクロナスＤＲＡＭチ
ップ内の入力初段の回路部に供給する基準電圧供給パタ
ーン（３０）と、 上記シンクロナスＤＲＡＭチップ内に、半導体チップ内
の他の導体と接続されないで、上記基準電位供給パター
ンに沿うように形成してあり、固定電源と接続されるシ
ールド用パターン（５２，５３，５４）とよりなる構成
としたことを特徴とする半導体装置。2. A reference voltage supply pattern (30) which is formed in a synchronous DRAM chip (51) and supplies a reference voltage to an input first stage circuit section in the synchronous DRAM chip, and the synchronous DRAM. A structure which is formed in the chip so as to follow the reference potential supply pattern without being connected to other conductors in the semiconductor chip, and which comprises shield patterns (52, 53, 54) connected to the fixed power source. A semiconductor device characterized by the above.
ＤＲＡＭチップを封止するパッケージを更に有し、 且つ、上記パッケージの外部にある固定電圧源の電圧
（ＶSS）を上記パッケージ内に導き入れるリード（３７
Ａ-2，６１）を更に有し、 該リードを上記シールド用パターンと接続してなる構成
としたことを特徴とする請求項２記載の半導体装置。3. A lead for leading a voltage (V SS ) of a fixed voltage source external to the package into the package, the package further encapsulating the semiconductor chip or the synchronous DRAM chip. 37
3. The semiconductor device according to claim 2 , further comprising A -2 , 61), wherein the lead is connected to the shield pattern.
Priority Applications (5)
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| JP08669794A JP3405477B2 (en) | 1994-04-25 | 1994-04-25 | Semiconductor device |
| ITMI950116A IT1272933B (en) | 1994-01-28 | 1995-01-24 | Semiconductor integrated circuit device |
| KR1019950001388A KR0175109B1 (en) | 1994-01-28 | 1995-01-26 | Semiconductor device |
| US08/722,934 US5757226A (en) | 1994-01-28 | 1996-09-30 | Reference voltage generating circuit having step-down circuit outputting a voltage equal to a reference voltage |
| US08/931,935 US5986293A (en) | 1994-01-28 | 1997-09-17 | Semiconductor integrated circuit device with voltage patterns |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08669794A JP3405477B2 (en) | 1994-04-25 | 1994-04-25 | Semiconductor device |
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|---|---|
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3405477B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6229753B1 (en) | 1999-08-31 | 2001-05-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of accurate control of internally produced power supply potential |
-
1994
- 1994-04-25 JP JP08669794A patent/JP3405477B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6229753B1 (en) | 1999-08-31 | 2001-05-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of accurate control of internally produced power supply potential |
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| Publication number | Publication date |
|---|---|
| JP3405477B2 (en) | 2003-05-12 |
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