JPH0729398A - Semiconductor memory - Google Patents

Abstract

PURPOSE:To simplify a fault reject by forcibly making a memory cell unstable. CONSTITUTION:A pair of transfer MOSFETA1 and A2 constituting an FF type memory cell are provided and a pair of word lines WLA and WLB divided and connected to the gates of the MOSFETS are provided. At the time of testing the memory cell, different potentials are given to the word lines WLA and WLB, the latching state of the FF is forcibly made unstable and thus, identification of a faulty memory cell is made easier. Individual powers VD1 and VD2 for giving desired potentials to the word lines WLA and WLB and a operation mode switching circuit 7 are provided and the potentials to be given to the word lines WLA and WLB are switched between the normal operation time and the testing time.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特にマージナルセルの不良検出を行なうテスト回路
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a test circuit for detecting a defect in a marginal cell.

【０００２】[0002]

【従来の技術】図１１は従来の半導体記憶装置のビット
線負荷回路の回路図である。図において、ＢＬ，／ＢＬ
は一対のビット線、Ｌ１，ｌ２は一対のビット線負荷ト
ランジスタ、Ａ１，Ａ２はメモリセルを構成する駆動ト
ランジスタ、Ｉ１，Ｉ２はメモリセルを構成する転送Ｍ
ＯＳトランジスタ、Ｒ１，Ｒ２はメモリセルの負荷抵抗
を示す。2. Description of the Related Art FIG. 11 is a circuit diagram of a bit line load circuit of a conventional semiconductor memory device. In the figure, BL, / BL
Is a pair of bit lines, L1 and I2 are a pair of bit line load transistors, A1 and A2 are drive transistors which form memory cells, and I1 and I2 are transfer M which form memory cells.
The OS transistors R1 and R2 represent the load resistance of the memory cell.

【０００３】メモリセル選択線ＷＬが”Ｈ”レベルでメ
モリセルが選択された場合、ＳＲＡＭのフリップフロッ
プ型メモリセルは、Ｌ１，Ａ１，Ｉ１で構成されるイン
バータと、Ｌ２，Ａ２，Ｉ２で構成されるインバータと
からなる。この際Ｒ１，Ｒ２は通常大きな抵抗値である
ので無視できる。When a memory cell is selected when the memory cell selection line WL is at "H" level, the flip-flop type memory cell of SRAM is composed of an inverter composed of L1, A1 and I1 and L2, A2 and I2. It consists of an inverter. At this time, R1 and R2 usually have large resistance values and can be ignored.

【０００４】Ｌ１，Ａ１，Ｉ１で構成されるインバータ
について考える。０≦Ｖｉｎ≦Ｖｔｈ（ＮチャンネルＭ
ＯＳトランジスタのしきい値電圧）ではＩ１はオフ状態
で、Ｌ１，Ａ１を通じてａ１はＶｄｄ−Ｖｔｈとなる。
Ｖｔｈ≦Ｖｉｎ≦ＶｄｄでＩ１はＶｉｎの値に応じたオ
ン抵抗を持つ。Ｌ１とＡ１はそれぞれオン抵抗を持ち、
その和とＩ１のオン抵抗でＶｄｄとＧＮＤの間で抵抗分
割された電位がａ１に与えられる。この特性をグラフに
示したものが図１３（ａ）の実線である。Ｌ２，Ａ２，
Ｉ２によるインバータの特性も同様で、入力と出力の端
子が逆であるので、点線の様に重ね合わせることができ
る。実線と点線の交点が安定点で、斜線部の面積が大き
い程フリップフロップは反転しにくくなる。Consider an inverter composed of L1, A1 and I1. 0 ≦ Vin ≦ Vth (N channel M
At the threshold voltage of the OS transistor), I1 is in the off state, and a1 becomes Vdd-Vth through L1 and A1.
When Vth ≦ Vin ≦ Vdd, I1 has an ON resistance according to the value of Vin. L1 and A1 each have on-resistance,
The sum of the sum and the on-resistance of I1 provides a potential that is resistance-divided between Vdd and GND to a1. The graph of this characteristic is the solid line in FIG. L2, A2
The characteristics of the inverter based on I2 are similar, and since the input and output terminals are opposite, they can be overlapped as shown by the dotted line. The intersection of the solid line and the dotted line is a stable point, and the larger the shaded area, the more difficult the flip-flop is to invert.

【０００５】しかしながら、例えば１ＭビットのＳＲＡ
Ｍであれば、同一チップ内に１００万個ものメモリセル
が存在する。この様に数多くのメモリセルのうち、全く
動作しない場合は簡単なファンクションテストで不良と
なるが、通常は普通の動作をし、特別な場合だけ不良と
なるようなメモリセルも存在する。However, for example, 1 Mbit SRA
If M, there are 1 million memory cells in the same chip. As described above, among a large number of memory cells, if they do not operate at all, they are defective by a simple function test, but there are also memory cells that normally operate and fail only in special cases.

【０００６】例えば、トランジスタＡ２の仕上がり寸法
がばらついて負荷のオン抵抗が小さくなった場合、メモ
リセルの特性は図１３（ｂ）のようになり、通常のメモ
リセルに比べて反転しやすくなる。ａ１が”Ｈ”，ａ２
が”Ｌ”レベルである場合ＢＬが”Ｈ”，／ＢＬが”
Ｌ”レベルである別のメモリセルを読みだし、次に当メ
モリセルを読みだし、次にまたＢＬが”Ｌ”，／ＢＬ
が”Ｈ”である別のメモリセルを読みだすという動作が
短いサイクルで連続して行われる場合、メモリセルがビ
ット線レベルの影響を受け、ａ１，ａ２のレベルが徐々
に変化し、ついには反転してしまうという問題点があ
る。For example, when the finished dimensions of the transistor A2 are varied and the on-resistance of the load is reduced, the characteristics of the memory cell are as shown in FIG. 13 (b), which makes it easier to invert as compared with a normal memory cell. a1 is "H", a2
Is "L" level, BL is "H" and / BL is "
Another memory cell at the L "level is read out, then this memory cell is read out, and then BL is again" L ", / BL
When the operation of reading another memory cell whose "H" is "H" is continuously performed in a short cycle, the memory cell is affected by the bit line level, the levels of a1 and a2 gradually change, and finally, There is a problem that it is reversed.

【０００７】この様なマージナルセルを検出するため
に、特開平３−２７６５００に示される方法が提案され
ている。この方法は、外部から何らかの信号を受けテス
トモードに入り、テストモードに入った時だけ一対のビ
ット線負荷の内片方のオン抵抗を下げる手段を付加した
ものである。In order to detect such a marginal cell, a method disclosed in Japanese Patent Laid-Open No. 3-276500 has been proposed. This method adds a means for receiving a signal from the outside to enter the test mode and lowering the on-resistance of one of the pair of bit line loads only when the test mode is entered.

【０００８】図１２は、上記従来例を説明した図であ
る。FIG. 12 is a diagram for explaining the above conventional example.

【０００９】本従来例において、テストモードに入った
時、信号ＴＥＳＴ３またはＴＥＳＴ４のいずれかを”
Ｈ”とするようにする。例えばＴＥＳＴ３が”Ｈ”の時
はＢＬの負荷はＬ１＋Ｍ１となり、／ＢＬの負荷はＬ２
だけとなる。テストモードでない時の特性が図１３
（ａ）のような不安定な特性を持つメモリセルはＴＥＳ
Ｔ３を”Ｈ”にした状態で図１３（ｂ）のような特性に
なりラッチがかからなくなる。In this conventional example, when the test mode is entered, either the signal TEST3 or TEST4 is set to "".
H ”. For example, when TEST3 is“ H ”, BL load is L1 + M1 and / BL load is L2.
It will only be. Fig. 13 shows the characteristics when not in test mode.
A memory cell having unstable characteristics as shown in FIG.
When T3 is set to "H", the characteristic becomes as shown in FIG. 13B, and the latch is not applied.

【００１０】不安定ながらラッチがかかっている状態と
いうのは、長い時間かかる特別なディスターブをかけな
ければ不良にならないが、この様なメモリセルを強制的
に不安定な状態でテストすることにより、簡単に不良と
してリジェクトできる。The state of being latched while being unstable does not become defective unless special disturb that takes a long time is applied. However, by forcibly testing such a memory cell in an unstable state, Can be easily rejected as defective.

【００１１】しかし、一般にＳＲＡＭは、読みだし時の
高速性および書き込み時のマージンを確保する為、読み
だし時ビット線負荷能力を大きく、書き込み時ビット線
負荷能力を小さく設定している。その為読みだしと書き
込み両方に対してマージナルなメモリーセルをチェック
したい場合、読みだし及び書き込みに対して別々にアン
バランスを設定する必要がありサイズ設定が複雑とな
る。またビット線負荷のレイアウトが困難になるという
問題点があった。また、レイアウトやサイズ決定を簡単
にする為、読みだしのみに本従来例を適用した場合、等
価的に転送ＭＯＳトランジスタの能力がなくなるような
書き込み特有の不良モードをチェックすることができな
いという問題点があった。However, in general, the SRAM is set to have a large read bit line load capacity and a small write bit line load capacity in order to secure a high speed at the time of reading and a margin at the time of writing. Therefore, when it is desired to check a marginal memory cell for both reading and writing, it is necessary to set imbalances separately for reading and writing, which complicates size setting. There is also a problem that layout of the bit line load becomes difficult. In addition, in order to simplify the layout and size determination, if this conventional example is applied only to reading, it is impossible to equivalently check a failure mode peculiar to writing that loses the capability of the transfer MOS transistor. was there.

【００１２】[0012]

【発明が解決しようとする課題】不安定ながらラッチが
かかっている状態で、長い時間かかる特別なディスター
ブをかけなければ不良にならないメモリセル（特性が分
布から離れたメモリセル）をリジェクトする半導体記憶
装置を得ることを目的とする。A semiconductor memory that rejects memory cells (memory cells whose characteristics deviate from the distribution) that will not become defective unless a special disturb that takes a long time is applied in a latched state that is unstable. The purpose is to obtain the device.

【００１３】また、回路・レイアウトが複雑とならず、
書き込み特有のモードに対してもマージナルなセルをチ
ェックできる半導体記憶装置を得ることを目的とする。Further, the circuit and layout are not complicated,
An object of the present invention is to obtain a semiconductor memory device capable of checking a marginal cell even in a write-specific mode.

【００１４】[0014]

【課題を解決するための手段】手段１．一対の転送ＭＯ
Ｓトランジスタの各ゲートに接続されるワード線が分離
配置されたフリップフロップ型メモリセルを具備した半
導体記憶装置において、出荷テスト時に一対のワード線
電位が互いに異なる値をとれることを特徴とする。Means for Solving the Problem Means 1. Pair of transfer MO
In a semiconductor memory device including a flip-flop type memory cell in which word lines connected to respective gates of S transistors are separately arranged, a pair of word line potentials can take different values during a shipping test.

【００１５】手段２．手段１記載の半導体記憶装置に於
て、一方ワード線電位をＶＤＤ電位に、他方ワード線電
位を昇圧ＶＤＤ電位としたことを特徴とする。Means 2. The semiconductor memory device according to means 1 is characterized in that one word line potential is VDD potential and the other word line potential is boost VDD potential.

【００１６】手段３．手段１記載の半導体記憶装置に於
て、一方ワード線電位をＶＤＤ電位に、他方ワード線電
位を降圧ＶＤＤ電位としたことを特徴とする。Means 3. The semiconductor memory device according to means 1 is characterized in that one word line potential is a VDD potential and the other word line potential is a step-down VDD potential.

【００１７】手段４．一対の転送ＭＯＳトランジスタの
各ゲートに接続されるワード線が分離配置されたフリッ
プフロップ型メモリセルと、一対のワード線を駆動する
一対のワード線駆動回路と、一対のワード線駆動回路の
一方に外部より供給される第一のワード線駆動電源と、
他方に外部より供給される第二のワード線駆動電源と、
通常動作時のワード線駆動電源とテスト時のワード線駆
動電源とを切り替える動作モード切り替え回路とを具備
したことを特徴とする。Means 4. One of a pair of word line drive circuits, a flip-flop type memory cell in which word lines connected to respective gates of a pair of transfer MOS transistors are separately arranged, a pair of word line drive circuits for driving the pair of word lines A first word line driving power source supplied from the outside,
A second word line drive power supply externally supplied to the other,
It is characterized by comprising an operation mode switching circuit for switching between the word line driving power supply during normal operation and the word line driving power supply during test.

【００１８】手段５．一対の転送ＭＯＳトランジスタの
各ゲートに接続されるワード線が分離配置されたフリッ
プフロップ型メモリセルと、一対のワード線を駆動する
一対のワード線駆動回路と、一対のワード線駆動回路の
一方にＶＤＤを他方に昇圧電圧もしくは降圧電圧を発生
させるワード線駆動電圧発生回路と、昇圧電圧もしくは
降圧電圧を発生させるタイミングを生成するタイミング
発生回路とを具備したことを特徴とする。Means 5. One of a pair of word line drive circuits, a flip-flop type memory cell in which word lines connected to respective gates of a pair of transfer MOS transistors are separately arranged, a pair of word line drive circuits for driving the pair of word lines It is characterized by comprising a word line drive voltage generating circuit for generating a boosted voltage or a lowered voltage on the other side of VDD, and a timing generation circuit for generating a timing for generating the boosted voltage or the lowered voltage.

【００１９】手段６．手段５記載のタイミング発生回路
が、（テスト時）かつ（書き込み開始時およびチップセ
レクトアクセス開始時もしくはアドレスアクセス開始
時）を基に昇圧電圧もしくは降圧電圧が発生するよう構
成されたことを特徴とする。Means 6. The timing generating circuit according to means 5 is configured to generate a boosted voltage or a stepped-down voltage based on (at the time of testing) and (at the time of starting writing and starting chip select access or address access). .

【００２０】[0020]

【実施例】以下本発明の実施例を図面を用いて詳細に説
明する。Embodiments of the present invention will be described in detail below with reference to the drawings.

【００２１】図１は手段１に係わる実施例を示す図であ
る。図１において、ＢＬ，／ＢＬは一対のビット線、Ｌ
１，ｌ２は一対のビット線負荷トランジスタ、Ａ１，Ａ
２，Ｉ１，Ｉ２はメモリセルを構成するＮチャンネル型
ＭＯＳトランジスタ、Ｒ１，Ｒ２はメモリセルの負荷抵
抗、ＷＬＡ，ＷＬＢは転送ＭＯＳトランジスタＡ１，Ａ
２のゲートに各々接続されるワード線、ＶＤＤは電源電
圧、ＧＮＤは接地電位を示す。また、信号ＰＣＣは読み
だし時と書き込み時でビット線負荷能力を可変する為の
信号であり、読みだし時に”Ｈ”とし負荷能力を高く、
書き込み時に”Ｌ”とし負荷能力を低くしている。FIG. 1 is a diagram showing an embodiment relating to the means 1. In FIG. 1, BL and / BL are a pair of bit lines, L
1, 12 are a pair of bit line load transistors, A1, A
2, I1 and I2 are N-channel type MOS transistors forming a memory cell, R1 and R2 are load resistances of the memory cell, and WLA and WLB are transfer MOS transistors A1 and A.
A word line connected to each of the two gates, VDD indicates a power supply voltage, and GND indicates a ground potential. Further, the signal PCC is a signal for varying the bit line load capacity at the time of reading and writing, and is set to "H" at the time of reading to increase the load capacity,
At the time of writing, it is set to "L" to reduce the load capacity.

【００２２】ＷＬＡとＷＬＢとを分離したメモリセル
は、１９９１年 ＩＥＤＭ テクニカルダイジェスト
Ｐ４７７〜４７８にて報告されており、実現は比較的容
易である。A memory cell in which WLA and WLB are separated is a 1991 IEDM technical digest.
Reported in P477-478, it is relatively easy to implement.

【００２３】本実施例の特徴はワード線ＷＬＡとワード
線ＷＬＢとを別々の電位をとれるようにしたことであ
る。これにより一方側転送ＭＯＳトランジスタのオン抵
抗が変わりメモリセルにアンバランスが生じる。テスト
モードでない時の特性が図１３（ｂ）の様な特性を持つ
メモリセルを強制的に不安定な状態でテストすることに
より、簡単に不良としてリジェクトできる。The feature of this embodiment is that the word line WLA and the word line WLB can have different potentials. As a result, the on-resistance of the one-side transfer MOS transistor is changed and the memory cell is unbalanced. It is possible to easily reject as a defect by forcibly testing the memory cell having the characteristics as shown in FIG. 13B when not in the test mode in an unstable state.

【００２４】手段２はワード線の一方側電位をＶＤＤに
他方側電位をＶＤＤ電位より高い昇圧ＶＤＤ電位にした
ことが特徴である。昇圧ＶＤＤ電位にすることにより転
送ＭＯＳトランジスタの能力が上がる。テストモードで
ない時の特性が図１３（ｂ）の様な特性を持つメモリセ
ルはＷＬＢをＷＬＡより高電位にした状態で図１３
（ｃ）の様に特性にラッチがかからなくなる。The means 2 is characterized in that the potential on one side of the word line is VDD and the potential on the other side is a boosted VDD potential higher than the VDD potential. By setting the boosted VDD potential, the capability of the transfer MOS transistor is increased. The memory cell having the characteristics as shown in FIG. 13B when not in the test mode is shown in FIG.
As in (c), the characteristics are not latched.

【００２５】手段３はワード線の一方側電位をＶＤＤに
他方側電位をＶＤＤ電位より低い降圧ＶＤＤ電位にした
ことが特徴である。降圧ＶＤＤ電位にすることにより転
送ＭＯＳトランジスタのオン抵抗が高くなり書き込み時
間（時定数）が長くなる。例えば、、転送ＭＯＳトラン
ジスタのａ１側ノードと駆動ＭＯＳトランジスタのドレ
インノードをつなぐコンタクトに何かかの問題があって
高抵抗になり、書き込みマージンが無くなっているメモ
リセルの場合、ワード線電位を降圧ＶＤＤ電位とするこ
とによりさらに転送ＭＯＳトランジスタの能力が低下
し、書き込み不良となる。この様にしてマージナル不良
が検出できる。The means 3 is characterized in that the potential on one side of the word line is VDD and the potential on the other side is a step-down VDD potential lower than the VDD potential. By setting the step-down VDD potential, the on-resistance of the transfer MOS transistor becomes high and the write time (time constant) becomes long. For example, in the case of a memory cell in which the contact connecting the a1 side node of the transfer MOS transistor and the drain node of the drive MOS transistor has some problem and has a high resistance, and the write margin is lost, the word line potential is stepped down. By setting the potential to VDD, the capacity of the transfer MOS transistor is further reduced, resulting in writing failure. In this way, a marginal defect can be detected.

【００２６】手段４は手段１を実際に実現する為の構成
の第一の例である。The means 4 is the first example of the configuration for actually realizing the means 1.

【００２７】図３にブロック図を示す。一対のワード線
が分離されたメモリセル１と、一対のワード線を駆動す
る一対のワード線駆動回路２と、テスト時に外部より与
えられる一対のワード線駆動回路の各電源ＶＤ１，ＶＤ
２と、テスト時に一対のワード線駆動回路の電源として
ＶＤ１，ＶＤ２を与え通常動作時にＶＤＤを与えるよう
に切り換える動作モード切り替え回路７とから構成され
る。FIG. 3 shows a block diagram. A memory cell 1 having a pair of word lines separated from each other, a pair of word line driving circuits 2 for driving the pair of word lines, and power sources VD1 and VD of the pair of word line driving circuits provided from the outside during a test.
2 and an operation mode switching circuit 7 that switches to supply VD1 and VD2 as a power supply for a pair of word line drive circuits during testing and to supply VDD during normal operation.

【００２８】動作モード切り替え回路７によりＴＥＳＴ
１信号が”Ｈ”の時チップはテストモードとなりＶＤ
１，ＶＤ２がワード線駆動回路２の電源として用いられ
る。ＴＥＳＴ１信号が”Ｌ”の時チップは通常動作状態
でありＶＤ１，ＶＤ２は非入力とすることでＶＤＤがワ
ード線駆動回路の電源として与えられる。ここで、動作
モード切り替え回路７はＰチャンネルＭＯＳトランジス
タより構成されている為、外部入力信号ＶＤ１，ＶＤ２
として与えられるのは（ＶＤＤ＋ＰｃｈのＶｔｈ）より
低い電圧である。The operation mode switching circuit 7 causes the TEST
When 1 signal is "H", the chip enters test mode and VD
1, VD2 are used as a power source for the word line drive circuit 2. When the TEST1 signal is "L", the chip is in a normal operation state, and VD1 and VD2 are not input, so that VDD is supplied as the power supply of the word line drive circuit. Since the operation mode switching circuit 7 is composed of P-channel MOS transistors, the external input signals VD1 and VD2
Is given as a voltage lower than (VDD + Vth of Pch).

【００２９】ＶＤ１，ＶＤ２が入力されるワード線駆動
回路２はワード線選択信号／ＷＬを受けワード線を立ち
上げる。従ってワード線の”Ｈ”電位としてはＶＤ１，
ＶＤ２の電位が出力される。The word line drive circuit 2 to which VD1 and VD2 are input receives the word line selection signal / WL and raises the word line. Therefore, the "H" potential of the word line is VD1,
The potential of VD2 is output.

【００３０】この構成をとることによって、ＶＤ１，Ｖ
Ｄ２を外部より自由に設定でき、昇圧と降圧モードの両
方モードのテストを行なうことが可能となる。つまり、
手段３の実施例で記したような降圧時に現れる書き込み
特有のマージナル不良の検出ができる。By adopting this structure, VD1, V
It is possible to freely set D2 from the outside, and it is possible to perform tests in both step-up and step-down modes. That is,
It is possible to detect the marginal defect peculiar to writing which appears at the time of step-down as described in the embodiment of the means 3.

【００３１】手段５は手段１を実際に実現する為の構成
の第二の例である。The means 5 is a second example of the configuration for actually realizing the means 1.

【００３２】図４にブロック図を示す。FIG. 4 shows a block diagram.

【００３３】アドレスバッファ回路５、アドレスデコー
ド回路６、タイミング発生回路４、ワード線駆動電圧発
生回路３、一対のワード線駆動回路２、一対の転送ＭＯ
Ｓトランジスタの各ゲートに接続されるワード線が分離
配置されたフリップフロップ型メモリセル１、とから構
成される。Address buffer circuit 5, address decode circuit 6, timing generation circuit 4, word line drive voltage generation circuit 3, pair of word line drive circuits 2, pair of transfer MOs.
A flip-flop type memory cell 1 in which word lines connected to the respective gates of the S transistors are separately arranged.

【００３４】次に一つ一つ回路例を挙げながら詳細に説
明する。Next, a detailed description will be given with reference to circuit examples one by one.

【００３５】アドレスバッファ回路を図８に示す。アド
レスバッファ回路５は、外部アドレス信号を受けて内部
アドレス信号を発生するアドレスバッファ回路５１と、
アドレス信号の変化を検出しＡＴＤ信号を発生するアド
レス遷移検出回路５２とからなる。The address buffer circuit is shown in FIG. The address buffer circuit 5 includes an address buffer circuit 51 that receives an external address signal and generates an internal address signal,
An address transition detection circuit 52 that detects a change in the address signal and generates an ATD signal.

【００３６】ＡＴＤ信号はタイミング発生回路４に送ら
れる。図７に示すタイミング発生回路は、／ＣＳ信号立
ち下がり検出回路４１と、／ＷＥ信号立ち下がり検出回
路４２と、アドレス遷移検出信号・／ＣＳ立ち下がり検
出信号・／ＷＥ立ち下がり検出信号を合成した信号ＣＬ
Ｍを発生する合成回路４３などから構成される。このＣ
ＬＭ信号とＴＥＳＴ１信号とＴＥＳＴ２信号とを基にタ
イミングは生成される。つまり、書き込み開始およびチ
ップセレクトアクセス開始およびアドレスアクセス開始
からある期間内、ワード線を昇圧もしくは降圧するよう
タイミングは生成される。このタイミングは手段６に相
当する。The ATD signal is sent to the timing generation circuit 4. The timing generation circuit shown in FIG. 7 synthesizes the / CS signal falling detection circuit 41, the / WE signal falling detection circuit 42, the address transition detection signal, the / CS falling detection signal, and the / WE falling detection signal. Signal CL
It is composed of a synthesis circuit 43 for generating M and the like. This C
Timing is generated based on the LM signal, the TEST1 signal, and the TEST2 signal. That is, the timing is generated such that the word line is stepped up or stepped down within a certain period from the start of writing, the start of chip select access, and the start of address access. This timing corresponds to the means 6.

【００３７】ＴＥＳＴ１が”Ｈ”の時チップはテストモ
ードとなり、ワード線電位制御回路は活性化される。Ｔ
ＥＳＴ２信号によりメモリセルの一方ノードテストモー
ドと他方ノードテストモードとの切り替えを行う。つま
り、ＳＣＯＮ１信号作成ゲートもしくはＳＣＯＮ２信号
作成ゲートのどちらかを活性化し、一対のワード線のど
ちらに昇圧もしくは降圧ＶＤＤ電位を与えるかを決め
る。また、ＣＬＭ信号と論理をとることにより前記した
様に昇圧もしくは降圧のタイミングをチップ内部で形成
している。これにより外部から複雑なタイミングを与え
なくてもよくなり、テストが簡単にできる。When TEST1 is "H", the chip is in the test mode and the word line potential control circuit is activated. T
The EST2 signal is used to switch between the one-node test mode and the other-node test mode of the memory cell. That is, either the SCON1 signal generation gate or the SCON2 signal generation gate is activated to determine which of the pair of word lines the boosted or stepped down VDD potential is applied to. Further, the timing of the step-up or step-down is formed inside the chip by taking the logic with the CLM signal. This simplifies testing by eliminating the need for complicated timing from the outside.

【００３８】タイミング発生回路４で生成されたＳＣＯ
Ｎ１，ＳＣＯＮ２信号はワード線駆動電圧発生回路３に
送られる。図５は昇圧回路、図６は降圧回路の一実施例
である。ＳＣＯＮ１，ＳＣＯＮ２各々に対して、昇圧か
降圧かにより、図５もしくは図６のどちらかの回路が対
で設けられる。出力信号ＶＤはＳＣＯＮ１，ＳＣＯＮ２
信号の入力に対し各々ＶＤ１，ＶＤ２として出力され
る。SCO generated by the timing generation circuit 4
The N1 and SCON2 signals are sent to the word line drive voltage generation circuit 3. 5 shows a booster circuit, and FIG. 6 shows an embodiment of a step-down circuit. For each of SCON1 and SCON2, the circuit of either FIG. 5 or FIG. 6 is provided in a pair depending on whether the voltage is stepped up or stepped down. Output signal VD is SCON1, SCON2
The signals are output as VD1 and VD2, respectively.

【００３９】ワード線駆動電圧発生回路３から出力され
るＶＤ１，ＶＤ２は一対のワード線駆動回路２に送られ
る。図２は一対のワード線駆動回路（ここではインバー
タ回路を例にした）であり、ＶＤ１，ＶＤ２はその電源
に接続されている。また、一対のワード線は、電源とし
てＶＤ１，ＶＤ２が接続されるインバータ駆動回路の出
力から得られる。つまり、ワード線駆動回路の電源を前
記タイミングで降圧したり昇圧することにより、一対の
ワード線からも別々に同様のタイミングで昇圧もしくは
降圧電圧が得られる。VD1 and VD2 output from the word line drive voltage generation circuit 3 are sent to the pair of word line drive circuits 2. FIG. 2 shows a pair of word line driving circuits (here, an inverter circuit is taken as an example), and VD1 and VD2 are connected to the power supply thereof. In addition, the pair of word lines is obtained from the output of the inverter drive circuit to which VD1 and VD2 are connected as a power source. That is, by stepping down or boosting the power supply of the word line drive circuit at the above timing, boosted voltage or stepped down voltage can be separately obtained from the pair of word lines at the same timing.

【００４０】一方、ワード線駆動回路２に入力されるワ
ード線選択信号／ＷＬはデコード回路６の出力として得
られる。デコード回路６は特に図示しなかったが、一般
に用いられるＣＭＯＳ ＮＯＲゲートやＮＡＮＤゲート
で構成すればよい。On the other hand, the word line selection signal / WL input to the word line drive circuit 2 is obtained as the output of the decode circuit 6. Although not specifically shown, the decode circuit 6 may be composed of a commonly used CMOS NOR gate or NAND gate.

【００４１】次に図９に示すタイミングチャートを基に
各部のタイミングを説明する。本タイミングチャート
は、昇圧モードでのチップセレクト（／ＣＳ）アクセス
の例を示す。アドレスは固定、／ＷＥは”Ｈ”固定であ
る。Next, the timing of each part will be described based on the timing chart shown in FIG. This timing chart shows an example of chip select (/ CS) access in boost mode. The address is fixed and / WE is fixed at "H".

【００４２】ＴＥＳＴ１信号が”Ｌ”でチップは通常の
動作モードであり、一対のワード線の選択電位はＶＤＤ
となっている。When the TEST1 signal is "L", the chip is in the normal operation mode, and the selection potential of the pair of word lines is VDD.
Has become.

【００４３】ＴＥＳＴ１信号が”Ｈ”でチップはテスト
モードにはいる。When the TEST1 signal is "H", the chip is in the test mode.

【００４４】この状態で／ＣＳの立ち下がり読みだしモ
ードに入った時、タイミング発生回路４が検知し、ＣＬ
Ｍ信号としてパルスが発生する。ＣＬＭ信号とＴＥＳＴ
１とＴＥＳＴ２信号との論理がとられている為、ＣＬＭ
信号のパルスを受けて、ＴＥＳＴ２信号が”Ｌ”の時Ｓ
ＣＯＮ１からパルスが発生し、ＴＥＳＴ２信号が”Ｈ”
の時ＳＣＯＮ２からパルスが発生する。この時同時に、
読みだし時間にマージンを持ってＳＣＯＮ１，ＳＣＯＮ
２はパルス幅が確保されている。つまり図７中のパルス
幅設定回路４１によりＳＣＯＮ１，ＳＣＯＮ２パルス幅
は拡大される。テスト時にはこの期間にストローブを立
てデータ判定を行なわれることになる。次にＳＣＯＮ
１、ＳＣＯＮ２信号を受けＶＤ１，ＶＤ２からそれぞれ
昇圧電圧が発生する。一方ロウアドレスＡＤＸがデコー
ドされてワード線選択信号／ＷＬが生成される。／ＷＬ
を受けるワード線駆動回路の電源ＶＤ１，ＶＤ２が前記
の如く生成されるので、結果ＷＬＡ、ＷＬＢからは、Ｓ
ＣＯＮ１，ＳＣＯＮ２信号に基づいて昇圧電圧が得られ
る。以上、読みだしモードを例に説明したが、／ＷＥ
が”Ｌ”で、／ＣＳの立ち下がりで書き込みに入るモー
ドでも同様である。In this state, when the falling / reading mode of / CS is entered, the timing generation circuit 4 detects and CL
A pulse is generated as the M signal. CLM signal and TEST
Since the logic of 1 and TEST2 signal is taken, CLM
When the TEST2 signal is "L" in response to the signal pulse, S
A pulse is generated from CON1, and the TEST2 signal is "H".
At that time, a pulse is generated from SCON2. At the same time,
SCON1, SCON with a margin in reading time
2 has a secured pulse width. That is, the pulse width setting circuit 41 in FIG. 7 enlarges the SCON1 and SCON2 pulse widths. At the time of testing, strobes are made during this period and data judgment is performed. Then SCON
1 and SCON2 signal are received, boosted voltages are generated from VD1 and VD2, respectively. Meanwhile, the row address ADX is decoded to generate the word line selection signal / WL. / WL
Since the power supplies VD1 and VD2 of the word line drive circuit for receiving the data are generated as described above, the result WLA, WLB is S
A boosted voltage is obtained based on the CON1 and SCON2 signals. The read mode has been described above as an example.
Is "L" and the writing is started at the falling edge of / CS.

【００４５】図１０に示すタイミングチャートを基に各
部のタイミングを説明する。本タイミングチャートは、
／ＷＥ信号の立ち下がりによる書き込み開始時およびア
ドレスアクセスの例を示す。また、図９同様昇圧モード
である。The timing of each part will be described with reference to the timing chart shown in FIG. This timing chart is
An example of address access at the start of writing by the fall of the / WE signal is shown. Further, the boost mode is set as in FIG.

【００４６】図９と同様にＴＥＳＴ１信号が”Ｈ”でチ
ップはテストモードに入る。説明を簡単にする為にＴＥ
ＳＴ２信号は”Ｈ”固定としＷＬＢ昇圧モードとしてい
る。Similar to FIG. 9, when the TEST1 signal is "H", the chip enters the test mode. TE for simplicity
The ST2 signal is fixed at "H" and the WLB boosting mode is set.

【００４７】まず、／ＷＥ信号の立ち下がりによる書き
込みモードであるが、／ＷＥの立ち下がりを検出してＣ
ＬＭとしてパルスが出される。ＣＬＭ信号とＴＥＳＴ
１，ＴＥＳＴ２信号との論理がとられている為、ＷＬＢ
昇圧タイミングを決めるＳＣＯＮ２信号がパルスとして
発生する。この時同時に、書き込み時間にマージンをと
ってパルス幅が確保されている。ＴＥＳＴ２信号が”
Ｈ”であるので、ＳＣＯＮ１信号からはパルスは発生し
ない。次にＳＣＯＮ２信号を受けＶＤ２から昇圧電圧が
発生する。ＶＤ１はＶＤＤ電位のままである。一方ロウ
アドレスＡＤＸをデコードされてワード線選択信号／Ｗ
Ｌが生成される。／ＷＬを受けるワード線駆動回路の電
源ＶＤ１，ＶＤ２が前記の如く生成されるので、結果Ｗ
ＬＢからはＳＣＯＮ２信号に基づいて昇圧電圧が得られ
る。ＷＬＡはＶＤＤ電圧となる。First, in the write mode based on the falling edge of the / WE signal, the falling edge of / WE is detected and C
Pulsed as LM. CLM signal and TEST
Since the logic of 1 and TEST2 signal is taken, WLB
The SCON2 signal that determines the boosting timing is generated as a pulse. At this time, at the same time, the pulse width is secured with a margin in the writing time. TEST2 signal is "
Since it is H ”, no pulse is generated from the SCON1 signal. Next, the SCON2 signal is received and a boosted voltage is generated from VD2. VD1 remains at the VDD potential. Meanwhile, the row address ADX is decoded and the word line selection signal is generated. / W
L is generated. Since the power supplies VD1 and VD2 of the word line driving circuit receiving / WL are generated as described above, the result W
A boosted voltage is obtained from LB based on the SCON2 signal. WLA becomes VDD voltage.

【００４８】次にアドレスアクセスモードであるが、ア
ドレス信号の変化を検出してＡＴＤパルスが出される。
ＡＴＤ信号を受けＣＬＭ信号がパルスとして生成され
る。ＣＬＭ信号とＴＥＳＴ１，ＴＥＳＴ２信号との論理
がとられている為、ＷＬＢ昇圧タイミングを決めるＳＣ
ＯＮ２信号がパルスとして発生する。この時同時に、読
みだし時間にマージンをとってパルス幅が確保されてい
る。ＴＥＳＴ２信号が”Ｈ”であるので、ＳＣＯＮ１信
号からはパルスは発生しない。次にＳＣＯＮ２信号を受
けＶＤ２から昇圧電圧が発生する。ＶＤ１はＶＤＤ電位
のままである。一方ロウアドレスＡＤＸをデコードされ
てワード線選択信号／ＷＬが生成される。／ＷＬを受け
るワード線駆動回路の電源ＶＤ１，ＶＤ２が前記の如く
生成されるので、結果ＷＬＢからはＳＣＯＮ２信号に基
づいて昇圧電圧が得られる。ＷＬＡはＶＤＤ電圧とな
る。Next, in the address access mode, a change in the address signal is detected and an ATD pulse is issued.
Upon receiving the ATD signal, the CLM signal is generated as a pulse. Since the logic of the CLM signal and the TEST1 and TEST2 signals are taken, SC which determines the WLB boosting timing
The ON2 signal is generated as a pulse. At this time, at the same time, a pulse width is secured with a margin in the reading time. Since the TEST2 signal is "H", no pulse is generated from the SCON1 signal. Next, upon receiving the SCON2 signal, a boosted voltage is generated from VD2. VD1 remains at the VDD potential. On the other hand, the row address ADX is decoded to generate the word line selection signal / WL. Since the power supplies VD1 and VD2 of the word line drive circuit receiving / WL are generated as described above, the boosted voltage is obtained from the result WLB based on the SCON2 signal. WLA becomes VDD voltage.

【００４９】以上、ワード線昇圧の場合を述べてきたが
降圧の場合も同様である。The case of boosting the word line has been described above, but the same applies to the case of reducing the voltage.

【００５０】[0050]

【発明の効果】以上説明してきた様に本発明によると、
不安定ながらラッチがかかっており長い時間かかる特別
なディスターブをかけなければ不良にならないメモリセ
ルを、強制的に不安定な状態でテストすることにより、
簡単に不良としてリジェクトできるという効果がある。
つまりテスト時間の短縮が図れるという効果がある。As described above, according to the present invention,
By testing the memory cells which are unstable but latched and take a long time, which does not become defective unless special disturb is applied, in an unstable state,
The effect is that it can be easily rejected as a defect.
That is, the test time can be shortened.

【００５１】手段３で示した様に、転送ＭＯＳトランジ
スタの能力低下により書き込みマージンが無くなる様な
書き込み特有の不良に対しても、複雑な回路構成やレイ
アウトをとることなく、簡単に不良としてリジェクトで
きるという効果がある。As shown in the means 3, even if a writing peculiarity such that the write margin is lost due to the deterioration of the transfer MOS transistor capability, it can be easily rejected as a failure without taking a complicated circuit configuration and layout. There is an effect.

【００５２】手段４で示した様に、チップ内の回路をほ
とんど増やさなくても昇圧，降圧モードが実現でき、前
記した様に書き込み特有の不良に対しても、簡単に不良
としてリジェクトできるという効果がある。As indicated by the means 4, the step-up / step-down mode can be realized without increasing the number of circuits in the chip, and as described above, the failure peculiar to writing can be easily rejected as a failure. There is.

【００５３】手段５で示した様に、外部から複雑な電源
信号を入力しなくてもチップ内部でタイミングを生成す
ることにより、テストが簡単にできるという効果があ
る。As indicated by means 5, the test can be simplified by generating the timing inside the chip without inputting a complicated power supply signal from the outside.

【００５４】さらに、マージナルな不良を簡単なテスト
でリジェクトできるので、信頼性の高い半導体記憶装置
が得られるという効果がある。Furthermore, since marginal defects can be rejected by a simple test, there is an effect that a highly reliable semiconductor memory device can be obtained.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の手段１、２、３に係わる実施例を示す
図。FIG. 1 is a diagram showing an embodiment of means 1, 2, and 3 of the present invention.

【図２】本発明の手段４に係わる実施例を示す図。FIG. 2 is a diagram showing an embodiment relating to means 4 of the present invention.

【図３】本発明の手段５、６に係わる実施例を示す図。FIG. 3 is a diagram showing an embodiment relating to means 5 and 6 of the present invention.

【図４】本発明に係わるワード線駆動回路の一実施例を
示す図。FIG. 4 is a diagram showing an embodiment of a word line driving circuit according to the present invention.

【図５】本発明に係わる昇圧回路の一実施例を示す図。FIG. 5 is a diagram showing an embodiment of a booster circuit according to the present invention.

【図６】本発明に係わる降圧回路の一実施例を示す図。FIG. 6 is a diagram showing an embodiment of a step-down circuit according to the present invention.

【図７】本発明に係わる昇圧もしくは降圧タイミング発
生回路の一実施例を示す図。FIG. 7 is a diagram showing an embodiment of a step-up or step-down timing generation circuit according to the present invention.

【図８】本発明に係わるアドレスバッファ回路の一実施
例を示す図。FIG. 8 is a diagram showing an embodiment of an address buffer circuit according to the present invention.

【図９】本発明の手段６に係わる第一のタイミングを示
す図。FIG. 9 is a diagram showing a first timing according to the means 6 of the present invention.

【図１０】本発明の手段６に係わる第二のタイミングを
示す図。FIG. 10 is a diagram showing a second timing according to the means 6 of the present invention.

【図１１】本発明に係わる第一の従来例を示す図。FIG. 11 is a diagram showing a first conventional example according to the present invention.

【図１２】本発明に係わる第二の従来例を示す図。FIG. 12 is a diagram showing a second conventional example according to the present invention.

【図１３】本発明に係わるメモリセル特性を示す図。FIG. 13 is a diagram showing memory cell characteristics according to the present invention.

【符号の説明】[Explanation of symbols]

１ ・・ メモリセル群 ２ ・・ ワード線駆動回路 ３ ・・ 昇圧電圧もしくは降圧電圧発生
回路 ４ ・・ 昇圧電圧もしくは降圧電圧発生
タイミング生成回路 ５ ・・ アドレスバッファ回路 ６ ・・ ロウアドレスデコード回路 ７ ・・ 動作モード切り替え回路 ４１ ・・ チップ選択信号立ち下がり検出
回路 ４２ ・・ ライトイネーブル信号立ち下が
り検出回路 ４３ ・・ アドレス遷移信号、ライトイネ
ーブル立ち下がり検出信号、チップ選択信号立ち下がり
検出信号合成回路 ４４ ・・ パルス幅設定回路 ５１ ・・ アドレスバッファ回路 ５２ ・・ アドレス遷移検出回路 ＶＤＤ ・・ 電源 ＧＮＤ ・・ 接地電位 ＢＬ，／ＢＬ ・・ 一対のビット線 ／ＷＬ ・・ ワード線選択信号 ＷＬＡ，ＷＬＢ，ＷＬ ・・ ワード線 ＰＣＣ ・・ ビット線負荷切り替
え信号 Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｍ１，Ｍ２ ・・ ビット
線負荷トランジスタ Ｉ１，Ｉ２ ・・ メモリセル駆動トラ
ンジスタ Ａ１，Ａ２ ・・ メモリセル転送トラ
ンジスタ Ｒ１，Ｒ２ ・・ メモリセル高抵抗負
荷トランジスタ ａ１．ａ２ ・・ メモリセルストアノ
ード ＶＤ，ＶＤ１，ＶＤ２ ・・ ワード線駆動
回路電源 ＷＬＭ ・・ ワード線群 ＤＥＣＭ ・・ ロウアドレスデコー
ド信号群 ＡＤＸＭＯ ・・ 内部ロウアドレス信
号群 ＡＤＸＭＩ ・・ 外部供給アドレス信
号群 ＳＣＯＮ，ＳＣＯＮ１，ＳＣＯＮ２ ・・ ワード線
昇圧もしくは降圧タイミング信号 ＡＴＤ ・・ アドレス遷移検出信号 ＣＬＭ ・・ 昇圧もしくは降圧タイミング基
準信号 ／ＣＳ ・・ チップ選択信号 ／ＷＥ ・・ ワイトイネーブル信号 ＴＥＳＴ１ ・・ テストイネーブル信号 ＴＥＳＴ２ ・・ ＷＬＡ，ＷＬＢ昇圧（降圧）切
り替え信号 ＴＥＳＴ３，ＴＥＳＴ４ ・・ ＴＥＳＴ時、ビッ
ト線負荷切り替え信号1 ・ ・ Memory cell group 2 ・ ・ Word line drive circuit 3 ・ ・ Boosted voltage or step-down voltage generation circuit 4 ・ ・ Boosted voltage or step-down voltage generation timing circuit 5 ・ ・ Address buffer circuit 6 ・ ・ Row address decode circuit 7 ・・ Operation mode switching circuit 41 ・ ・ Chip selection signal falling detection circuit 42 ・ ・ Write enable signal falling detection circuit 43 ・ ・ Address transition signal, write enable falling detection signal, chip selection signal falling detection signal synthesis circuit 44 ・・ Pulse width setting circuit 51 ・ ・ Address buffer circuit 52 ・ ・ Address transition detection circuit VDD ・ ・ Power supply GND ・ ・ Ground potential BL, / BL ・ ・ A pair of bit lines / WL ・ ・ Word line selection signals WLA, WLB, WL ..Word line PCC E signals L1, L2, L3, L4, M1, M2 ·· bit line load transistors I1, I2 · · memory cell driving transistor A1, A2 · · memory cell transfer transistors R1, R2 · · memory cell high resistance load transistor a1. a2 ・ ・ Memory cell store node VD, VD1, VD2 ・ ・ Word line drive circuit power supply WLM ・ ・ Word line group DECM ・ ・ Row address decode signal group ADXMO ・ ・ Internal row address signal group ADXMI ・ ・ External supply address signal group SCON , SCON1, SCON2 ・ ・ Word line step-up or step-down timing signal ATD ・ ・ Address transition detection signal CLM ・ ・ Step-up or step-down timing reference signal / CS ・ Chip select signal / WE ・ ・ Wight enable signal TEST1 ..WLA, WLB step-up (step-down) switching signals TEST3, TEST4 ..... Bit line load switching signal during TEST

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】一対の転送ＭＯＳトランジスタの各ゲート
に接続されるワード線が分離配置されたフリップフロッ
プ型メモリセルを具備した半導体記憶装置において、テ
スト時に一対のワード線電位が互いに異なる値をとれる
ことを特徴とする半導体記憶装置。1. In a semiconductor memory device comprising a flip-flop type memory cell in which word lines connected to respective gates of a pair of transfer MOS transistors are separately arranged, a pair of word line potentials can take different values during a test. A semiconductor memory device characterized by the above. 【請求項２】請求項１記載の半導体記憶装置に於て、一
方ワード線電位をＶＤＤ電位に、他方ワード線電位を昇
圧ＶＤＤ電位としたことを特徴とする半導体記憶装置。2. The semiconductor memory device according to claim 1, wherein one word line potential is VDD potential and the other word line potential is boost VDD potential. 【請求項３】請求項１記載の半導体記憶装置に於て、一
方ワード線電位をＶＤＤ電位に、他方ワード線電位を降
圧ＶＤＤ電位としたことを特徴とする半導体記憶装置。3. The semiconductor memory device according to claim 1, wherein one word line potential is VDD potential and the other word line potential is stepped down VDD potential. 【請求項４】一対の転送ＭＯＳトランジスタの各ゲート
に接続されるワード線が分離配置されたフリップフロッ
プ型メモリセルと、一対のワード線を駆動する一対のワ
ード線駆動回路と、一対のワード線駆動回路の一方に外
部より供給される第一のワード線駆動電源と、他方に外
部より供給される第二のワード線駆動電源と、通常動作
時のワード線駆動電源とテスト時のワード線駆動電源と
を切り替える動作モード切り替え回路とを具備したこと
を特徴とする半導体記憶装置。4. A flip-flop type memory cell in which word lines connected to respective gates of a pair of transfer MOS transistors are separately arranged, a pair of word line drive circuits for driving the pair of word lines, and a pair of word lines. A first word line drive power supply externally supplied to one of the drive circuits, a second word line drive power supply externally supplied to the other, a word line drive power supply during normal operation, and a word line drive during test A semiconductor memory device, comprising: an operation mode switching circuit for switching between a power source and a power source. 【請求項５】一対の転送ＭＯＳトランジスタの各ゲート
に接続されるワード線が分離配置されたフリップフロッ
プ型メモリセルと、一対のワード線を駆動する一対のワ
ード線駆動回路と、一対のワード線駆動回路の一方にＶ
ＤＤを他方に昇圧電圧もしくは降圧電圧を発生させるワ
ード線駆動電圧発生回路と、昇圧電圧もしくは降圧電圧
を発生させるタイミングを生成するタイミング発生回路
とを具備したことを特徴とする半導体記憶装置。5. A flip-flop type memory cell in which word lines connected to respective gates of a pair of transfer MOS transistors are separately arranged, a pair of word line driving circuits for driving the pair of word lines, and a pair of word lines. V on one side of the drive circuit
A semiconductor memory device comprising: a word line drive voltage generation circuit for generating a boosted voltage or a stepped down voltage on the other side of DD; and a timing generation circuit for generating a timing for generating a boosted voltage or a stepped down voltage. 【請求項６】請求項５記載のタイミング発生回路が、
（テスト時）かつ（書き込み開始時およびチップセレク
トアクセス開始時およびアドレスアクセス開始時）を基
に昇圧電圧もしくは降圧電圧を発生するよう構成された
ことを特徴とする半導体記憶装置。6. The timing generation circuit according to claim 5,
A semiconductor memory device configured to generate a step-up voltage or a step-down voltage based on (at the time of testing) and (at the start of writing, at the start of chip select access, and at the start of address access).