JPH0728981A - Picture processor - Google Patents

Abstract

PURPOSE:To make the capacity of a data storage means small and to enable correction even for variation depending on time by converting originals to electric signals by a photoelectric conversion element and performing an averaging processing of the electric signals at every picture element. CONSTITUTION:Analog picture signals converted to the electric signals of RGB by an image reader control part 42 are amplified upto a prescribed output level 57 the amplifier circuit 50 of a picture signal control part 43 and converted to digital signals by an A/D converter 51. Then, in a black correction/white correction part 52, a black correction processing is performed first, then a white correction processing is performed and the respective signals of RGB are inputted to an ND signal generation part 53 and a color detection part 54. The signals of RGB are added and then divided into three and luminance signals are outputted in the ND signal generation part 53 and classification is performed by the signal ratio of RGB and output as chrominance signals is performed in the color detection part 54. The luminance signals and the chrominance signals are variable power processed, half-tone dot meshing and patterning processings or the like are performed in a picture processing part 56 and density is corrected in a density correction part 57.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、画像情報を読み込んで
画像処理を行う画像処理装置に関し、特に原稿を忠実に
再現するための画像入力信号の補正（黒／白レベル補
正）を行なう画像処理装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image processing apparatus for reading image information and performing image processing, and in particular, image processing for correcting an image input signal (black / white level correction) for faithfully reproducing an original. Regarding the device.

【０００２】[0002]

【従来の技術】一般に、画像処理装置において原稿を画
像入力装置で読み取って電気信号に変換し、この信号に
対して画像処理を行った後、レーザープリンター等の出
力装置により画像として記録される事が知られている。2. Description of the Related Art Generally, in an image processing apparatus, a document is read by an image input apparatus, converted into an electric signal, subjected to image processing on this signal, and then recorded as an image by an output apparatus such as a laser printer. It has been known.

【０００３】このような画像入力装置で使用されている
固体撮像素子等の光電変換素子で得られた画像信号は、
ランプ照度の不均一、レンズを用いた光学系での歪（ｃ
ｏｓ⁴ 則による光量低下等）、光電変換素子の各画素間
の感度バラツキにより一定濃度の画像を読み取ったとし
ても信号レベルは同一にはならない。An image signal obtained by a photoelectric conversion element such as a solid-state image sensor used in such an image input device is
Non-uniformity of lamp illuminance, distortion in optical system using lens (c
Even if an image of a constant density is read due to variations in sensitivity between pixels of the photoelectric conversion element, the signal levels are not the same even if the light amount is reduced by the os ⁴ rule.

【０００４】また、周囲の環境温度の変化により光電変
換素子の暗電流の変化（光が入力していない時の信号レ
ベル）、あるいはアナログ回路系（増幅回路，アナログ
／デジタル（Ａ／Ｄ）変換器）の特性変化等が生じる。
そのために従来は、均一濃度の反射板を原稿ガラス付近
に設けて得られた１ライン分の画像信号をＳＲＡＭ（ス
ティックラム）等の記憶素子に記憶させこのデータを元
に画像信号の補正を行っていた。Further, the dark current of the photoelectric conversion element changes (signal level when light is not input) or the analog circuit system (amplifying circuit, analog / digital (A / D) conversion due to changes in the ambient environment temperature. Change) characteristics.
Therefore, conventionally, an image signal for one line obtained by providing a reflector having a uniform density near the original glass is stored in a storage element such as SRAM (stick ram), and the image signal is corrected based on this data. Was there.

【０００５】このような補正方法では通常のバラツキや
変化や時間的な変化（雑音）には対応出来るが突発的に
生じた変化に対しては効果がなかった。Such a correction method can deal with normal variations and changes and temporal changes (noise), but has no effect on sudden changes.

【０００６】例えば装置のノイズ（モーター等から発生
するもの）による影響、回路系で発生するデータ取り込
み時の誤差（Ａ／Ｄ変換器におけるビット・エラー等）
が生じる場合がある。このような時に補正の基準となる
均一濃度の反射板の信号を取り込んだデータで画像信号
の補正を行なっても、通常発生するバラツキ以外の影響
も含んでいるために正しく補正されず記録した画像に縦
線のノイズが生じてしまうなどの現象が起こる場合があ
る。特に、このような問題は写真原稿など中間調の濃度
を持つ原稿に対しては顕著に現れてしまう。For example, the influence of device noise (generated by a motor or the like), the error at the time of capturing data generated in the circuit system (bit error in A / D converter, etc.)
May occur. In such a case, even if the image signal is corrected with the data that captures the signal of the reflection plate of uniform density that is the reference for correction, the image is not correctly corrected and is recorded because it includes effects other than the variations that normally occur. There may be a phenomenon such as vertical line noise. In particular, such a problem appears remarkably for a document having a halftone density such as a photo document.

【０００７】このような現象のために従来は、均一濃度
の反射板を原稿ガラス付近に設けて得られた画像信号を
ＳＲＡＭ等の記憶素子に記憶させこのデータを元に画像
信号の補正を行っていた。記憶素子に記憶する際には、
複数ラインのデータを各画素毎に加算して記憶し、その
後に平均化処理を行ってデータバラツキを少なくしてい
た。Due to such a phenomenon, conventionally, a reflection plate having a uniform density is provided near the original glass, and the obtained image signal is stored in a storage element such as SRAM, and the image signal is corrected based on this data. Was there. When storing in the memory element,
Data of a plurality of lines are added and stored for each pixel, and then averaging processing is performed to reduce data variations.

【０００８】[0008]

【発明が解決しようとする課題】しかしながら、従来の
この種の方法では補正データの精度を良くする点におい
ては効果があるものの加算したデータを記憶してから平
均化処理を行っていたために記憶容量のデータのビット
長が長くなるという欠点があった。However, although the conventional method of this type is effective in improving the accuracy of the correction data, the averaging process is performed after the added data is stored, so that the storage capacity is increased. However, there is a drawback that the bit length of the data becomes long.

【０００９】たとえば入力信号がＭビット、加算回数が
Ｎ（Ｎ＝２^P ）とするとビット長はＭ＋Ｐビット必要に
なってしまう。たとえば、入力８ビット、平均回数２５
６回とすると１６ビットとなる。カラーを考えた場合に
はこの３倍のメモリが必要となる。また、信頼性向上の
ためにこのような補正処理をＬＳＩ化するとしてもＳＲ
ＡＭ等の記憶手段の容量が大きいためにＬＳＩ技術が進
歩した今日でも実現は困難である。For example, if the input signal is M bits and the number of additions is N (N = 2 ^P ), the bit length is required to be M + P bits. For example, input 8 bits, average number 25
If 6 times, it becomes 16 bits. In consideration of color, a memory three times as large as this is required. In addition, even if such a correction process is implemented as an LSI to improve reliability, SR
It is difficult to realize even today, when LSI technology has advanced due to the large capacity of storage means such as AM.

【００１０】そこで、本発明の目的は、突発的に発生し
た環境変化の影響を取り除くための画像信号に対する補
正を行う回路構成を簡素化することの可能な画像処理装
置を提供することにある。Therefore, an object of the present invention is to provide an image processing apparatus capable of simplifying a circuit configuration for correcting an image signal for removing the influence of an environmental change that has occurred suddenly.

【００１１】[0011]

【課題を解決するための手段】このような目的を達成す
るために、請求項１の発明は、原稿を光電変換素子によ
り電気信号に変換する光電変換手段と、当該得られた電
気信号を各画素毎にＮビットのデジタル信号に変換する
変換手段と、各画素につき少なくともＮ＋Ｍビットの信
号を１周期走査分記憶できる容量を有する記憶手段と、
該記憶手段の記憶情報と入力された前記電気信号を各画
素毎に２^M 回加算して前記記憶手段に記憶させる加算手
段と、当該加算結果についての前記記憶手段の記憶情報
を１／２^M して前記記憶手段に記憶させる平均処理手段
と、前記平均処理手段により記憶した前記記憶手段の記
憶情報に基き、各画素に対応した信号補正を行う補正手
段とを有したことを特徴とする。In order to achieve such an object, the invention of claim 1 is a photoelectric conversion means for converting an original into an electric signal by a photoelectric conversion element, and the obtained electric signal. Conversion means for converting each pixel into an N-bit digital signal, and storage means having a capacity capable of storing at least N + M-bit signals for each period for each pixel,
The storage information of the storage means and the input electric signal are added 2 ^M times for each pixel and stored in the storage means, and the storage information of the storage means about the addition result is stored in 1/2 ^M. Then, there is provided an averaging means to be stored in the storage means, and a correction means for performing signal correction corresponding to each pixel based on the storage information of the storage means stored by the averaging means.

【００１２】請求項２の発明は、前記記憶手段の加算回
数を信号補正の種類により異なる様に設定したことを特
徴とする。According to a second aspect of the present invention, the number of times of addition in the storage means is set to be different depending on the type of signal correction.

【００１３】請求項３の発明は、前記加算手段の加算処
理および前記平均処理手段の平均処理動作をそれぞれ各
画素当たり１クロックで動作させることを特徴とする。According to a third aspect of the present invention, the addition processing of the adding means and the averaging processing operation of the averaging processing means are operated with one clock for each pixel.

【００１４】請求項４の発明は、原稿を光電変換素子に
より電気信号に変換する光電変換手段と、当該得られた
電気信号を各画素毎にＭビットのデジタルの信号に変換
する変換手段と、各画素につき少なくともＭビットの信
号を１周期走査分記憶できる容量を有する記憶手段と、
隣合う前記信号のレベルの差分値を求めて前記記憶手段
に記憶させる差分処理手段と、前記差分値を復元するた
めに用いる少なくとも１つの基準値を保持する基準値保
持手段と、当該記憶された差分値および前記基準値から
元の信号を順次に復元する復元処理手段と、当該復元さ
れる信号と該信号の後に前記変換手段から出力される信
号とについて、順次にＮ回加算する加算手段と、当該Ｎ
回分加算された信号を１／Ｎに平均する平均処理手段
と、当該１／Ｎされた信号に対して各画素に対応した信
号補正を行う補正手段を有したことを特徴とする。According to a fourth aspect of the present invention, photoelectric conversion means for converting an original into an electric signal by a photoelectric conversion element, and conversion means for converting the obtained electric signal into an M-bit digital signal for each pixel are provided. Storage means having a capacity capable of storing at least an M-bit signal for each period scanning for each pixel;
Difference processing means for obtaining a difference value between the levels of the adjacent signals and storing it in the storage means, reference value holding means for holding at least one reference value used to restore the difference value, and the stored Restoration processing means for sequentially restoring the original signal from the difference value and the reference value, and addition means for sequentially adding N times the restored signal and the signal output from the conversion means after the signal. , The N
It is characterized in that it has an averaging means for averaging the batch-added signals to 1 / N, and a correcting means for performing signal correction corresponding to each pixel on the 1 / N signals.

【００１５】請求項５の発明は、前記加算手段の加算回
数を前記信号補正の種類により異なる様に設定すること
を特徴とする。The invention of claim 5 is characterized in that the number of times of addition by the adding means is set so as to differ depending on the type of the signal correction.

【００１６】請求項６の発明は、前記記憶手段に記憶す
る信号のレベルのビット数が規定値を超える異常を検知
する手段をさらに有したことを特徴とする。The invention of claim 6 is characterized by further comprising means for detecting an abnormality in which the number of bits of the level of the signal stored in the storage means exceeds a specified value.

【００１７】請求項７の発明は、前記加算手段の加算処
理および前記平均処理手段の平均処理動作をそれぞれ各
画素当たり１クロックで動作させることを特徴とする。According to a seventh aspect of the present invention, the addition processing of the adding means and the averaging processing operation of the averaging processing means are operated with one clock for each pixel.

【００１８】[0018]

【作用】請求項１の発明によれば、画像信号の不均一性
を補正するために均一濃度の反射板の信号を取り込んで
補正する際に、１回だけの取り込みデータを用いるので
はなく複数回の取り込みを行い各画素毎に平均処理した
データを用いることで、通常発生するバラツキ以外に時
間に依存するバラツキに対しても補正することが可能と
なる。According to the first aspect of the present invention, when the signal of the reflector having a uniform density is acquired and corrected in order to correct the nonuniformity of the image signal, a plurality of captured data are used instead of using the captured data only once. By using the data that has been captured twice and averaged for each pixel, it is possible to correct not only variations that normally occur but also variations that depend on time.

【００１９】請求項２，５の発明では、信号補正の種類
に応じ加算回数を変化させることができ、良質の画像を
受ることができる。According to the second and fifth aspects of the invention, the number of additions can be changed according to the type of signal correction, and a high quality image can be received.

【００２０】請求項３，７の発明は、専用のデジタル回
路を用いたパイプライン処理が可能となる。According to the inventions of claims 3 and 7, pipeline processing using a dedicated digital circuit becomes possible.

【００２１】請求項４の発明によれば、画像信号の不均
一性を補正する為に均一濃度の反射板の信号を取り込ん
で補正する際に、１回だけの取り込みデータを用いるの
ではなく複数回の取り込みを行い各画素毎に平均処理し
たデータを用いることで、通常発生するバラツキ以外に
時間に依存するバラツキに対しても補正することが可能
となる。また、単純に画素毎に複数回加算するのではな
く、隣合う画素の差分値を記憶して、次のラインの画素
の差分値と加算して記憶する。According to the invention of claim 4, when the signal of the reflection plate of uniform density is acquired and corrected in order to correct the non-uniformity of the image signal, a plurality of captured data are used instead of using the captured data only once. By using the data that has been captured twice and averaged for each pixel, it is possible to correct not only variations that normally occur but also variations that depend on time. Further, instead of simply adding a plurality of times for each pixel, the difference value between adjacent pixels is stored, and the difference value of the pixel on the next line is added and stored.

【００２２】その後、元の画素レベルに復元して平均化
することでメモリの必要ビット数を減らす事が可能とな
りＬＳＩ化が可能となる。After that, by restoring the pixel level to the original level and averaging it, it is possible to reduce the required number of bits of the memory, and it is possible to realize an LSI.

【００２３】請求項６の発明は信号のオーバーフローを
検知して、その信号の補正をすることも可能となる。According to the invention of claim 6, it is possible to detect the overflow of the signal and correct the signal.

【００２４】[0024]

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。Embodiments of the present invention will now be described in detail with reference to the drawings.

【００２５】＜第１実施例＞図１は、本発明の第１実施
例による画像処理装置の構造を示す断面図である。<First Embodiment> FIG. 1 is a sectional view showing the structure of an image processing apparatus according to the first embodiment of the present invention.

【００２６】図において、１は原稿給送手段となる原稿
給送装置であり、載置された原稿を１枚ずつ、あるいは
２枚連続に原稿台ガラス面２上の所定位置に給送する。
３はランプ、走査ミラー５等で構成されるスキャナーで
あり、原稿給送装置１により原稿台ガラス面２に載置さ
れると、スキャナー本体が所定方向に往復走査される。
原稿反射光は走査ミラー５〜７を介してレンズ８を通過
して、イメージセンサ部９に結像する。イメージセンサ
部９は、後述する３色分解ブレーズド回折格子、ＣＣＤ
（固体撮像素子）により構成されており入力された反射
光は色分解されて、電気信号に変換され、この原稿読み
取り信号に対して種々の画像処理が行われる。In FIG. 1, reference numeral 1 denotes a document feeder serving as a document feeder, which feeds the placed documents one by one or continuously to a predetermined position on the platen glass surface 2.
Reference numeral 3 denotes a scanner including a lamp, a scanning mirror 5, and the like. When placed on the platen glass surface 2 by the document feeding device 1, the scanner body is reciprocally scanned in a predetermined direction.
The reflected light of the document passes through the lens 8 through the scanning mirrors 5 to 7 and forms an image on the image sensor unit 9. The image sensor unit 9 includes a three-color separation blazed diffraction grating, a CCD, which will be described later.
The reflected light that is input by the (solid-state image sensor) is color-separated and converted into an electrical signal, and various image processing is performed on the original reading signal.

【００２７】１０はレーザースキャナーで構成される露
光制御部で、コントローラ部ＣＯＮＴの画像信号制御部
４３（図５参照）から出力される画像データに基づいて
変調された光ビームを感光体１１に照射する。１２，１
３は現像器で、感光体１１に形成された静電潜像を所定
色の現像剤（トナー）で可視化する。１４，１５は被転
写紙積載部で、定形サイズの記録媒体が積載収納され、
給送ローラの駆動によりレジスト配設位置まで給送さ
れ、感光体１１に形成される画像との画像先端合わせタ
イミングをとられた状態で再給紙される。Reference numeral 10 denotes an exposure control unit composed of a laser scanner, which irradiates the photoconductor 11 with a light beam modulated based on the image data output from the image signal control unit 43 (see FIG. 5) of the controller CONT. To do. 12, 1
A developing unit 3 visualizes the electrostatic latent image formed on the photoconductor 11 with a developer (toner) of a predetermined color. Denoted at 14 and 15 are transfer sheet stacking units, which store and store standard-size recording media.
The sheet is fed to the registration arrangement position by driving the feeding roller, and is re-fed in a state where the image leading edge alignment timing with the image formed on the photoconductor 11 is taken.

【００２８】１６は転写分離帯電器で、感光体１１に現
像されたトナー像を被転写紙に転写した後、感光体１１
より分離して搬送ベルトを介して定着部１７で定着され
る。１８は排紙ローラで、画像形成の終了した被転写紙
をトレー２０に積載排紙する。１９は方向フラッパーで
画像形成の終了した被転写紙の搬送方向を排紙口と内部
搬送路方向に切り換え、多重／両面画像形成プロセスに
備える。Reference numeral 16 is a transfer separation charger, which transfers the toner image developed on the photoconductor 11 to the transfer paper and then the photoconductor 11
It is further separated and fixed by the fixing unit 17 via the conveyor belt. A paper discharge roller 18 stacks and discharges the transfer-receiving paper on which the image formation is completed on the tray 20. Reference numeral 19 is a direction flapper for switching the carrying direction of the transferred paper on which the image formation has been completed to the paper discharge port and the internal carrying path direction to prepare for the multiplex / double-sided image forming process.

【００２９】以下、記録媒体への画像形成について説明
する。イメージセンサ部９に入力された画像信号、すな
わち後述するリーダ４２からの入力信号は、ＣＰＵ４５
により制御される画像信号制御回路４３によって処理を
施されてプリンタ部４４に至る。プリンタ４４に入力さ
れた信号は露光制御部１０にて光信号に変換されて画像
信号に従い感光体１１を照射する。照射光によって感光
体１１上に作られた潜像は現像器１２もしくは現像器１
３によって現像される。上記潜像タイミングを合わせて
被転写紙積載部１４もしくは被転写紙積載部１５より転
写紙が搬送され、転写部１６において、上記現像された
像が転写される。転写された像は、定着部１７にて被転
写紙に定着された後、排紙部１８より装置外部に排出さ
れる。The image formation on the recording medium will be described below. An image signal input to the image sensor unit 9, that is, an input signal from a reader 42 described later is sent to the CPU 45.
The image signal control circuit 43, which is controlled by, performs processing and reaches the printer unit 44. The signal input to the printer 44 is converted into an optical signal by the exposure control unit 10 and illuminates the photoconductor 11 according to the image signal. The latent image formed on the photoreceptor 11 by the irradiation light is the developing device 12 or the developing device 1.
3 is developed. The transfer paper is conveyed from the transfer paper stacking unit 14 or the transfer paper stacking unit 15 at the latent image timing, and the developed image is transferred to the transfer unit 16. The transferred image is fixed on the transfer paper by the fixing unit 17, and then discharged from the paper output unit 18 to the outside of the apparatus.

【００３０】また、両面記録時は、被転写紙が排紙セン
サ１９を通過後、排紙部ローラ１８を排紙方向と反対の
方向に回転させる。また、これと同時にフラッパー２０
を上方に上げて複写済みの転写紙を搬送路２２，２３を
介して中間トレー２４に格納する。次に行う裏面記録時
に中間トレー２４に格納されている転写紙が給紙され、
裏面の転写が行われる。During double-sided recording, after the transfer target paper passes the paper discharge sensor 19, the paper discharge section roller 18 is rotated in the direction opposite to the paper discharge direction. At the same time, the flapper 20
Is raised to store the copied transfer paper in the intermediate tray 24 via the transport paths 22 and 23. The transfer paper stored in the intermediate tray 24 is fed at the time of the next back surface recording,
The back side is transferred.

【００３１】また、多重記録時は、フラッパー２１を上
方に上げて複写済みの転写紙を搬送路２２，２３の搬送
路を介して中間トレー２４に格納する。次に行う多重記
録に中間トレー２４に格納されている転写紙が給送さ
れ、多重転写が行われる。Further, at the time of multiple recording, the flapper 21 is raised and the copied transfer paper is stored in the intermediate tray 24 via the transport paths of the transport paths 22 and 23. The transfer paper stored in the intermediate tray 24 is fed to the next multiplex recording, and the multiplex transfer is performed.

【００３２】図２は、イメージセンサ部９の構成と原稿
の反射光の関係を示した図である。FIG. 2 is a diagram showing the relationship between the configuration of the image sensor unit 9 and the reflected light of the original.

【００３３】原稿面２の画像情報は、結像光学系である
レンズ８との間に配したミラー（図示していない）等に
より、ライン走査されると共にレンズ８を介し３色色分
解用ブレーズド回折格子３０によりカラー画像読み取り
に於ける３色の光束に分離された後、ＣＣＤ３１の各々
対応するラインセンサ上に結合される。The image information on the document surface 2 is line-scanned by a mirror (not shown) arranged between the lens 8 and the lens 8 which is an image forming optical system, and is also blazed diffraction for three-color separation through the lens 8. After being separated into light fluxes of three colors in the color image reading by the grating 30, they are coupled to the corresponding line sensors of the CCD 31, respectively.

【００３４】図３は、ＣＣＤ３１を示すものである。図
３において３２は固体撮像素子の基板、３３，３４，３
５はそれぞれＲ，Ｇ，Ｂの各色に対応する固体撮像素子
アレイであり、固体撮像素子３６がアレイ状に配置され
ている。３７，３８は、３ラインアレイの間隔を示して
いる。Ｒ（レッド），Ｇ（グリーン），Ｂ（ブルー）の
３原色に対応する３ラインセンサ間隔は、画角に対して
決定される。FIG. 3 shows the CCD 31. In FIG. 3, 32 is a substrate of the solid-state image pickup device, 33, 34, 3
Reference numeral 5 denotes a solid-state image pickup element array corresponding to each color of R, G, B, and solid-state image pickup elements 36 are arranged in an array. Reference numerals 37 and 38 indicate the intervals of the 3-line array. Three-line sensor intervals corresponding to the three primary colors of R (red), G (green), and B (blue) are determined with respect to the angle of view.

【００３５】図４は、３色色分解用１次元ブレーズド回
折格子３０の説明をするためのものである。３色色分解
用１次元ブレーズド回折格子３０は、色分解方向に階段
状格子が周期的に繰り返される構造であり、例えば、周
期ピッチＰ−６０μｍ、格子厚ｄ１−ｄ２−３１００μ
ｍ、媒質屈折率−１．５とした場合、図示の如く入射光
は、透過解析されて３方向に分解される。FIG. 4 is for explaining the one-dimensional blazed diffraction grating 30 for three-color separation. The one-dimensional blazed diffraction grating 30 for three-color separation has a structure in which a step grating is periodically repeated in the color separation direction. For example, a periodic pitch P-60 μm and a grating thickness d1-d2-3100 μ.
When m and the medium refractive index are -1.5, the incident light is analyzed for transmission and decomposed into three directions as shown in the figure.

【００３６】図５は、図１に示したコントローラ部ＣＯ
ＮＴの回路構成を説明するブロック図であり、４５はＣ
ＰＵ（中央演算処理ユニット）回路部で、ＲＯＭ（リー
ドオンリメモリ）４６、ＲＡＭ（ランダムアクセスメモ
リ）４７を内蔵し、ＲＯＭ４６に記憶された制御プログ
ラムに基づいて各部を総括的に制御する。FIG. 5 shows the controller unit CO shown in FIG.
It is a block diagram explaining the circuit configuration of NT, 45 is C
A PU (Central Processing Unit) circuit unit contains a ROM (Read Only Memory) 46 and a RAM (Random Access Memory) 47, and collectively controls each unit based on a control program stored in the ROM 46.

【００３７】４１は原稿自動給送装置制御部で、載置さ
れた原稿を１枚づつ、あるいは２枚連続に原稿台ガラス
２面上の所定位置に給送するなどの制御をする。Reference numeral 41 denotes an automatic document feeder control unit which controls the feeding of the placed originals one by one or continuously to a predetermined position on the surface of the original glass 2 for example.

【００３８】４２はイメージリーダで、上記イメージセ
ンサ部９などより構成され色分解され光電変換されたア
ナログ画像信号を画像制御回路４３に出力する。４４は
プリンタで、画像制御回路４３から出力されるビデオ信
号に基づいて露光制御部１０を駆動して光ビームを感光
体１１に照射する。また、４８は操作部で画像形成に必
要なモードの設定のためのキー、表示器等を有する操作
パネルが設けられている。An image reader 42 outputs an analog image signal, which is composed of the image sensor unit 9 and the like and is color-separated and photoelectrically converted, to an image control circuit 43. A printer 44 drives the exposure control unit 10 based on the video signal output from the image control circuit 43 to irradiate the photoconductor 11 with a light beam. An operation panel 48 is provided with an operation panel having keys, a display, etc. for setting a mode required for image formation.

【００３９】図６は本発明のポイントである画像信号制
御部４３の詳細構成を示す図である。図６においてイメ
ージリーダ４２によりＲＧＢの電気信号に変換されたア
ナログ画像信号は増幅回路５０に入力され、所定の出力
レベルまで画像信号を増幅される。増幅回路５０で所定
の出力レベルまで増幅されたアナログ画像信号はＡ／Ｄ
変換器５１によりデジタル信号に変換される（本実施例
では各８ビット）。FIG. 6 is a diagram showing a detailed configuration of the image signal control unit 43, which is a feature of the present invention. In FIG. 6, the analog image signal converted into an RGB electrical signal by the image reader 42 is input to the amplifier circuit 50, and the image signal is amplified to a predetermined output level. The analog image signal amplified to a predetermined output level by the amplifier circuit 50 is A / D
It is converted into a digital signal by the converter 51 (each 8 bits in this embodiment).

【００４０】ついで黒補正／白補正部５２により黒レベ
ルの補正と白レベルの補正（シェーディング補正）が施
された後、ＮＤ信号生成部５３および色検出部５４にＲ
ＧＢの各信号が入力される。ＮＤ信号生成部５３では、
ＲＧＢの信号が二次式により加算されて、次に、１／３
に除算されて輝度信号Ｄｏｕｔが出力される。Next, after black level correction and white level correction (shading correction) have been performed by the black correction / white correction section 52, the ND signal generation section 53 and the color detection section 54 receive R
Each signal of GB is input. In the ND signal generator 53,
RGB signals are added by a quadratic equation, and then 1/3
And the luminance signal Dout is output.

【００４１】[0041]

【数１】Ｄｏｕｔ＝（Ｒｉｎ＋Ｇｉｎ＋Ｂｉｎ）／３ 色検出部５４ではＲＧＢの信号比率により例えば赤、
緑、青、ラインマーカーのピンク、イエロー、ダイダ
イ、白および黒に分類されて３ビットの色信号Ｃｏｕｔ
として出力される。[Equation 1] Dout = (Rin + Gin + Bin) / 3 In the color detection unit 54, for example, red,
3-bit color signal Cout classified into green, blue, line marker pink, yellow, daidai, white, and black
Is output as.

【００４２】輝度信号Ｄｏｕｔ、色信号Ｃｏｕｔは変倍
部５５で主走査方向（ＣＣＤのライン方向）の変倍ある
いは画像の移動処理が行われて画像処理部５６に入力さ
れる。画像処理部５６では、網がけ、色情報を単一色の
パターンに変換するパターン化処理、マスキング、トリ
ミング、白黒反転等の処理が行われる。The luminance signal Dout and the chrominance signal Cout are subjected to scaling in the main scanning direction (CCD line direction) or image moving processing by the scaling section 55, and are input to the image processing section 56. The image processing unit 56 performs processing such as patterning processing for converting the color information into a single color pattern, masking, trimming, black and white inversion, and the like.

【００４３】その後、濃度補正部５７で輝度−濃度変
換、プリンターでの濃度補正が行われてレーザープリン
ターのプリンター制御部４４に送られる。ＮＤ信号生成
部５３および色検出部５４から出力された輝度信号Ｄｏ
ｕｔと色信号Ｃｏｕｔはヒストグラム作成部５９で輝度
信号から濃度ヒストグラムが作成される。このヒストグ
ラムには必要に応じて色信号情報が付加される。After that, the density correction unit 57 performs brightness-density conversion and density correction in the printer, and sends it to the printer control unit 44 of the laser printer. The luminance signal Do output from the ND signal generator 53 and the color detector 54
With respect to ut and the color signal Cout, the histogram creating unit 59 creates a density histogram from the luminance signal. Color signal information is added to this histogram as needed.

【００４４】また、色信号Ｃｏｕｔはマーカー領域検出
部５８により原稿にマーカーで指定された領域の信号を
検出してマーカーの領域が求められて処理領域信号とし
て画像処理部５６に送られ領域内外の白黒反転、網がけ
等の処理が実行される。As for the color signal Cout, the marker area detecting section 58 detects a signal of the area designated by the marker on the original to obtain the area of the marker, which is sent to the image processing section 56 as a processing area signal to detect the inside and outside of the area. Processing such as black and white reversal and shading is executed.

【００４５】次に本発明の特徴をなす図６の黒補正／白
補正回路５２について説明する。Next, the black correction / white correction circuit 52 of FIG. 6 which is a feature of the present invention will be described.

【００４６】黒補正／白補正回路５２では、まず黒補正
処理がされた後に白補正処理が行われる。In the black correction / white correction circuit 52, black correction processing is first performed, and then white correction processing is performed.

【００４７】図７は、黒補正／白補正部５２の中の黒補
正回路の構成を示す。ＣＣＤ３１から送られた画像信号
はＣＣＤ３１に入力される光量が微小の時は、図８に示
す如く画素間のバラツキ等が大きく、これをそのまま画
像として出力すると、画像データ部にスジやムラが生じ
る。また、ＣＣＤ３１や増幅回路５０等の環境温度によ
りＣＣＤ３１の暗電流が増加したり、増幅回路５０の温
度特性により信号レベルの変化が生じる。そこで、暗時
の出力を補正する必要があり図７に示す様な黒補正回路
で以下のように補正する。FIG. 7 shows the configuration of the black correction circuit in the black correction / white correction unit 52. When the image signal sent from the CCD 31 has a small amount of light input to the CCD 31, there are large variations between pixels as shown in FIG. 8, and if this is output as an image as it is, streaks and unevenness occur in the image data portion. . In addition, the dark current of the CCD 31 increases due to the environmental temperature of the CCD 31 and the amplifier circuit 50, and the signal level changes due to the temperature characteristic of the amplifier circuit 50. Therefore, it is necessary to correct the output in the dark, and the black correction circuit as shown in FIG. 7 performs the following correction.

【００４８】原稿読み取り動作に先だって、光学系の走
査部分を、原稿台先端部の非画像領域に配置された均一
濃度を有する黒色板に移動し、ランプ３を点灯し黒レベ
ル画像信号を黒補正回路に入力する。ブルー信号Ｂｉｎ
に関しては、この画像データの１ライン分を、後述する
方法により複数回の取り込みを行い各画素毎に平均処理
したデータを黒レベルＲＡＭ１０２ａに格納する。Prior to the original reading operation, the scanning portion of the optical system is moved to a black plate having a uniform density arranged in the non-image area at the front end of the original table, the lamp 3 is turned on and the black level image signal is black-corrected. Input to the circuit. Blue signal Bin
With regard to (1), one line of this image data is fetched a plurality of times by the method described later, and the averaged data for each pixel is stored in the black level RAM 102a.

【００４９】後述するように２５６回加算して平均化す
るのであれば、ＲＡＭ１０２ａのビット幅は、２^M ＝２
５６よりＭ＝８となり入力信号のビット数が８ビットで
あればＭ＋Ｎ＝１６ビットになる。If 256 times addition and averaging are performed as will be described later, the bit width of the RAM 102a is 2 ^M = 2.
From 56, M = 8, and if the number of bits of the input signal is 8 bits, M + N = 16 bits.

【００５０】１００ａは加算器で、入力された画像信号
と黒レベルＲＡＭ１０２ａの内容を加算する。Ａ入力は
８ビット、Ｂ入力は１６ビットであるのでＡ入力の上位
側に全て０の８ビットの信号が入力されているとして１
６ビットで加算処理を行う。１０１ａは黒レベルＲＡＭ
１０２ａへ入力するデータを選択するセレクタでタイミ
ング発生回路１０９ａからのセレクト信号でＡ−Ｄのい
ずれかの種類のデータを選択する。An adder 100a adds the input image signal and the contents of the black level RAM 102a. Since the A input is 8 bits and the B input is 16 bits, it is assumed that an 8-bit signal of 0 is input to the upper side of the A input.
Addition processing is performed with 6 bits. 101a is a black level RAM
A selector for selecting data to be input to 102a selects any one of data types A to D by a select signal from the timing generation circuit 109a.

【００５１】１０３ａはデータ・ラッチで１０４ａのイ
ンバータによって反転されたＣＬＫ信号により黒レベル
ＲＡＭ１０２ａから出力されたデータをラッチして加算
器１００ａと除算器１０５ａに与えられる。１０５ａは
除算器で１／２^M の演算が行われる。Ｍの値はＣＰＵ４
５よりＳＨＦＶＡＬ信号によって与えられる。除算器１
０５ａでは１／２^M の演算は１６ビットのデータをＭビ
ット分シフトによって行われる。シフトされた上位のビ
ットは０となる。A data latch 103a latches the data output from the black level RAM 102a by the CLK signal inverted by the inverter of 104a and supplies the latched data to the adder 100a and the divider 105a. Reference numeral 105a denotes a divider which performs 1/2 ^M calculation. The value of M is CPU4
5 is given by the SHFVAL signal. Divider 1
In 05a, the operation of 1/2 ^M is performed by shifting 16-bit data by M bits. The high-order bit shifted is 0.

【００５２】１０６ａ，１０７ａはバスバッファで、特
に１０７ａはＢＵＳＤＩＲ Ｂ信号がＬｏｗレベルの時
にイネーブルとなりＣＰＵデータバスに黒レベルＲＡＭ
１０２ａに記憶されているデータが出力される。ＣＰＵ
データバスは８ビットであるので１６ビットデータのう
ちで上位８ビット、下位８ビットに分けられて出力され
ることになる。１０８ａは減算器で入力されたデータ
（Ａ入力）から黒データＲＡＭ１０２ａからのデータ
（Ｂ入力）を減算する。Reference numerals 106a and 107a are bus buffers, and particularly 107a is BUSDIR. When the B signal is at low level, it is enabled and the CPU data bus has a black level RAM.
The data stored in 102a is output. CPU
Since the data bus has 8 bits, 16 bits of data are divided into upper 8 bits and lower 8 bits for output. Reference numeral 108a subtracts the data (B input) from the black data RAM 102a from the data (A input) input by the subtractor.

【００５３】１１０ａはセレクタでタイミング発生回路
１０９ａで作られたアドレス信号とＣＰＵアドレスをＣ
ＰＡＣ信号により選択して黒データＲＡＭ１０２ａのア
ドレス信号として与える。１０９ａはタイミング発生回
路で、データの１画素分の同期信号ＣＬＫおよび１ライ
ン分の同期信号ＨＳＹＮＣを元にアドレス信号、セレク
タ１０１ａのセレクト信号を作成する。データのＲＡＭ
１０２ａへの取り込み動作はＣＰＵ４５からのスタート
信号により開始される。Reference numeral 110a denotes a selector which outputs the address signal generated by the timing generation circuit 109a and the CPU address as C.
It is selected by the PAC signal and given as an address signal of the black data RAM 102a. A timing generation circuit 109a creates an address signal and a select signal of the selector 101a based on the sync signal CLK for one pixel of data and the sync signal HSYNC for one line of data. Data RAM
The loading operation to 102a is started by a start signal from the CPU 45.

【００５４】回路全体は図９に示すタイミングで下記の
ように動作する。タイミング発生回路１０９ａに与えら
れたスタート信号によりＴ１，Ｔ２，Ｔ３の期間で黒デ
ータＲＡＭ１０２ａのＲＡＭクリア、データの加算処
理、および除算処理が行われる、まず図９のＴ１の期間
ではセレクタ１０１ａのＣ入力が選択され黒データＲＡ
Ｍ１０２ａが０でクリアされる。１画素単位のタイミン
グは図１０に示すように０データが入力されＲＡＭの書
き込み（ＲＡＭ／ＷＲ）信号が作られて書き込まれる。The entire circuit operates as follows at the timing shown in FIG. RAM clear of the black data RAM 102a, data addition processing, and division processing are performed in the periods T1, T2, and T3 by the start signal given to the timing generation circuit 109a. First, in the period T1 of FIG. Input selected and black data RA
M102a is cleared with 0. As shown in FIG. 10, 0 data is input and the write (RAM / WR) signal of the RAM is generated and written at the timing of one pixel unit.

【００５５】図９のＴ２の期間では、図１０に示すよう
にＣＬＫ信号の前の位置（Ｈｉｇｈ（ハイ）レベル区
間）ではＲＡＭからデータが読み出されてラッチ１０３
ａで保持されて加算器１００ａに与えられて入力された
データと加算されて、ＣＬＫ信号の後の位置（Ｌｏｗ
（ロー）レベル区間）ではセレクタ１０１ａのＡ入力が
選択されてＲＡＭ１０２ａに与えられてＲＡＭ／ＷＲ信
号により書き込まれる。この動作がデータの平均回数分
繰り返される。２５６回の平均であれば２５６ラインの
期間繰り返されることになる。During the period T2 in FIG. 9, as shown in FIG. 10, data is read from the RAM and latches 103 at the position before the CLK signal (high level section).
The data held in a and added to the data input to and added to the adder 100a is added to the position after the CLK signal (Low
In the (low) level section), the A input of the selector 101a is selected, given to the RAM 102a, and written by the RAM / WR signal. This operation is repeated for the average number of times of data. If 256 times are averaged, it will be repeated for a period of 256 lines.

【００５６】図９のＴ３の期間では、図１０に示すよう
にＣＬＫ信号の前の位置（Ｈｉｇｈレベル区間）ではＲ
ＡＭ１０２ａからデータが読み出されてラッチ１０３ａ
で保持されて除算器１０５ａに与えられてＣＰＵからの
ＳＨＦＶＡＬ信号の値により１／２^M されて、ＣＬＫ信
号の後の位置（Ｌｏｗレベル区間）ではセレクタ１０１
ａのＢ入力が選択されてＲＡＭに与えられてＲＡＭ／Ｗ
Ｒ信号により書き込まれる。During the period T3 in FIG. 9, as shown in FIG. 10, at the position before the CLK signal (high level section), R is generated.
Data is read from the AM 102a and latched 103a
Is held by and is given to the divider 105a and is 1/2 ^{M according} to the value of the SHFVAL signal from the CPU. At the position after the CLK signal (Low level section), the selector 101
B input of a is selected and given to RAM to RAM / W
It is written by the R signal.

【００５７】Ｔ１，Ｔ２，Ｔ３の期間で処理されると平
均された１ライン分の黒レベル信号がＲＡＭ１０２ａの
中に格納される。以上、黒基準値読込みモードと呼ぶ。
ここで１／２^M の２^M の値は通常は２５６回程度に設定
されるのでＭは８という値になる。When processed during the period of T1, T2, T3, the averaged black level signal for one line is stored in the RAM 102a. The above is called the black reference value reading mode.
Here, the value of 2 ^M of 1/2 ^M is usually set to about 256 times, so M becomes a value of 8.

【００５８】画像読み取りの時には、ＲＡＭ１０２ａは
読み出しモードになり、読み出されたデータは１６ビッ
トのうち下位８ビットが減算器１０８ａのＢ入力へ毎ラ
イン、１画素毎に入力される。従って、黒補正回路出力
は、黒レベルデータＤＫ（ｉ）に対して、例えばブルー
信号の場合、Ｂｉｎ（ｉ）−ＤＫ（ｉ）＝Ｂｏｕｔ
（ｉ）として得られる（黒補正モードと呼ぶ）。At the time of image reading, the RAM 102a is in the read mode, and the lower 8 bits of the read data of 16 bits are input to the B input of the subtractor 108a for each line and for each pixel. Therefore, the output of the black correction circuit is, for example, in the case of a blue signal, for the black level data DK (i), Bin (i) -DK (i) = Bout.
It is obtained as (i) (called a black correction mode).

【００５９】ここで減算器１０８ａは演算結果が、もし
負になるなら出力は０になるように設計されているもの
とする。同様にグリーンＧｉｎ、レッドＲｉｎも同様に
処理される。また、ＣＰＡＣ信号をＨレベルにすること
でＣＰＵ４５からのＲＡＭ１０２ａのアクセスが可能と
なる。さらに必要に応じてＲＡＭの内容はＣＰＵ４５で
補正される。Here, it is assumed that the subtractor 108a is designed so that the output becomes 0 if the operation result becomes negative. Similarly, green Gin and red Rin are similarly processed. Further, the RAM 45a can be accessed from the CPU 45 by setting the CPAC signal to the H level. Further, the contents of the RAM are corrected by the CPU 45 as needed.

【００６０】図１１に黒補正／白補正部５２の白補正回
路の構成を示す。FIG. 11 shows the configuration of the white correction circuit of the black correction / white correction unit 52.

【００６１】白レベル補正（シェーディング補正）は、
原稿走査ユニットを均一な白色板の位置を移動して照射
した時の白色データに基づき、照明系、光学歪やセンサ
の感度バラツキの補正を行う。The white level correction (shading correction) is
Based on the white data obtained when the original scanning unit is moved to a uniform white plate position and irradiated, the correction of the illumination system, optical distortion, and sensor sensitivity variation is performed.

【００６２】白補正回路の基本的な回路構成は図７に示
す黒補正回路と同一であるが、黒補正では減算器１０８
ａによって補正を行っていたのに対し、白補正では乗算
器１０８ｂを用いる点が異なるのみであるので同一部分
の説明は省略する。Although the basic circuit configuration of the white correction circuit is the same as that of the black correction circuit shown in FIG. 7, the subtractor 108 is used for black correction.
In contrast to the case where the correction is performed by using a, the white correction is different only in that the multiplier 108b is used, and thus the description of the same portions will be omitted.

【００６３】白補正時には、複写動作または読み取り動
作に先立ち、ランプ３を点灯させ、均一白レベルの画像
データを１ライン分の補正ＲＡＭ１０２ｂに格納する。
ここでＲＡＭに格納されたデータは黒補正データと同様
に各画素毎に所定のライン数の平均化が行われたもので
ある。例えば、主走査方向Ａ４長手方向の幅を有すると
すれば、１６ｐｅｌ／ｍｍで４７５２（＝１６×２９７
ｍｍ）画素、すなわち、データ幅が１６ビットとすると
少なくともＲＡＭの容量は４７５２ワードである。図１
２に示すように、ｉ画素目の白色板データＷｉ（ｉ＝１
−４７５２）とすると、ＲＡＭ１０８ｂには、各画素ご
とに白色板に対するデータが格納される。At the time of white correction, the lamp 3 is turned on and image data of a uniform white level is stored in the correction RAM 102b for one line prior to the copying operation or the reading operation.
Here, the data stored in the RAM is obtained by averaging a predetermined number of lines for each pixel, as in the black correction data. For example, if it has a width in the longitudinal direction A4 in the main scanning direction, it is 4752 (= 16 × 297) at 16 pel / mm.
mm) pixels, that is, assuming that the data width is 16 bits, at least the RAM capacity is 4752 words. Figure 1
2, white plate data Wi (i = 1
-4752), the data for the white plate is stored in the RAM 108b for each pixel.

【００６４】一方、Ｗｉに対し、ｉ番目の画素の通常画
像の読み取り値Ｄｉに対し補正後のデータＤ₀ ＝Ｄｉ×
ＦＦH ／Ｗｉとなるべきである。そこで、ＣＰＵ４５か
らＣＰＡＣ信号をＨレベルにすることでＣＰＵからＲＡ
Ｍ１０２ｂに対してアクセス可能とする。次に図１３に
示す処理手順で、ＣＰＵ４５は先頭画素Ｗ₀ に対してＦ
ＦH ／Ｗ₀ ，Ｗｉに対してＦＦH ／Ｗｉ、−−−を順次
演算して補正のためのデータの置換を行う。この関係を
示したものが図１４である。ここで、ＦＦH （１０進数
で２５５）は補正後の目標レベルを示している。以上の
処理手順でブルー信号に対して補正を終了したら（ｓｔ
ｅｐＢ）同様にしてグリーン信号、レッド信号の補正を
ブルー信号と同様の処理手順で順次行い、以後、入力さ
れる原画像データＤｉに対してＤ₀ （Ｄｉ×ＦＦH ／Ｗ
ｉ）が出力されるように図１１の乗算器１０８ｂにＷｉ
データが入力され原画像データＤｉと乗算される。乗算
処理は実数で行われ整数で出力される。補正値（ＦＦH
／Ｗｉ）は通常１〜２倍になるように入力信号レベルの
ゲイン等が調整されている。ここで演算結果がＦＦH を
越える場合（オーバーフロー）にはＦＦH になるように
構成されているものとする。On the other hand, for Wi, the corrected data D ₀ = Di × for the read value Di of the normal image of the i-th pixel
Should be FFH / Wi. Therefore, by setting the CPAC signal from the CPU 45 to the H level, the CPU causes RA
M102b can be accessed. Next, in the processing procedure shown in FIG. 13, the CPU 45 sets F for the first pixel W ₀ .
FH / W _0, FFH / Wi respect Wi, the replacement of the data for correction are sequentially calculates ---. FIG. 14 shows this relationship. Here, FFH (255 in decimal) indicates the corrected target level. When the correction of the blue signal is completed by the above processing procedure (st
epB) Similarly, the green signal and the red signal are sequentially corrected in the same processing procedure as the blue signal, and thereafter, D ₀ (Di × FFH / W) is applied to the input original image data Di.
i) is output to the multiplier 108b shown in FIG.
The data is input and multiplied by the original image data Di. The multiplication process is performed with a real number and output with an integer. Correction value (FFH
/ Wi) is adjusted such that the gain of the input signal level is usually 1 to 2 times. Here, if the calculation result exceeds FFH (overflow), it is assumed to be FFH.

【００６５】以上の如く、画像入力系の黒レベル感度、
ＣＣＤの暗電流バラツキ、各センサ間感度バラツキ、光
学系光量バラツキや白レベル感度等の種々の要因に基づ
く、黒レベル、白レベルの補正を行い、主走査方向にわ
たって、白黒ともに各色毎に均一に補正された画像デー
タＢｏｕｔ、Ｇｏｕｔ、Ｒｏｕｔが得られる。As described above, the black level sensitivity of the image input system,
The black level and white level are corrected based on various factors such as CCD dark current variation, sensor sensitivity variation, optical system light intensity variation, and white level sensitivity, and evenly for each color in black and white over the main scanning direction. The corrected image data Bout, Gout, Rout are obtained.

【００６６】ここで、黒補正の平均回数は、白補正の平
均回数より多くすることが望ましい。たとえば、黒補正
の２５６回に対して白補正は平均回数は８回にする。白
補正／黒補正されたＲ，Ｇ，Ｂの各８ビットの画像デー
タＲｏｕｔ、Ｇｏｕｔ、Ｂｏｕｔは次にＮＤ信号生成部
５３、色検出部５４に与えられる。本実施例では黒補正
回路においても白補正回路と同様に各画素毎に平均処理
していた。しかしながら、黒補正を行う際に、各画素毎
に平均化処理して行う代わりに複数画素のレベルを平均
化して１個の補正値を設定しても本実施例と同様の効果
が得られる。Here, it is desirable that the average number of black corrections is greater than the average number of white corrections. For example, the average number of white corrections is set to 8 while the number of white corrections is set to 256. The white-corrected / black-corrected 8-bit image data Rout, Gout, and Bout of R, G, and B are next provided to the ND signal generation unit 53 and the color detection unit 54. In this embodiment, even in the black correction circuit, the averaging process is performed for each pixel as in the white correction circuit. However, when performing the black correction, the same effect as that of the present embodiment can be obtained by averaging the levels of a plurality of pixels and setting one correction value instead of performing the averaging process for each pixel.

【００６７】図１５は、この場合の白補正回路と黒補正
回路の構成をまとめて示したものである。図１５におい
て点線内のＡ部分が黒補正を行う部分である。FIG. 15 collectively shows the configurations of the white correction circuit and the black correction circuit in this case. In FIG. 15, a portion A within a dotted line is a portion where black correction is performed.

【００６８】ＣＣＤ３１の内部構成に従って、黒補正回
路の部分はＯＤＤ／ＥＶＥＮに分けられている。これは
ＣＣＤ内部のアナログシフトレジスタの転送効率の違
い、出力アンプのバラツキ等によって発生する原因によ
るＯＤＤ／ＥＶＥＮ側の信号差を補正するためのもので
ある。According to the internal structure of the CCD 31, the portion of the black correction circuit is divided into ODD / EVEN. This is for correcting the signal difference on the ODD / EVEN side due to the difference in transfer efficiency of the analog shift register in the CCD and the cause caused by the variation of the output amplifier.

【００６９】図１５において点線ブロックの黒補正部Ａ
を除く部分は、図１１に示した白補正回路と同一である
ので説明は省略する。In FIG. 15, the black correction portion A of the dotted line block
Since the parts other than are the same as the white correction circuit shown in FIG. 11, description thereof will be omitted.

【００７０】Ａ部分の黒補正回路において１１３，１１
４はラッチでそれぞれＣＰＵ４５からの書き込み信号Ｗ
ＲＯＤＤでＯＤＤ（奇数番目）のデータ、ＷＲＥＶＥＮ
でＥＶＥＮ（偶数番目）を黒補正するための値を保持す
る。１１２はセレクタでラッチ１３４，１１４の値をタ
イミング発生回路１０９ｃで作られたアドレス信号１３
ビットの内の最下位ビットによりどちらかの値が選択さ
れる。１１１は減算器で入力された画像信号からラッチ
１１３，１１４で保持された値を減算する。まず、ラッ
チ１１３，１１４にセットする補正量の求め方について
説明する。In the black correction circuit of the portion A, 113, 11
Reference numeral 4 is a latch, which is a write signal W from the CPU 45.
ODD (odd-numbered) data in RODD, WREVEN
Holds a value for black correction of EVEN (even number). Reference numeral 112 denotes a selector that sets the values of the latches 134 and 114 to the address signal 13 generated by the timing generation circuit 109c.
Either value is selected according to the least significant bit of the bits. Reference numeral 111 subtracts the values held in the latches 113 and 114 from the image signal input by the subtractor. First, how to obtain the correction amount set in the latches 113 and 114 will be described.

【００７１】光学系の走査部分を原稿台先端部の非画像
領域に配置された均一濃度を有する黒色板に移動し、ラ
ンプ３を点灯し黒レベル画像信号を黒補正部Ａに入力す
る。ここでラッチ１１３，１１４には予め０が設定され
ているものとする。黒補正部Ａは図９に示すタイミング
で下記のように動作する。タイミング発生回路１０９ｃ
に与えられたスタート信号によりＴ１，Ｔ２，Ｔ３の期
間でデータＲＡＭ１０２ｃのＲＡＭクリア、データの加
算処理、および除算処理が行われる。The scanning portion of the optical system is moved to a black plate having a uniform density arranged in the non-image area at the front end of the document table, the lamp 3 is turned on, and the black level image signal is input to the black correction portion A. Here, it is assumed that 0 is set in advance in the latches 113 and 114. The black correction unit A operates as follows at the timing shown in FIG. Timing generation circuit 109c
In accordance with the start signal given to, the RAM clear of the data RAM 102c, the data addition process, and the division process are performed in the periods T1, T2, and T3.

【００７２】まずＴ１の期間ではセレクタ１０１ｃのＣ
入力が選択されデータＲＡＭ１０２ｃが０でクリアされ
る。１画素単位のタイミングは図１０に示す様に０デー
タが入力されＲＡＭの書き込み（ＲＡＭ／ＷＲ）信号が
作られて書き込まれる。First, in the period of T1, C of the selector 101c
The input is selected and the data RAM 102c is cleared to 0. As for the timing of one pixel unit, as shown in FIG. 10, 0 data is input and a write (RAM / WR) signal of the RAM is created and written.

【００７３】Ｔ２の期間では、図１０に示すようにＣＬ
Ｋ信号の前の位置（Ｈｉｇｈレベル区間）ではＲＡＭか
らデータが読み出されてラッチ１０３ａで保持されて加
算器１００ｃに与えられて入力されたデータと加算され
る。ＣＬＫ信号の後の位置（Ｌｏｗレベル区間）ではセ
レクタ１０１ｃのＡ入力が選択されてＲＡＭに与えられ
てＲＡＭ／ＷＲ信号により書き込まれる。この動作がデ
ータの平均回数分繰り返される。例えば２５６回の平均
であれば２５６ラインの期間繰り返されることになる。During the period of T2, CL as shown in FIG.
At the position before the K signal (high level section), the data is read from the RAM, held in the latch 103a, added to the data supplied to the adder 100c and input. At a position after the CLK signal (Low level section), the A input of the selector 101c is selected, given to the RAM, and written by the RAM / WR signal. This operation is repeated for the average number of times of data. For example, if the average is 256 times, it will be repeated for a period of 256 lines.

【００７４】Ｔ３の期間では、図１０に示すようにＣＬ
Ｋ信号の前の位置ではＲＡＭからデータが読み出されて
ラッチ１０３ｃで保持されて除算器１０５ｃに与えられ
てＣＰＵ４５からのＳＨＦＶＡＬ信号により１／２^M さ
れて、ＣＬＫ信号の後の位置ではセレクタ１０１ｃのＢ
入力が選択されてＲＡＭに与えられてＲＡＭ／ＷＲ信号
により書き込まれる。During the period T3, as shown in FIG. 10, CL
At the position before the K signal, the data is read from the RAM, held in the latch 103c, given to the divider 105c, and ½ ^M by the SHFVAL signal from the CPU 45, and at the position after the CLK signal, the selector 101c. B
The input is selected, applied to the RAM and written by the RAM / WR signal.

【００７５】Ｔ１，Ｔ２，Ｔ３の期間で平均された１ラ
イン分の黒レベル信号がＲＡＭ１０２ｃの中に格納され
る。ここで１／２^M の２^M の値は通常は２５６回以上に
設定されるのでＭは８という値になる。例えば、主走査
方向Ａ４長手方向の幅を有するとすれば、１６ｐｅｌ／
ｍｍで４７５２（＝１６×２９７ｍｍ）画素、すなわ
ち、データの幅が１６ビットとすると少なくともＲＡＭ
容量は４７５２ワードであり、１画素目の黒色板データ
ＢＫｉ（ｉ＝１−４７５２）とすると、ＲＡＭ１０２ｃ
には各画素毎に平均化された黒色板に対するデータが格
納されることになる。The black level signal for one line averaged during the period of T1, T2, T3 is stored in the RAM 102c. Here, the value of 2 ^M of 1/2 ^M is normally set to 256 times or more, so M becomes a value of 8. For example, if it has a width in the main scanning direction A4 longitudinal direction, 16 pel /
4752 (= 16 × 297 mm) pixels in mm, that is, at least RAM when the data width is 16 bits.
The capacity is 4752 words, and if the black pixel data BKi (i = 1-4752) of the first pixel is used, the RAM 102c
Will store the data for the black plate averaged for each pixel.

【００７６】ここで、ＣＰＡＣ信号をＨレベルにするこ
とでＣＰＵ４５からのＲＡＭ１０２ｃに対してアクセス
を可能な状態にする。次に図１６に示す手順で、ＣＰＵ
４５はＤＫ_2nをＥＶＥＮ（偶数）、ＤＫ_2n+1をＯＤＤ
（奇数）としてそれぞれ複数画素の値を平均する。たと
えば、それぞれ全体で１００個のデータをサンプリング
するとすれば偶数画素では、ＤＫ₀ 、ＤＫ₅₀、ＤＫ
₁₀₀ 、−−−ＤＫ₄₇₅₀の信号を次式により加算し平均す
る。Here, by setting the CPAC signal to the H level, the CPU 45 can access the RAM 102c. Next, in the procedure shown in FIG. 16, the CPU
45 EVEN (even number) of the DK _2n, ODD and DK _{2n + 1}
The values of a plurality of pixels are averaged as (odd number). For example, if 100 pieces of data are sampled in total, DK ₀ , DK ₅₀ , DK
Signals of ₁₀₀ and --DK ₄₇₅₀ are added by the following equation and averaged.

【００７７】[0077]

【数２】ＥＶＥＮ_ofset ＝（ＤＫ₀ ＋ＤＫ₅₀＋−−−Ｄ
Ｋ₄₇₅₀）／１００ 同様に奇数画素では、次式により平均される。[ _Equation 2] EVEN of _set = (DK ₀ + DK ₅₀ + --- D
K ₄₇₅₀ ) / 100 Similarly, odd pixels are averaged by the following equation.

【００７８】[0078]

【数３】ＯＤＤ_ofset ＝（ＤＫ₁ ＋ＤＫ₅₁＋−−−ＤＫ
₄₇₅₁）／１００ このＯＤＤ_ofset およびＥＶＥＮ_ofset が求められた時
点で、図１５におけるラッチ１１３，１１４にこの値を
設定する。[ _Equation 3] ODD of _set = (DK ₁ + DK ₅₁ + --- DK
₄₇₅₁ ) / 100 When this ODD _ofset and EVEN _ofset are obtained, this value is set in the latches 113 and 114 in FIG.

【００７９】ブルー信号に対して補正が終了したら、同
様の処理手順でグリーン信号、レッド信号に対して順次
に補正を行う。以後、入力される原画像データは奇数番
目の画像データにおいてはＤｉ−ＯＤＤ_ofset 、偶数番
目の画像データにおいてはＤｉ−ＥＶＥＮ_ofset が図１
５における減算器１１１により演算される。ここで演算
結果がマイナスになる場合は０になるように減算器１１
１は構成されている。なお、グリーン信号、レッド信号
もブルー信号と同様の処理が行われる。When the correction of the blue signal is completed, the green signal and the red signal are sequentially corrected by the same processing procedure. Thereafter, the input original image data is the Di-ODD _{ofset for} the odd-numbered image data and the Di-EVEN _{ofset for the} even-numbered image data.
5 is calculated by the subtractor 111. Here, the subtracter 11 is set so that it becomes 0 when the operation result becomes negative.
1 is configured. The green signal and the red signal are processed in the same manner as the blue signal.

【００８０】次に白補正について説明する。図１５にお
いてＡ部分の回路で黒補正された信号が減算器１１１か
ら出力され後段の加算器１００ｃに入力される。その後
の回路は黒補正のオフセット値を求める時に使用した部
分と共通になっている。Next, white correction will be described. In FIG. 15, the black-corrected signal in the circuit of part A is output from the subtractor 111 and input to the adder 100c in the subsequent stage. Subsequent circuits are common to the part used when obtaining the offset value for black correction.

【００８１】白補正時には、複写動作または読み取り動
作に先立ちランプ３を点灯させ、均一白レベルの画像デ
ータを１ライン分の補正ＲＡＭ１０２ｃに格納する。そ
の後の処理は上述した実施例での白補正と同様であるの
で説明を省略する。以後、入力される原画像データＤｉ
に対してＤｏ（Ｄｉ×ＦＦH ／Ｗｉ）が出力されるよう
に図１５の乗算器１０８ｃに入力され原画像データと乗
算される。At the time of white correction, the lamp 3 is turned on prior to the copying operation or the reading operation, and the uniform white level image data is stored in the correction RAM 102c for one line. Subsequent processing is the same as the white correction in the above-described embodiment, so description thereof will be omitted. After that, the original image data Di input
Is input to the multiplier 108c in FIG. 15 so that Do (Di × FFH / Wi) is output and is multiplied by the original image data.

【００８２】乗算処理は実数で行われ整数で出力され
る。ここで、演算結果がＦＦH を越える場合（オーバー
フロー）にはＦＦH になるように乗算器１０８ｃが構成
されているものとする。The multiplication process is performed with a real number and output with an integer. Here, it is assumed that the multiplier 108c is configured so as to be FFH when the calculation result exceeds FFH (overflow).

【００８３】以上の如く、黒レベル補正、白レベル補正
を行い、主走査方向にわたって、白黒ともに各色毎に均
一に補正された画像データＢｏｕｔ、Ｇｏｕｔ、Ｒｏｕ
ｔが得られる。本実施例の他、次の改良形態を実施でき
る。As described above, the black level correction and the white level correction are performed, and the image data Bout, Gout, Rou are uniformly corrected for each color in black and white over the main scanning direction.
t is obtained. Besides the present embodiment, the following improvements can be implemented.

【００８４】（１）以上の述べた黒／白補正部５２の２
例では白補正回路において、データＲＡＭに均一白色板
のデータを複数回入力して平均処理してから、ＣＰＵ４
５を用いてプログラムで補正係数を演算して書き変えて
いたが、ハードウエアを用いてＦＦH ／Ｄｉの演算をし
ても良い。(1) 2 of the black / white correction unit 52 described above
In the example, in the white correction circuit, the data of the uniform white plate is input to the data RAM a plurality of times and averaged, and then the CPU 4
Although the correction coefficient is calculated and rewritten by the program using 5, it is also possible to calculate FFH / Di using hardware.

【００８５】（２）その他の方法として図１７に示す様
にデータＲＡＭに入力する際に補正係数を演算してから
データを書き込むような回路を構成してもよい。つま
り、書込み後補正係数を平均処理する事となる。図１７
において１１５は補正係数演算回路でＣＰＵ４５より与
えられた補正後の目標レベルの値がＴＡＧＴＶＡＬとし
て与えられる。補正係数は次式で表される。(2) As another method, as shown in FIG. 17, a circuit may be constructed such that a correction coefficient is calculated when inputting to the data RAM and then the data is written. That is, the post-writing correction coefficient is averaged. FIG. 17
In 115, a correction coefficient calculation circuit is provided with the corrected target level value given by the CPU 45 as TAGTVAL. The correction coefficient is expressed by the following equation.

【００８６】[0086]

【数４】Ｄｉ´＝ＶＡＧＴＶＡＬ／Ｄｉ （３）補正係数演算回路１１５では、演算結果がＦＦH
を越える場合には、ＦＦH 、マイナスの場合には０にな
るように構成されているものとする。求められた補正係
数は後段の加算器１００ｄに送られる。後の加算処理、
補正処理は上述した白補正回路と同様であるので説明を
省略する。[Mathematical formula-see original document] Di '= VAGTVAL / Di (3) In the correction coefficient calculation circuit 115, the calculation result is FFH.
When it exceeds, FFH, and when it is negative, it is set to 0. The calculated correction coefficient is sent to the adder 100d at the subsequent stage. Later addition processing,
The correction process is the same as that of the white correction circuit described above, and therefore its explanation is omitted.

【００８７】（４）前に述べた実施例では、ＲＡＭに記
憶された補正係数データと入力された画像信号とを乗算
して求めていたが他の形態としてＤｉ＊ＦＦH ／Ｗｉの
演算を行う回路を専用的に構成しても良い。また予めこ
の演算結果を求めておき、メモリ（ＲＯＭ、ＲＡＭ等）
に書き込んでルックアップテーブルとして演算回路を構
成しても良い。(4) In the above-mentioned embodiment, the correction coefficient data stored in the RAM is multiplied by the input image signal to obtain the value. However, as another form, the calculation of Di * FFH / Wi is performed. The circuit may be configured exclusively. In addition, the calculation result is obtained in advance, and the memory (ROM, RAM, etc.)
Alternatively, the arithmetic circuit may be configured as a lookup table by writing in

【００８８】（５）本実施例では、黒補正時に光学系の
走査部分を非画像領域に設けた黒色板に移動してランプ
を点灯させて、黒データとして取り込んでいたが、ラン
プを消灯したままデータを取り込んで、ＣＣＤ暗電流な
どの補正を行ってもよい。この場合には均一濃度の黒色
板は用いなくても良い。(5) In this embodiment, at the time of black correction, the scanning portion of the optical system was moved to the black plate provided in the non-image area and the lamp was turned on to capture black data, but the lamp was turned off. The data may be fetched as it is to correct the CCD dark current or the like. In this case, a black plate having a uniform density may not be used.

【００８９】（６）本実施例では、データの加算結果を
メモリから読みだして除算器１０５ａで例えば１／２^M
を行っていたが、ＣＰＵ４５でメモリから読みだしてプ
ログラムで演算処理しても良い。また、白補正時では、
補正後のレベル目標値をＦＦHと決めてＤｉ＝ＦＦH ／
Ｗｉという演算を行う様にしたが、画像処理等の処理内
容に応じて目標値をＦＦH より小さいレベルにしても可
能である。(6) In this embodiment, the addition result of the data is read from the memory and the divider 105a reads, for example, 1/2 ^M.
However, the CPU 45 may read out from the memory and perform arithmetic processing by a program. Also, during white correction,
Determine the corrected level target value as FFH and set Di = FFH /
Although the calculation of Wi is performed, the target value can be set to a level smaller than FFH according to the processing content such as image processing.

【００９０】（７）本実施例では、カラーの画像処理装
置に関して説明したが単色（白黒）読み取りの場合も適
用できることは言うまでもない。(7) In this embodiment, a color image processing apparatus has been described, but it goes without saying that it can be applied to the case of monochromatic (black and white) reading.

【００９１】＜第２実施例＞第２実施例は第１実施例と
ほぼ同様の構成とできるので、第１実施例との相違点の
みを説明する。<Second Embodiment> Since the second embodiment can be configured almost the same as the first embodiment, only the differences from the first embodiment will be described.

【００９２】図１８は、図１６の黒補正／白補正部５２
の黒補正回路の構成を示す。ＣＣＤ３１からの画像信号
はＣＣＤに入力される光量が微小の時は、図８に示す如
く画素間のバラツキ等が大きく、これをそのまま画像と
して出力すると、画像データ部にスジやムラが生じる。FIG. 18 shows the black correction / white correction unit 52 of FIG.
The structure of the black correction circuit of is shown. When the image signal from the CCD 31 has a small amount of light input to the CCD, variations between pixels are large as shown in FIG. 8, and if this is directly output as an image, streaks and unevenness occur in the image data portion.

【００９３】また、ＣＣＤ３１や増幅回路５０等の環境
温度によりＣＣＤ３１の暗電流が増加したり、増幅回路
５０の温度特性により信号レベルの変化が生じる。そこ
で、暗時の出力を補正する必要があり図１８に示すよう
な黒補正回路で補正する。Further, the dark current of the CCD 31 increases due to the environmental temperature of the CCD 31 and the amplifier circuit 50, and the signal level changes due to the temperature characteristic of the amplifier circuit 50. Therefore, it is necessary to correct the output in the dark, and the black correction circuit as shown in FIG. 18 corrects the output.

【００９４】原稿読み取り動作に先だって、光学系の走
査部分を、原稿台先端部の非画像領域に配置された均一
濃度を有する黒色板に移動し、ランプ３を点灯し黒レベ
ル画像信号を黒補正回路に入力する。ブルー信号Ｂｉｎ
に関しては、この画像データの１ライン分を、後述する
方法により複数回の取り込みを行い各画素毎に平均処理
したデータを黒レベルＲＡＭ１１０３ａに格納する。Prior to the original reading operation, the scanning portion of the optical system is moved to a black plate having a uniform density arranged in the non-image area at the front end of the original table, the lamp 3 is turned on and the black level image signal is black-corrected. Input to the circuit. Blue signal Bin
With regard to (1), data for one line of this image data is fetched a plurality of times by the method described later and averaged for each pixel and stored in the black level RAM 1103a.

【００９５】１１００ａは加算器で入力された画像信号
と後述する復元処理回路１１０５ａで復元された信号を
加算する。Ａ入力は８ビット、８入力は１６ビットであ
るのでＡ入力を１６ビットに対応させて上位８ビットは
全て０、下位８ビットに画像信号が入力されているとし
て１６ビットで加算処理を行う。１１０１ａは差分処理
回路で隣合う信号レベルの差分を求める。１１０２ａは
黒レベルＲＡＭ１１０３ａへ入力するデータを選択する
セレクタでタイミング発生回路１１１０ａからのセレク
ト信号でＡ〜Ｄのいずれかの種類のデータを選択する。Reference numeral 1100a adds the image signal input by the adder and the signal restored by the restoration processing circuit 1105a described later. Since the A input is 8 bits and the 8 inputs are 16 bits, the A input is made to correspond to 16 bits, and it is assumed that the upper 8 bits are all 0 and the image signal is input to the lower 8 bits, and the addition processing is performed with 16 bits. A difference processing circuit 1101a obtains the difference between adjacent signal levels. A selector 1102a selects data to be input to the black level RAM 1103a, and selects any one of data types A to D by a select signal from the timing generation circuit 1110a.

【００９６】１１０４ａは基準値保持回路で加算器１１
００ａの結果を１ラインに１個だけ保持する。１１０５
ａは復元処理回路で黒レベルＲＡＭ１１０３ａの信号と
基準値保持回路の信号から元の信号を復元する。１１０
６ａは除算器で１／Ｎの演算が行われる。Ｎの値はＣＰ
Ｕ４５よりＳＨＦＶＡＬ信号によって可変に与えられ
る。Reference numeral 1104a is a reference value holding circuit for the adder 11
Only one result of 00a is held in one line. 1105
Reference numeral a is a restoration processing circuit which restores the original signal from the signal of the black level RAM 1103a and the signal of the reference value holding circuit. 110
6a is a divider for performing 1 / N calculation. The value of N is CP
It is variably given by the SHFVAL signal from U45.

【００９７】除算器１１０６ａでは１／Ｎの演算は１６
ビットのデータをシフトすることで行われる。Ｎ＝２^P
であればＰビットシフトする。シフトされた上位のビッ
トは０となる。１１０７ａ，１１０８ａはバスバッファ
で、特に１１０８ａはＢＵＳＤＩＲ Ｂ信号がＬｏｗレ
ベルの時にイネーブルとなりＣＰＵデータバスに黒レベ
ルＲＡＭ１１０３ａに記憶されているデータが出力され
る。In the divider 1106a, the calculation of 1 / N is 16
This is done by shifting the bit data. N = 2 ^P
If so, P bits are shifted. The high-order bit shifted is 0. 1107a and 1108a are bus buffers, and particularly 1108a is BUSDIR. When the B signal is at the low level, it is enabled and the data stored in the black level RAM 1103a is output to the CPU data bus.

【００９８】１１０９ａは減算器で、入力されたデータ
（Ａ入力）から黒データＲＡＭ１１０３ａからのデータ
（Ｂ入力）を減算する。A subtractor 1109a subtracts the data (B input) from the black data RAM 1103a from the input data (A input).

【００９９】１１１１ａはセレクタでタイミング発生回
路１１１０ａで作られたアドレス信号とＣＰＵアドレス
をＣＰＡＣ信号により選択して黒データＲＡＭ１１０３
ａのアドレス信号として与える。１１１０ａはタイミン
グ発生回路で、データの１画素分の同期信号ＣＬＫおよ
び１ライン分の同期信号ＨＳＹＮＣを元にアドレス信
号、セレクタ１１０２ａのセレクト信号、基準値保持回
路１１０４ａのラッチ信号、復元処理回路１１０５ａの
制御信号を作成する。データのＲＡＭへの取り込み動作
はＣＰＵからのスタート信号により開始される。Reference numeral 1111a is a selector for selecting the address signal and the CPU address generated by the timing generation circuit 1110a by the CPAC signal, and the black data RAM 1103.
It is given as the address signal of a. Reference numeral 1110a denotes a timing generation circuit, which is based on the sync signal CLK for one pixel of data and the sync signal HSYNC for one line of data, an address signal, a select signal of the selector 1102a, a latch signal of the reference value holding circuit 1104a, and a restoration processing circuit 1105a. Create a control signal. The operation of fetching data into the RAM is started by a start signal from the CPU.

【０１００】回路全体は図９に示すタイミングで下記の
様に動作する。タイミング発生回路１１１０ａに与えら
れたスタート信号によりタイミングＴ１，Ｔ２，Ｔ３の
期間で黒データＲＡＭ１１０３ａのＲＡＭクリア、デー
タの加算処理、および除算処理が行われる。The entire circuit operates as follows at the timing shown in FIG. The start signal provided to the timing generation circuit 1110a performs the RAM clear of the black data RAM 1103a, the data addition processing, and the division processing in the periods of timings T1, T2, and T3.

【０１０１】まずＴ１の期間ではセレクタ１１０２ａの
Ｃ入力が選択され黒データＲＡＭ１１０３ａが０でクリ
アされる。また、基準値保持回路の出力データも０クリ
アさせる。１画素単位のタイミングは図１０に示す様に
０データが入力されＲＡＭ１１０３ａの書き込み（ＲＡ
Ｍ／ＷＲ）信号が作られて書き込まれる。Ｔ２の期間で
は、図１０に示すようにＣＬＫ信号の前の位置（Ｈｉｇ
ｈレベル区間）ではＲＡＭからデータが読み出されて復
元処理回路１１０５ａで元の信号に復元される。復元さ
れた信号は加算器１１００ａで画像信号と加算されて差
分処理回路１１０１ａで隣合う信号の差分値が求められ
る。ＣＬＫ信号の後の位置（Ｌｏｗレベル区間）ではセ
レクタ１１０２ａのＡ入力が選択されてＲＡＭ１１０３
ａに与えられてＲＡＭ／ＷＲ信号により書き込まれる。
この動作がデータの平均回数分繰り返される。２５６回
の平均であれば２５６ラインの期間繰り返される事にな
る。First, in the period of T1, the C input of the selector 1102a is selected and the black data RAM 1103a is cleared to 0. Further, the output data of the reference value holding circuit is also cleared to 0. As shown in FIG. 10, 0 data is input at the timing of 1 pixel unit and the RAM 1103a is written (RA
M / WR) signal is created and written. In the period of T2, as shown in FIG. 10, the position before the CLK signal (High
In the h level section), the data is read from the RAM and restored to the original signal by the restoration processing circuit 1105a. The restored signal is added to the image signal by the adder 1100a, and the difference value between adjacent signals is obtained by the difference processing circuit 1101a. At a position after the CLK signal (Low level section), the A input of the selector 1102a is selected and the RAM 1103 is selected.
It is given to a and written by the RAM / WR signal.
This operation is repeated for the average number of times of data. If 256 times is averaged, it will be repeated for a period of 256 lines.

【０１０２】この期間の１番目のラインでは復元処理回
路１１０５ａで復元された信号レベルは全て０であるの
で、加算器１１００ａでは入力信号がそのまま出力され
て、差分処理回路１１０１ａで差分値が求められる。こ
の時にラインの最初の有効画素のレベルが後述するタイ
ミングで基準値保持回路１１０４ａにラッチされる。In the first line of this period, the signal levels restored by the restoration processing circuit 1105a are all 0, so that the adder 1100a outputs the input signal as it is, and the difference processing circuit 1101a obtains the difference value. . At this time, the level of the first effective pixel in the line is latched by the reference value holding circuit 1104a at a timing described later.

【０１０３】次のライン入力時には、復元処理回路１１
０５ａにＲＡＭ１１０３のデータ（差分値）、基準値保
持回路１１０４ａの前ラインの基準値が入力されて元の
信号レベルが復元される。その後、加算器１１００ａで
入力画像と加算されて差分処理回路１１０１ａで差分値
が求められる。なお、この加算された最初の信号レベル
が基準値として基準値保持回路１１０４ａにラッチされ
る。これらの動作が所定の回数繰り返される。Ｔ３の期
間では、図１０に示すようにＣＬＫ信号の前の位置（Ｈ
ｉｇｈレベル区間）ではＲＡＭ１１０３ａからデータが
読み出され、そのデータが復元処理回路１１０５ａに入
力されて元の信号に復元される。復元処理結果は除算器
１１０６ａに与えられてＣＰＵ４５からのＳＨＦＶＡＬ
信号の値により１／２^P に除算される。ＣＬＫ信号の後
の位置（Ｌｏｗレベル区間）ではセレクタ１１０２ａの
Ｂ入力が選択され、Ｂ入力がＲＡＭ１１０３ａに与えら
れ、ＲＡＭ／ＷＲ信号により上記Ｂ入力が書き込まれる
（Ｎ＝２^P とする）。At the next line input, the restoration processing circuit 11
The data (difference value) of the RAM 1103 and the reference value of the previous line of the reference value holding circuit 1104a are input to 05a to restore the original signal level. Then, the adder 1100a adds the input image and the difference processing circuit 1101a obtains the difference value. The added first signal level is latched in the reference value holding circuit 1104a as a reference value. These operations are repeated a predetermined number of times. In the period of T3, as shown in FIG. 10, the position (H
In the high level section), data is read from the RAM 1103a, and the data is input to the restoration processing circuit 1105a and restored to the original signal. The restoration processing result is given to the divider 1106a and the SHFVAL from the CPU 45 is sent.
It is divided into 1/2 ^P by the value of the signal. At the position after the CLK signal (Low level section), the B input of the selector 1102a is selected, the B input is given to the RAM 1103a, and the B input is written by the RAM / WR signal (N = 2 ^P ).

【０１０４】Ｔ１，Ｔ２，Ｔ３の期間で上述の処理が行
なわれると平均された１ライン分の黒レベル信号がＲＡ
Ｍ１１０３ａの中に格納される。以上を黒基準値読込み
モードと呼ぶ。ここで１／２^M の２^M の値は通常は２５
６回程度に設定されるのでＰは８という値になる。When the above process is performed during the period of T1, T2, T3, the averaged black level signal for one line is RA.
It is stored in M1103a. The above is called the black reference value reading mode. Here, the value of 2 ^M of 1/2 ^M is usually 25
Since it is set to about 6 times, P has a value of 8.

【０１０５】画像読み取りの時には、ＲＡＭ１１０３ａ
は読み出しモードになり、読み出されたデータは減算器
１１０９ａのＢ入力へ毎ライン、１画素毎に入力され
る。従って、黒補正回路出力は、黒レベルデータＤＫ
（ｉ）に対して、例えばブルー信号の場合、Ｂｉｎ
（ｉ）−ＤＫ（ｉ）＝Ｂｏｕｔ（ｉ）として得られる
（黒補正モードと呼ぶ）。ここで減算器１１０９ａは演
算結果が、もし負になるなら出力は０になるように設計
されているものとする。At the time of image reading, RAM 1103a
Becomes the read mode, and the read data is input to the B input of the subtractor 1109a for each line and for each pixel. Therefore, the output of the black correction circuit is the black level data DK.
For (i), for example, in the case of a blue signal, Bin
It is obtained as (i) -DK (i) = Bout (i) (called a black correction mode). Here, it is assumed that the subtractor 1109a is designed so that the output becomes 0 if the operation result becomes negative.

【０１０６】同様にグリーンＧｉｎ、レッドＲｉｎも同
様に処理される。Similarly, green Gin and red Rin are processed in the same manner.

【０１０７】また、ＣＰＡＣ信号をＨレベルにすること
でＣＰＵ４５からＲＡＭ１１０３ａへのアクセスが可能
となる。さらに、必要に応じてＲＡＭ１１０３ａの内容
はＣＰＵ４５で補正される。Further, by setting the CPAC signal to the H level, the CPU 45 can access the RAM 1103a. Further, the contents of the RAM 1103a are corrected by the CPU 45 as needed.

【０１０８】図１９は、図１８の差分処理回路１１０１
ａと復元処理回路１１０５ａの内部回路を図１８の周囲
回路部分の関係を含めて示したものである。FIG. 19 shows the difference processing circuit 1101 of FIG.
19A and the internal circuit of the restoration processing circuit 1105a are shown together with the relation of the peripheral circuit portion of FIG.

【０１０９】差分処理回路１１０１ａは入力信号Ｄ_l を
１クロック遅らせるラッチ１１２０とこのラッチ１１２
０の信号Ｄ_l から現在の入力信号Ｄ_l-1 を減算する減算
器１１２１で構成される。差分処理回路１１０１ａの処
理結果として差分信号△ｄ_lが出力されてセレクタ１１
０２ａのＡ入力に送られる。The difference processing circuit 1101a includes a latch 1120 for delaying the input signal D ₁ by one clock and this latch 112.
It is composed of a subtracter 1121 for subtracting the current input signal D _l−1 from the signal D _{l of} 0. The difference signal Δd ₁ is output as the processing result of the difference processing circuit 1101a, and the selector 11
Sent to the A input of 02a.

【０１１０】復元処理回路１１０５ａは基準値を選択す
るためのセレクタ１１２３と、この信号を保持するラッ
チ１１２４と、ＲＡＭ１１０３ａから入力された差分信
号△ｄ_l と基準値信号ｄ_l とを加算する加算器１１２５
で構成される。The restoration processing circuit 1105a includes a selector 1123 for selecting a reference value, a latch 1124 for holding this signal, and an adder for adding the difference signal Δd ₁ and the reference value signal d ₁ input from the RAM 1103a. 1125
Composed of.

【０１１１】図２０に、図１８の回路，図１９の回路の
動作タイミングチャートを示す。タイミング発生回路１
１１０ａは入力として１ライン同期信号ＨＳＹＮＣと１
画素同期信号ＣＬＫによりＲＡＭ１１０３ａのアドレス
信号ＡＤＲＳを出力する。内部では１ラインの有効画素
の最初の信号レベルを基準値保持回路にラッチさせるラ
ッチ信号を発生する。FIG. 20 shows an operation timing chart of the circuit of FIG. 18 and the circuit of FIG. Timing generation circuit 1
110a receives 1-line synchronization signal HSYNC and 1 as inputs.
The address signal ADRS of the RAM 1103a is output according to the pixel synchronization signal CLK. Inside, a latch signal for causing the reference value holding circuit to latch the first signal level of the effective pixel of one line is generated.

【０１１２】１）差分信号動作 減算器１１２１は、図２０に示すタイミングで動作して
差分信号△ｄ_l ＝Ｄ_l−Ｄ_l-1 を出力する。1) Difference Signal Operation The subtractor 1121 operates at the timing shown in FIG. 20 and outputs the difference signal Δd _l = D _l −D _l−1 .

【０１１３】２）復元処理回路 初期動作時は、セレクタ１１２３のＢ入力が選択されて
基準値保持回路１１０４ａの基準データｄ_t が入力され
る。ＲＡＭ１１０３ａから読み出された差分値と上記基
準データとが加算されて最初の復元値が出力される。次
にセレクタ１１２３ではＡ入力が選択されて順次、加算
処理が行われて順次復元画像ｄ_l ＝ｄ_t＋△ｄ_l が出力
される。2) Restoration Processing Circuit During the initial operation, the B input of the selector 1123 is selected and the reference data d _t of the reference value holding circuit 1104a is input. The difference value read from the RAM 1103a and the reference data are added, and the first restored value is output. Next, in the selector 1123, the A input is selected, the addition process is sequentially performed, and the restored images d _l = d _t + Δd _l are sequentially output.

【０１１４】通常の加算サイクルであれば復元された信
号ｄ_l-1 ＝ｄ_l ＋△ｄ_l-1 は、加算器１１００ａに送ら
れて入力された画像信号と加算されて差分処理回路１１
０１ａに送られる。平均処理モードであれば、復元され
た信号は除算器１１０６ａに送られて加算回数に応じて
平均処理が行われる。In a normal addition cycle, the restored signal d _l-1 = d _l + Δd _l-1 is added to the image signal input to the adder 1100a and added to the difference processing circuit 11
Sent to 01a. In the averaging mode, the restored signal is sent to the divider 1106a and averaging is performed according to the number of additions.

【０１１５】図２１に黒補正／白補正部５２の白補正回
路の構成を示す。FIG. 21 shows the configuration of the white correction circuit of the black correction / white correction unit 52.

【０１１６】白レベル補正（シェーディング補正）は、
原稿走査ユニットを均一な白色板の位置に移動して照射
した時の白色データに基づき、照明系、光学歪やセンサ
の感度バラツキの補正を行う。White level correction (shading correction)
The original scanning unit is moved to a position of a uniform white plate, and white light data when irradiated is used to correct variations in the sensitivity of the illumination system, optical distortion, and sensor.

【０１１７】白補正回路の基本的な回路構成は図１８に
示す黒補正回路とほぼ同一であるが、黒補正では減算器
１１０９ａによって補正を行っていたのに対し、白補正
では乗算器１１０９ｂを用いる点が異なるのみであるの
で同一部分の説明は省略する。Although the basic circuit configuration of the white correction circuit is almost the same as that of the black correction circuit shown in FIG. 18, in the black correction the correction is performed by the subtractor 1109a, whereas in the white correction, the multiplier 1109b is used. Since only the points of use are different, description of the same parts will be omitted.

【０１１８】白補正時には、複写動作または読み取り動
作に先立ち、ランプ３を点灯させ、均一白レベルの画像
データを１ライン分の補正ＲＡＭ１１０３ｂに格納す
る。ここでＲＡＭに格納されたデータは黒補正データと
同様に各画素毎に所定のライン数の平均化が行われたも
のである。例えば、主走査方向Ａ４長手方向の幅を有す
るとすれば、１６ｐｅｌ／ｍｍで４７５２（＝１６×２
９７ｍｍ）画素、すなわち、データ幅が１６ビットとす
ると少なくともＲＡＭの容量は４７５２ワードであり、
図２２に示すように、ｉ画素目の白色板データＷｉ（ｉ
＝１−４７５２）とすると、ＲＡＭ１１０３ｂには、各
画素ごとに白色板に対するデータが格納される。At the time of white correction, the lamp 3 is turned on and image data of a uniform white level is stored in the correction RAM 1103b for one line prior to the copying operation or the reading operation. Here, the data stored in the RAM is obtained by averaging a predetermined number of lines for each pixel, as in the black correction data. For example, if it has a width in the main scanning direction A4 longitudinal direction, it is 4752 (= 16 × 2) at 16 pel / mm.
97 mm) pixels, that is, if the data width is 16 bits, at least the RAM capacity is 4752 words,
As shown in FIG. 22, the white plate data Wi (i
= 1-4752), the data for the white plate is stored in the RAM 1103b for each pixel.

【０１１９】一方、Ｗｉに対し、ｉ番目の画素の通常画
像の読み取り値Ｄｉに対し補正後のデータＤ₀ ＝Ｄｉ×
ＦＦH ／Ｗｉとなるべきである。そこで、ＣＰＵ４５か
らＣＰＡＣ信号をＨレベルにすることでＣＰＵ４５から
ＲＡＭ１０３ｂに対してアクセスを可能とする。次に図
１３に示す手順で、ＣＰＵ４５は先頭画素Ｗ₀ に対して
ＦＦH ／Ｗ₀ 、Ｗｉに対してＦＦH ／Ｗｉ、−−−を順
次計算してデータの置換を行う。この関係を示したもの
が図１４である。ここで、ＦＦH （１０進数で２５５）
は補正後の目標レベルを示している。On the other hand, for Wi, the corrected data D ₀ = Di × for the read value Di of the normal image of the i-th pixel
Should be FFH / Wi. Therefore, by making the CPAC signal from the CPU 45 at the H level, the CPU 45 can access the RAM 103b. Then the procedure shown in FIG. 13, CPU 45 is FFH / Wi respect FFH / W _0, Wi respect leading pixel W _0, the replacement of data by sequentially calculating the ---. FIG. 14 shows this relationship. Where FFH (255 in decimal)
Indicates the corrected target level.

【０１２０】第１実施例と同様に、ブルー信号に対して
補正終了したらＣＰＵ４５はブルー信号と同様の処理手
順を用いてグリーン信号、レッド信号と順次に補正を行
い、以後、入力される原画像データＤｉに対してＤ₀
（Ｄｉ×ＦＦH ／Ｗｉ）が出力されるように図２１の乗
算器１１０９ｂに入力され原画像データと乗算される。
乗算処理は実数で行われ整数で出力される。補正値（Ｆ
ＦH ／Ｗｉ）は通常１〜２倍になる様に入力信号レベル
のゲイン等が調整されている。ここで演算結果がＦＦH
を越える場合（オーバーフロー）には異常とみなし、そ
の演算結果がＦＦH に変更するように構成されているも
のとする。As in the first embodiment, when the correction of the blue signal is completed, the CPU 45 sequentially corrects the green signal and the red signal by using the same processing procedure as the blue signal, and thereafter, the input original image. D ₀ for data Di
The output of (Di × FFH / Wi) is input to the multiplier 1109b of FIG. 21 and is multiplied by the original image data.
The multiplication process is performed with a real number and output with an integer. Correction value (F
The gain of the input signal level and the like are adjusted so that FH / Wi) usually becomes 1 to 2 times. Here, the calculation result is FFH
If it exceeds (overflow), it is considered to be abnormal and the operation result is changed to FFH.

【０１２１】以上の如く、画像入力系の黒レベル感度、
ＣＣＤの暗電流バラツキ、各センサ間感度バラツキ、光
学系光量バラツキや白レベル感度等の種々の要因に基づ
く、黒レベル、白レベルの補正を行い、主走査方向にわ
たって、白黒ともに各色毎に均一に補正された画像デー
タＢｏｕｔ、Ｇｏｕｔ、Ｒｏｕｔが得られる。As described above, the black level sensitivity of the image input system,
The black level and white level are corrected based on various factors such as CCD dark current variation, sensor sensitivity variation, optical system light intensity variation, and white level sensitivity, and evenly for each color in black and white over the main scanning direction. The corrected image data Bout, Gout, Rout are obtained.

【０１２２】上記異常を検知するためには一例として比
較器を用いることができる。A comparator can be used as an example to detect the above abnormality.

【０１２３】ここで、黒補正の平均回数は、白補正の平
均回数より多くすることが望ましい。たとえば、黒補正
の２５６回に対して白補正は平均回数は８回にする。白
補正／黒補正されたＲ，Ｇ，Ｂの各８ビットの画像デー
タＲｏｕｔ、Ｇｏｕｔ、Ｂｏｕｔは次にＮＤ信号生成部
５３、色検出部５４に与えられる。Here, it is desirable that the average number of black corrections is greater than the average number of white corrections. For example, the average number of white corrections is set to 8 while the number of white corrections is set to 256. The white-corrected / black-corrected 8-bit image data Rout, Gout, and Bout of R, G, and B are next provided to the ND signal generation unit 53 and the color detection unit 54.

【０１２４】図１８の黒／白補正部の代りの形態とし
て、複数画素のレベルを平均化して１個の補正値を設定
する例を用いることができる。図２３は、この例の白補
正回路と黒補正回路の構成をまとめて示したものであ
る。図２３において点線内のＡ部分が黒補正を行う部分
である。As an alternative form of the black / white correction unit in FIG. 18, an example in which the levels of a plurality of pixels are averaged and one correction value is set can be used. FIG. 23 collectively shows the configurations of the white correction circuit and the black correction circuit of this example. In FIG. 23, the portion A within the dotted line is the portion where black correction is performed.

【０１２５】ＣＣＤ３１の内部構成に従って、黒補正回
路Ａ部分はＯＤＤ／ＥＶＥＮに分けられている。これは
ＣＣＤ３１の内部のアナログシフトレジスタの転送効率
の違い、出力アンプのバラツキ等によって発生する原因
によるＯＤＤ／ＥＶＥＮ側の信号差を補正するためのも
のである。According to the internal structure of the CCD 31, the black correction circuit A portion is divided into ODD / EVEN. This is for correcting the signal difference on the ODD / EVEN side due to the difference in transfer efficiency of the analog shift register inside the CCD 31 and the cause caused by variations in the output amplifier.

【０１２６】図において黒補正回路Ａを除く部分は、図
２１に示した白補正回路と同一であるので説明は省略す
る。In the figure, the parts other than the black correction circuit A are the same as the white correction circuit shown in FIG.

【０１２７】Ａ部分の黒補正回路において１１１４，１
１１５はラッチでそれぞれＣＰＵ４５からの書き込み信
号ＷＲＯＤＤでＯＤＤ（奇数番目）のデータ、ＷＲＥＶ
ＥＮでＥＶＥＮ（偶数番目）を黒補正するための値を保
持する。１１１３はセレクタでラッチ１１１４，１１１
５の値をタイミング発生回路１１１０ｃで作られたアド
レス信号１３ビットの内の最下位ビットによりどちらか
の値が選択される。１１１２は減算器で、入力された画
像信号からラッチ１１１４，１１１５で保持された値を
減算する。まず、ラッチ１１１４，１１１５にセットす
る補正量の求め方について説明する。In the black correction circuit of the part A, 1114, 1
Reference numeral 115 denotes a latch, which is a write signal WRODD from the CPU 45, and ODD (odd number) data, WREV.
EN holds a value for black correction of EVEN (even number). 1113 is a selector which is a latch 1114, 111
Either of the five values is selected by the least significant bit of the 13 bits of the address signal generated by the timing generation circuit 1110c. A subtractor 1112 subtracts the value held by the latches 1114 and 1115 from the input image signal. First, how to obtain the correction amount set in the latches 1114 and 1115 will be described.

【０１２８】先ず光学系の走査部分を原稿台先端部の非
画像領域に配置された均一濃度を有する黒色板に移動
し、ランプ３を点灯し黒レベル画像信号を黒補正部Ａに
入力する。ここでラッチ１１１４，１１１５には予め０
が設定されているものとする。First, the scanning portion of the optical system is moved to a black plate having a uniform density arranged in the non-image area at the front end of the document table, the lamp 3 is turned on, and the black level image signal is input to the black correction portion A. Here, the latches 1114 and 1115 are set to 0 in advance.
Is set.

【０１２９】図９に示すタイミングで図２３の回路が下
記のように動作する。タイミング発生回路１１０ｃに与
えられたスタート信号によりＴ１，Ｔ２，Ｔ３の期間で
データＲＡＭ１１０３ｃのＲＡＭクリア、データの加算
処理、および除算処理が行われる。まずＴ１の期間では
セレクタ１１０２ｃのＣ入力が選択されデータＲＡＭ１
１０３ｃが０でクリアされる。１画素単位のタイミング
は図１０に示す様に０データが入力されＲＡＭ１１０３
ｃの書き込み（ＲＡＭ／ＷＲ）信号が作られて書き込ま
れる。At the timing shown in FIG. 9, the circuit of FIG. 23 operates as follows. The start signal provided to the timing generation circuit 110c performs the RAM clear of the data RAM 1103c, the data addition processing, and the division processing in the periods T1, T2, and T3. First, in the period of T1, the C input of the selector 1102c is selected and the data RAM1
103c is cleared with 0. As shown in FIG. 10, 0 data is input to the RAM 1103 at the timing of 1 pixel unit.
The write (RAM / WR) signal of c is created and written.

【０１３０】Ｔ２の期間では、図１０に示すようにＣＬ
Ｋ信号の前の位置（Ｈｉｇｈレベル区間）ではＲＡＭ１
１０３ｃから差分データが読み出されて復元処理回路１
１０５ｃで復元される。復元結果が加算器１１００ｃに
与えられて入力されたデータと加算されて、差分処理回
路１１０１ｃに入力される。ＣＬＫ信号の後の位置（Ｌ
ｏｗレベル区間）ではセレクタ１１０１ｃのＡ入力が選
択されて次にＲＡＭ１１０３ｃに与えられ、これがＲＡ
Ｍ／ＷＲ信号により書き込まれる。この動作がデータの
平均回数分繰り返される。例えば２５６回の平均であれ
ば２５６ラインの期間繰り返される事になる。In the period of T2, CL as shown in FIG.
RAM1 at the position before the K signal (High level section)
The difference data is read from 103c and the restoration processing circuit 1
It is restored at 105c. The restoration result is added to the data input to the adder 1100c and input to the difference processing circuit 1101c. Position after CLK signal (L
In the low level section), the A input of the selector 1101c is selected and then given to the RAM 1103c.
It is written by the M / WR signal. This operation is repeated for the average number of times of data. For example, an average of 256 times would be repeated for a period of 256 lines.

【０１３１】Ｔ３の期間では、図１０に示すようにＣＬ
Ｋ信号の前の位置ではＲＡＭ１１０３ｃからデータが読
み出されて復元処理回路１１０５ｃで元の信号（加算さ
れた信号）が出力される。その出力結果が除算器１１０
５ｃに与えられてＣＰＵ４５からのＳＨＦＶＡＬ信号に
より１／２^P される。ＣＬＫ信号の後の位置ではセレク
タ１０１ｃのＢ入力が選択されてＲＡＭ１１０３ｃに与
えられ、ＲＡＭ／ＷＲ信号により書き込まれる。During the period of T3, CL as shown in FIG.
At the position before the K signal, the data is read from the RAM 1103c and the original signal (added signal) is output by the restoration processing circuit 1105c. The output result is the divider 110.
Is 1/2 ^P by SHFVAL signal from CPU45 given to 5c. At the position after the CLK signal, the B input of the selector 101c is selected, given to the RAM 1103c, and written by the RAM / WR signal.

【０１３２】Ｔ１，Ｔ２，Ｔ３の期間で平均された１ラ
イン分の黒レベル信号がＲＡＭ１０３ｃの中に格納され
る。ここで１／２^M の２^M の値は通常は２５６回以上に
設定されるのでＰは８という値になる。例えば、主走査
方向Ａ４長手方向の幅を有するとすれば、１６ｐｅｌ／
ｍｍで４７５２（＝１６×２９７ｍｍ）画素、すなわち
データの幅が１６ビットとすると少なくともＲＡＭ容量
は４７５２ワードであり、ｉ画素目の黒色板データＢＫ
ｉ（ｉ＝１−４７５２）とすると、ＲＡＭ１０３ｃには
各画素毎に平均化された黒色板に対するデータが格納さ
れることになる。The black level signal for one line averaged during the period of T1, T2, T3 is stored in the RAM 103c. Here, the value of 2 ^M , which is 1/2 ^M , is usually set to 256 times or more, so P becomes a value of 8. For example, if it has a width in the main scanning direction A4 longitudinal direction, 16 pel /
If the width of data is 16 bits, the RAM capacity is at least 4752 words, and the black plate data BK of the i-th pixel is 4752 (= 16 × 297 mm) pixels.
If i (i = 1-4752), the RAM 103c stores data for the black plate, which is averaged for each pixel.

【０１３３】ここで、ＣＰＡＣ信号をＨレベルにするこ
とでＣＰＵ４５からＲＡＭ１０３ｃに対してアクセスを
可能な状態にする。次にＣＰＵ４５は図１６に示す手順
で、ＤＫ_2nをＥＶＥＮ（偶数）、ＤＫ_2n+1をＯＤＤ（奇
数）としてそれぞれ複数画素の値を平均する。たとえ
ば、それぞれ全体で１００個のデータをサンプリングす
るとすれば偶数画素では、ＤＫ₀ 、ＤＫ₅₀、ＤＫ₁₀₀ −
−−ＤＫ₄₇₅₀の信号を加算し平均する。Here, the CPAC signal is set to the H level to enable the CPU 45 to access the RAM 103c. Next, the CPU 45 averages the values of a plurality of pixels with DK _2n as EVEN (even number) and DK _{2n + 1} as ODD (odd number) in the procedure shown in FIG. For example, if 100 pieces of data are sampled as a whole, then DK ₀ , DK ₅₀ , DK ₁₀₀ − for even-numbered pixels.
--Add the signals of DK ₄₇₅₀ and average.

【０１３４】[0134]

【数５】ＥＶＥＮ_0fset ＝（ＤＫ₀ ＋ＤＫ₅₀＋−−−Ｄ
Ｋ₄₇₅₀）／１００ 同様に奇数画素では、次のようになる。[ _Equation 5] EVEN _0fset = (DK ₀ + DK ₅₀ + --- D
K ₄₇₅₀ ) / 100 Similarly for odd pixels,

【０１３５】[0135]

【数６】ＯＤＤ_0fset ＝（ＤＫ₁ ＋ＤＫ₅₁＋−−−ＤＫ
₄₇₅₁）／１００ このＯＤＤ_0fset およびＥＶＥＮ_0fset が求められた時
点で、図２３のラッチ１１１４，１１１５にこの値を設
定する。ブルー信号に対して上述の計算を終了したら
（ｓｔｅｐＢ）、同様にしてグリーン信号（ｓｔｅｐ
Ｇ）、レッド信号（ｓｔｅｐＲ）と順次に計算を行う。
以後、入力される原画像データは奇数番目の画像データ
においてはＤｉ−ＯＤＤ_ofset 、偶数番目の画像データ
においてはＤｉ−ＥＶＥＮ_ofset が図２３の減算器１１
１２により演算される。ここで演算結果がマイナスにな
る場合は演算結果０になるように減算器１１１２は構成
されている。グリーン信号、レッド信号もブルー信号と
同様の処理が行われる。[ _Equation 6] ODD _0fset = (DK ₁ + DK ₅₁ + --- DK
₄₇₅₁ ) / 100 When the ODD _0fset and EVEN _0fset are obtained, the latches 1114 and 1115 of FIG. 23 are set to this value. When the above calculation is completed for the blue signal (step B), the green signal (step
G) and the red signal (stepR) are sequentially calculated.
Thereafter, the input original image data is Di-ODD _ofset for odd-numbered image data, and Di-EVEN _{ofset for} even-numbered image data.
It is calculated by 12. Here, the subtractor 1112 is configured so that the calculation result becomes 0 when the calculation result becomes negative. The green signal and the red signal are processed in the same manner as the blue signal.

【０１３６】次に白補正について説明する。図２３にお
いて黒補正部Ａで黒補正された信号が減算器１１１２か
ら出力され、後段の加算器１１００ｃに入力される。そ
の後の回路は黒補正のオフセット値を求める時に使用し
た部分と共通になっている。Next, white correction will be described. In FIG. 23, the black-corrected signal in the black correction unit A is output from the subtractor 1112 and input to the adder 1100c in the subsequent stage. Subsequent circuits are common to the part used when obtaining the offset value for black correction.

【０１３７】白補正時には、複写動作または読み取り動
作に先立ちランプ３を点灯させ、均一白レベルの画像デ
ータを１ライン分の補正ＲＡＭ１１０３ｃに格納する。
その後の処理は第１実施例の白補正と同様であるので説
明を省略する。At the time of white correction, the lamp 3 is turned on before the copying operation or the reading operation, and the image data of uniform white level is stored in the correction RAM 1103c for one line.
Since the subsequent processing is the same as the white correction in the first embodiment, the description will be omitted.

【０１３８】以後、入力される原画像データＤｉに対し
てＤｏ（Ｄｉ×ＦＦH ／Ｗｉ）が出力される様に図２３
の乗算器１１０９ｃにデータＷｉが入力され原画像デー
タと乗算される。Thereafter, as shown in FIG. 23, Do (Di × FFH / Wi) is output for the input original image data Di.
The data Wi is input to the multiplier 1109c of 1 to be multiplied with the original image data.

【０１３９】乗算処理は実数で行われ整数で出力され
る。ここで、演算結果がＦＦH を越える場合（オーバー
フロー）にはＦＦH になるように乗算器１１０９ｃが構
成されているものとする。以上の如く、黒レベル補正、
白レベル補正を行い、主走査方向にわたって、白黒とも
に各色毎に均一に補正された画像データＢｏｕｔ、Ｇｏ
ｕｔ、Ｒｏｕｔが得られる。The multiplication process is performed with a real number and is output with an integer. Here, when the calculation result exceeds FFH (overflow), the multiplier 1109c is configured to be FFH. As mentioned above, black level correction,
Image data Bout, Go corrected for white level and uniformly corrected for each color in black and white over the main scanning direction
ut and Rout are obtained.

【０１４０】第２実施例の他、次の形態を実施できる。In addition to the second embodiment, the following form can be implemented.

【０１４１】１）以上の白補正回路においては、データ
ＲＡＭに均一白色板のデータを複数回入力して平均処理
してから、ＣＰＵを用いてプログラムで補正係数を演算
して書き換えていたが、ハードウェアを用いてＦＦH ／
Ｄｉの演算をしても良い。1) In the white correction circuit described above, the data of the uniform white plate is input to the data RAM a plurality of times and the average processing is performed, and then the correction coefficient is calculated and rewritten by the program using the CPU. FFH / using hardware
You may calculate Di.

【０１４２】２）その他の方法として図２４に示すよう
にデータＲＡＭに入力する際に補正係数を演算してから
書き込むように構成してもよい。つまり、補正係数の演
算後、補正係数を平均処理することとなる。図２４にお
いて１１１６は補正係数演算回路でＣＰＵ４５より与え
られた補正後の目標レベルの値がＴＡＧＴＶＡＬとして
与えられる。補正係数は次式で表される。2) As another method, as shown in FIG. 24, the correction coefficient may be calculated when inputting to the data RAM and then written. That is, after the correction coefficient is calculated, the correction coefficient is averaged. In FIG. 24, reference numeral 1116 denotes a correction coefficient calculation circuit, and the corrected target level value given by the CPU 45 is given as TAGTVAL. The correction coefficient is expressed by the following equation.

【０１４３】[0143]

【数７】Ｄｉ´＝ＶＡＧＴＶＡＬ／Ｄｉ 補正係数演算回路１１１６では、演算結果がＦＦH を越
える場合にはＦＦH 、マイナスの場合には０になるよう
に構成されているものとする。求められた補正係数は後
段の加算器１１００ｄに送られる。この後の加算処理、
補正処理は第１，第２実施例の白補正回路と同様である
ので説明を省略する。## EQU7 ## Di '= VAGTVAL / Di The correction coefficient operation circuit 1116 is configured to be FFH when the operation result exceeds FFH and 0 when it is negative. The obtained correction coefficient is sent to the adder 1100d in the subsequent stage. The addition process after this,
The correction process is the same as that of the white correction circuits of the first and second embodiments, and therefore its explanation is omitted.

【０１４４】３）第２実施例では、ＲＡＭ１１０３ａに
記憶された補正係数データと入力された画像信号とを乗
算して決めていたが次のようにもできる。すなわち、Ｄ
ｉ＊ＦＦH ／Ｗｉの演算を行う専用回路を別に構成して
も良い。また予めこの演算結果を求めておきメモリ（Ｒ
ＯＭ、ＲＡＭ等）に書き込んでルックアップテーブルと
して演算回路を構成しても良い。3) In the second embodiment, it is determined by multiplying the correction coefficient data stored in the RAM 1103a by the input image signal, but the following is also possible. That is, D
A dedicated circuit for calculating i * FFH / Wi may be separately configured. In addition, the calculation result is obtained in advance and the memory (R
OM, RAM, etc.) and the arithmetic circuit may be configured as a lookup table.

【０１４５】４）第２実施例では、黒補正時に光学系の
走査部分を非画像領域に設けた黒色板に移動してランプ
を点灯させて、黒データとして取り込んでいたが、ラン
プを消灯したままデータを取り込んで、ＣＣＤ暗電流な
どの補正を行ってもよい。この場合には均一濃度の黒色
板は用いなくても良い。4) In the second embodiment, at the time of black correction, the scanning portion of the optical system was moved to the black plate provided in the non-image area and the lamp was turned on to capture the black data, but the lamp was turned off. The data may be fetched as it is to correct the CCD dark current or the like. In this case, a black plate having a uniform density may not be used.

【０１４６】５）第２実施例では、データの加算結果を
メモリ１１０３ａから読みだして除算器１１０６ａで例
えば１／２^M の除算を行っていたが、ＣＰＵ４５でメモ
リから読みだしてプログラムで演算処理しても良い。ま
た、白補正時では、補正後のレベル目標値をＦＦH と決
めてＤｉ＝ＦＦH ／Ｗｉという演算を行うようにした
が、画像処理等の処理内容に応じて目標値をＦＦH より
小さいレベルにしても可能である。5) In the second embodiment, the data addition result is read from the memory 1103a and divided by, for example, 1/2 ^{M in} the divider 1106a. However, the CPU 45 reads it from the memory and performs arithmetic processing by a program. You may. Also, during white correction, the corrected target level value was set to FFH and the calculation Di = FFH / Wi was performed, but the target value was set to a level smaller than FFH according to the processing contents such as image processing. Is also possible.

【０１４７】６）第１，第２実施例では、カラーの画像
処理装置に関して説明したが単色（白黒）読み取りの場
合も適用できることは言うまでもない。6) In the first and second embodiments, the color image processing apparatus has been described, but it goes without saying that the present invention can also be applied to the case of monochromatic (black and white) reading.

【０１４８】[0148]

【発明の効果】請求項１の発明では、画像信号の不均一
性を補正するために均一濃度の反射板の信号を取り込ん
で補正する際に、従来のように複数ライン分の取り込み
データを用いるのではなく１画素につき複数回のデータ
の取り込みを行い各画素毎に平均処理したデータを用い
る。このため、データ記憶手段の容量が小さくでき、通
常発生するバラツキの他に、時間に依存するバラツキに
対しても補正する事ができるようになる。According to the first aspect of the present invention, when the signal of the reflection plate of uniform density is captured and corrected to correct the non-uniformity of the image signal, the captured data for a plurality of lines is used as in the conventional case. However, the data obtained by taking in the data a plurality of times for one pixel and averaging the data for each pixel is used. Therefore, the capacity of the data storage means can be reduced, and it is possible to correct not only variations that normally occur but also variations that depend on time.

【０１４９】また、黒補正を行う場合においては全画素
の補正データを持たない場合でも、全画素から奇数，偶
数番目の画素に対してそれぞれ１つのオフセット値を設
定する場合においてもバラツキが少なく補正する事が可
能となる。請求項２，５の発明では信号補正の種類によ
り電気信号の加算回数を可変設定することで好適な信号
補正が可能となる。請求項３，７の発明では、各画素当
たり１クロックで動作させるので、補正処理が迅速であ
り、パイプライン処理することができる。Further, in the case of performing black correction, even if the correction data of all the pixels is not provided, even when one offset value is set for each of the odd-numbered and even-numbered pixels from all the pixels, there is little variation and the correction is performed. It becomes possible to do. In the inventions of claims 2 and 5, it is possible to perform suitable signal correction by variably setting the number of additions of the electric signals depending on the type of signal correction. According to the inventions of claims 3 and 7, since each pixel is operated with one clock, the correction process is quick and the pipeline process can be performed.

【０１５０】請求項４の発明では、画像信号の不均一性
を補正するために均一濃度の反射板の信号を取り込んで
補正する際に、従来のように１回だけの取り込みデータ
を用いるのではなく複数回の取り込みを行い各画素毎に
平均処理したデータを用いることで、通常発生するバラ
ツキの他に、時間に依存するバラツキに対しても補正す
ることができるようになる。単に画素毎に複数回加算し
てから、平均化するのではなく、隣合う画素の差分値を
記憶して、次のラインの画素の差分値と加算する。元の
画素レベルに復元して平均化する事でメモリの必要ビッ
ト数を減らすことができる。According to the fourth aspect of the present invention, when the signal of the reflection plate of uniform density is acquired and corrected in order to correct the non-uniformity of the image signal, it is not possible to use the acquired data only once as in the conventional case. Instead, by using the data obtained by averaging a plurality of times and averaging each pixel, it is possible to correct not only the variations that normally occur but also the variations that depend on time. Rather than simply adding a plurality of times for each pixel and then averaging, the difference values of adjacent pixels are stored and added with the difference values of the pixels of the next line. By restoring to the original pixel level and averaging, the required number of bits of memory can be reduced.

【０１５１】また、黒補正を行う場合においては全画素
の補正データを持たない場合でも、全画素から奇数，偶
数番目の画素に対してそれぞれ１つのオフセット値を設
定する場合においてもバラツキが少なく補正することが
可能となる。Further, in the case of performing the black correction, even when the correction data of all the pixels are not provided, even when the offset values are set to the odd-numbered pixels and the even-numbered pixels from all the pixels, the variation is small and the correction is performed. It becomes possible to do.

【０１５２】請求項６の発明は信号のオーバーフローを
検知して、その信号の補正をすることも可能となる。According to the invention of claim 6, it is possible to detect the overflow of the signal and correct the signal.

【図面の簡単な説明】[Brief description of drawings]

【図１】本実施例の画像処理装置の構造を示す断面図で
ある。FIG. 1 is a cross-sectional view showing the structure of an image processing apparatus of this embodiment.

【図２】イメージセンサ部９の構成を示した模式構造図
である。FIG. 2 is a schematic structural diagram showing a configuration of an image sensor unit 9.

【図３】ＣＣＤ３１の構成を示した斜視図である。FIG. 3 is a perspective view showing a configuration of a CCD 31.

【図４】３色色分解用１次元ブレーズド回折格子の原理
図である。FIG. 4 is a principle diagram of a one-dimensional blazed diffraction grating for three-color separation.

【図５】図１のコントローラ部のＣＯＵＮＴの回路構成
を示すブロック図である。5 is a block diagram showing a circuit configuration of a COUNT of the controller unit of FIG. 1. FIG.

【図６】画像信号制御部４３の回路構成を示すブロック
図である。6 is a block diagram showing a circuit configuration of an image signal control unit 43. FIG.

【図７】黒補正／白補正部５２の黒補正回路のブロック
図である。FIG. 7 is a block diagram of a black correction circuit of a black correction / white correction unit 52.

【図８】暗出力時の画素間バラツキを表す波形図であ
る。FIG. 8 is a waveform diagram showing variations between pixels at dark output.

【図９】データの平均処理の動作を説明する為のタイミ
ングチャートである。FIG. 9 is a timing chart for explaining the operation of data averaging processing.

【図１０】データの平均処理の動作を説明する為のタイ
ミングチャートである。FIG. 10 is a timing chart for explaining the operation of data averaging processing.

【図１１】黒補正／白補正部５２の白補正回路のブロッ
ク図である。11 is a block diagram of a white correction circuit of the black correction / white correction unit 52. FIG.

【図１２】白色基準板を読み取った時の白信号のバラツ
キを表す説明図である。FIG. 12 is an explanatory diagram showing variations in a white signal when a white reference plate is read.

【図１３】白補正の場合の補正係数を演算する手順を示
したフローチャートである。FIG. 13 is a flowchart showing a procedure for calculating a correction coefficient in the case of white correction.

【図１４】白補正の場合の白信号と補正係数の関係を示
した説明図である。FIG. 14 is an explanatory diagram showing a relationship between a white signal and a correction coefficient in the case of white correction.

【図１５】黒補正／白補正回路５２の他の回路構成を示
すブロック図である。FIG. 15 is a block diagram showing another circuit configuration of the black correction / white correction circuit 52.

【図１６】黒補正のための補正値を演算する手順を示し
たフローチャートである。FIG. 16 is a flowchart showing a procedure for calculating a correction value for black correction.

【図１７】白補正回路の他の回路構成を示すブロック図
である。FIG. 17 is a block diagram showing another circuit configuration of the white correction circuit.

【図１８】第２実施例の黒補正回路のブロック図であ
る。FIG. 18 is a block diagram of a black correction circuit according to a second embodiment.

【図１９】図１８の差分処理回路、復元処理回路の内部
構成を示すブロック図である。19 is a block diagram showing an internal configuration of a difference processing circuit and a restoration processing circuit of FIG.

【図２０】図１９における回路の動作タイミングを示す
波形図である。20 is a waveform chart showing the operation timing of the circuit in FIG.

【図２１】第２実施例の白補正回路のブロック図であ
る。FIG. 21 is a block diagram of a white correction circuit according to a second embodiment.

【図２２】白色基準板を読み取った時の白信号のバラツ
キを表す説明図である。FIG. 22 is an explanatory diagram showing variations in white signals when a white reference plate is read.

【図２３】第２実施例の黒補正／白補正部５２の他の回
路構成を示すブロック図である。FIG. 23 is a block diagram showing another circuit configuration of the black correction / white correction unit 52 of the second embodiment.

【図２４】第２実施例の白補正回路の他の回路構成を示
すブロック図である。FIG. 24 is a block diagram showing another circuit configuration of the white correction circuit of the second embodiment.

【符号の説明】[Explanation of symbols]

１ 原稿給送装置 ２ 原稿台ガラス面 ５２ 黒補正／白補正部 １００ａ 加算器 １０２ａ ＲＡＭ １０５ａ 除算器 1 Document Feeding Device 2 Platen Glass Surface 52 Black Correction / White Correction Unit 100a Adder 102a RAM 105a Divider

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9191−5Ｌ Ｇ０６Ｆ 15/68 ３５０ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. ⁶ Identification code Internal reference number FI technical display location 9191-5L G06F 15/68 350

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】 原稿を光電変換素子により電気信号に変
換する光電変換手段と、 当該得られた電気信号を各画素毎にＮビットのデジタル
信号に変換する変換手段と、 各画素につき少なくともＮ＋Ｍビットの信号を１周期走
査分記憶できる容量を有する記憶手段と、 該記憶手段の記憶情報と入力された前記電気信号を各画
素毎に２^M 回加算して前記記憶手段に記憶させる加算手
段と、 当該加算結果についての前記記憶手段の記憶情報を１／
２^M して前記記憶手段に記憶させる平均処理手段と、 前記平均処理手段により記憶した前記記憶手段の記憶情
報に基き、各画素に対応した信号補正を行う補正手段と
を有したことを特徴とする画像処理装置。1. A photoelectric conversion means for converting an original into an electric signal by a photoelectric conversion element, a conversion means for converting the obtained electric signal into an N-bit digital signal for each pixel, and at least N + M bits for each pixel. Storage means having a capacity capable of storing the signal of 1 cycle scanning, and addition means for storing the storage information of the storage means and the inputted electric signal 2 ^M times for each pixel and storing the result in the storage means. 1 / the storage information of the storage means for the addition result
^2M and stores it in the storage means, and an averaging means, and a correction means for performing signal correction corresponding to each pixel based on the storage information of the storage means stored by the averaging means. Image processing device. 【請求項２】 前記記憶手段の加算回数を信号補正の種
類により異なる様に設定したことを特徴とする請求項１
に記載の画像処理装置。2. The number of times of addition in the storage means is set to be different depending on the type of signal correction.
The image processing device according to item 1. 【請求項３】 前記加算手段の加算処理および前記平均
処理手段の平均処理動作をそれぞれ各画素当たり１クロ
ックで動作させることを特徴とする請求項１に記載の画
像処理装置。3. The image processing apparatus according to claim 1, wherein the addition processing of the adding means and the averaging processing operation of the averaging processing means are operated with one clock for each pixel. 【請求項４】 原稿を光電変換素子により電気信号に変
換する光電変換手段と、 当該得られた電気信号を各画素毎にＭビットのデジタル
の信号に変換する変換手段と、 各画素につき少なくともＭビットの信号を１周期走査分
記憶できる容量を有する記憶手段と、 隣合う前記信号のレベルの差分値を求めて前記記憶手段
に記憶させる差分処理手段と、 前記差分値を復元するために用いる少なくとも１つの基
準値を保持する基準値保持手段と、 当該記憶された差分値および前記基準値から元の信号を
順次に復元する復元処理手段と、 当該復元される信号と該信号の後に前記変換手段から出
力される信号とについて、順次にＮ回加算する加算手段
と、 当該Ｎ回分加算された信号を１／Ｎに平均する平均処理
手段と、 当該１／Ｎされた信号に対して各画素に対応した信号補
正を行う補正手段を有したことを特徴とする画像処理装
置。4. A photoelectric conversion means for converting an original into an electric signal by a photoelectric conversion element, a conversion means for converting the obtained electric signal into an M-bit digital signal for each pixel, and at least M for each pixel. Storage means having a capacity capable of storing a bit signal for one scanning period, difference processing means for obtaining a difference value between levels of adjacent signals and storing it in the storage means, and at least used to restore the difference value Reference value holding means for holding one reference value, restoration processing means for sequentially restoring the original signal from the stored difference value and the reference value, the restored signal and the conversion means after the signal The signal output from the above, the adding means for sequentially adding N times, the averaging means for averaging the signals added N times to 1 / N, and the signal subjected to 1 / N The image processing apparatus characterized by having a correction means for performing signal correction corresponding to each pixel. 【請求項５】 前記加算手段の加算回数を前記信号補正
の種類により異なる様に設定することを特徴とする請求
項４に記載の画像処理装置。5. The image processing apparatus according to claim 4, wherein the number of times of addition by the adding means is set to be different depending on the type of the signal correction. 【請求項６】 前記記憶手段に記憶する信号のレベルの
ビット数が規定値を超える異常を検知する手段をさらに
有したことを特徴とする請求項４に記載の画像処理装
置。6. The image processing apparatus according to claim 4, further comprising means for detecting an abnormality in which the number of bits of the level of the signal stored in the storage means exceeds a specified value. 【請求項７】 前記加算手段の加算処理および前記平均
処理手段の平均処理動作をそれぞれ各画素当たり１クロ
ックで動作させることを特徴とする請求項４に記載の画
像処理装置。7. The image processing apparatus according to claim 4, wherein the addition processing of the adding means and the averaging processing operation of the averaging processing means are operated with one clock for each pixel.