JPH07287551A - Integrated circuit for liquid crystal display - Google Patents

Abstract

PURPOSE:To provide an integrated circuit for liquid crystal display capable of rapidly responding to a display data write request from a CPU. CONSTITUTION:This integrated circuit is provided with a RAM controller 4 RAM-accessing a side earlier requesting according to priority for access requests from two directions of a CPU side for accessing an incorporated RAM and a display controller side, and RAM-accessing the other request side after ending. Since the RAM accessing is started instantly when the access request to the RAM is issued from the CPU side, a remarkbly high speed access is attained compared with a time division method.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、液晶を表示するため
の集積回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit for displaying liquid crystal.

【０００２】[0002]

【従来の技術】液晶表示用集積回路は、一般的にシステ
ムコントローラであるＣＰＵから表示情報を受けとり、
その情報を液晶駆動波形に変換し、液晶表示パネルを駆
動するという働きをする。2. Description of the Related Art A liquid crystal display integrated circuit generally receives display information from a CPU which is a system controller,
The information is converted into a liquid crystal drive waveform and the liquid crystal display panel is driven.

【０００３】ＣＰＵからの表示情報は、集積回路内のＲ
ＡＭに書き込まれ、表示コントロール部でＲＡＭの内容
が読み出され、表示波形に変換される。この一般的な動
きを、図を用いて説明する。まず、図２は一般的な液晶
表示用集積回路の構成を示したものである。ＣＰＵから
表示情報の書き込み要求があると、ＣＰＵインターフェ
ース３からアドレス信号ＡＤＲ１と、書き込みデータ信
号ＤＩと、リクエスト信号ＲＥＱ１が出力される。ＲＡ
Ｍコントローラ４は、ＣＰＵインターフェース３からの
信号ＲＥＱ１を受けとり、マルチプレキサ７をＣＰＵ側
のアドレス信号ＡＤＲ１に接続するためのＳＥＬ信号を
出力する。マルチプレキサ７の出力はＲＡＭ２のアドレ
ス信号として入力されるので、ＲＡＭ２は、ＣＰＵから
の書き込み要求に従ってアドレス情報ＡＤＲ１と、書き
込みデータＤＩを受けとり、ＲＡＭコントローラ４から
のアクセス信号ＰＣＸ、ＡＥＸで制御されながら書き込
みを行う。The display information from the CPU is the R in the integrated circuit.
The contents are written into the AM, the contents of the RAM are read out by the display control unit, and converted into the display waveform. This general movement will be described with reference to the drawings. First, FIG. 2 shows a structure of a general liquid crystal display integrated circuit. When the CPU requests to write the display information, the CPU interface 3 outputs the address signal ADR1, the write data signal DI, and the request signal REQ1. RA
The M controller 4 receives the signal REQ1 from the CPU interface 3 and outputs a SEL signal for connecting the multiplexer 7 to the address signal ADR1 on the CPU side. Since the output of the multiplexer 7 is input as the address signal of the RAM2, the RAM2 receives the address information ADR1 and the write data DI according to the write request from the CPU and is controlled by the access signals PCX and AEX from the RAM controller 4. Write.

【０００４】一方、表示コントローラ１からは、表示の
タイミングに合わせてアドレス信号ＡＤＲ２と、リクエ
スト信号ＲＥＱ２が出力される。ＲＡＭコントローラ４
は、表示コントローラ１からの信号ＲＥＱ２を受けと
り、マルチプレキサ７を表示コントローラ側のアドレス
信号ＡＤＲ２に接続するためのＳＥＬ信号を出力する。
マルチプレキサ７の出力はＲＡＭ２のアドレス信号とし
て入力されるので、ＲＡＭは表示コントローラ側からの
読み出し要求に従ってアドレス情報ＡＤＲ２を受けと
り、ＲＡＭコントローラ４からのアクセス信号ＰＣＸ、
ＡＥＸで制御されながら読み出しを行う。On the other hand, the display controller 1 outputs an address signal ADR2 and a request signal REQ2 at the display timing. RAM controller 4
Receives the signal REQ2 from the display controller 1 and outputs a SEL signal for connecting the multiplexer 7 to the address signal ADR2 on the display controller side.
Since the output of the multiplexer 7 is input as the address signal of the RAM2, the RAM receives the address information ADR2 in accordance with the read request from the display controller side, and the access signal PCX from the RAM controller 4,
Reading is performed while being controlled by AEX.

【０００５】ＲＡＭ２の読み出しデータＤＯは、ラッチ
９に保持され、ラッチ９の保持データＲＤ２はＲＯＭ５
に接続される。ＲＯＭ５は、ラッチ９から表示データを
受けとり、また表示コントローラ１からは表示コモンの
情報である信号ＣＯＭＣＮＴと、アクセス信号ＰＸ、Ａ
Ｘを受けとり、フォント信号を出力する。ラッチ１０
は、ＲＯＭ５の出力であるフォント信号を入力し、表示
コントローラ１の出力ＡＤＲ２が変化する直前に保持状
態になるように、クロック信号φ０、φ１、φ２、…φ
７を入力する。ラッチ１１は、ラッチ１０のデータが揃
ったところで一括して取り込み、保持するように、クロ
ック信号φａｌｌを入力する。The read data DO of the RAM 2 is held in the latch 9, and the held data RD2 of the latch 9 is in the ROM 5.
Connected to. The ROM 5 receives the display data from the latch 9, and also receives from the display controller 1 the signal COMCNT which is the information of the display common and the access signals PX and A.
It receives X and outputs a font signal. Latch 10
Inputs the font signal which is the output of the ROM 5 and outputs the clock signals φ0, φ1, φ2, ... φ so that the output ADR2 of the display controller 1 is in the holding state immediately before the change.
Enter 7. The latch 11 inputs the clock signal φall so that the data in the latch 10 are collectively fetched and held when all the data are collected.

【０００６】セグメントドライバー１２は、ラッチ１１
の表示用データ出力を受けとり、セグメント出力として
必要な波形を生成する。コモンドライバー１３は、表示
コントローラ１から表示コモンの情報を受けとり、コモ
ン出力として必要な波形を生成する。ラッチ８は、ＣＰ
Ｕ側がＲＡＭ２に対し、書き込みのみならず読み出しを
行う場合に、ＲＡＭ２の読み出しデータＤＯを保持する
ためのものである。The segment driver 12 includes a latch 11
It receives the display data output of, and generates the waveform required as the segment output. The common driver 13 receives the information of the display common from the display controller 1 and generates a waveform required as a common output. Latch 8 is CP
This is for holding the read data DO of the RAM 2 when the U side performs not only writing but also reading from the RAM 2.

【０００７】このような動きをする図２の回路は、構成
としては公知であり、既に製品化されている。The circuit of FIG. 2 which operates in this manner is known as a configuration and has already been commercialized.

【０００８】[0008]

【発明が解決しようとする課題】図２の構成において、
ＲＡＭのアクセスに問題が潜んでおり、それを明らかに
するために、図３のタイミング図を用いて説明する。ま
ず、信号ＦＲＡＭＥは、液晶を交流駆動するための交流
波形である。この信号ＦＲＡＭＥの“Ｌ”の区間がコモ
ンの数で分割される。図３の例ではコモンの数は８であ
り、ＣＯＭＣＮＴでコモンの数を０から７までカウント
している。このＣＯＭＣＮＴが０の区間を拡大すると、
（ｂ）のようになり、ＡＤＲ２が０から７までカウント
している。これは、ひとつのコモンで８文字を表示する
ことを表しており、８回ＲＡＭをアクセスすることにな
る。表示コントローラ１は、ひとつのコモンの間に表示
アドレスＡＤＲ２を８回変化させ、その都度ＲＡＭ２を
アクセスし、ＲＡＭ２の内容を読み出し、ＲＯＭ５でフ
ォント展開させ、ラッチ１０で個々のフォントデータを
保持させる。図３において、φ０からφ７に示すクロッ
クが、個々のフォントデータをラッチ１０で保持させる
ためのクロックである。In the configuration of FIG. 2,
There is a problem in accessing the RAM, and in order to clarify the problem, the problem will be described with reference to the timing chart of FIG. First, the signal FRAME is an AC waveform for AC driving the liquid crystal. The "L" section of the signal FRAME is divided by the number of commons. In the example of FIG. 3, the number of commons is 8, and the number of commons is counted from 0 to 7 by COMCNT. Expanding the section where COMCNT is 0,
As shown in (b), ADR2 counts from 0 to 7. This means that 8 characters are displayed with one common, and RAM is accessed 8 times. The display controller 1 changes the display address ADR2 eight times during one common, accesses the RAM2 each time, reads the contents of the RAM2, develops the font in the ROM5, and holds the individual font data in the latch 10. In FIG. 3, clocks φ0 to φ7 are clocks for holding individual font data in the latch 10.

【０００９】表示コントローラ１は、φ０からφ７まで
出力し終わったことろで、φａｌｌを出力し、８文字分
の表示データを生成させる。図３において、ＡＤＲ２が
０の区間をさらに拡大すると（ｃ）のようになる。区間
Ｔが、ひとつの表示データをアクセスする区間であり、
表示コントローラ１からは、必ず１回ＲＡＭ２をアクセ
スしてくる。このように、定期的にＲＡＭ２をアクセス
してくる表示コントロール側と、不規則にＲＡＭ２をア
クセスしてくるＣＰＵ側をうまく処理する方法として、
時分割がある。つまり、区間Ｔの前半と後半を、ＣＰＵ
側のアクセス区間と表示コントロール側のアクセス区間
として、割り付けてしまう方法である。The display controller 1 outputs .phi.all upon completion of output from .phi.0 to .phi.7, and generates display data for 8 characters. In FIG. 3, when the section where ADR2 is 0 is further expanded, it becomes as shown in (c). Section T is a section for accessing one display data,
The display controller 1 always accesses the RAM 2 once. In this way, as a method for successfully processing the display control side that regularly accesses the RAM 2 and the CPU side that randomly accesses the RAM 2,
There is time sharing. That is, the first half and the second half of the section T are
This is a method of assigning the access section on the side of the display and the access section on the side of the display control.

【００１０】しかしながら、この公知の方法には区間を
限定してしまうことによる問題が発生する。つまり、Ｃ
ＰＵ側からＲＡＭ２を連続してアクセスしようとして
も、区間Ｔの中でアクセスは１回と限定されてしまうの
で、高速アクセスができないという問題である。近年Ｃ
ＰＵは、機能もスピードも目ざましく発達しており、Ｃ
ＰＵが液晶表示用集積回路に表示データを素早く送り込
みたいという要求はますます強くなってきている。ＲＡ
Ｍのアクセスに時間を要することは、ＣＰＵに待ちを強
要することになり問題である。However, this known method has a problem due to the limitation of the section. That is, C
Even if the RAM 2 is continuously accessed from the PU side, the access is limited to one time in the section T, which is a problem that high speed access cannot be performed. Recently C
The PU has been remarkably developed in both function and speed.
There is an ever increasing demand for PUs to send display data to integrated circuits for liquid crystal displays quickly. RA
The time required to access M is a problem because it requires the CPU to wait.

【００１１】[0011]

【課題を解決するための手段】この問題を解決するため
に、ＣＰＵ側と表示コントロール側、双方からのＲＡＭ
アクセス要求に対し、先にリクエストが発せられた要求
元を優先してＲＡＭアクセスを行い、ＲＡＭアクセスが
終わったとき他方の要求元のリクエストが待機状態にな
っていたら、他方の要求元のアクセスを繰り返し行うよ
うにした。In order to solve this problem, RAM from both the CPU side and the display control side is used.
In response to the access request, the request source that issued the request first is prioritized for RAM access, and when the RAM access ends, if the request of the other request source is in a standby state, the access of the other request source is made. I tried to repeat it.

【００１２】[0012]

【作用】ＣＰＵ側からＲＡＭのアクセス要求が発せられ
たら、すぐにＲＡＭのアクセスが開始するので、従来の
時分割する方法に比べると、格段に高速アクセスが可能
になる。表示コントローラ側からの定期的なＲＡＭアク
セス要求のあいだに、ＣＰＵ側からのアクセス要求を２
回、３回と繰り返すことが可能になる。その回数は、Ｒ
ＡＭのアクセス時間が短い程多くなるので、ＲＡＭコン
トローラ４で生成されるＲＡＭのアクセス信号ＰＣＸ、
ＡＥＸは、より高速な信号であることが望ましい。When the CPU side issues a RAM access request, the RAM access starts immediately, so that much faster access is possible compared to the conventional time division method. During the periodic RAM access request from the display controller side, the access request from the CPU side is
It becomes possible to repeat once and three times. The number of times is R
Since the shorter the access time of AM, the more the access time of RAM, the access signal PCX of RAM generated by the RAM controller 4,
AEX is preferably a faster signal.

【００１３】[0013]

【実施例】以下に、本発明の集積回路の実施例を図面に
基づいて説明する。図１が本発明の実施例であり、図２
におけるＲＡＭコントローラ４の動きを特徴付けたもの
である。図１全体がＲＡＭコントローラ４であり、これ
で本発明の特徴を実現している。図４は、図１を説明す
るタイミング図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT An embodiment of an integrated circuit of the present invention will be described below with reference to the drawings. 1 shows an embodiment of the present invention, and FIG.
The operation of the RAM controller 4 in FIG. The entire FIG. 1 is a RAM controller 4, which realizes the features of the present invention. FIG. 4 is a timing diagram illustrating FIG.

【００１４】まずＣＰＵインターフェース３から出力さ
れるリクエスト信号ＲＥＱ１が、図１のＤ−Ｆ／Ｆ２０
のクロック入力に、また、Ｄ−Ｆ／Ｆ２１のリセット入
力に接続されている。信号ＲＥＱ１が“Ｈ”レベルにな
るとＤ−Ｆ／Ｆ２１はリセットされ、“Ｌ”に変化する
とＤ−Ｆ／Ｆ２０のＱ出力ＣＯＮＴ１は“Ｈ”レベルに
なる。ＮＡＮＤ２５の出力ｘは“Ｌ”となり、遅延回路
３０の出力ｘｄは少し遅れて“Ｌ”に変化する。図４に
おけるＡ点がその変化点である。First, the request signal REQ1 output from the CPU interface 3 is the D-F / F20 shown in FIG.
Of the D-F / F 21 and the reset input of the D-F / F 21. When the signal REQ1 becomes "H" level, the D-F / F21 is reset, and when it changes to "L", the Q output CONT1 of the D-F / F20 becomes "H" level. The output x of the NAND 25 becomes "L", and the output xd of the delay circuit 30 changes to "L" with a slight delay. The point A in FIG. 4 is the change point.

【００１５】ラッチ２８はＡ点において信号ＣＯＮＴ１
のレベルを保持して信号ＳＥＬを出力する。信号ＳＥＬ
が“Ｈ”レベルであれば、入ってきたリクエストはＣＰ
Ｕ側のＲＥＱ１であることがわかり、ＲＡＭのアドレス
信号をＣＰＵ側のアドレス信号ＡＤＲ１に接続するよう
マルチプレキサ７が制御される。図４のＡ点において、
信号ｘｄが“Ｌ”に変化すると、Ｄ−Ｆ／Ｆ２９のＱ出
力ｄ０は“Ｈ”に変化し、遅延回路３１の出力ｄ１が少
し遅れて“Ｈ”に変化し、遅延回路３２の出力ｄ２がさ
らに少し遅れて“Ｈ”に変化すると同時に、Ｄ−Ｆ／Ｆ
２９をリセットし、Ｑ出力ｄ０を“Ｌ”に戻す。この動
きが遅延回路３１、３２、３３に伝ぱんするので、図４
において時間幅ρのパルスが信号ｄ０から信号ｄ３へ
と、遅延しながら生成される。The latch 28 receives the signal CONT1 at the point A.
The signal SEL is output while holding the level of. Signal SEL
Is "H" level, incoming request is CP
It is found to be REQ1 on the U side, and the multiplexer 7 is controlled to connect the address signal of the RAM to the address signal ADR1 on the CPU side. At point A in FIG.
When the signal xd changes to “L”, the Q output d0 of the DF / F 29 changes to “H”, the output d1 of the delay circuit 31 changes to “H” with a slight delay, and the output d2 of the delay circuit 32. Changes to "H" with a slight delay, and at the same time, D-F / F
29 is reset and the Q output d0 is returned to "L". Since this movement propagates to the delay circuits 31, 32 and 33,
At, a pulse having a time width ρ is generated with a delay from the signal d0 to the signal d3.

【００１６】ＲＡＭ２のアクセス信号ＰＥＸは、信号ｄ
０、ｄ１、ｄ２のＯＲ（ＯＲゲート３５の出力）で生成
し、ＲＡＭ２のアクセス信号ＡＥＸは信号ｄ１を反転
（インバータ３４の出力）して生成する。信号ＡＥＸが
“Ｌ”の区間が、ＲＡＭ２のアドレスが有効となってい
る部分であり、その間、アドレスのマルチプレキサを制
御する信号ＳＥＬが安定しており、ＣＰＵ側からのＲＡ
Ｍアクセスが実行される。このアクセスが読み出しであ
ったならば、ＡＮＤゲート２６の出力ＣＬ１で、ラッチ
８のデータ（ＲＡＭ２の読み出しデータＤＯ）を保持す
る。信号ＣＬ１が“Ｌ”に変化するとＤ−Ｆ／Ｆ２１の
Ｑ出力は“Ｈ”になり、Ｄ−Ｆ／Ｆ２０はリセットさ
れ、信号ＣＯＮＴ１は“Ｌ”になり、ＣＰＵ側からのＲ
ＡＭアクセスは終了する。ここで、信号ＣＯＮＴ１は
“Ｌ”になるが、途中で表示コントローラ側からのリク
エスト信号ＲＥＱ２が入ってきているので、Ｄ−Ｆ／Ｆ
２２のＱ出力は、“Ｈ”レベルになっており、ＯＲゲー
ト２４の出力は“Ｈ”レベルになったままである。そこ
で、ＣＰＵ側アクセスが終了したところで、遅延回路３
３の遅延時間幅をもつ“Ｌ”レベル信号をＮＡＮＤゲー
ト３６から出力させ、ＮＡＮＤゲート２５の出力ｘを強
制的に“Ｈ”レベルにする。ＮＡＮＤゲート２５の出力
ｘは、一時的な“Ｈ”レベルから再び“Ｌ”へと変化
し、遅延回路３０の出力ｘｄは少し遅れて“Ｌ”に変化
する。図４におけるＢ点がその変化点である。信号ｘｄ
がＢ点において“Ｌ”に変化すると、前記Ａ点において
“Ｌ”に変化したときと同様に信号ｄ０、ｄ１、ｄ２、
ｄ３が生成される。再びＲＡＭ２のアクセス信号ＰＥ
Ｘ、ＡＥＸが生成され、表示コントローラ側からのＲＡ
Ｍアクセスが実行される。The access signal PEX of the RAM2 is the signal d
It is generated by OR of 0, d1, and d2 (output of the OR gate 35), and the access signal AEX of the RAM2 is generated by inverting the signal d1 (output of the inverter 34). The section in which the signal AEX is "L" is a portion in which the address of the RAM 2 is valid, and during that period, the signal SEL controlling the multiplexer of the address is stable, and RA from the CPU side is
M access is executed. If this access is read, the output CL1 of the AND gate 26 holds the data of the latch 8 (read data DO of RAM2). When the signal CL1 changes to "L", the Q output of the D-F / F21 becomes "H", the D-F / F20 is reset, the signal CONT1 becomes "L", and the R from the CPU side becomes R.
AM access ends. Here, the signal CONT1 becomes "L", but since the request signal REQ2 from the display controller side is input in the middle, DF / F
The Q output of 22 is at "H" level, and the output of the OR gate 24 remains at "H" level. Therefore, when the CPU side access is completed, the delay circuit 3
An "L" level signal having a delay time width of 3 is output from the NAND gate 36, and the output x of the NAND gate 25 is forcibly set to the "H" level. The output x of the NAND gate 25 changes from the temporary "H" level to "L" again, and the output xd of the delay circuit 30 changes to "L" with a slight delay. Point B in FIG. 4 is the change point. Signal xd
Changes to "L" at point B, the signals d0, d1, d2,
d3 is generated. Access signal PE of RAM2 again
X and AEX are generated, RA from the display controller side
M access is executed.

【００１７】図５は本発明の効果を説明するタイミング
図である。表示コントローラ１から出力されるＲＡＭア
ドレス信号ＡＤＲ２が、時間Ｔの間隔で定期的に変化
し、リクエスト信号ＲＥＱ２は前記Ｔの間隔の中間あた
りで１回ずつ定期的に発生する。ＣＰＵ側からのリクエ
スト信号ＲＥＱ１が、時間Ｔの間隔で約３回の割合で発
生した場合、本発明のＲＡＭコントローラ４はＲＥＱ
１、ＲＥＱ２共に滞りなくＲＡＭのアクセス処理をす
る。図１のＤ−Ｆ／Ｆ２０、２２の各Ｑ出力ＣＯＮＴ
１、ＣＯＮＴ２が、実質的なＲＡＭアクセス時間を表し
ている。FIG. 5 is a timing chart for explaining the effect of the present invention. The RAM address signal ADR2 output from the display controller 1 changes periodically at intervals of time T, and the request signal REQ2 is periodically generated once in the middle of the intervals of T. When the request signal REQ1 from the CPU side is generated at a rate of about 3 times at the interval of time T, the RAM controller 4 of the present invention uses REQ.
Both 1 and REQ2 perform RAM access processing without delay. Each Q output CONT of the D-F / F 20 and 22 of FIG.
1, CONT2 represents the substantial RAM access time.

【００１８】図５において、ＲＥＱ１、ＲＥＱ２が発生
する毎にＣＯＮＴ１、ＣＯＮＴ２が応答し、ＲＡＭをア
クセスしている。ＣＯＮＴ１にとってはγの部分が、Ｃ
ＯＮＴ２にとってはｑの部分が、他方のアクセス実行中
により待機状態になっている部分である。表示コントロ
ーラ側からのＲＡＭアクセス要求が待機状態となるｑの
部分では、ＲＯＭ５へ送る表示データＲＤ２が遅延する
ことになるが、ＲＯＭ５のアクセスに間に合えば良いの
であり、図５で信号ＡＸが“Ｌ”になるまでに十分余裕
があることがわかる。ＣＰＵ側からのＲＡＭアクセス要
求が待機状態となるγの部分では、ＣＰＵインターフェ
ース３へ送るデータ信号ＲＤ１が遅延することになる
が、図５での実力としては時間Ｔの間にＣＰＵ側からの
ＲＡＭアクセスが３回程度可能になっており、前記従来
の時分割方式に比べて、はるかに高速である。In FIG. 5, CONT1 and CONT2 respond each time REQ1 and REQ2 occur to access the RAM. For CONT1, the γ part is C
For the ONT 2, the q portion is the portion in the standby state due to the execution of the other access. In the portion q where the RAM access request from the display controller side is in the standby state, the display data RD2 sent to the ROM5 is delayed, but it is sufficient if the access to the ROM5 is completed, and the signal AX is "L" in FIG. It turns out that there is enough margin before becoming ". The data signal RD1 to be sent to the CPU interface 3 is delayed in the portion of γ where the RAM access request from the CPU side is in the standby state. However, the ability in FIG. Access is possible about three times, which is much faster than the conventional time division method.

【００１９】なお、本発明の回路、図１において遅延回
路３０、３１、３２、３３を、容量や抵抗で成る遅延素
子で実現するならば、ＲＡＭのアクセス信号ＰＥＸやＡ
ＥＸはより高速にでき、図５での信号ＣＯＮＴ１やＣＯ
ＮＴ２は、より短いパルスにできる。これにより、ＣＰ
Ｕ側からのＲＡＭアクセスはより高速化が可能となる。If the circuit of the present invention, that is, the delay circuits 30, 31, 32 and 33 in FIG. 1 are realized by delay elements composed of capacitors and resistors, RAM access signals PEX and A are used.
EX can be made faster, and the signals CONT1 and CO in FIG.
NT2 can be a shorter pulse. This makes CP
The RAM access from the U side can be made faster.

【００２０】[0020]

【発明の効果】以上述べたように、ＲＡＭへのアクセス
要求をする２つ以上の要求元からリクエスト信号が出た
ら、先にリクエスト信号が発せられた要求元を優先して
ＲＡＭアクセスを実行し、他方の要求元のＲＡＭアクセ
スを続けて実行するという、本発明のＲＡＭコントロー
ラを有することによって、表示コントローラからの定期
的なＲＡＭアクセスに支障を与えることなく、ＣＰＵ側
からのＲＡＭアクセスを高速化することが可能となる。As described above, when a request signal is output from two or more request sources that make an access request to the RAM, the request source that first issued the request signal is prioritized for the RAM access. By having the RAM controller of the present invention which continuously executes the RAM access of the other request source, the RAM access from the CPU side is accelerated without disturbing the regular RAM access from the display controller. It becomes possible to do.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の液晶表示用集積回路の回路図である。FIG. 1 is a circuit diagram of an integrated circuit for liquid crystal display of the present invention.

【図２】従来の液晶表示用集積回路のブロック図であ
る。FIG. 2 is a block diagram of a conventional integrated circuit for liquid crystal display.

【図３】従来の液晶表示用集積回路の動作を説明するタ
イミング図である。FIG. 3 is a timing diagram illustrating an operation of a conventional liquid crystal display integrated circuit.

【図４】本発明の液晶表示用集積回路の動作を説明する
タイミング図である。FIG. 4 is a timing chart for explaining the operation of the liquid crystal display integrated circuit of the present invention.

【図５】本発明の効果を説明するタイミング図である。FIG. 5 is a timing diagram illustrating effects of the present invention.

【符号の説明】[Explanation of symbols]

１ 表示コントローラ ２ ＲＡＭ ３ ＣＰＵインターフェース ４ ＲＡＭコントローラ ５ ＲＯＭ ７ マルチプレキサ ８、９、１０、１１ ラッチ １２ セグメントドライバー １３ コモンドライバー ２０、２１、２２、２３ Ｄ−Ｆ／Ｆ ２４ ＯＲゲート ２５ ＮＡＮＤ ２６、２７ ＡＮＤゲート ２８ ラッチ ２９ Ｄ−Ｆ／Ｆ ３０、３１、３２、３３ 遅延回路 ３４ インバータ ３５ ＯＲゲート ３６ ＮＡＮＤゲート 1 Display Controller 2 RAM 3 CPU Interface 4 RAM Controller 5 ROM 7 Multiplexer 8, 9, 10, 11 Latch 12 Segment Driver 13 Common Driver 20, 21, 22, 23 DF / F 24 OR Gate 25 NAND 26, 27 AND gate 28 Latch 29 DF / F 30, 31, 32, 33 Delay circuit 34 Inverter 35 OR gate 36 NAND gate

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 ＣＰＵインターフェースと、ＲＡＭと、
該ＲＡＭのアドレスバスを２方向以上に切り換えるマル
チプレキサと、切り換える信号（セレクト信号）を発生
するＲＡＭコントローラを有する液晶表示用集積回路に
おいて、 前記ＲＡＭコントローラは、ＲＡＭへのアクセス要求を
する２つ以上の要求元からリクエスト信号が出たら、先
にリクエスト信号が発せられた要求元を優先して選定
し、選定した要求元のアドレスバスをＲＡＭのアドレス
バスに接続するためのセレクト信号を発生し、 １つの要求元を選定したら、ＲＡＭのアクセス信号を生
成してＲＡＭをアクセスし、 前記ＲＡＭのアクセスが終了したとき他方の要求元から
のリクエスト信号が待機状態になっていたら、ＲＡＭの
アドレスバスを他方の要求元のアドレスバスに接続し
て、繰り返しＲＡＭのアクセスを実行することを特徴と
する液晶表示用集積回路。1. A CPU interface, a RAM,
In a liquid crystal display integrated circuit having a multiplexer for switching the address bus of the RAM in two or more directions and a RAM controller for generating a switching signal (select signal), the RAM controller has two or more access requests to the RAM. When a request signal is output from the request source of, the request source to which the request signal is issued is selected with priority, and a select signal for connecting the selected request source address bus to the RAM address bus is generated. If one request source is selected, a RAM access signal is generated to access the RAM. If the request signal from the other request source is in a standby state when the RAM access is completed, the RAM address bus is set. Repeatedly accessing the RAM by connecting to the address bus of the other request source LCD integrated circuit according to claim. 【請求項２】 前記ＲＡＭコントローラで生成するＲＡ
Ｍのアクセス信号を、遅延素子で生成することを特徴と
する特許請求の範囲第１項記載の液晶表示用集積回路。2. The RA generated by the RAM controller
The integrated circuit for liquid crystal display according to claim 1, wherein the M access signal is generated by a delay element.