JPH07281951A - Control method/device for extendable storage - Google Patents
Control method/device for extendable storageInfo
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- JPH07281951A JPH07281951A JP7714394A JP7714394A JPH07281951A JP H07281951 A JPH07281951 A JP H07281951A JP 7714394 A JP7714394 A JP 7714394A JP 7714394 A JP7714394 A JP 7714394A JP H07281951 A JPH07281951 A JP H07281951A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、拡張可能な記憶装置の
制御方法とその装置、特に電気的書換可能な不揮発性メ
モリの制御方法とその装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of controlling an expandable memory device and its apparatus, and more particularly to a method of controlling an electrically rewritable nonvolatile memory and its apparatus.
【０００２】[0002]
【従来の技術】従来、電気的書換可能な不揮発性メモリ
を内蔵する情報処理システムにおいては、電気的書換可
能な不揮発性メモリのアクセスを以下の方法により行っ
ていた。2. Description of the Related Art Conventionally, in an information processing system incorporating an electrically rewritable nonvolatile memory, the electrically rewritable nonvolatile memory is accessed by the following method.
【０００３】図５は、従来の電気的書換可能な不揮発性
メモリ８１００のデータ構造を説明する図である。尚、
以下、電気的書換可能な不揮発性メモリを、単に"不揮
発性メモリ"と略称することにする。不揮発性メモリ８
１００は、記憶単位（以下、ブロック単位と呼ぶ）にデ
ータを格納するデータエリア８００１とデータエリア８
００１の各ブロックに対する論理アドレスと物理アドレ
スの対応を管理するＦＡＴ（ファイルアロケーションテ
ーブル）領域８０００から構成される。データエリア８
００１には、"ブロック１"、"ブロック２"、"ブロック
３"、...、"ブロックＮ"の各ブロックが含まれる。FIG. 5 is a diagram for explaining the data structure of a conventional electrically rewritable nonvolatile memory 8100. still,
Hereinafter, the electrically rewritable nonvolatile memory will be simply referred to as "nonvolatile memory". Non-volatile memory 8
Reference numeral 100 denotes a data area 8001 and a data area 8 for storing data in storage units (hereinafter referred to as block units).
It is composed of a FAT (file allocation table) area 8000 for managing the correspondence between the logical address and the physical address for each block of 001. Data area 8
001 includes each block of “block 1”, “block 2”, “block 3”, ..., “Block N”.
【０００４】図６は、図５に示した従来のデータ構造の
不揮発性メモリ８１００からデータを読み出す手順を示
すフローである。FIG. 6 is a flow chart showing a procedure for reading data from the non-volatile memory 8100 having the conventional data structure shown in FIG.
【０００５】まず、ステップＳ１０１で、リードする論
理アドレスに基づいて、ＦＡＴ領域８０００を参照し
て、その論理アドレスに対応する物理アドレスを得る。First, in step S101, the FAT area 8000 is referenced based on the read logical address to obtain the physical address corresponding to the logical address.
【０００６】ステップＳ１０２では、獲得した物理アド
レスのメモリ領域を読み出す。In step S102, the memory area of the acquired physical address is read.
【０００７】次に、図７は、図５に示した従来のデータ
構造の不揮発性メモリ８１００にデータを書き込む手順
を示す。Next, FIG. 7 shows a procedure for writing data to the nonvolatile memory 8100 having the conventional data structure shown in FIG.
【０００８】まず、ステップＳ２０１で、ライトする論
理アドレスに基づいて、ＦＡＴ領域８０００を参照し
て、その論理アドレスに対応する物理アドレスを探す。First, in step S201, based on the logical address to be written, the FAT area 8000 is referenced to search for the physical address corresponding to the logical address.
【０００９】ステップＳ２０２では、対応する物理アド
レスがすでに存在しなければ、ステップＳ２０３に進
み、ＦＡＴに新たな物理アドレスを定義し、ステップＳ
２０４へ進む。In step S202, if the corresponding physical address does not already exist, the process proceeds to step S203, where a new physical address is defined in the FAT, and in step S202.
Proceed to 204.
【００１０】また、対応する物理アドレスが存在すれ
ば、ステップＳ２０４へ進み、その物理アドレスに対し
て、データの書き込みを行う。If the corresponding physical address exists, the process proceeds to step S204, and the data is written to the physical address.
【００１１】以上の手順で不揮発性メモリのデータアク
セスを行っていた。The data access of the non-volatile memory is performed by the above procedure.
【００１２】[0012]
【発明が解決しようとする課題】しかしながら、従来技
術では、ＦＡＴ領域のサイズは、予め、全てのデータブ
ロックに対応する論理アドレス-物理アドレス情報を格
納できるサイズを確保しておく必要があり、特に、全ブ
ロックを使用していない時は、使用効率が悪かった。However, in the conventional technique, the size of the FAT area needs to be secured in advance so that the logical address-physical address information corresponding to all the data blocks can be stored. , When not using all blocks, the usage efficiency was poor.
【００１３】また、不揮発性メモリをさらに追加する場
合は、ＦＡＴの領域をさらに大きく確保する必要があ
り、追加の度に、ＦＡＴ領域を再設定しなければならな
いという問題があった。In addition, when a further non-volatile memory is added, it is necessary to secure a larger FAT area, and there is a problem that the FAT area has to be reset each time it is added.
【００１４】本発明は上記従来例に鑑みてなされたもの
で、メモリの利用効率が良く、かつメモリの拡張を容易
に行うことができる拡張可能な記憶装置の制御方法とそ
の装置を提供することを目的とする。The present invention has been made in view of the above-mentioned conventional example, and provides a control method of an expandable storage device and a device therefor which can efficiently use the memory and can easily expand the memory. With the goal.
【００１５】[0015]
【課題を解決するための手段】上記目的を達成するた
め、本発明の拡張可能な記憶装置の制御方法とその装置
は以下の構成を備える。即ち、電気的書換可能な不揮発
性メモリにおいて、前記電気的書換可能な不揮発性メモ
リの記憶単位ごとの所定の位置に、論理アドレスを格納
する論理アドレス格納手段と、前記論理アドレス格納手
段で格納された論理アドレスを検索して、所定の論理ア
ドレスに一致する記憶単位の物理アドレスを獲得する記
憶単位物理アドレス獲得手段と、前記記憶物理アドレス
に対してデータの読みだし、または書き込みを行うデー
タアクセス手段とを備える。In order to achieve the above object, an expandable storage device control method and device according to the present invention have the following configurations. That is, in an electrically rewritable non-volatile memory, a logical address storage unit that stores a logical address is stored at a predetermined position for each storage unit of the electrically rewritable nonvolatile memory, and the logical address storage unit stores the logical address. Storage unit physical address acquisition means for acquiring a physical address of a storage unit that matches a predetermined logical address, and data access means for reading or writing data from the storage physical address With.
【００１６】また、別の発明は、電気的書換可能な不揮
発性メモリにおいて、前記電気的書換可能な不揮発性メ
モリの記憶単位ごとの所定の位置に、論理アドレスを格
納する論理アドレス格納工程と、前記論理アドレス格納
工程で格納された論理アドレスを検索して、所定の論理
アドレスに一致する記憶単位の物理アドレスを獲得する
記憶単位物理アドレス獲得工程と、前記記憶物理アドレ
スに対してデータの読みだし、または書き込みを行うデ
ータアクセス工程とを備える。Another aspect of the present invention is, in an electrically rewritable nonvolatile memory, a logical address storing step of storing a logical address at a predetermined position for each memory unit of the electrically rewritable nonvolatile memory, A storage unit physical address acquisition step of retrieving the logical address stored in the logical address storage step to acquire a physical address of a storage unit that matches a predetermined logical address, and reading of data from the storage physical address. Or a data access step of writing.
【００１７】[0017]
【作用】以上の構成において、電気的書換可能な不揮発
性メモリの記憶単位ごとの所定の位置に、論理アドレス
を、論理アドレス格納手段が格納し、前記論理アドレス
格納手段で格納された論理アドレスを検索して、所定の
論理アドレスに一致する記憶単位の物理アドレスを、記
憶単位物理アドレス獲得手段が獲得し、データアクセス
手段が、前記記憶物理アドレスに対してデータの読み出
し、または書き込みを行う。In the above configuration, the logical address storage means stores the logical address at a predetermined position for each storage unit of the electrically rewritable nonvolatile memory, and the logical address stored by the logical address storage means is stored in the logical address storage means. The storage unit physical address acquisition unit acquires the physical address of the storage unit that matches the predetermined logical address by searching, and the data access unit reads or writes data from the storage physical address.
【００１８】また、別の発明は、電気的書換可能な不揮
発性メモリの記憶単位ごとの所定の位置に、論理アドレ
スを格納し、前記格納された論理アドレスを検索して、
所定の論理アドレスに一致する記憶単位の物理アドレス
を獲得し、前記記憶物理アドレスに対してデータの読み
出し、または書き込みを行う。Another aspect of the present invention is to store a logical address in a predetermined position for each storage unit of an electrically rewritable nonvolatile memory, retrieve the stored logical address,
A physical address of a storage unit that matches a predetermined logical address is acquired, and data is read or written to the storage physical address.
【００１９】[0019]
【実施例】図１は、本発明の１実施例であるフラッシュ
メモリ５を組み込んだ情報処理装置１００の主要なハー
ドウエア構成を示す。ＣＰＵ１は、情報処理装置１００
全体の制御を行う。ＲＯＭ２には、フラッシュメモリ５
を制御するプログラム等の各種プログラムが格納されて
いる。ＣＰＵ１は、ＲＯＭ２に格納されているプログラ
ムを読みだし実行する。ＲＡＭ３は、各種プログラムが
実行するための作業用領域やフラッシュメモリ５とのデ
ータの入出力を行うためのバッファ領域としてＣＰＵ１
によって使用される。フラッシュメモリコントローラ４
は、ＣＰＵ１から指令を受け、フラッシュメモリ５との
データの入出力のタイミング制御を行う。データバス７
は、ＣＰＵ１、ＲＯＭ２、ＲＡＭ３、フラッシュメモリ
コントローラ４間のインターフェイスを取る。1 shows the main hardware configuration of an information processing apparatus 100 incorporating a flash memory 5 according to an embodiment of the present invention. The CPU 1 is the information processing device 100.
Take overall control. The ROM 2 has a flash memory 5
Various programs such as a program for controlling the are stored. The CPU 1 reads out and executes the program stored in the ROM 2. The RAM 3 serves as a work area for executing various programs and a buffer area for inputting / outputting data to / from the flash memory 5.
Used by. Flash memory controller 4
Receives a command from the CPU 1 and controls the timing of data input / output with the flash memory 5. Data bus 7
Serves as an interface between the CPU 1, the ROM 2, the RAM 3, and the flash memory controller 4.
【００２０】図２は、本実施例の情報処理装置１００の
フラッシュメモリ５のデータ構造の一例を示す図であ
る。フラッシュメモリ５は、Ｎ個のブロック、即ち、"
ブロック１"、"ブロック２"、"ブロック３"、"ブロック
４"、...、"ブロックＮ"から構成されており、各ブロッ
クの先頭領域は、そのブロックに対する論理アドレス情
報を格納する論理アドレス情報領域である。各ブロック
の論理アドレス情報領域以外の領域には、データが格納
される。FIG. 2 is a diagram showing an example of the data structure of the flash memory 5 of the information processing apparatus 100 of this embodiment. The flash memory 5 has N blocks, that is, "
It is composed of block 1 "," block 2 "," block 3 "," block 4 ", ...," block N ", and the head area of each block is a logic for storing logical address information for the block. An address information area where data is stored in areas other than the logical address information area of each block.
【００２１】図３は、フラッシュメモリ５に格納された
データをリードする時の、手順を示すフローチャートで
ある。FIG. 3 is a flow chart showing a procedure for reading the data stored in the flash memory 5.
【００２２】ステップＳ１では、リードしようとするブ
ロックの論理アドレスを変数名"Ａ１"に設定する。In step S1, the logical address of the block to be read is set in the variable name "A1".
【００２３】ステップＳ２では、ブロックの先頭番号で
ある"１"を変数名"ＢＮ"に設定する。In step S2, "1" which is the head number of the block is set to the variable name "BN".
【００２４】ステップＳ３では、ブロック"ＢＮ"の論理
アドレス情報領域のデータを読み込み、変数名"ＡＲ"に
設定する。In step S3, the data in the logical address information area of the block "BN" is read and set to the variable name "AR".
【００２５】ステップＳ４では、変数名"Ａ１"と変数
名"ＡＲ"の比較を行い、一致すれば、ステップＳ５へ進
み、そのブロック領域のデータをリードする。そして、
リード処理を終了する。一致しなければ、ステップＳ６
へ進み、次のブロックの論理アドレスを検索するため、
変数名"ＢＮ"を１カウントアップする。In step S4, the variable name "A1" is compared with the variable name "AR". If they match, the process proceeds to step S5 to read the data in the block area. And
The read process ends. If they do not match, step S6
To find the logical address of the next block, go to
The variable name "BN" is incremented by 1.
【００２６】ステップＳ７では、変数名"ＢＮ"とフラッ
シュメモリのブロック数であるＮと比較して、変数名"
ＢＮ"の値がＮより大きくなければ、ステップＳ３から
の処理に戻り、検索を繰り返す。もし、変数名"ＢＮ"の
値がＮより大きくなれば、ステップＳ８に進む。In step S7, the variable name "BN" is compared with N, which is the number of blocks in the flash memory, to obtain the variable name "BN".
If the value of BN "is not larger than N, the process returns to step S3 and the search is repeated.If the value of variable name" BN "is larger than N, the process proceeds to step S8.
【００２７】ステップＳ８では、そのフラッシュメモリ
内に、参照した論理アドレスに一致するブロックがない
ことを示す"論理アドレスエラー"のコードを所定の変数
名に設定し、処理を終了する。In step S8, a code of "logical address error" indicating that there is no block matching the referred logical address in the flash memory is set to a predetermined variable name, and the process is terminated.
【００２８】以上の処理で、フラッシュメモリからデー
タを読みだすことができる。With the above processing, the data can be read from the flash memory.
【００２９】次に、フラッシュメモリに対する書き込み
処理の手順を、図４のフローチャートを用いて説明す
る。Next, the procedure of the writing process to the flash memory will be described with reference to the flowchart of FIG.
【００３０】ステップＳ１１では、ライトしようとする
ブロックの論理アドレスを変数名"Ａ１"に設定する。In step S11, the logical address of the block to be written is set to the variable name "A1".
【００３１】ステップＳ１２では、ブロックの先頭番号
である"１"を変数名"ＢＮ"に設定する。In step S12, "1" which is the head number of the block is set to the variable name "BN".
【００３２】ステップＳ１３では、ブロック"ＢＮ"の論
理アドレス情報領域のデータを読み込み、変数名"ＡＲ"
に設定する。In step S13, the data in the logical address information area of the block "BN" is read and the variable name "AR" is read.
Set to.
【００３３】ステップＳ１４では、変数名"Ａ１"と変数
名"ＡＲ"の比較を行い、一致すれば、ステップＳ１５へ
進み、そのブロック領域に対しデータをライトする。そ
して、ライト処理を終了する。一致しなければ、ステッ
プＳ１６へ進み、次のブロックの論理アドレスを検索す
るため、変数名"ＢＮ"を１カウントアップする。In step S14, the variable name "A1" is compared with the variable name "AR". If they match, the process proceeds to step S15, and data is written to the block area. Then, the write process ends. If they do not match, the process proceeds to step S16, and the variable name "BN" is incremented by 1 to search the logical address of the next block.
【００３４】ステップＳ１７では、変数名"ＢＮ"とフラ
ッシュメモリのブロック数であるＮと比較して、変数
名"ＢＮ"の値がＮより大きくなければ、ステップＳ１３
からの処理に戻り、検索を繰り返す。もし、変数名"Ｂ
Ｎ"の値がＮより大きくなれば、ステップＳ１８に進
む。In step S17, the variable name "BN" is compared with N, which is the number of blocks in the flash memory. If the value of the variable name "BN" is not larger than N, step S13
Return to the process from and repeat the search. If the variable name is "B
If the value of N "becomes larger than N, the process proceeds to step S18.
【００３５】ステップＳ１８では、使用されていないブ
ロックを新規書き込みブロックとし、そのブロックの論
理アドレス情報領域に、論理アドレス"Ａ１"の書き込み
を行い、また、そのデータ領域に対してデータを書き込
み、処理を終了する。In step S18, an unused block is set as a new write block, the logical address "A1" is written in the logical address information area of the block, and the data is written in the data area and processed. To finish.
【００３６】以上説明したように、ＣＰＵから入力した
論理アドレスと、フラッシュメモリ５の各ブロックの先
頭領域、即ち、論理アドレス情報領域に格納されている
論理アドレスを順次比較してゆき、一致するブロック
に、データを書き込み、一致するブロックがなければ、
新規のブロックを生成してデータを書き込む。As described above, the logical address input from the CPU is sequentially compared with the logical address stored in the head area of each block of the flash memory 5, that is, the logical address information area, and the matching block is obtained. Write data to, and if there is no matching block,
Create a new block and write the data.
【００３７】尚、図３、図４のフローチャートの処理に
対応するプログラムは、予め、ＲＯＭ２に格納されてお
り、ＣＰＵ１によって参照されて実行される。A program corresponding to the processing of the flowcharts of FIGS. 3 and 4 is stored in the ROM 2 in advance and is executed by being referred to by the CPU 1.
【００３８】以上説明したように、本実施例によれば、
ＦＡＴ（ファイルアロケーションテーブル）のような特
別なファイル管理テーブルを備える必要がなく、各ブロ
ックの先頭に論理アドレス情報を持たせるという簡単な
データ構造で、フラッシュメモリをアクセスすることが
できる。As described above, according to this embodiment,
It is not necessary to provide a special file management table such as a FAT (file allocation table), and the flash memory can be accessed with a simple data structure in which the head of each block has logical address information.
【００３９】また、このような、論理アドレス情報の離
散的、かつ独立的な配置によって、新たなフラッシュメ
モリの追加に際しても、単に、追加されたフラッシュメ
モリのブロックに対して、前述の論理アドレス情報を付
加すればよいので、拡張性に優れる。Further, due to such discrete and independent arrangement of the logical address information, even when a new flash memory is added, the above-mentioned logical address information is simply added to the block of the added flash memory. Since it suffices to add, it has excellent expandability.
【００４０】[0040]
【発明の効果】以上説明したように本発明によれば、不
揮発性メモリの利用効率が良く、かつ不揮発性メモリの
拡張を容易に行うことができる。As described above, according to the present invention, the utilization efficiency of the non-volatile memory is high and the non-volatile memory can be easily expanded.
【００４１】[0041]
【図１】本発明の１実施例を示すフラッシュメモリを搭
載した情報処理装置の構成図である。FIG. 1 is a configuration diagram of an information processing device having a flash memory according to an embodiment of the present invention.
【図２】第１の実施例のフラッシュメモリのデータ構造
を示す図である。FIG. 2 is a diagram showing a data structure of a flash memory according to a first embodiment.
【図３】第１の実施例のフラッシュメモリに格納されて
いるデータを読み出す処理フローを示す図である。FIG. 3 is a diagram showing a processing flow of reading data stored in the flash memory of the first embodiment.
【図４】第１の実施例のフラッシュメモリにデータを書
き込む処理のフローを示す図である。FIG. 4 is a diagram showing a flow of a process of writing data in the flash memory of the first embodiment.
【図５】従来のデータ管理構造を示す図である。FIG. 5 is a diagram showing a conventional data management structure.
【図６】従来のデータ管理構造に基づいて、データを読
み出す処理のフローを示す図である。FIG. 6 is a diagram showing a flow of processing for reading data based on a conventional data management structure.
【図７】従来のデータ管理構造に基づいて、データを書
き込む処理のフローを示す図である。FIG. 7 is a diagram showing a flow of a process of writing data based on a conventional data management structure.
１ ＣＰＵ ２ ＲＯＭ ３ ＲＡＭ ４ フラッシュメモリコントローラ ５ フラッシュメモリ 1 CPU 2 ROM 3 RAM 4 Flash memory controller 5 Flash memory
Claims (4)
て、 前記電気的書換可能な不揮発性メモリの記憶単位ごとの
所定の位置に、論理アドレスを格納する論理アドレス格
納手段と、 前記論理アドレス格納手段で格納された論理アドレスを
検索して、所定の論理アドレスに一致する記憶単位の物
理アドレスを獲得する記憶単位物理アドレス獲得手段
と、 前記記憶物理アドレスに対してデータの読み出し、また
は書き込みを行うデータアクセス手段とを備えることを
特徴とする記憶装置の制御装置。1. In an electrically rewritable nonvolatile memory, a logical address storage unit for storing a logical address at a predetermined position for each storage unit of the electrically rewritable nonvolatile memory; and the logical address storage unit. Storage unit physical address acquisition means for acquiring a physical address of a storage unit that matches a predetermined logical address by searching the logical address stored in, and data for reading or writing data to the storage physical address A storage device control apparatus comprising: an access unit.
して、所定の論理アドレスに一致する論理アドレス情報
がなければ、新たな記憶単位に所定の論理アドレスを格
納する手段を備えることを特徴とする請求項１に記載の
記憶装置の制御装置。2. The logical address storage means further searches for a logical address stored for each storage unit, and if there is no logical address information matching the predetermined logical address, a new storage unit is given a predetermined address. The control device for a storage device according to claim 1, further comprising means for storing a logical address.
て、 前記電気的書換可能な不揮発性メモリの記憶単位ごとの
所定の位置に、論理アドレスを格納する論理アドレス格
納工程と、 前記論理アドレス格納工程で格納された論理アドレスを
検索して、所定の論理アドレスに一致する記憶単位の物
理アドレスを獲得する記憶単位物理アドレス獲得工程
と、 前記記憶物理アドレスに対してデータの読み出し、また
は書き込みを行うデータアクセス工程とを備えることを
特徴とする記憶装置の制御方法。3. An electrically rewritable nonvolatile memory, a logical address storing step of storing a logical address at a predetermined position for each storage unit of the electrically rewritable nonvolatile memory, and the logical address storing step. A storage unit physical address acquisition step of acquiring a physical address of a storage unit that matches a predetermined logical address by searching the logical address stored in, and data for reading or writing data to the storage physical address A storage device control method comprising: an access step.
して、所定の論理アドレスに一致する論理アドレス情報
がなければ、新たな記憶単位に所定の論理アドレスを格
納する工程を備えることを特徴とする請求項３に記載の
記憶装置の制御方法。4. The logical address storing step further searches a logical address stored for each storage unit, and if there is no logical address information matching the predetermined logical address, a new storage unit is given a predetermined address. The storage device control method according to claim 3, further comprising a step of storing a logical address.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7714394A JPH07281951A (en) | 1994-04-15 | 1994-04-15 | Control method/device for extendable storage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7714394A JPH07281951A (en) | 1994-04-15 | 1994-04-15 | Control method/device for extendable storage |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07281951A true JPH07281951A (en) | 1995-10-27 |
Family
ID=13625584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7714394A Pending JPH07281951A (en) | 1994-04-15 | 1994-04-15 | Control method/device for extendable storage |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07281951A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003065210A1 (en) * | 2002-01-31 | 2003-08-07 | Matsushita Electric Industrial Co., Ltd. | Information processing apparatus, memory management apparatus, memory management method, and information processing method |
-
1994
- 1994-04-15 JP JP7714394A patent/JPH07281951A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003065210A1 (en) * | 2002-01-31 | 2003-08-07 | Matsushita Electric Industrial Co., Ltd. | Information processing apparatus, memory management apparatus, memory management method, and information processing method |
| US7418436B2 (en) | 2002-01-31 | 2008-08-26 | Matsushita Electric Industrial Co., Ltd. | Information processing apparatus, memory management apparatus, memory management method, and information processing method |
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