JPH0727557B2 - Data transfer device - Google Patents
Data transfer deviceInfo
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- JPH0727557B2 JPH0727557B2 JP26909286A JP26909286A JPH0727557B2 JP H0727557 B2 JPH0727557 B2 JP H0727557B2 JP 26909286 A JP26909286 A JP 26909286A JP 26909286 A JP26909286 A JP 26909286A JP H0727557 B2 JPH0727557 B2 JP H0727557B2
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- register
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- transfer
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、1回のメモリへのアクセス可能なビット長以
下のビット単位に、転送先のメモリの格納している画像
データと、転送元データとの間で演算を行ない結果をメ
モリに書込む処理を高速に行なうデータ転送装置に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to image data stored in a transfer destination memory and transfer source data in a bit unit of a bit length equal to or shorter than a bit length capable of accessing the memory once. The present invention relates to a data transfer device which performs a calculation at high speed and writes a result in a memory at high speed.
従来の技術 従来のデータ転送装置としては、例えば特開昭61−9766
号公報に示されている。2. Description of the Related Art As a conventional data transfer device, for example, Japanese Patent Laid-Open No. 61-9766
It is shown in the publication.
第4図はこの従来のデータ転送装置のブロック図を示す
ものであり、1は転送元データを格納しているデータレ
ジスタDBR、2は転送先のワードアドレスを保持するア
ドレスレジスタ、4は上記データレジスタ1の内容を転
送すべきメモリ、6,7はそれぞれゲート信号WT,RDにより
開かれるゲート、8は汎用レジスタをもつ演算部、9は
転送先のデータを格納するラッチ回路、10は上記データ
レジスタ1とラッチ回路9の間で後述のマスクレジスタ
で指定されたビットに演算を行う演算器、11は転送先ア
ドレスのビット位置を示すビットポインタBP、12はカウ
ントアップ信号INC、カウンタダウン信号DECによりアド
レスレジスタ2とビットポインタBPを連結したビットア
ドレスを1加減算器、13は演算器10の演算有効ビットを
指定するマスクレジスタMASK、14はビットポインタ11の
内容をデコードするデコーダ、15はマスク選択信号MSEL
によりマスクレジスタ13の内容かデコーダ14の出力のど
ちらかを演算有効ビット指定データとして演算器10に出
力する選択回路、16は演算器10の演算を指定する演算モ
ードレジスタRORR、17は演算指定選択信号RSELにより演
算モードレジスタ16か制御部からの直接指定のどちらか
を演算モード指定信号として演算器に出力する選択回
路、18は各ブロックに制御信号を供給する制御部であ
る。FIG. 4 is a block diagram of this conventional data transfer apparatus, in which 1 is a data register DBR storing transfer source data, 2 is an address register holding a word address of a transfer destination, and 4 is the above data. A memory to which the contents of the register 1 are to be transferred, 6 and 7 are gates opened by the gate signals WT and RD, 8 is an arithmetic unit having a general-purpose register, 9 is a latch circuit for storing transfer destination data, and 10 is the above data An arithmetic unit for performing an operation on a bit designated by a mask register described later between the register 1 and the latch circuit 9, 11 is a bit pointer BP indicating a bit position of a transfer destination address, 12 is a count-up signal INC, a counter-down signal DEC 1 is an adder / subtractor for the bit address connecting the address register 2 and the bit pointer BP, and 13 is a mask register MASK for designating the operation valid bit of the arithmetic unit 10, 14 Is a decoder for decoding the contents of the bit pointer 11, 15 is a mask selection signal MSEL
Selection circuit that outputs either the contents of the mask register 13 or the output of the decoder 14 to the calculator 10 as calculation valid bit specification data, 16 is a calculation mode register RORR that specifies the calculation of the calculator 10, and 17 is a calculation specification selection A selection circuit that outputs either the operation mode register 16 or direct designation from the control unit to the arithmetic unit as the operation mode designation signal by the signal RSEL, and 18 is a control unit that supplies a control signal to each block.
以上のように構成された従来のデータ転送装置において
は、転送元データを演算部8で転送先位置に合せて位置
合せしてデータレジスタ1に格納し、転送先のワードア
ドレスをアドレスレジスタ2にワード内ビット位置をビ
ットポインタ11に格納しておく。アドレスレジスタ2が
示すメモリの内容をラッチ回路9に保持する。データレ
ジスタ1の出力とラッチ回路9の出力を入力として、演
算モードレジスタ16で演算モードで演算器10で演算され
る。演算器10で演算される際、マスクレジスタ13の内容
により指定される演算の有効ビットは、上記の演算結果
を出力し、有効ビット以外はラッチ回路の出力をそのま
ま出力する。In the conventional data transfer apparatus configured as described above, the transfer source data is aligned with the transfer destination position in the arithmetic unit 8 and stored in the data register 1, and the word address of the transfer destination is stored in the address register 2. The bit position in the word is stored in the bit pointer 11. The contents of the memory indicated by the address register 2 are held in the latch circuit 9. The output of the data register 1 and the output of the latch circuit 9 are used as inputs, and the arithmetic unit 10 calculates in the arithmetic mode in the arithmetic mode register 16. When operated by the arithmetic unit 10, the effective bit of the operation specified by the contents of the mask register 13 outputs the above operation result, and outputs the output of the latch circuit as it is except the effective bit.
発明が解決しようとする問題点 しかしながら上記のような構成では、例えば文字フォン
トデータの転送のような場合で、文字のパターンの転送
だけでなく文字の背景の転送も行うとき(不透明),背
景のデータ転送と文字パターンのデータ転送の2回を行
う必要があった。またカラー化した場合の文字パターン
以外は転送先のデータを保存(透明)が実現できないと
いう問題点を有していた。Problems to be Solved by the Invention However, in the above-mentioned configuration, in the case of transferring character font data, for example, when transferring not only the character pattern but also the character background (opaque), It was necessary to perform data transfer and character pattern data transfer twice. Further, there is a problem in that it is impossible to save (transparent) the data of the transfer destination except for the character pattern in the case of colorization.
本発明はかかる点に鑑み、1回のデータ転送で背景デー
タの転送とカラー化した場合の透明の実現を行うデータ
転送装置を提供することを目的とする。In view of the above point, the present invention has an object to provide a data transfer device that realizes transfer of background data and transparency in the case of colorization in one data transfer.
問題点を解決するための手段 本発明は、転送データを保持するレジスタと転送先デー
タを保持するラッチ回路と、それぞれの出力を入力し演
算を行う演算器と、転送データのうち特定の画素につい
て転送先の画素を保存するか否かを示すフリップフロッ
プと、上記レジスタの出力するデータから特定の画素を
検出する検出回路と、上記演算器の演算有効ビット情報
を保持するマスクレジスタと、データ転送先アドレスを
格納するアドレスレジスタを備えたデータ転送装置であ
る。Means for Solving the Problems The present invention relates to a register for holding transfer data, a latch circuit for holding transfer destination data, an arithmetic unit for inputting respective outputs to perform an operation, and a specific pixel in the transfer data. A flip-flop that indicates whether or not to save the transfer destination pixel, a detection circuit that detects a specific pixel from the data output from the above register, a mask register that holds the operation effective bit information of the above operation unit, and data transfer The data transfer apparatus includes an address register that stores a destination address.
作用 本発明は、前記した構成により、マスクレジスタが示す
有効ビットでかつ不透明モードか転送先データを保持し
ない画素の場合に転送元データと転送先データを演算し
結果を転送先メモリに格納する。上記の場合以外は転送
先データをそのまま格納する。この動作により、マスク
レジスタの示す有効ビットについて不透明モードでは、
転送先データの書換えが行われ、透明モードでは、転送
元データの示す転送先データを保存しない画素位置のみ
に演算して結果を転送先に格納し、それ以外の画素は元
のデータが保存される。With the above-described structure, the present invention calculates the transfer source data and the transfer destination data and stores the result in the transfer destination memory when the pixel is the effective bit indicated by the mask register and does not hold the transfer destination data in the opaque mode. In cases other than the above, the transfer destination data is stored as it is. By this operation, in the opaque mode for the valid bit indicated by the mask register,
In the transparent mode, the transfer destination data is rewritten, and in the transparent mode, the transfer destination data indicated by the transfer source data is calculated only at the pixel positions that are not saved and the result is stored in the transfer destination, and the other pixels retain the original data. It
実施例 第1図は本発明の第1の実施例におけるブロック図を示
すもので2値画像を扱う。第1図において、1から18は
第4図の従来例と同様の構成である。19はデータ転送の
際、転送データのうち特定のデータの画素について転送
先の画素を保存するか否かを示すフリップフロップ、22
は背景色を示すレジスタ、21はデータレジスタ1の保持
するデータで背景色レジスタ22の示す背景色を検出する
ENOR回路、20はフリップフロップ19の出力とENOR回路21
の出力を入力としたNAND出力をゲート信号にしたマスク
レジスタ13を出力するゲートで、演算器10の演算有効ビ
ットを示している。First Embodiment FIG. 1 shows a block diagram in the first embodiment of the present invention, which deals with a binary image. In FIG. 1, 1 to 18 have the same structure as the conventional example of FIG. Reference numeral 19 denotes a flip-flop that indicates whether or not to store a transfer destination pixel for a pixel of specific data in the transfer data during data transfer.
Is a background color register, 21 is the data held by the data register 1, and detects the background color indicated by the background color register 22.
ENOR circuit, 20 is the output of flip-flop 19 and ENOR circuit 21
The gate that outputs the mask register 13 that receives the output of the above as the input and uses the NAND output as the gate signal indicates the operation valid bit of the calculator 10.
以上のように構成された本実施例のデータ転送装置にお
いて、以下その動作を説明する。The operation of the data transfer device of the present embodiment having the above-described configuration will be described below.
転送元データを演算部8で転送先位置に合せて位置合せ
してデータレジスタ1に格納し、転送先のアドレスをア
ドレスレジスタ2に格納しておく。アドレスレジスタ2
が示す転送先メモリの内容をラッチ回路9に保持する。
データレジスタ1とラッチ回路9の出力をそれぞれ演算
器10に入力する。演算器10の演算モードは演算モードレ
ジスタ16により指定される。次に透明,不透明モード,
マスクレジスタについて第2図を用いて説明する。The transfer source data is aligned with the transfer destination position by the arithmetic unit 8 and stored in the data register 1, and the transfer destination address is stored in the address register 2. Address register 2
The contents of the transfer destination memory indicated by are held in the latch circuit 9.
The outputs of the data register 1 and the latch circuit 9 are input to the arithmetic unit 10, respectively. The arithmetic mode of the arithmetic unit 10 is designated by the arithmetic mode register 16. Then transparent, opaque mode,
The mask register will be described with reference to FIG.
マスクレジスタ13の論理1は演算器10の演算有効ビット
位置を示し、論理0は転送先のデータをそのまま保存す
る。フリップフロップ19が論理1の場合、透明モードと
呼び、背景色レジスタ22の示す背景色を“B"とする。デ
ータレジスタ1の内容が“B"のビット位置に対応する転
送先データのビットを保存する。このために演算器10に
入力される演算有効ビットで、上記ビット位置の演算を
ラッチ回路の出力をそのまま出力するようにする。デー
タレジスタ1の内容が“F"のビット位置は転送元データ
と転送先データの間で演算モードレジスタ16により指定
された演算を実行し、結果を対応する転送先ビットに格
納する。フリップフロップ19が論理0の場合、不透明モ
ードと呼び、データレジスタ1の内容と転送先データと
の間で演算を行ない結果を転送先メモリに格納する。こ
の場合、データレジスタ1のデータの内容によらず転送
先データと演算を行なう。The logic 1 of the mask register 13 indicates the operation valid bit position of the arithmetic unit 10, and the logic 0 stores the data of the transfer destination as it is. When the flip-flop 19 is logic 1, it is called a transparent mode, and the background color indicated by the background color register 22 is "B". The bit of the transfer destination data corresponding to the bit position where the content of the data register 1 is "B" is saved. For this reason, the operation valid bit input to the arithmetic unit 10 is used to output the output of the latch circuit as it is at the above bit position. At the bit position where the content of the data register 1 is "F", the operation designated by the operation mode register 16 is executed between the transfer source data and the transfer destination data, and the result is stored in the corresponding transfer destination bit. When the flip-flop 19 has a logic 0, it is called an opaque mode, and an operation is performed between the contents of the data register 1 and the transfer destination data and the result is stored in the transfer destination memory. In this case, the operation is performed with the transfer destination data regardless of the contents of the data in the data register 1.
逐次隣接アドレスのメモリへの転送を行なう間、アドレ
スレジスタ2のアドレス更新は、1回のデータ転送完了
毎に1加減算器12を用いて1加算あるいは1減算を行な
う。While the successive adjacent addresses are being transferred to the memory, the address of the address register 2 is updated by adding 1 or subtracting 1 using the adder / subtractor 12 each time data transfer is completed.
以上のように本実施例によれば、背景データ検出回路と
してENOR回路21を用いることにより、容易に2値画像の
透明,不透明のモードを実現することができる。As described above, according to this embodiment, by using the ENOR circuit 21 as the background data detection circuit, it is possible to easily realize the transparent and opaque modes of the binary image.
第3図は本発明の第2の実施例を示すデータ転送装置の
ブロック図である。第3図において、1から21までは、
第1図の構成と同様のものである。第1図の構成と異な
るのはカラー化のためにメモリ4,選択回路6,7,データレ
ジスタ1,ラッチ回路9,演算器10,ゲート20,ENOR回路21,
背景レジスタ22をそれぞれ一画素を複数ビットで表現す
るために複数ビット分設けた点である。FIG. 3 is a block diagram of a data transfer device showing a second embodiment of the present invention. In Figure 3, from 1 to 21,
The configuration is the same as that of FIG. The difference from the configuration of FIG. 1 is that for colorization, a memory 4, a selection circuit 6, 7, a data register 1, a latch circuit 9, an arithmetic unit 10, a gate 20, an ENOR circuit 21,
This is that the background register 22 is provided for a plurality of bits in order to represent each pixel by a plurality of bits.
上記のように構成された第2の実施例のデータ転送装置
について、以下その動作を説明する。The operation of the data transfer apparatus of the second embodiment configured as described above will be described below.
転送元データを演算部8で転送先位置に合せ、色プレー
ンごとのデータレジスタ1に格納する。データ転送先ア
ドレスをアドレスレジスタ2に格納し、アドレスレジス
タ2の示すアドレスの内容をメモリプレーンごとに読出
しラッチ回路9にそれぞれ保持する。データレジスタ1
の各メモリプレーンごとのデータとラッチ回路の各メモ
リプレーンごとにデータをそれぞれ各プレーンに対応す
る演算器10に入力する。各演算器10の演算モードは演算
モードレジスタ16により指定される。マスクレジスタ13
の論理1は演算器10の演算有効ビット位置を示し、論理
0は転送先のデータをそのまま保存する。フリップフロ
ップ19が論理1の場合、データレジスタ1の各メモリプ
レーンにより示される画素が背景色レジスタ22で示す色
と一致するビット位置に対応する転送先データの画素を
保存する。このために演算器10に入力される演算有効ビ
ットに上記ビット位置の演算をラッチ回路の出力をその
まま出力するようにする。データレジスタの上記ビット
位置以外は転送元データと転送先データの演算を各メモ
リプレーンごとに行ない、結果を対応するメモリプレー
ンの転送先ビットに格納する。フリップフロップ19が論
理0の場合は、データレジスタ1とラッチ回路9の各メ
モリプレーンごとに演算し、結果を転送先メモリの各メ
モリプレーンに格納する。The transfer source data is aligned with the transfer destination position by the arithmetic unit 8 and stored in the data register 1 for each color plane. The data transfer destination address is stored in the address register 2, and the content of the address indicated by the address register 2 is held in the read latch circuit 9 for each memory plane. Data register 1
The data for each memory plane and the data for each memory plane of the latch circuit are input to the arithmetic unit 10 corresponding to each plane. The arithmetic mode of each arithmetic unit 10 is designated by the arithmetic mode register 16. Mask register 13
The logic 1 indicates the operation valid bit position of the arithmetic unit 10, and the logic 0 stores the transfer destination data as it is. When the flip-flop 19 has the logic 1, the pixel of the transfer destination data corresponding to the bit position where the pixel indicated by each memory plane of the data register 1 matches the color indicated by the background color register 22 is stored. For this reason, the calculation of the bit position is output to the operation valid bit input to the arithmetic unit 10 as it is from the output of the latch circuit. Except for the above bit positions of the data register, the calculation of the transfer source data and the transfer destination data is performed for each memory plane, and the result is stored in the transfer destination bit of the corresponding memory plane. When the flip-flop 19 is a logical 0, the arithmetic operation is performed for each memory plane of the data register 1 and the latch circuit 9, and the result is stored in each memory plane of the transfer destination memory.
遂次隣接アドレスのメモリへの転送を行う間、アドレス
レジスタ2のアドレス更新は、1回のデータ転送完了毎
に1加減算器12を用いて1加算あるいは1減算を行う。While the successive adjacent addresses are being transferred to the memory, the address of the address register 2 is updated by adding 1 or subtracting 1 using the adder / subtractor 12 each time data transfer is completed.
以上のように、本実施例によればメモリ,データレジス
タ,ラッチ回路,演算器,背景色データ検出回路を複数
もつことにより、カラー画像の透明,不透明のデータ転
送を実現することができる。As described above, according to the present embodiment, by having a plurality of memories, data registers, latch circuits, arithmetic units, and background color data detection circuits, it is possible to realize transparent and opaque data transfer of color images.
発明の効果 以上説明したように、本発明によれば、透明,不透明の
データ転送を1回のデータ転送で実現し、カラー画像に
対しても同様に拡張することができ、その実用的効果は
大きい。EFFECTS OF THE INVENTION As described above, according to the present invention, transparent and opaque data transfer can be realized by one-time data transfer, and the same can be extended to a color image. large.
第1図は本発明の一実施例のデータ転送装置のブロック
図、第2図は同実施例の処理の説明図、第3図は本発明
の他の実施例のデータ転送装置のブロック図、第4図は
従来のデータ転送装置のブロック図である。 1……データレジスタ、2……アドレスレジスタ、4…
…メモリ、6,7……ゲート、8……演算部、9……ラッ
チ回路、10……演算器、11……ビットポインタ、12……
1加減算器、13……マスクレジスタ、14……デコーダ、
15,17……選択回路、16……演算モードレジスタ、18…
…制御ブロック、19……フリップフロップ、20……ゲー
ト、21……ENOR回路、22……背景色レジスタ。FIG. 1 is a block diagram of a data transfer device according to an embodiment of the present invention, FIG. 2 is an explanatory diagram of processing of the same embodiment, and FIG. 3 is a block diagram of a data transfer device according to another embodiment of the present invention. FIG. 4 is a block diagram of a conventional data transfer device. 1 ... Data register, 2 ... Address register, 4 ...
... Memory, 6,7 ... Gate, 8 ... Calculator, 9 ... Latch circuit, 10 ... Calculator, 11 ... Bit pointer, 12 ...
1 adder / subtractor, 13 ... Mask register, 14 ... Decoder,
15,17 ... Selection circuit, 16 ... Calculation mode register, 18 ...
Control block, 19 Flip-flop, 20 Gate, 21 ENOR circuit, 22 Background color register.
Claims (1)
上記データを格納する転送先のアドレスを保持するアド
レスレジスタと、上記アドレスレジスタの示すメモリの
内容を保持するラッチ回路と、上記第1のレジスタの出
力を第1の入力とし上記ラッチ回路の出力を第2の入力
とし、入力データ間で所望の演算を行う演算器と、上記
演算器の演算の種別を発生する制御部と、上記演算器の
演算有効ビット情報を保持するマスクレジスタと、転送
データのうち特定のデータの画素について転送先の画素
を保存する否かを示すフリップフロップと、上記第1の
レジスタの出力するデータから特定のデータを検出する
検出回路と、上記フリップフロップの出力と上記検出回
路の出力のNAND出力と上記マスクレジスタの出力との論
理積をとり論理1が指定されたビットに対しては、上記
第1のレジスタと上記ラッチ回路のデータ間で所望の演
算結果を出力し論理0が指定されたビットに対しては、
ラッチ回路の出力をそのまま出力する演算器の出力を転
送することを特徴としたデータ転送装置。1. A first register for holding transfer data,
An address register that holds the transfer destination address that stores the data, a latch circuit that holds the contents of the memory indicated by the address register, an output of the first register as a first input, and an output of the latch circuit A second input, an arithmetic unit that performs a desired arithmetic operation between input data, a control unit that generates the type of arithmetic operation of the arithmetic unit, a mask register that holds arithmetic effective bit information of the arithmetic unit, and transfer data A flip-flop that indicates whether or not to save a transfer destination pixel for a pixel of specific data, a detection circuit that detects specific data from the data output from the first register, an output of the flip-flop, and The NAND output of the detection circuit and the output of the mask register are logically ANDed, and for the bit for which the logic 1 is designated, For a bit for which a desired operation result is output between the data of the latch circuit and logic 0 is designated,
A data transfer device characterized by transferring the output of an arithmetic unit which outputs the output of a latch circuit as it is.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26909286A JPH0727557B2 (en) | 1986-11-12 | 1986-11-12 | Data transfer device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26909286A JPH0727557B2 (en) | 1986-11-12 | 1986-11-12 | Data transfer device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63123171A JPS63123171A (en) | 1988-05-26 |
JPH0727557B2 true JPH0727557B2 (en) | 1995-03-29 |
Family
ID=17467560
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26909286A Expired - Lifetime JPH0727557B2 (en) | 1986-11-12 | 1986-11-12 | Data transfer device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0727557B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA2012798C (en) * | 1989-06-16 | 1994-11-08 | Michael William Ronald Bayley | Digital image overlay system and method |
-
1986
- 1986-11-12 JP JP26909286A patent/JPH0727557B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS63123171A (en) | 1988-05-26 |
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