JPH07273752A - Digital signal reception equipment - Google Patents

Abstract

PURPOSE:To provide a system which prevents the quantization error (signal degradation) due to repeating of A/D conversion at the time of connection between a MUSE decoder and a descrambler and easily reproduces a synchronizing clock, which is used to take the digital MUSE signal from a digital VTR into a decoder, in the decoder. CONSTITUTION:The digital signal transmitted as a sample value is converted by an A/D converter 2 and is taken into a descrambler 3, and digital data after descrambling is inputted to a decoding circuit 4 as it is, and a clock synchronized with this data is directly supplied to a phase comparison circuit 5 from the descrambler 3, and circuits 5, 6, and 7 constitute a PLL. Since the conventional operation that the output of the descrambler 3 is converted by a D/A converter and is converted again by an A/D converter is eliminated, the quantization error is reduced.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ＭＵＳＥ方式を採って
アナログ伝送されてくるハイビジョン映像信号（ＭＵＳ
Ｅ信号）を受信するＭＵＳＥ受信機に関するものである
が、ＭＵＳＥ信号を生成する送信側のエンコーダも、そ
の逆動作を行う受信側のデコーダも、処理すべき信号を
Ａ／Ｄ変換してディジタル化した後、ディジタル処理と
して処理を行っている関係上、この意味で、ＭＵＳＥ受
信機をディジタル信号受信装置ということもでき、本発
明は、この意味では、ディジタル信号受信装置に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high-definition video signal (MUS) which is analog-transmitted by adopting the MUSE method.
The present invention relates to a MUSE receiver that receives an E signal), but both the encoder on the transmission side that generates the MUSE signal and the decoder on the reception side that performs the reverse operation of the MUSE signal perform A / D conversion on the signal to be processed and digitize it. After that, the MUSE receiver can be referred to as a digital signal receiving device in this sense in that it is processed as a digital process, and the present invention relates to a digital signal receiving device in this sense.

【０００２】更に詳しくは、スクランブルされて伝送さ
れてくるＭＵＳＥ信号をデスクランブルするデスクラン
ブラも、処理としては、信号をＡ／Ｄ変換してディジタ
ル化した後、ディジタル処理として行っているので、か
かるデスクランブラからのディジタル出力信号や、或い
はディジタルＶＴＲからのディジタル出力信号（ＭＵＳ
Ｅ信号）も、入力できるよう、かかるデスクランブラや
ディジタルＶＴＲに接続する際、それにも対応可能とし
た、かかるディジタル信号受信装置に、本発明は関する
ものである。More specifically, a descrambler which descrambles a scrambled and transmitted MUSE signal is also processed as digital processing after A / D converting the signal and digitizing it. Digital output signal from descrambler or digital output signal from digital VTR (MUS
The present invention relates to such a digital signal receiving device which is also adapted to connect to such a descrambler or a digital VTR so that the E signal) can be input.

【０００３】[0003]

【従来の技術】さて、現行のハイビジョン放送には、広
帯域なハイビジョン信号を帯域圧縮して伝送するため
に、ＭＵＳＥ方式が採用されている。このＭＵＳＥ方式
は、サンプル値伝送による帯域圧縮伝送方式であるた
め、受信側でのリサンプルに際しては、クロック再生の
安定化が不可欠である。一般的には、入力する受信ＭＵ
ＳＥ信号をディジタル信号に変換した後、同期信号とし
て特徴的なパターンを持つフレームパルスを検出し、水
平同期信号および各種クロックを再生する構成が知られ
ている。2. Description of the Related Art In the current high-definition broadcasting, the MUSE system is adopted for band-compressing and transmitting a wide-band high-definition signal. Since this MUSE system is a band compression transmission system by sample value transmission, it is indispensable to stabilize the clock reproduction at the time of re-sampling on the receiving side. Generally, the incoming MU to enter
A configuration is known in which, after converting the SE signal into a digital signal, a frame pulse having a characteristic pattern is detected as a synchronizing signal to reproduce a horizontal synchronizing signal and various clocks.

【０００４】この種の構成を用いた受信ＭＵＳＥ信号の
同期処理方式としては、二宮祐一著「ＭＵＳＥ−ハイビ
ジョン伝送方式」社団法人 電子情報通信学会編（平成
２年１２月１日・初版発行），ｐ．１００〜ｐ．１１３
に記載の同期信号方式を挙げることができる。As a method of synchronizing the received MUSE signal using this kind of structure, Yuichi Ninomiya, "MUSE-High-Definition Transmission Method", edited by the Institute of Electronics, Information and Communication Engineers (published on December 1, 1990, first edition), p. 100-p. 113
The synchronization signal method described in 1 can be mentioned.

【０００５】また、有料放送等では、料金支払者以外は
放送テレビ信号を視聴できないようテレビ信号をスクラ
ンブル信号に変えて放送するが、これを視聴する際に用
いるデスクランブラ（スクランブル信号を解除して普通
のテレビ信号に戻す装置）においても、受信信号につい
て同様の同期処理が必要となる。Further, in pay broadcasting, etc., the television signal is changed into a scramble signal so that it cannot be viewed by anyone other than the payer, but the descrambler (when the scramble signal is released Even in a device for returning to a normal television signal), similar synchronization processing is required for the received signal.

【０００６】図２は、デスクランブラを介してＭＵＳＥ
信号をＭＵＳＥデコーダ（ディジタル信号受信機）に取
り込む際の、従来の同期処理方式を示すブロック図であ
る。同図において、１はアナログのＭＵＳＥ信号の入力
端子、ＤＳはスクランブル解除装置、ＤＥはＭＵＳＥデ
コーダ（ディジタル信号受信機）である。FIG. 2 shows a MUSE through a descrambler.
It is a block diagram which shows the conventional synchronous processing system at the time of taking in a signal to a MUSE decoder (digital signal receiver). In the figure, 1 is an input terminal for an analog MUSE signal, DS is a descrambling device, and DE is a MUSE decoder (digital signal receiver).

【０００７】スクランブル解除装置ＤＳにおいて、２は
Ａ／Ｄ変換器、３はデスクランブラ、１１はＤ／Ａ変換
器である。ＭＵＳＥデコーダＤＥにおいて、１２はＡ／
Ｄ変換器、４はデコード処理回路、６は電圧制御発振器
（ＶＣＯと略称することもある）、７はクロック発生回
路、１３は位相比較回路である。そのほか８は映像信号
の出力端子である。In the descrambling device DS, 2 is an A / D converter, 3 is a descrambler, and 11 is a D / A converter. In the MUSE decoder DE, 12 is A /
D converter, 4 is a decoding processing circuit, 6 is a voltage controlled oscillator (sometimes abbreviated as VCO), 7 is a clock generation circuit, and 13 is a phase comparison circuit. In addition, 8 is an output terminal for a video signal.

【０００８】図２で、入力端子１からアナログのスクラ
ンブルＭＵＳＥ信号を入力し、Ａ／Ｄ変換器２に供給す
る。Ａ／Ｄ変換器２では、アナログのスクランブル信号
をディジタル信号に変換し、デスクランブラ３に供給す
る。デスクランブラ３では、Ａ／Ｄ変換器２からのディ
ジタル信号のスクランブルを解除した後、Ｄ／Ａ変換器
１１に供給する。Ｄ／Ａ変換器１１では、ノンスクラン
ブルのディジタル信号をアナログのＭＵＳＥ信号に変換
し、Ａ／Ｄ変換器１２に供給する。In FIG. 2, an analog scrambled MUSE signal is input from the input terminal 1 and supplied to the A / D converter 2. The A / D converter 2 converts the analog scrambled signal into a digital signal and supplies it to the descrambler 3. The descrambler 3 descrambles the digital signal from the A / D converter 2 and then supplies it to the D / A converter 11. The D / A converter 11 converts the non-scrambled digital signal into an analog MUSE signal and supplies the analog MUSE signal to the A / D converter 12.

【０００９】Ａ／Ｄ変換器１２では、後述のクロック発
生回路７からのサンプリングクロックを用いて、アナロ
グのＭＵＳＥ信号をディジタル信号に変換し、位相比較
回路１３、デコード処理回路４に供給する。位相比較回
路１３では、Ａ／Ｄ変換器１２からのディジタル信号中
のフレームパルスを検出し、水平同期位置を確定した後
に抽出された水平同期信号と、後述のクロック発生回路
７からのリファレンスクロックとの位相差を検出し、そ
の結果を制御信号としてＶＣＯ６に供給する。ＶＣＯ６
では、該制御信号に応じた周波数のクロックをクロック
発生回路７に供給する。The A / D converter 12 converts an analog MUSE signal into a digital signal by using a sampling clock from a clock generation circuit 7 described later and supplies it to the phase comparison circuit 13 and the decoding processing circuit 4. The phase comparison circuit 13 detects the frame pulse in the digital signal from the A / D converter 12 and determines the horizontal synchronization position, and then extracts the horizontal synchronization signal and the reference clock from the clock generation circuit 7 described later. Is detected and the result is supplied to the VCO 6 as a control signal. VCO6
Then, a clock having a frequency corresponding to the control signal is supplied to the clock generation circuit 7.

【００１０】クロック発生回路７では、ＶＣＯ６から供
給されたクロックから所定の周波数のクロックとして、
サンプリングクロック、リファレンスクロック及び信号
処理クロックを作成し、サンプリングクロックはＡ／Ｄ
変換器１２に、リファレンスクロックは位相比較回路１
３に、信号処理クロックはデコード処理回路４に、それ
ぞれ供給する。In the clock generation circuit 7, the clock supplied from the VCO 6 is used as a clock having a predetermined frequency.
Sampling clock, reference clock and signal processing clock are created, sampling clock is A / D
In the converter 12, the reference clock is the phase comparison circuit 1
3, the signal processing clock is supplied to the decoding processing circuit 4, respectively.

【００１１】デコード処理回路４では、クロック発生回
路７からの信号処理クロックを用いて、Ａ／Ｄ変換器１
２からのディジタルのＭＵＳＥ信号をハイビジョン信号
に復元し、出力端子８に出力する。位相比較回路１３と
ＶＣＯ６とクロック発生回路７によりＰＬＬ（フェース
・ロックド・ループ回路）が構成され、入力信号に対す
る同期処理が行われているわけである。デコード処理回
路４は公知技術に属する回路であり、詳細説明は省略す
る。The decoding processing circuit 4 uses the signal processing clock from the clock generation circuit 7 to generate the A / D converter 1
The digital MUSE signal from 2 is restored to a high-definition signal and output to the output terminal 8. A PLL (face locked loop circuit) is configured by the phase comparison circuit 13, the VCO 6 and the clock generation circuit 7, and the synchronization processing for the input signal is performed. The decoding processing circuit 4 is a circuit that belongs to a known technique, and thus its detailed description is omitted.

【００１２】[0012]

【発明が解決しようとする課題】上述した従来技術によ
る同期処理方式では、受信信号に含まれるフレームパル
スの検出に基づく水平同期位置の確定を行い、該同期位
置に同期したクロックの再生を、アナログ形式の入力信
号に対応しているＡ／Ｄ変換器１２を含むＰＬＬ１系統
（位相比較回路１３、ＶＣＯ６、クロック発生回路７）
で、行う構成としている。また、スクランブル解除装置
ＤＳにおいても、入力信号に対して、同様の同期処理が
行われている（ＰＬＬ系統などの図示は敢えてしていな
いが）。In the above-described synchronization processing method according to the prior art, the horizontal synchronization position is determined based on the detection of the frame pulse included in the received signal, and the clock synchronized with the synchronization position is reproduced by the analog signal. PLL1 system including A / D converter 12 corresponding to the input signal of the format (phase comparison circuit 13, VCO 6, clock generation circuit 7)
Then, it is configured to be performed. Also, in the descrambling device DS, the same synchronization processing is performed on the input signal (although the PLL system and the like are not shown).

【００１３】このため、従来技術による同期処理方式を
採るＭＵＳＥデコーダＤＥでは、スクランブル解除装置
ＤＳを接続する場合、スクランブル解除装置ＤＳ側とＭ
ＵＳＥデコーダＤＥ側に、それぞれＡ／Ｄ変換器（２，
１２）が必要であるため、Ａ／Ｄ変換、Ｄ／Ａ変換処理
を繰り返すことになり、その結果、量子化誤差が大きく
なることから信号の劣化が生じるという問題がある。Therefore, in the MUSE decoder DE adopting the synchronous processing method according to the prior art, when the descrambling device DS is connected, the descrambling device DS side and the M
A / D converters (2,
12) is required, the A / D conversion and D / A conversion processes are repeated, and as a result, there is a problem that the quantization error increases and the signal deteriorates.

【００１４】さらに、例えばディジタルＶＴＲなど（図
示せず）をＭＵＳＥデコーダＤＥに接続するため、該Ｖ
ＴＲからのディジタル形式の信号とのインタフェースを
ＭＵＳＥデコーダＤＥに設ける場合、ＶＴＲからのディ
ジタル形式のＭＵＳＥ信号を、デコーダＤＥ内に取り込
む際の同期クロックを、デコーダ内部で再生すること
が、デコーダ側にＡ／Ｄ変換器（１２）が不要になるこ
とから、従来技術のままでは困難になるという問題があ
った。Furthermore, for connecting a digital VTR (not shown) to the MUSE decoder DE, for example,
In the case where the MUSE decoder DE is provided with an interface with the digital format signal from TR, it is possible for the decoder side to reproduce the synchronous clock when the digital format MUSE signal from VTR is taken into the decoder DE. Since the A / D converter (12) is not required, there is a problem that the conventional technique is difficult.

【００１５】本発明は、上述の如き従来技術の問題点を
克服し、ディジタル信号受信装置（ＭＵＳＥデコーダ）
において、Ａ／Ｄ変換、Ｄ／Ａ変換処理を繰り返すこと
なしに、スクランブル解除装置の如きディジタル信号処
理回路を接続することの出来る同期処理方式や、ディジ
タル形式のＭＵＳＥ信号を、デコーダ（ディジタル信号
受信装置）内に取り込む際の同期クロックを、デコーダ
内部で再生することの出来る同期処理方式、を備えるこ
と、換言すれば、かかる同期処理方式を備えたディジタ
ル信号受信装置を提供することを目的とする。The present invention overcomes the problems of the prior art as described above, and a digital signal receiving device (MUSE decoder)
, A synchronous processing method that can connect a digital signal processing circuit such as a descrambling device without repeating A / D conversion and D / A conversion processing, or a digital format MUSE signal is received by a decoder (digital signal reception). It is an object of the present invention to provide a synchronous processing system capable of reproducing a synchronous clock when it is taken into a device) inside a decoder, in other words, to provide a digital signal receiving device equipped with such a synchronous processing system. .

【００１６】[0016]

【課題を解決するための手段】上記目的達成のため、本
発明では、第１の構成として、サンプル値伝送された信
号を受信しデコードして出力するディジタル信号受信装
置において、電圧制御発振器と、クロック発生手段と、
位相比較手段と、デコード処理手段と、を具備した。To achieve the above object, the present invention has, as a first configuration, a digital signal receiving apparatus for receiving, decoding and outputting a sample-value-transmitted signal. Clock generation means,
The phase comparison means and the decoding processing means are provided.

【００１７】また本発明では、第２の構成として、サン
プル値伝送された信号を受信しデコードして出力するデ
ィジタル信号受信装置において、Ａ／Ｄ変換手段と、第
１のセレクタと、電圧制御発振器と、クロック発生手段
と、第１の位相比較手段と、第２の位相比較手段と、第
２のセレクタと、デコード処理手段と、セレクタ切替制
御手段と、を具備し、更にデスクランブラの如き信号処
理装置と関係を持つこととた。Further, according to the present invention, as a second configuration, in a digital signal receiving device for receiving, decoding and outputting a sampled value-transmitted signal, an A / D conversion means, a first selector, and a voltage controlled oscillator. A clock generating means, a first phase comparing means, a second phase comparing means, a second selector, a decoding processing means, and a selector switching control means, and a signal such as a descrambler. I decided to have a relationship with the processor.

【００１８】更に本発明では、第３の構成として、サン
プル値伝送された信号を受信しデコードして出力するデ
ィジタル信号受信装置において、Ａ／Ｄ変換手段と、セ
レクタと、電圧制御発振器と、クロック発生手段と、位
相比較手段と、デコード処理手段と、セレクタ切替制御
手段と、を具備し、デスクランブラの如き信号処理装置
と関係を持つこととた。Further, according to the present invention, as a third configuration, in a digital signal receiving apparatus for receiving, decoding and outputting a sampled value transmitted signal, an A / D conversion means, a selector, a voltage controlled oscillator, and a clock. It was decided to have a generation means, a phase comparison means, a decoding processing means, and a selector switching control means, and to have a relationship with a signal processing device such as a descrambler.

【００１９】更に本発明では、第４の構成として、セレ
クタ切替制御手段を制御するためのスクランブル検出手
段を具備した。Further, according to the present invention, as a fourth structure, a scramble detecting means for controlling the selector switching control means is provided.

【００２０】[0020]

【作用】上記第１の構成において、電圧制御発振器は、
所定の周波数を持つクロックを発生する。クロック発生
手段は、前記電圧制御発振器から発生したクロックを取
込み、リファレンスクロックと信号処理クロックを作成
して出力する。位相比較手段は、サンプル値伝送された
信号の受信信号であるディジタル信号に同期したクロッ
クを外部クロックとして与えられ、この外部クロック
と、前記クロック発生手段から発生したリファレンスク
ロックと、を位相比較し、比較結果を制御信号として電
圧制御発振器に供給してその発振周波数を帰還制御す
る。In the first configuration, the voltage controlled oscillator is
Generates a clock having a predetermined frequency. The clock generating means takes in the clock generated from the voltage controlled oscillator, creates a reference clock and a signal processing clock, and outputs the clock. The phase comparison means is given a clock synchronized with a digital signal, which is a received signal of the sample-value-transmitted signal, as an external clock, and compares the phase of the external clock with the reference clock generated from the clock generation means, The comparison result is supplied as a control signal to the voltage controlled oscillator to feedback control its oscillation frequency.

【００２１】また、同じ第１の構成において、電圧制御
発振器は、所定の周波数を持つクロックを発生する。ク
ロック発生手段は、前記電圧制御発振器から発生したク
ロックを取込み、サンプリングクロックとリファレンス
クロックと信号処理クロックを作成して出力する。サン
プル値伝送された信号のアナログ受信信号を、Ａ／Ｄ変
換器によりＡ／Ｄ変換してディジタル信号を得るが、こ
のＡ／Ｄ変換器は、クロック発生手段からのサンプリン
グクロックを供給されてＡ／Ｄ変換のタイミング信号と
する。Further, in the same first configuration, the voltage controlled oscillator generates a clock having a predetermined frequency. The clock generating means takes in the clock generated from the voltage controlled oscillator, creates a sampling clock, a reference clock and a signal processing clock and outputs them. An analog received signal of the sample value transmitted signal is A / D converted by an A / D converter to obtain a digital signal. The A / D converter is supplied with the sampling clock from the clock generation means and is supplied to the A / D converter. It is used as a timing signal for / D conversion.

【００２２】位相比較手段は、前記Ａ／Ｄ変換器からデ
ィジタル信号を取込み処理する信号処理装置の出力信号
であるディジタル信号から抽出した水平同期信号を外部
同期信号として与えられ、この外部同期信号と、前記ク
ロック発生手段から発生したリファレンスクロックと、
を位相比較し、比較結果を制御信号として前記電圧制御
発振器に供給してその発振周波数を帰還制御する。The phase comparison means is supplied with a horizontal synchronizing signal extracted from a digital signal which is an output signal of a signal processing device for fetching and processing the digital signal from the A / D converter, as an external synchronizing signal, and the external synchronizing signal. A reference clock generated from the clock generation means,
Are compared in phase, and the comparison result is supplied as a control signal to the voltage controlled oscillator to feedback control the oscillation frequency.

【００２３】かくして第１の構成において、Ａ／Ｄ変
換、Ｄ／Ａ変換処理を繰り返すことなしに同期処理が可
能であり、かつディジタル形式のＭＵＳＥ信号を、デコ
ーダ（ディジタル信号受信装置）内に取り込む際の同期
クロックを、デコーダ内部で再生することができる。Thus, in the first configuration, synchronous processing is possible without repeating A / D conversion and D / A conversion processing, and the MUSE signal in digital format is taken into the decoder (digital signal receiving apparatus). The sync clock at this time can be reproduced inside the decoder.

【００２４】上記第２の構成において、Ａ／Ｄ変換手段
は、受信したアナログ形式の、サンプル値伝送された信
号を取込み、Ａ／Ｄ変換して第１のディジタル信号とし
て出力する。デスクランブラの如き信号処理装置は、前
記第１のディジタル信号を取込み処理して第２のディジ
タル信号として出力する。第１のセレクタは、前記第１
のディジタル信号と前記第２のディジタル信号を取込
み、その何れか一方を選択して出力する。In the second configuration, the A / D conversion means takes in the received analog-formatted sample-value-transmitted signal, A / D-converts it, and outputs it as a first digital signal. A signal processing device such as a descrambler takes in the first digital signal, processes it, and outputs it as a second digital signal. The first selector is the first selector
Of the digital signal and the second digital signal, and one of them is selected and output.

【００２５】電圧制御発振器は、所定の周波数を持つク
ロックを発生する。クロック発生手段は、前記電圧制御
発振器から発生したクロックを取込み、サンプリングク
ロックを作成して前記Ａ／Ｄ変換手段へＡ／Ｄ変換のタ
イミング信号として供給すると共に、リファレンスクロ
ック及び信号処理クロックを作成して出力する。第１の
位相比較手段は、前記第１のディジタル信号から抽出し
た水平同期信号を外部同期信号として与えられ、この外
部同期信号と、前記クロック発生手段から発生したリフ
ァレンスクロックと、を位相比較し、比較結果を、前記
電圧制御発振器に供給してその発振周波数を帰還制御す
るための第１の制御信号として出力する。The voltage controlled oscillator generates a clock having a predetermined frequency. The clock generation means takes in the clock generated from the voltage controlled oscillator, creates a sampling clock and supplies it to the A / D conversion means as a timing signal for A / D conversion, and also creates a reference clock and a signal processing clock. Output. The first phase comparison means is given the horizontal synchronization signal extracted from the first digital signal as an external synchronization signal, and compares the phase of the external synchronization signal with the reference clock generated by the clock generation means, The comparison result is supplied to the voltage controlled oscillator and output as a first control signal for feedback controlling the oscillation frequency.

【００２６】第２の位相比較手段は、前記第２のディジ
タル信号に同期したクロックを外部クロックとして与え
られ、この外部クロックと、前記クロック発生手段から
発生したリファレンスクロックと、を位相比較し、比較
結果を、前記電圧制御発振器に供給してその発振周波数
を帰還制御するための第２の制御信号として出力する。
第２のセレクタは、前記第１の制御信号と前記第２の制
御信号を取込み、その何れか一方を選択して前記電圧制
御発振器に供給する。切替制御手段は、前記第１のセレ
クタと第２のセレクタを同期して切り替える。The second phase comparing means is given a clock synchronized with the second digital signal as an external clock, and compares the phase of the external clock with the reference clock generated by the clock generating means and compares them. The result is supplied to the voltage controlled oscillator and is output as a second control signal for feedback controlling the oscillation frequency.
The second selector takes in the first control signal and the second control signal, selects one of them and supplies it to the voltage controlled oscillator. The switching control means switches the first selector and the second selector in synchronization.

【００２７】かくして、第２の構成においては、デスク
ランブラの如き信号処理装置を用いる場合と、用いない
場合に、セレクタの切替制御により対応可能であり、か
つ、Ａ／Ｄ変換、Ｄ／Ａ変換処理を繰り返すことなしに
同期処理が可能であり、かつディジタル形式のＭＵＳＥ
信号を、デコーダ（ディジタル信号受信装置）内に取り
込む際の同期クロックを、デコーダ内部で再生すること
ができる。Thus, in the second configuration, it is possible to cope with the case where the signal processing device such as the descrambler is used and the case where it is not used by the switching control of the selector, and the A / D conversion and the D / A conversion. Synchronous processing is possible without repeating processing, and digital MUSE
The synchronous clock used when the signal is taken into the decoder (digital signal receiving apparatus) can be reproduced inside the decoder.

【００２８】上記第３の構成において、Ａ／Ｄ変換手段
は、受信したアナログ形式の、サンプル値伝送された信
号を取込み、Ａ／Ｄ変換して第１のディジタル信号とし
て出力する。デスクランブラの如き信号処理装置は、前
記第１のディジタル信号を取込み処理して第２のディジ
タル信号として出力する。セレクタは、前記第１のディ
ジタル信号と前記第２のディジタル信号を取込み、その
何れか一方を選択して出力する。In the third configuration, the A / D conversion means takes in the received analog-formatted sample-value-transmitted signal, A / D-converts it, and outputs it as the first digital signal. A signal processing device such as a descrambler takes in the first digital signal, processes it, and outputs it as a second digital signal. The selector takes in the first digital signal and the second digital signal, selects one of them, and outputs it.

【００２９】電圧制御発振器は、所定の周波数を持つク
ロックを発生する。クロック発生手段は、前記電圧制御
発振器から発生したクロックを取込み、サンプリングク
ロックを作成して前記Ａ／Ｄ変換手段へＡ／Ｄ変換のタ
イミング信号として供給すると共に、リファレンスクロ
ック及び信号処理クロックを作成して出力する。位相比
較手段は、前記セレクタの出力である第１又は第２のデ
ィジタル信号から抽出した水平同期信号を外部同期信号
として与えられ、この外部同期信号と、前記クロック発
生手段から発生したリファレンスクロックと、を位相比
較し、比較結果を制御信号として、前記電圧制御発振器
に供給してその発振周波数を帰還制御する。The voltage controlled oscillator generates a clock having a predetermined frequency. The clock generation means takes in the clock generated from the voltage controlled oscillator, creates a sampling clock and supplies it to the A / D conversion means as a timing signal for A / D conversion, and also creates a reference clock and a signal processing clock. Output. The phase comparison means is given the horizontal synchronization signal extracted from the first or second digital signal output from the selector as an external synchronization signal, and the external synchronization signal and the reference clock generated from the clock generation means, Are compared in phase, and the comparison result is supplied as a control signal to the voltage controlled oscillator to feedback control the oscillation frequency.

【００３０】かくして、第３の構成においても、デスク
ランブラの如き信号処理装置を用いる場合と、用いない
場合に、セレクタの切替制御により対応可能であり、か
つ、Ａ／Ｄ変換、Ｄ／Ａ変換処理を繰り返すことなしに
同期処理が可能であり、かつディジタル形式のＭＵＳＥ
信号を、デコーダ（ディジタル信号受信装置）内に取り
込む際の同期クロックを、デコーダ内部で再生すること
ができる。Thus, also in the third configuration, it is possible to deal with the switching control of the selector when the signal processing device such as the descrambler is used or not, and the A / D conversion and the D / A conversion are performed. Synchronous processing is possible without repeating processing, and digital MUSE
The synchronous clock used when the signal is taken into the decoder (digital signal receiving apparatus) can be reproduced inside the decoder.

【００３１】第４の構成においては、セレクタの切替制
御手段が、スクランブル検出手段から成り、受信したデ
ィジタル信号からスクランブル状態を検出するときと、
検出しないときとで、自動的にセレクタの切替制御を行
うので、デスクランブラを用いる場合と、用いない場合
に、自動的に対応可能であり、かつ、Ａ／Ｄ変換、Ｄ／
Ａ変換処理を繰り返すことなしに同期処理が可能であ
り、かつディジタル形式のＭＵＳＥ信号を、デコーダ
（ディジタル信号受信装置）内に取り込む際の同期クロ
ックを、デコーダ内部で再生することができる。In the fourth configuration, when the selector switching control means is composed of scramble detection means and detects the scrambled state from the received digital signal,
Since the selector switching control is automatically performed when the descrambler is not detected, it is possible to automatically deal with the case where the descrambler is used and the case where the descrambler is not used, and the A / D conversion and D / D conversion are performed.
The synchronization processing can be performed without repeating the A conversion processing, and the synchronization clock when the digital MUSE signal is taken into the decoder (digital signal receiving apparatus) can be regenerated inside the decoder.

【００３２】[0032]

【実施例】以下、図を参照して本発明の実施例を説明す
る。図１は、本発明の一実施例としてのディジタル信号
受信装置を示すブロック図である。同図において、５は
位相比較回路であり、その他の符号は、図２において説
明したのと同じものを示す。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a digital signal receiving apparatus as an embodiment of the present invention. In the figure, reference numeral 5 is a phase comparison circuit, and other reference numerals are the same as those described in FIG.

【００３３】図１で、入力端子１からアナログのスクラ
ンブルＭＵＳＥ信号を入力し、Ａ／Ｄ変換器２でＡ／Ｄ
変換した後、デスクランブラ３に供給する。デスクラン
ブラ３では、Ａ／Ｄ変換器２からのディジタル信号のス
クランブルを解除し、ノンスクランブルのディジタル信
号をデコード処理回路４に、該ディジタル信号に同期し
たクロックを位相比較回路５に、それぞれ供給する。In FIG. 1, an analog scrambled MUSE signal is input from the input terminal 1 and the A / D converter 2 inputs the A / D signal.
After conversion, it is supplied to the descrambler 3. The descrambler 3 descrambles the digital signal from the A / D converter 2, supplies the non-scrambled digital signal to the decoding processing circuit 4, and supplies the clock synchronized with the digital signal to the phase comparison circuit 5. .

【００３４】位相比較回路５では、該デスクランブラ３
からのクロックとクロック発生回路７からのリファレン
スクロックの位相差を検出し、その結果を制御信号とし
てＶＣＯ６に供給する。ＶＣＯ６、クロック発生回路
７、デコード処理回路４の動作は図２の場合と同様であ
る。In the phase comparison circuit 5, the descrambler 3
The phase difference between the clock from the VCO and the reference clock from the clock generation circuit 7 is detected, and the result is supplied to the VCO 6 as a control signal. The operations of the VCO 6, the clock generation circuit 7, and the decoding processing circuit 4 are the same as in the case of FIG.

【００３５】図１のデスクランブラ３では、やはり入力
ディジタル信号に対する同期処理として、位相比較回
路、ＶＣＯ、クロック発生回路などからなるＰＬＬ回路
を（図示しないが）含んでいるので、このＰＬＬ回路か
らクロックを取り出して位相比較回路５に供給すること
ができる。Since the descrambler 3 of FIG. 1 also includes a PLL circuit (not shown) including a phase comparison circuit, a VCO, a clock generation circuit, etc., as the synchronization processing for the input digital signal, the clock from this PLL circuit is also included. Can be taken out and supplied to the phase comparison circuit 5.

【００３６】本発明の一実施例を示す図１と、従来技術
を示す図２を比較すれば明らかなように、図１に示す本
発明の一実施例では、Ａ／Ｄ変換、Ｄ／Ａ変換処理を繰
り返すことなしに同期処理が可能であり、かつディジタ
ル形式のＭＵＳＥ信号を、デコーダ（ディジタル信号受
信装置）内に取り込む際の同期クロックを、デコーダ内
部で再生していることが理解できるであろう。As is apparent from a comparison between FIG. 1 showing an embodiment of the present invention and FIG. 2 showing the prior art, in the embodiment of the present invention shown in FIG. 1, A / D conversion and D / A conversion are performed. It can be understood that the synchronization processing can be performed without repeating the conversion processing, and the synchronization clock used when the digital MUSE signal is taken into the decoder (digital signal receiving apparatus) is reproduced inside the decoder. Ah

【００３７】図３は、本発明の他の実施例としてのディ
ジタル信号受信装置を示すブロック図である。図３の実
施例は、図２に示す同期処理方式を図１の実施例に採用
したものに相当する。図３を参照する。入力端子１から
アナログのスクランブルＭＵＳＥ信号を入力し、Ａ／Ｄ
変換器１２でＡ／Ｄ変換した後、デスクランブラ３に供
給する。FIG. 3 is a block diagram showing a digital signal receiving apparatus as another embodiment of the present invention. The embodiment of FIG. 3 corresponds to the embodiment of FIG. 1 in which the synchronization processing method shown in FIG. 2 is adopted. Please refer to FIG. Input analog scrambled MUSE signal from input terminal 1 and A / D
After the A / D conversion by the converter 12, the data is supplied to the descrambler 3.

【００３８】デスクランブラ３では、Ａ／Ｄ変換器１２
からのディジタル信号のスクランブルを解除し、ノンス
クランブルのディジタル信号をデコード処理回路４、位
相比較回路１３に供給する。位相比較回路１３、ＶＣＯ
６、クロック発生回路７、デコード処理回路４の動作は
図２の場合と同様である。本実施例では、クロック発生
回路７からのサンプリングクロックをＡ／Ｄ変換器１２
へ供給することにより、図２の場合と同様な同期処理を
行っている。In the descrambler 3, the A / D converter 12
Descrambles the digital signal from, and supplies the non-scrambled digital signal to the decoding processing circuit 4 and the phase comparison circuit 13. Phase comparison circuit 13, VCO
The operations of 6, the clock generation circuit 7, and the decoding processing circuit 4 are the same as in the case of FIG. In the present embodiment, the sampling clock from the clock generation circuit 7 is supplied to the A / D converter 12
By performing the same, the same synchronization processing as in the case of FIG. 2 is performed.

【００３９】図４は、本発明の更に他の実施例としての
ディジタル信号受信装置を示すブロック図である。図４
で、２１，２３はそれぞれセレクタ、２２は切替制御回
路であり、その他の符号は、図１、図３に示したそれと
同じものを示している。FIG. 4 is a block diagram showing a digital signal receiving apparatus as still another embodiment of the present invention. Figure 4
21 and 23 are selectors, 22 is a switching control circuit, and other reference numerals are the same as those shown in FIGS. 1 and 3.

【００４０】図４の実施例は、スクランブル信号とノン
スクランブル信号の両方の受信に対応できるものであ
り、スクランブル信号受信時には、セレクタ２１，２２
をそれぞれｂ側に切り替えることにより、図１の同期処
理方式を用い、ノンスクランブル信号受信時には、セレ
クタ２１，２２をそれぞれａ側に切り替えることによ
り、図３の同期処理方式を用いるようにした実施例であ
る。従って、スクランブル信号を受信する場合と、ノン
スクランブル信号を受信する場合と、に分けて説明す
る。The embodiment shown in FIG. 4 can receive both scrambled signals and non-scrambled signals, and the selectors 21 and 22 can receive the scrambled signals.
3 is used by switching the selectors 21 and 22 to the a side when a non-scrambled signal is received by switching the selectors to the b side respectively. Is. Therefore, the case of receiving a scrambled signal and the case of receiving a non-scrambled signal will be described separately.

【００４１】まず、スクランブルのＭＵＳＥ信号を受信
する場合、入力端子１からスクランブルのＭＵＳＥ信号
を入力し、Ａ／Ｄ変換器１２でＡ／Ｄ変換した後、デス
クランブラ３に供給する。デスクランブラ３では、スク
ランブルを解除し、ノンスクランブルのディジタル信号
をセレクタ２１に、該ディジタル信号に同期したクロッ
クを位相比較回路５に供給する。セレクタ２１では、切
替制御回路２２からの切替制御信号により、端子ｂ側を
選択し、該デスクランブラ３からのディジタル信号をデ
コード処理回路４に供給する。First, when receiving a scrambled MUSE signal, the scrambled MUSE signal is input from the input terminal 1, A / D converted by the A / D converter 12, and then supplied to the descrambler 3. The descrambler 3 descrambles and supplies the non-scrambled digital signal to the selector 21 and the clock synchronized with the digital signal to the phase comparison circuit 5. The selector 21 selects the terminal b side by the switching control signal from the switching control circuit 22 and supplies the digital signal from the descrambler 3 to the decoding processing circuit 4.

【００４２】一方、位相比較回路５では、図１の場合と
同様の動作を行い、制御信号をセレクタ２３のｂ側に供
給する。セレクタ２３では、切替制御回路２２からの切
替制御信号により、端子ｂ側を選択し、該位相比較回路
５からの制御信号をＶＣＯ６に供給する。ＶＣＯ６、ク
ロック発生回路７、デコード処理回路４の動作は図２の
場合と同様である。On the other hand, the phase comparison circuit 5 performs the same operation as in FIG. 1 and supplies the control signal to the b side of the selector 23. The selector 23 selects the terminal b side by the switching control signal from the switching control circuit 22 and supplies the control signal from the phase comparison circuit 5 to the VCO 6. The operations of the VCO 6, the clock generation circuit 7, and the decoding processing circuit 4 are the same as in the case of FIG.

【００４３】次に、ノンスクランブルのＭＵＳＥ信号を
受信する場合、入力端子１からノンスクランブルのＭＵ
ＳＥ信号を入力し、Ａ／Ｄ変換器１２によりＡ／Ｄ変換
した後、セレクタ２１、位相比較回路１３に供給する。
セレクタ２１では、切替制御回路２２からの切替制御信
号により、端子ａ側を選択し、該Ａ／Ｄ変換器１２から
のディジタル信号をデコード処理回路４に供給する。Next, when receiving the non-scrambled MUSE signal, the non-scrambled MU is input from the input terminal 1.
The SE signal is input, A / D converted by the A / D converter 12, and then supplied to the selector 21 and the phase comparison circuit 13.
The selector 21 selects the terminal a side by the switching control signal from the switching control circuit 22 and supplies the digital signal from the A / D converter 12 to the decoding processing circuit 4.

【００４４】一方、位相比較回路１３では、図３の場合
と同様の動作を行い、制御信号をセレクタ２３のａ側に
供給する。セレクタ２３では、切替制御回路２２からの
切替制御信号により、端子ａ側を選択し、該位相比較回
路１３からの制御信号をＶＣＯ６に供給する。ＶＣＯ
６、クロック発生回路７、デコード処理回路４の動作は
上記スクランブルのＭＵＳＥ信号を受信する場合と同様
である。On the other hand, the phase comparison circuit 13 performs the same operation as in FIG. 3 and supplies the control signal to the a side of the selector 23. The selector 23 selects the terminal a side by the switching control signal from the switching control circuit 22 and supplies the control signal from the phase comparison circuit 13 to the VCO 6. VCO
The operations of 6, the clock generation circuit 7, and the decoding processing circuit 4 are the same as in the case of receiving the scrambled MUSE signal.

【００４５】図５は、本発明の別の実施例としてのディ
ジタル信号受信装置を示すブロック図である。図５の実
施例は、スクランブル信号とノンスクランブル信号の両
方の受信に対応できるものであり、図３の同期処理方式
だけを用いた実施例である。従って、スクランブル信号
を受信する場合と、ノンスクランブル信号を受信する場
合と、に分けて説明する。FIG. 5 is a block diagram showing a digital signal receiving apparatus as another embodiment of the present invention. The embodiment of FIG. 5 is compatible with reception of both scrambled signals and non-scrambled signals, and is an embodiment using only the synchronization processing method of FIG. Therefore, the case of receiving a scrambled signal and the case of receiving a non-scrambled signal will be described separately.

【００４６】まず、スクランブルのＭＵＳＥ信号を受信
する場合、入力端子１からスクランブルのＭＵＳＥ信号
を入力し、Ａ／Ｄ変換器１２によりＡ／Ｄ変換した後、
デスクランブラ３に供給する。デスクランブラ３では、
スクランブルを解除し、ノンスクランブルのディジタル
信号をセレクタ２１のｂ側に供給する。セレクタ２１で
は、切替制御回路２２からの切替制御信号により端子ｂ
側を選択し、該デスクランブラ３からのディジタル信号
をデコード処理回路４、位相比較回路１３に供給する。
位相比較回路１３、ＶＣＯ６、クロック発生回路７、デ
コード処理回路４の動作は、図２の場合と同様である。First, when receiving a scrambled MUSE signal, after inputting the scrambled MUSE signal from the input terminal 1 and A / D converting it by the A / D converter 12,
Supply to descrambler 3. In descrambler 3,
The scramble is released, and the non-scrambled digital signal is supplied to the b side of the selector 21. In the selector 21, the switching control signal from the switching control circuit 22 causes the terminal b
The side is selected, and the digital signal from the descrambler 3 is supplied to the decoding processing circuit 4 and the phase comparison circuit 13.
The operations of the phase comparison circuit 13, the VCO 6, the clock generation circuit 7, and the decoding processing circuit 4 are the same as in the case of FIG.

【００４７】次に、ノンスクランブルのＭＵＳＥ信号を
受信する場合、入力端子１からノンスクランブルのＭＵ
ＳＥ信号を入力し、Ａ／Ｄ変換器１２によりＡ／Ｄ変換
した後、セレクタ２１、デスクランブラ３に供給する。
セレクタ２１では、切替制御回路２２からの切替制御信
号により、端子ａ側を選択し、該Ａ／Ｄ変換器１２から
のディジタル信号をデコード処理回路４、位相比較回路
１３に供給する。位相比較回路１３、ＶＣＯ６、クロッ
ク発生回路７、デコード処理回路４の動作は上記スクラ
ンブルのＭＵＳＥ信号を受信する場合と同様である。Next, when receiving the non-scrambled MUSE signal, the non-scrambled MU is input from the input terminal 1.
The SE signal is input, A / D converted by the A / D converter 12, and then supplied to the selector 21 and the descrambler 3.
The selector 21 selects the terminal a side by the switching control signal from the switching control circuit 22 and supplies the digital signal from the A / D converter 12 to the decoding processing circuit 4 and the phase comparison circuit 13. The operations of the phase comparison circuit 13, the VCO 6, the clock generation circuit 7, and the decoding processing circuit 4 are the same as in the case of receiving the scrambled MUSE signal.

【００４８】図６は、本発明の更に別の実施例としての
ディジタル信号受信装置を示すブロック図である。この
実施例は、図４の実施例における切替制御回路２２を、
スクランブル／ノンスクランブルの検出結果に応じて切
替制御する回路としたものである。図６で、３１はスク
ランブル検出回路である。FIG. 6 is a block diagram showing a digital signal receiving apparatus as still another embodiment of the present invention. In this embodiment, the switching control circuit 22 in the embodiment of FIG.
This is a circuit for switching control according to the detection result of scramble / non-scramble. In FIG. 6, 31 is a scramble detection circuit.

【００４９】図６を参照する。まず、スクランブルのＭ
ＵＳＥ信号を受信する場合、入力端子１からスクランブ
ルのＭＵＳＥ信号を入力し、Ａ／Ｄ変換器１２でＡ／Ｄ
変換した後、デスクランブラ３、スクランブル検出回路
３１に供給する。デスクランブラ３では、スクランブル
を解除し、ノンスクランブルのディジタル信号をセレク
タ２１のｂ側に、該ディジタル信号に同期したクロック
を位相比較回路５に、それぞれ供給する。Referring to FIG. First, the scrambled M
When receiving the USE signal, the scrambled MUSE signal is input from the input terminal 1 and the A / D converter 12 inputs the A / D signal.
After the conversion, the data is supplied to the descrambler 3 and the scramble detection circuit 31. The descrambler 3 descrambles and supplies the non-scrambled digital signal to the b side of the selector 21 and the clock synchronized with the digital signal to the phase comparison circuit 5.

【００５０】スクランブル検出回路３１では、Ａ／Ｄ変
換器１２からのディジタル信号からスクランブルを検出
し、その検出結果を切替制御信号としてセレクタ２１，
２３にそれぞれ供給する。セレクタ２１，２３では、ス
クランブル検出回路３１からの切替制御信号により、端
子ｂ側を選択する。位相比較回路５、ＶＣＯ６、クロッ
ク発生回路７、デコード処理回路４の動作は、図４の場
合と同様である。The scramble detection circuit 31 detects scramble from the digital signal from the A / D converter 12, and uses the detection result as a switching control signal for the selector 21,
23 respectively. The selectors 21 and 23 select the terminal b side by the switching control signal from the scramble detection circuit 31. The operations of the phase comparison circuit 5, the VCO 6, the clock generation circuit 7, and the decoding processing circuit 4 are the same as in the case of FIG.

【００５１】次に、ノンスクランブルのＭＵＳＥ信号を
受信する場合、入力端子１からノンスクランブルのＭＵ
ＳＥ信号を入力し、Ａ／Ｄ変換器１２によりＡ／Ｄ変換
した後、セレクタ２１、位相比較回路１３、スクランブ
ル検出回路３１に供給する。スクランブル検出回路３１
では、Ａ／Ｄ変換器１２からのディジタル信号からノン
スクランブルを検出し、その検出結果を切替制御信号と
してセレクタ２１，２３にそれぞれ供給する。Next, when receiving the non-scrambled MUSE signal, the non-scrambled MU is input from the input terminal 1.
The SE signal is input, A / D converted by the A / D converter 12, and then supplied to the selector 21, the phase comparison circuit 13, and the scramble detection circuit 31. Scramble detection circuit 31
Then, non-scramble is detected from the digital signal from the A / D converter 12, and the detection result is supplied to the selectors 21 and 23 as a switching control signal.

【００５２】セレクタ２１，２３では、スクランブル検
出回路３１からの切替制御信号により、端子ａ側を選択
する。位相比較回路１３、ＶＣＯ６、クロック発生回路
７、デコード処理回路４の動作は図４の場合と同様であ
る。The selectors 21 and 23 select the terminal a side by the switching control signal from the scramble detection circuit 31. The operations of the phase comparison circuit 13, the VCO 6, the clock generation circuit 7, and the decoding processing circuit 4 are the same as in the case of FIG.

【００５３】図７は、本発明のなお更に別の実施例とし
てのディジタル信号受信装置を示すブロック図である。
この実施例は、図５の実施例における切替制御回路を、
スクランブル／ノンスクランブルの検出結果に応じて切
替制御する回路としたものである。FIG. 7 is a block diagram showing a digital signal receiving apparatus as still another embodiment of the present invention.
In this embodiment, the switching control circuit in the embodiment of FIG.
This is a circuit for switching control according to the detection result of scramble / non-scramble.

【００５４】図７を参照する。まず、スクランブルのＭ
ＵＳＥ信号を受信する場合、入力端子１からスクランブ
ルのＭＵＳＥ信号を入力し、Ａ／Ｄ変換器１２によりＡ
／Ｄ変換した後、デスクランブラ３、スクランブル検出
回路３１にそれぞれ供給する。スクランブル検出回路３
１では、スクランブルを検出し、切替制御信号をセレク
タ２１に供給する。セレクタ２１では、切替制御信号に
より端子ｂ側を選択する。デスクランブラ３、位相比較
回路１３、ＶＣＯ６、クロック発生回路７、デコード処
理回路４の動作は、図５の場合と同様である。Referring to FIG. First, the scrambled M
When receiving the USE signal, the scrambled MUSE signal is input from the input terminal 1 and the A / D converter 12 outputs the A signal.
After the D / D conversion, they are supplied to the descrambler 3 and the scramble detection circuit 31, respectively. Scramble detection circuit 3
In 1, the scramble is detected and the switching control signal is supplied to the selector 21. The selector 21 selects the terminal b side by the switching control signal. The operations of the descrambler 3, the phase comparison circuit 13, the VCO 6, the clock generation circuit 7, and the decoding processing circuit 4 are the same as in the case of FIG.

【００５５】次に、ノンスクランブルのＭＵＳＥ信号を
受信する場合、入力端子１からノンスクランブルのＭＵ
ＳＥ信号を入力し、Ａ／Ｄ変換器１２によりＡ／Ｄ変換
した後、セレクタ２１、スクランブル検出回路３１にそ
れぞれ供給する。スクランブル検出回路３１では、ノン
スクランブルを検出し、切替制御信号をセレクタ２１に
供給する。セレクタ２１では、切替制御信号により、端
子ａ側を選択する。デスクランブラ３、位相比較回路１
３、ＶＣＯ６、クロック発生回路７、デコード処理回路
４の動作は、上記スクランブルのＭＵＳＥ信号を受信す
る場合と同様である。Next, when receiving the non-scrambled MUSE signal, the non-scrambled MU is input from the input terminal 1.
The SE signal is input, A / D converted by the A / D converter 12, and then supplied to the selector 21 and the scramble detection circuit 31, respectively. The scramble detection circuit 31 detects non-scramble and supplies a switching control signal to the selector 21. The selector 21 selects the terminal a side by the switching control signal. Descrambler 3, Phase comparison circuit 1
Operations of the VCO 6, the clock generation circuit 7, and the decoding processing circuit 4 are the same as in the case of receiving the scrambled MUSE signal.

【００５６】図８は、スクランブル検出回路３１の詳細
を示すブロック図である。図８で、４１はディジタル信
号の入力端子、４２は音声復調回路、４３は映像有料フ
ラグ検出回路、４４はスクランブル信号の出力端子であ
る。FIG. 8 is a block diagram showing details of the scramble detection circuit 31. In FIG. 8, 41 is a digital signal input terminal, 42 is an audio demodulation circuit, 43 is a video pay flag detection circuit, and 44 is a scramble signal output terminal.

【００５７】図８において、入力端子４１からディジタ
ル信号を入力し、音声復調回路４２に供給する。音声復
調回路４２では、入力端子４１からのディジタル信号に
対してレベル変換、３値／２値変換、フレームデインタ
リーブ等の処理を行った後、ディジタルの音声信号を映
像有料フラグ検出回路４３に供給する。In FIG. 8, a digital signal is input from the input terminal 41 and supplied to the voice demodulation circuit 42. In the audio demodulation circuit 42, after the digital signal from the input terminal 41 is subjected to level conversion, ternary / binary conversion, frame deinterleaving, etc., the digital audio signal is supplied to the video pay flag detection circuit 43. To do.

【００５８】以上、音声復調回路４２は公知技術であ
り、詳細説明は省略する。映像有料フラグ検出回路４３
では、該ディジタルの音声信号中の制御符号に含まれる
映像有料フラグを検出し、スクランブル検出信号として
出力端子４４に供給する。The voice demodulation circuit 42 is a known technique, and detailed description thereof will be omitted. Video pay flag detection circuit 43
Then, the video pay flag included in the control code in the digital audio signal is detected and supplied to the output terminal 44 as a scramble detection signal.

【００５９】[0059]

【発明の効果】以上、説明したように、本発明によれ
ば、デスクランブラの如きディジタル処理装置によっ
て、スクランブル解除の如きディジタル処理をされたＭ
ＵＳＥ信号を、Ｄ／Ａ変換前のディジタル形式のまま
で、ＭＵＳＥデコーダのＡ／Ｄ変換後のディジタル信号
としてに取り込むことによって、Ｄ／Ａ変換、Ａ／Ｄ変
換処理の繰り返しを減らすことができ、量子化誤差によ
る信号の劣化を防げる利点がある。As described above, according to the present invention, M which has been digitally processed such as descrambled by a digital processing device such as a descrambler.
It is possible to reduce the repetition of D / A conversion and A / D conversion processing by fetching the USE signal in the digital format before D / A conversion as it is as the digital signal after A / D conversion of the MUSE decoder. There is an advantage that the deterioration of the signal due to the quantization error can be prevented.

【００６０】また、ディジタル形式の入力信号とのイン
タフェースとして、デスクランブラの如きディジタル処
理装置の出力部を用いることにより、ディジタルＶＴＲ
等との接続が可能となる利点もある。Further, by using an output section of a digital processing device such as a descrambler as an interface with a digital format input signal, a digital VTR
There is also an advantage that connection with etc. is possible.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例としてのディジタル信号受信
装置を示すブロック図である。FIG. 1 is a block diagram showing a digital signal receiving apparatus as an embodiment of the present invention.

【図２】従来技術によるディジタル信号受信装置の構成
を示すブロック図である。FIG. 2 is a block diagram showing a configuration of a digital signal receiving apparatus according to a conventional technique.

【図３】本発明の他の一実施例としてのディジタル信号
受信装置を示すブロック図である。FIG. 3 is a block diagram showing a digital signal receiving apparatus as another embodiment of the present invention.

【図４】本発明の更に他の一実施例としてのディジタル
信号受信装置を示すブロック図である。FIG. 4 is a block diagram showing a digital signal receiving apparatus as still another embodiment of the present invention.

【図５】本発明の別の一実施例としてのディジタル信号
受信装置を示すブロック図である。FIG. 5 is a block diagram showing a digital signal receiving apparatus as another embodiment of the present invention.

【図６】本発明の更に別の一実施例としてのディジタル
信号受信装置を示すブロック図である。FIG. 6 is a block diagram showing a digital signal receiving apparatus as still another embodiment of the present invention.

【図７】本発明のなお更に別の一実施例としてのディジ
タル信号受信装置を示すブロック図である。FIG. 7 is a block diagram showing a digital signal receiving apparatus as still another embodiment of the present invention.

【図８】スクランブル検出回路の一具体例を示すブロッ
クである。FIG. 8 is a block showing a specific example of a scramble detection circuit.

【符号の説明】[Explanation of symbols]

２，１２…Ａ／Ｄ変換器、３…デスクランブラ、４…デ
コード処理回路、５，１３…位相比較回路、６…ＶＣ
Ｏ、７…クロック発生回路、１１…Ｄ／Ａ変換器、２
１，２３…セレクタ、２２…切替制御回路、３１…スク
ランブル検出回路、４２…音声復調回路、４３…映像有
料フラグ検出回路2, 12 ... A / D converter, 3 ... descrambler, 4 ... decode processing circuit, 5, 13 ... phase comparison circuit, 6 ... VC
O, 7 ... Clock generation circuit, 11 ... D / A converter, 2
1, 23 ... Selector, 22 ... Switching control circuit, 31 ... Scramble detection circuit, 42 ... Audio demodulation circuit, 43 ... Video pay flag detection circuit

───────────────────────────────────────────────────── フロントページの続き (72)発明者 的野 孝明 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所情報映像メディア事業部 内 (72)発明者 小島 昇 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所映像メディア研究所内 (72)発明者 永田 辰雄 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所映像メディア研究所内 (72)発明者 水口 高宏 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所情報映像メディア事業部 内 (72)発明者 本田 大介 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所情報映像メディア事業部 内 (72)発明者 長谷川 敬 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所情報映像メディア事業部 内 (72)発明者 瀬尾 健三 東京都渋谷区神南二丁目２番１号 日本放 送協会 放送センター内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Takaaki Matono 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa, Ltd. Information & Video Media Division, Hitachi, Ltd. (72) Noboru Kojima Yoshida, Totsuka-ku, Yokohama-shi, Kanagawa 292, Machi, Ltd. Video Media Research Laboratory, Hitachi, Ltd. (72) Inventor, Tatsuo Nagata, 292, Yoshida-cho, Totsuka-ku, Yokohama, Kanagawa Prefecture, Japan, 72, Video Media Research Laboratory, Hitachi, Ltd. (72) Takahiro Mizuguchi, Totsuka, Yokohama, Kanagawa Prefecture 292 Yoshida-cho, Tokyo, Ltd. Information & Video Media Division, Hitachi, Ltd. (72) Inventor Daisuke Honda, 292, Yoshida-cho, Totsuka-ku, Yokohama, Kanagawa Prefecture Information & Media Division, Hitachi, Ltd. (72) Inventor Hasegawa Kei, Hitachi, Ltd., 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa The video media business unit (72) inventor Kenzo Seo, Shibuya-ku, Tokyo Jinnan chome No. 2 No. 1 Japan Broadcasting Association of Broadcasting Center in

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】 少なくとも、伝送すべきエンコードされ
た信号のサンプル値を、伝送することにより伝送されて
きた信号（以下、サンプル値伝送された信号という）を
受信しデコードして出力するディジタル信号受信装置に
おいて、 所定の周波数を持つクロックを発生する電圧制御発振器
と、前記電圧制御発振器から発生したクロックを取込
み、リファレンスクロックと信号処理クロックを作成し
て出力するクロック発生手段と、 前記サンプル値伝送された信号の受信信号であるディジ
タル信号に同期したクロックを外部クロックとして与え
られ、この外部クロックと、前記クロック発生手段から
発生したリファレンスクロックと、を位相比較し、比較
結果を制御信号として前記電圧制御発振器に供給してそ
の発振周波数を帰還制御する位相比較手段と、 前記サンプル値伝送された信号の受信信号であるディジ
タル信号を取込み、前記クロック発生手段から発生した
信号処理クロックを用いて、該ディジタル信号をデコー
ドするデコード処理手段と、 を具備して成ることを特徴とするディジタル信号受信装
置。1. A digital signal receiver for receiving at least a signal transmitted by transmitting at least a sample value of an encoded signal to be transmitted (hereinafter referred to as a sample value transmitted signal) and outputting the decoded signal. In the apparatus, a voltage controlled oscillator that generates a clock having a predetermined frequency, a clock generation unit that takes in the clock generated from the voltage controlled oscillator, creates a reference clock and a signal processing clock, and outputs the reference clock and the signal processing clock, and transmits the sample value. A clock synchronized with a digital signal that is a received signal of the received signal is given as an external clock, the external clock and the reference clock generated from the clock generating means are phase-compared, and the comparison result is used as a control signal for the voltage control Phase to supply to the oscillator and feedback control its oscillation frequency Comparing means, and a decoding processing means for taking in a digital signal which is a received signal of the sample value transmitted signal and decoding the digital signal using a signal processing clock generated from the clock generating means. A digital signal receiving device characterized by comprising. 【請求項２】 少なくとも、伝送すべきエンコードされ
た信号のサンプル値を、伝送することにより伝送されて
きた信号（以下、サンプル値伝送された信号という）を
受信しデコードして出力するディジタル信号受信装置に
おいて、 所定の周波数を持つクロックを発生する電圧制御発振器
と、前記電圧制御発振器から発生したクロックを取込
み、後記Ａ／Ｄ変換器へ供給すべきサンプリングクロッ
クのほか、リファレンスクロックと信号処理クロックを
作成して出力するクロック発生手段と、 前記サンプル値伝送された信号の受信信号を、前記Ａ／
Ｄ変換器によりＡ／Ｄ変換して得た第１のディジタル信
号を取込み処理する信号処理装置が、処理の結果として
出力する第２のディジタル信号から、抽出した水平同期
信号を外部同期信号として与えられ、この外部同期信号
と、前記クロック発生手段から発生したリファレンスク
ロックと、を位相比較し、比較結果を制御信号として前
記電圧制御発振器に供給してその発振周波数を帰還制御
する位相比較手段と、 前記第２のディジタル信号を取込み、前記クロック発生
手段から発生した信号処理クロックを用いて、該ディジ
タル信号をデコードするデコード処理手段と、 を具備して成ることを特徴とするディジタル信号受信装
置。2. A digital signal reception for receiving at least a signal transmitted by transmitting at least a sample value of an encoded signal to be transmitted (hereinafter referred to as a sample value transmitted signal) and outputting the decoded signal. In the device, a voltage-controlled oscillator that generates a clock having a predetermined frequency, a sampling clock that is to be taken in from the voltage-controlled oscillator and supplied to an A / D converter to be described later, a reference clock, and a signal processing clock are provided. A clock generating means for creating and outputting the received signal of the sample value transmitted signal
A signal processing device for taking in and processing a first digital signal obtained by A / D conversion by a D converter gives an extracted horizontal synchronizing signal as an external synchronizing signal from a second digital signal output as a result of the processing. The external synchronization signal and the reference clock generated from the clock generating means are phase-compared, and the comparison result is supplied to the voltage-controlled oscillator as a control signal, and the phase-comparing means feedback-controls the oscillation frequency, A digital signal receiving apparatus comprising: a decoding processing unit that takes in the second digital signal and decodes the digital signal using a signal processing clock generated from the clock generating unit. 【請求項３】 少なくとも、伝送すべきエンコードされ
た信号のサンプル値を、伝送することにより伝送されて
きた信号（以下、サンプル値伝送された信号という）を
受信しデコードして出力するディジタル信号受信装置に
おいて、 受信したアナログ形式の、前記サンプル値伝送された信
号を取込み、Ａ／Ｄ変換して第１のディジタル信号とし
て出力するＡ／Ｄ変換手段と、 前記第１のディジタル信号を取込み処理する信号処理装
置が、処理の結果として出力する第２のディジタル信号
と、前記第１のディジタル信号と、を取込み、その何れ
か一方を選択して出力する第１のセレクタと、 所定の周波数を持つクロックを発生する電圧制御発振器
と、前記電圧制御発振器から発生したクロックを取込
み、サンプリングクロックを作成して前記Ａ／Ｄ変換手
段へＡ／Ｄ変換のタイミング信号として供給すると共
に、リファレンスクロック及び信号処理クロックを作成
して出力するクロック発生手段と、 前記第１のディジタル信号から抽出した水平同期信号を
外部同期信号として与えられ、この外部同期信号と、前
記クロック発生手段から発生したリファレンスクロック
と、を位相比較し、比較結果を、前記電圧制御発振器に
供給してその発振周波数を帰還制御するための第１の制
御信号として、出力する第１の位相比較手段と、 前記第２のディジタル信号に同期したクロックを外部ク
ロックとして与えられ、この外部クロックと、前記クロ
ック発生手段から発生したリファレンスクロックと、を
位相比較し、比較結果を、前記電圧制御発振器に供給し
てその発振周波数を帰還制御するための第２の制御信号
として、出力する第２の位相比較手段と、 前記第１の制御信号と前記第２の制御信号を取込み、そ
の何れか一方を選択して前記電圧制御発振器に供給する
第２のセレクタと、 前記第１のセレクタから出力されるディジタル信号を取
込み、前記クロック発生手段から発生した信号処理クロ
ックを用いて、該ディジタル信号をデコードするデコー
ド処理手段と、 前記第１のセレクタと第２のセレクタを同期して切り替
える切替制御手段と、 を具備して成ることを特徴とするディジタル信号受信装
置。3. A digital signal reception for receiving at least a signal transmitted by transmitting at least a sample value of an encoded signal to be transmitted (hereinafter, referred to as a sample value transmitted signal) and outputting the decoded signal. In the apparatus, A / D conversion means for taking in the received analog-type signal having the sample value transmitted, A / D-converting it, and outputting it as a first digital signal, and taking in the first digital signal A signal processing device takes in a second digital signal output as a result of processing and the first digital signal, selects one of them and outputs it, and has a predetermined frequency. A voltage-controlled oscillator that generates a clock and a clock generated from the voltage-controlled oscillator are taken in to create a sampling clock and A clock generating means for supplying a timing signal for A / D conversion to the A / D converting means, creating and outputting a reference clock and a signal processing clock, and a horizontal synchronizing signal extracted from the first digital signal as an external synchronizing signal. The external synchronization signal and the reference clock generated from the clock generating means are compared in phase, and the comparison result is supplied to the voltage controlled oscillator to feedback control the oscillation frequency. A first phase comparison means for outputting as a control signal and a clock synchronized with the second digital signal are given as an external clock, and the external clock and the reference clock generated by the clock generation means are phase-compared. Then, the comparison result is supplied to the voltage controlled oscillator to feedback control the oscillation frequency. Second phase comparison means for outputting as a second control signal for the purpose, the first control signal and the second control signal are taken in, and one of them is selected and supplied to the voltage controlled oscillator. A second selector; decoding processing means for taking in the digital signal output from the first selector and decoding the digital signal using a signal processing clock generated from the clock generating means; and the first selector And a switching control means for switching the second selector in synchronization with each other, and a digital signal receiving device. 【請求項４】 少なくとも、伝送すべきエンコードされ
た信号のサンプル値を、伝送することにより伝送されて
きた信号（以下、サンプル値伝送された信号という）を
受信しデコードして出力するディジタル信号受信装置に
おいて、 受信したアナログ形式の、前記サンプル値伝送された信
号を取込み、Ａ／Ｄ変換して第１のディジタル信号とし
て出力するＡ／Ｄ変換手段と、 前記第１のディジタル信号を取込み処理する信号処理装
置が、処理の結果として出力する第２のディジタル信号
と、前記第１のディジタル信号と、を取込み、その何れ
か一方を選択して出力するセレクタと、 所定の周波数を持つクロックを発生する電圧制御発振器
と、前記電圧制御発振器から発生したクロックを取込
み、サンプリングクロックを作成して前記Ａ／Ｄ変換手
段へＡ／Ｄ変換のタイミング信号として供給すると共
に、リファレンスクロック及び信号処理クロックを作成
して出力するクロック発生手段と、 前記セレクタの出力である第１又は第２のディジタル信
号から抽出した水平同期信号を外部同期信号として与え
られ、この外部同期信号と、前記クロック発生手段から
発生したリファレンスクロックと、を位相比較し、比較
結果を制御信号として、前記電圧制御発振器に供給して
その発振周波数を帰還制御する位相比較手段と、 前記セレクタの出力である第１又は第２のディジタル信
号を取込み、前記クロック発生手段から発生した信号処
理クロックを用いて、該ディジタル信号をデコードする
デコード処理手段と、 前記セレクタにおける切り替えを制御する切替制御手段
と、 を具備して成ることを特徴とするディジタル信号受信装
置。4. A digital signal receiver for receiving at least a signal transmitted by transmitting a sample value of an encoded signal to be transmitted (hereinafter, referred to as a sample value transmitted signal), decoding and outputting the received signal. In the apparatus, A / D conversion means for taking in the received analog-type signal having the sample value transmitted, A / D-converting it, and outputting it as a first digital signal, and taking in the first digital signal A signal processing device takes in a second digital signal output as a result of processing and the first digital signal, selects one of them and outputs it, and generates a clock having a predetermined frequency. Voltage controlled oscillator and a clock generated from the voltage controlled oscillator are taken in to create a sampling clock and the A / D conversion is performed. A clock generation means for supplying a timing signal for A / D conversion to the conversion means and for generating and outputting a reference clock and a signal processing clock; and a horizontal signal extracted from the first or second digital signal output from the selector. A synchronizing signal is given as an external synchronizing signal, the external synchronizing signal and the reference clock generated from the clock generating means are phase-compared, and the comparison result is supplied as a control signal to the voltage controlled oscillator to generate its oscillation frequency. And a decoding processing means for fetching the first or second digital signal output from the selector and decoding the digital signal using the signal processing clock generated from the clock generating means. Switching control means for controlling switching in the selector, A digital signal receiving device characterized by the above. 【請求項５】 少なくとも、伝送すべきエンコードされ
た信号のサンプル値を、伝送することにより伝送されて
きた信号（以下、サンプル値伝送された信号という）を
受信しデコードして出力するディジタル信号受信装置に
おいて、 受信したアナログ形式の、前記サンプル値伝送された信
号を取込み、Ａ／Ｄ変換して第１のディジタル信号とし
て出力するＡ／Ｄ変換手段と、 前記第１のディジタル信号を取込み、該ディジタル信号
のスクランブルされた状態を解除するデスクランブラ
が、その解除動作の結果として出力する第２のディジタ
ル信号及び該第２のディジタル信号に同期したクロック
のうちの、該第２のディジタル信号と、前記第１のディ
ジタル信号と、を取込み、その何れか一方を選択して出
力する第１のセレクタと、 所定の周波数を持つクロックを発生する電圧制御発振器
と、前記電圧制御発振器から発生したクロックを取込
み、サンプリングクロックを作成して前記Ａ／Ｄ変換手
段へＡ／Ｄ変換のタイミング信号として供給すると共
に、リファレンスクロック及び信号処理クロックを作成
して出力するクロック発生手段と、 前記第１のディジタル信号から抽出した水平同期信号を
外部同期信号として与えられ、この外部同期信号と、前
記クロック発生手段から発生したリファレンスクロック
と、を位相比較し、比較結果を、前記電圧制御発振器に
供給してその発振周波数を帰還制御するための第１の制
御信号として、出力する第１の位相比較手段と、 前記デスクランブラから出力される前記クロックを外部
クロックとして与えられ、この外部クロックと、前記ク
ロック発生手段から発生したリファレンスクロックと、
を位相比較し、比較結果を、前記電圧制御発振器に供給
してその発振周波数を帰還制御するための第２の制御信
号として、出力する第２の位相比較手段と、 前記第１の制御信号と前記第２の制御信号を取込み、そ
の何れか一方を選択して前記電圧制御発振器に供給する
第２のセレクタと、 前記第１のセレクタから出力されるディジタル信号を取
込み、前記クロック発生手段から発生した信号処理クロ
ックを用いて、該ディジタル信号をデコードするデコー
ド処理手段と、 前記第１のセレクタと第２のセレクタを同期して切り替
える切替制御手段と、 を具備して成ることを特徴とするディジタル信号受信装
置。5. A digital signal reception for receiving at least a signal transmitted by transmitting at least a sample value of an encoded signal to be transmitted (hereinafter, referred to as a sample value transmitted signal) and outputting the decoded signal. In the apparatus, A / D conversion means for taking in the received analog-type transmitted signal having the sample value, performing A / D conversion and outputting as a first digital signal, and taking in the first digital signal, A descrambler for releasing the scrambled state of the digital signal, outputs the second digital signal output as a result of the releasing operation, and the second digital signal of the clocks synchronized with the second digital signal; A first selector which takes in the first digital signal, selects one of the first digital signal and outputs the selected signal, and a predetermined frequency A voltage-controlled oscillator that generates a clock having a wave number, and a clock that is generated from the voltage-controlled oscillator are created, a sampling clock is created and supplied to the A / D conversion means as an A / D conversion timing signal, and a reference clock is also supplied. A clock generating means for generating and outputting a signal processing clock; and a horizontal synchronizing signal extracted from the first digital signal as an external synchronizing signal, and the external synchronizing signal and a reference clock generated from the clock generating means. And a phase comparison, and outputs the comparison result as a first control signal for supplying the voltage control oscillator to the voltage controlled oscillator as a first control signal for feedback control of the oscillation frequency, and outputting from the descrambler. The external clock is supplied as an external clock, and the external clock and the clock And the reference clock generated from the click generating means,
Phase comparison is performed, and the comparison result is output as a second control signal for supplying the voltage controlled oscillator to the voltage controlled oscillator to feedback control the oscillation frequency, and the first control signal. A second selector that takes in the second control signal, selects one of them and supplies it to the voltage controlled oscillator, and takes in a digital signal output from the first selector and generates it from the clock generating means. A digital processing means for decoding the digital signal by using the signal processing clock, and a switching control means for synchronously switching the first selector and the second selector. Signal receiving device. 【請求項６】 少なくとも、伝送すべきエンコードされ
た信号のサンプル値を、伝送することにより伝送されて
きた信号（以下、サンプル値伝送された信号という）を
受信しデコードして出力するディジタル信号受信装置に
おいて、 受信したアナログ形式の、前記サンプル値伝送された信
号を取込み、Ａ／Ｄ変換して第１のディジタル信号とし
て出力するＡ／Ｄ変換手段と、 前記第１のディジタル信号を取込み、該ディジタル信号
のスクランブルされた状態を解除するデスクランブラ
が、その解除動作の結果として出力する第２のディジタ
ル信号及び該第２のディジタル信号に同期したクロック
のうちの、該第２のディジタル信号と、前記第１のディ
ジタル信号と、を取込み、その何れか一方を選択して出
力するセレクタと、 所定の周波数を持つクロックを発生する電圧制御発振器
と、前記電圧制御発振器から発生したクロックを取込
み、サンプリングクロックを作成して前記Ａ／Ｄ変換手
段へＡ／Ｄ変換のタイミング信号として供給すると共
に、リファレンスクロック及び信号処理クロックを作成
して出力するクロック発生手段と、 前記セレクタの出力である第１又は第２のディジタル信
号から抽出した水平同期信号を外部同期信号として与え
られ、この外部同期信号と、前記クロック発生手段から
発生したリファレンスクロックと、を位相比較し、比較
結果を、前記電圧制御発振器に供給してその発振周波数
を帰還制御する位相比較手段と、 前記セレクタの出力である第１又は第２のディジタル信
号を取込み、前記クロック発生手段から発生した信号処
理クロックを用いて、該ディジタル信号をデコードする
デコード処理手段と、 前記セレクタを切り替える切替制御手段と、 を具備して成ることを特徴とするディジタル信号受信装
置。6. A digital signal reception for receiving at least a signal transmitted by transmitting at least a sample value of an encoded signal to be transmitted (hereinafter referred to as a sample value transmitted signal) and outputting the decoded signal. In the apparatus, A / D conversion means for taking in the received analog-type transmitted signal having the sample value, performing A / D conversion and outputting as a first digital signal, and taking in the first digital signal, A descrambler for releasing the scrambled state of the digital signal, outputs the second digital signal output as a result of the releasing operation, and the second digital signal of the clocks synchronized with the second digital signal; A selector that takes in the first digital signal and selects and outputs one of them; A voltage-controlled oscillator that generates a clock and a clock that is generated from the voltage-controlled oscillator are taken in, a sampling clock is created, and the sampling clock is supplied to the A / D conversion means as an A / D conversion timing signal. Clock generating means for generating and outputting a processing clock; and a horizontal synchronizing signal extracted from the first or second digital signal output from the selector is given as an external synchronizing signal. Phase comparison with a reference clock generated from the means, and the comparison result is supplied to the voltage controlled oscillator to feedback control the oscillation frequency, and the first or second digital output of the selector. Taking in a signal, using the signal processing clock generated from the clock generating means, And decoding means for decoding a digital signal, a digital signal receiving apparatus characterized by comprising anda switching control means for switching the selector. 【請求項７】 請求項５に記載のディジタル信号受信装
置において、前記切替制御手段が、前記第１のディジタ
ル信号を取込み、該ディジタル信号からスクランブル状
態を検出したときは、前記第１のセレクタを第２のディ
ジタル信号側へ、第２のセレクタを第２の制御信号側
へ、それぞれ切り替え、スクランブル状態を検出しなか
ったときは、前記第１のセレクタを第１のディジタル信
号側へ、第２のセレクタを第１の制御信号側へ、それぞ
れ切り替えるスクランブル検出手段から成ることを特徴
とするディジタル信号受信装置。7. The digital signal receiving apparatus according to claim 5, wherein when the switching control means takes in the first digital signal and detects a scrambled state from the digital signal, the first selector is turned on. When the second selector is switched to the second digital signal side and the second selector is switched to the second control signal side, and the scrambled state is not detected, the first selector is switched to the first digital signal side and the second selector is switched to the second digital signal side. 2. A digital signal receiving device, comprising scramble detecting means for switching the selectors to the first control signal side. 【請求項８】 請求項６に記載のディジタル信号受信装
置において、前記切替制御手段が、前記第１のディジタ
ル信号を取込み、該ディジタル信号からスクランブル状
態を検出したときは、前記セレクタを第２のディジタル
信号側へ切り替え、スクランブル状態を検出しなかった
ときは、前記セレクタを第１のディジタル信号側へ切り
替えるスクランブル検出手段から成ることを特徴とする
ディジタル信号受信装置。8. The digital signal receiving apparatus according to claim 6, wherein when the switching control unit takes in the first digital signal and detects a scrambled state from the digital signal, the selector is set to the second selector. A digital signal receiving apparatus comprising a scramble detecting means for switching the selector to the first digital signal side when the scrambled state is not detected by switching to the digital signal side.