JPH07263695A - Manufacture of semiconductor device - Google Patents
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- JPH07263695A JPH07263695A JP4886894A JP4886894A JPH07263695A JP H07263695 A JPH07263695 A JP H07263695A JP 4886894 A JP4886894 A JP 4886894A JP 4886894 A JP4886894 A JP 4886894A JP H07263695 A JPH07263695 A JP H07263695A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、絶縁表面上の活性シリ
コン（ＳＯＩ）層に形成されたＭＯＳＦＥＴ（ＭＯＳ／
ＳＯＩ）の製造方法に関する。BACKGROUND OF THE INVENTION The present invention relates to a MOSFET (MOS / MOS) formed on an active silicon (SOI) layer on an insulating surface.
SOI).
【０００２】厚さ０．１μｍ程度の超薄膜ＳＯＩ層に形
成されたＭＯＳ／ＳＯＩは、従来のシリコン基板表面に
形成されたバルクＭＯＳＦＥＴに比べて高速動作が可能
であり、かつ消費電力を低減することができる。このた
め、高速動作が必要とされる半導体装置への応用が期待
されている。A MOS / SOI formed on an ultra-thin SOI layer having a thickness of about 0.1 μm can operate at a higher speed than a conventional bulk MOSFET formed on the surface of a silicon substrate and reduces power consumption. be able to. Therefore, application to semiconductor devices that require high-speed operation is expected.
【０００３】[0003]
【従来の技術】図５（Ａ）に従来のｐチャネル超薄膜Ｍ
ＯＳ／ＳＯＩの断面図を示す。なお、本明細書では、Ｓ
ＯＩ層の厚さが０．５μｍより薄く、ソース領域及びド
レイン領域の底部がＳＯＩ層下部の絶縁表面に達してい
る場合に超薄膜ＭＯＳ／ＳＯＩと呼ぶ。2. Description of the Related Art A conventional p-channel ultra-thin film M is shown in FIG.
A cross-sectional view of OS / SOI is shown. In the present specification, S
When the thickness of the OI layer is less than 0.5 μm and the bottoms of the source region and the drain region reach the insulating surface under the SOI layer, it is called ultra thin film MOS / SOI.
【０００４】シリコン基板１００上に酸素イオン注入で
形成された埋め込み酸化膜１０１の表面上に、フィール
ド酸化膜１０２によって素子分離されたｐ型ＳＯＩ層に
よる活性領域１１０が形成されている。活性領域１１０
には、表面から埋め込み酸化膜１０１に達するｐ+ 型の
ソース領域１０３及びドレイン領域１０４が形成されて
いる。ソース領域１０３とドレイン領域１０４に挟まれ
たチャネル領域１０５の表面近傍には、ｐ- 型またはｎ
- 型のイオン注入が行われ、所定濃度のチャネル領域表
面層１０６が形成されている。On a surface of a buried oxide film 101 formed by oxygen ion implantation on a silicon substrate 100, an active region 110 of a p-type SOI layer, which is isolated by a field oxide film 102, is formed. Active area 110
A p + type source region 103 and a drain region 104 reaching the buried oxide film 101 from the surface are formed therein. In the vicinity of the surface of the channel region 105 sandwiched between the source region 103 and the drain region 104, p − type or n
- the type of the ion implantation is performed, a predetermined concentration of the channel region surface layer 106 is formed.
【０００５】チャネル領域表面層１０６上には、絶縁ゲ
ート構造を有するゲート電極１０７が形成されている。
さらに、基板及びゲート電極を覆うように層間絶縁膜１
０８が形成されており、層間絶縁膜１０８に設けられた
コンタクトホールを介してソース領域１０３、ドレイン
領域１０４及びゲート電極１０７からそれぞれ電極１０
９が引き出されている。A gate electrode 107 having an insulated gate structure is formed on the channel region surface layer 106.
Further, the interlayer insulating film 1 is formed so as to cover the substrate and the gate electrode.
No. 08 is formed, and the source region 103, the drain region 104, and the gate electrode 107 are respectively connected to the electrode 10 through the contact hole provided in the interlayer insulating film 108.
9 is pulled out.
【０００６】図５（Ｂ）は、従来のバルクシリコン基板
１００に形成されたｐチャネルＭＯＳＦＥＴ（以下バル
クｐＭＯＳという）の断面図を示す。ｐ+ 型ソース領域
１０３、ｐ+ 型ドレイン領域１０４及びゲート電極１０
７からなるＭＯＳＦＥＴがｎ型ウェル１１１内に形成さ
れている。チャネル領域はｎ型でｐ+ 型ソース／ドレイ
ン領域１０３、１０４とは逆導電型である。その他の構
造は図５（Ａ）の超薄膜ＭＯＳ／ＳＯＩと同様である。FIG. 5B shows a sectional view of a p-channel MOSFET (hereinafter referred to as bulk pMOS) formed on a conventional bulk silicon substrate 100. p + type source region 103, p + type drain region 104 and gate electrode 10
A MOSFET of 7 is formed in the n-type well 111. The channel region is n-type and has a conductivity type opposite to that of the p + -type source / drain regions 103 and 104. Other structures are similar to those of the ultrathin film MOS / SOI shown in FIG.
【０００７】図５（Ｂ）のバルクＭＯＳＦＥＴにおいて
は、ｐ+ 型のソース領域１０３、ドレイン領域１０４と
ｎ型ウェル１１１との間にｐｎ接合が生じ、ｐｎ接合に
よる寄生容量が高速動作の妨げとなっていた。図５
（Ａ）のＭＯＳ／ＳＯＩにおいては、ソース領域１０
３、ドレイン領域１０４の下は絶縁層であり、寄生容量
が小さく処理速度の高速化を図ることができる。In the bulk MOSFET of FIG. 5B, a pn junction is formed between the p + type source region 103 and the drain region 104 and the n type well 111, and parasitic capacitance due to the pn junction hinders high speed operation. Was becoming. Figure 5
In the MOS / SOI of (A), the source region 10
3. Below the drain region 104 is an insulating layer, which has a small parasitic capacitance and can increase the processing speed.
【０００８】[0008]
【発明が解決しようとする課題】図５（Ｂ）のバルクｐ
ＭＯＳは、ｎ型ウェル１１１内に形成されているため、
チャネル領域表面層１０６の下方の導電型はｎ型であ
る。これに対し、図５（Ａ）のＭＯＳ／ＳＯＩの場合
は、チャネル領域表面層１０６の下方のチャネル領域１
０５の導電型はｐ型である。以下、ソース／ドレイン間
を流れるキャリアがゲート絶縁膜直下のチャネル領域表
面がアキュムレート状態になることによって発生するも
のをアキュムレーションモードＭＯＳ／ＳＯＩという。
これに対し、ソース／ドレイン間を流れるキャリアがゲ
ート絶縁膜直下のチャネル領域表面が反転状態になるこ
とによって発生するものを従来型インバージョンモード
ＭＯＳ／ＳＯＩという。[Problems to be Solved by the Invention] Bulk p in FIG.
Since the MOS is formed in the n-type well 111,
The conductivity type below the channel region surface layer 106 is n-type. On the other hand, in the case of the MOS / SOI of FIG. 5A, the channel region 1 below the channel region surface layer 106 is
The conductivity type of 05 is p-type. Hereinafter, carriers generated between the source / drain when the surface of the channel region immediately below the gate insulating film is in an accumulated state are referred to as accumulation mode MOS / SOI.
On the other hand, carriers generated between the source / drain when the surface of the channel region immediately below the gate insulating film is in an inverted state are called conventional inversion mode MOS / SOI.
【０００９】すなわち、アキュムレーションモードＭＯ
Ｓ／ＳＯＩでは、キャリアが発生する領域の下方のチャ
ネル領域は、ソース／ドレイン領域と同一導電型であ
り、従来型インバージョンモードＭＯＳ／ＳＯＩでは反
対導電型である。That is, the accumulation mode MO
In S / SOI, the channel region below the region where carriers are generated has the same conductivity type as the source / drain regions, and in the conventional inversion mode MOS / SOI, it has the opposite conductivity type.
【００１０】キャリア発生領域下方のチャネル領域がｐ
型であるのは、フィールド酸化膜１０２形成前のＳＯＩ
層の元の導電型がｐ型であるためである。ＳＯＩ上にＣ
ＭＯＳを形成する場合には、元のＳＯＩ層の導電型をｐ
型またはｎ型のどちらにしても、ｐチャネルＭＯＳ／Ｓ
ＯＩ（ｐＭＯＳ／ＳＯＩ）またはｎチャネルＭＯＳ／Ｓ
ＯＩ（ｎＭＯＳ／ＳＯＩ）のいずれか一方のＭＯＳ／Ｓ
ＯＩはアキュムレーションモードになる。The channel region below the carrier generation region is p
The type is SOI before the formation of the field oxide film 102.
This is because the original conductivity type of the layer is p-type. C on SOI
When forming a MOS, the conductivity type of the original SOI layer is set to p.
Type or n-type, p-channel MOS / S
OI (pMOS / SOI) or n-channel MOS / S
One of MOS / S of OI (nMOS / SOI)
The OI goes into accumulation mode.
【００１１】フィールド酸化膜形成後、ｐＭＯＳ／ＳＯ
Ｉを形成する活性領域にｎ型不純物をドープする方法も
考えられる。しかし、この方法は、工程増につながるた
め通常採用されない。After forming the field oxide film, pMOS / SO
A method of doping the active region forming I with n-type impurities is also conceivable. However, this method is not usually adopted because it leads to an increase in the number of steps.
【００１２】アキュムレーションモードＭＯＳ／ＳＯＩ
には、ドレイン電圧を大きくすると閾値電圧が下がると
いう問題点がある。ソース領域１０３及びドレイン領域
１０４とチャネル領域１０５との間の電位障壁が低いた
め、ドレイン電圧が印加されると、ソース領域１０３と
ドレイン領域１０４間に容易に正孔が流れるようになる
ためである。２次元デバイスシミュレーションによる
と、この正孔による電流は、チャネル領域１０５の深い
ところを流れる。従って、ドレイン電圧の大小により閾
値電圧が変化したり、基板バイアスの変化とともに閾値
電圧が変化する。Accumulation mode MOS / SOI
However, there is a problem that the threshold voltage decreases when the drain voltage is increased. This is because the potential barrier between the source region 103 and the drain region 104 and the channel region 105 is low, so that when a drain voltage is applied, holes easily flow between the source region 103 and the drain region 104. . According to the two-dimensional device simulation, the current due to the holes flows deep inside the channel region 105. Therefore, the threshold voltage changes depending on the magnitude of the drain voltage, or the threshold voltage changes as the substrate bias changes.
【００１３】また、チャネル領域の深い部分を流れる電
流（以後、リーク電流という）はゲート電圧によって制
御しにくいため、ゲート電圧が低いサブスレッショルド
領域においても一定量のリーク電流が流れる。Further, since a current (hereinafter referred to as a leak current) flowing in a deep portion of the channel region is difficult to control by the gate voltage, a certain amount of leak current flows even in the subthreshold region where the gate voltage is low.
【００１４】次に、図６を参照して基板電位の影響につ
いて説明する。図６（Ａ）は、バルクｐＭＯＳ１２０及
びバルクｎＭＯＳ１２１を直列接続したＣＭＯＳ回路を
示す。ｎＭＯＳ１２１のソース端子は基準電圧ＶSSに、
ｐＭＯＳ１２０のソース端子は基準電圧ＶSSよりも高電
位の電源電圧ＶDDに接続されている。Next, the influence of the substrate potential will be described with reference to FIG. FIG. 6A shows a CMOS circuit in which a bulk pMOS 120 and a bulk nMOS 121 are connected in series. The source terminal of the nMOS 121 has a reference voltage V SS ,
The source terminal of the pMOS 120 is connected to the power supply voltage V DD having a higher potential than the reference voltage V SS .
【００１５】例えば、ｐ型基板を使用した場合は、ｐＭ
ＯＳ１２０は、図５（Ｂ）に示すようにｎウェル内に形
成される。このｎウェルは電源電圧ＶDDに接続され、ｐ
型基板は基準電圧ＶSSに接続される。このように、ｐＭ
ＯＳまたはｎＭＯＳの少なくとも一方は基板と逆導電型
のウェル内に形成されるため、ｐＭＯＳ１２０及びｎＭ
ＯＳ１２１のチャネル領域はそれぞれ電源電圧ＶDD及び
基準電圧ＶSSに接続することができる。For example, if a p-type substrate is used, pM
The OS 120 is formed in the n-well as shown in FIG. This n-well is connected to the power supply voltage V DD , and p
The mold substrate is connected to the reference voltage V SS . Thus, pM
Since at least one of the OS and the nMOS is formed in the well of the conductivity type opposite to the substrate, the pMOS 120 and the nM are formed.
The channel regions of the OS 121 can be connected to the power supply voltage V DD and the reference voltage V SS , respectively.
【００１６】図６（Ｂ）は、ｐＭＯＳ／ＳＯＩ１２２及
びｎＭＯＳ／ＳＯＩ１２３を直列に接続したＣＭＯＳ／
ＳＯＩ回路を示す。図６（Ａ）の場合と同様にｐＭＯＳ
／ＳＯＩ１２２のソース端子及びｎＭＯＳ／ＳＯＩのソ
ース端子は、それぞれ電源電圧ＶDD及び基準電圧ＶSSに
接続されている。FIG. 6 (B) shows a CMOS / CMOS in which pMOS / SOI 122 and nMOS / SOI 123 are connected in series.
An SOI circuit is shown. As in the case of FIG. 6A, pMOS
The source terminal of the / SOI 122 and the source terminal of the nMOS / SOI are connected to the power supply voltage V DD and the reference voltage V SS , respectively.
【００１７】図５（Ａ）に示すように、ＭＯＳ／ＳＯＩ
の絶縁層の下の支持基板はｐＭＯＳＳＯＩ及びｎＭＯＳ
／ＳＯＩに共通であるため、異なる電圧に接続すること
ができない。そのため、通常は、共に基準電圧ＶSSに接
続される。このため、ｐＭＯＳ／ＳＯＩ１２２において
はドレイン電圧よりも負の電圧が支持基板に印加され
る。支持基板に印加された電圧は、ＳＯＩ層の底部をア
キュムレーション側にバイアスするため、ＳＯＩ層底部
に正孔が蓄積されリーク電流が増加する。As shown in FIG. 5A, MOS / SOI
The support substrate under the insulating layer is pMOS SOI and nMOS
/ SOI, it cannot be connected to different voltages. Therefore, both are normally connected to the reference voltage V SS . Therefore, in the pMOS / SOI 122, a voltage negative than the drain voltage is applied to the supporting substrate. Since the voltage applied to the supporting substrate biases the bottom of the SOI layer toward the accumulation side, holes are accumulated at the bottom of the SOI layer and the leak current increases.
【００１８】このようなリーク電流を防ぐためには、Ｓ
ＯＩ層を薄くすればよい。ＳＯＩ層を薄くすることによ
り、ＳＯＩ層の深い部分までゲート電圧による電界の影
響が及ぶためである。しかし、ＳＯＩ層を薄くすること
により、ソース領域、ドレイン領域自体の抵抗の増加、
及びＳＯＩ層の厚さの不均一性が顕著になる等の問題が
ある。In order to prevent such leakage current, S
The OI layer may be thinned. This is because by making the SOI layer thin, the electric field due to the gate voltage affects the deep portion of the SOI layer. However, by thinning the SOI layer, the resistance of the source region and the drain region itself increases,
Also, there is a problem that the nonuniformity of the thickness of the SOI layer becomes remarkable.
【００１９】本発明の目的は、リーク電流の発生の少な
い超薄膜ＭＯＳ／ＳＯＩの作製方法を提供することであ
る。It is an object of the present invention to provide a method for manufacturing an ultra thin film MOS / SOI with less leakage current.
【００２０】[0020]
【課題を解決するための手段】本発明の半導体装置の製
造方法は、絶縁表面上に、第１導電型の半導体層と、該
半導体層表面に形成されたゲート絶縁膜と、該ゲート絶
縁膜表面に形成されたゲート電極とを有する半導体装置
の製造方法において、前記ゲート電極下の前記半導体層
の底部に、該半導体層と導電型の異なる第２導電型の不
純物を添加する不純物添加工程と、前記ゲート電極をマ
スクにして、前記半導体層に第１導電型の不純物を導入
する工程とを含む。According to a method of manufacturing a semiconductor device of the present invention, a semiconductor layer of a first conductivity type on an insulating surface, a gate insulating film formed on the surface of the semiconductor layer, and the gate insulating film. In a method of manufacturing a semiconductor device having a gate electrode formed on a surface thereof, an impurity adding step of adding an impurity of a second conductivity type having a conductivity type different from that of the semiconductor layer to a bottom portion of the semiconductor layer below the gate electrode. And using the gate electrode as a mask to introduce impurities of the first conductivity type into the semiconductor layer.
【００２１】前記不純物添加工程の前に、前記半導体層
上の所定の領域に、ゲート絶縁膜を介してゲート電極を
形成するゲート電極形成工程を含み、前記不純物添加工
程は、前記ゲート電極を透過して不純物を導入するイオ
ン注入工程を含んでもよい。Before the impurity adding step, there is included a gate electrode forming step of forming a gate electrode in a predetermined region on the semiconductor layer via a gate insulating film, and the impurity adding step transmits the gate electrode. Then, an ion implantation step of introducing impurities may be included.
【００２２】[0022]
【作用】アキュムレーションモードＭＯＳＦＥＴのチャ
ネル領域底部に、ソース及びドレイン領域と異なる導電
型の不純物を添加することにより、チャネル領域底部を
ソース及びドレイン領域と反対導電型にすることができ
る。または、不純物添加量が少なく同一導電型のままと
なる場合であっても、キャリア濃度を低くすることがで
きる。By adding an impurity having a conductivity type different from that of the source and drain regions to the bottom of the channel region of the accumulation mode MOSFET, the bottom of the channel region can have a conductivity type opposite to that of the source and drain regions. Alternatively, even when the amount of impurities added is small and the conductivity type remains the same, the carrier concentration can be lowered.
【００２３】チャネル領域底部をソース及びドレイン領
域と反対導電型にするか、またはチャネル領域底部のキ
ャリア濃度を低くすることにより、ソースドレイン間の
リーク電流の発生を防止または抑制することができる。Generation of a leak current between the source and drain can be prevented or suppressed by making the bottom of the channel region have a conductivity type opposite to that of the source and drain regions or by lowering the carrier concentration at the bottom of the channel region.
【００２４】ゲート電極形成後に、ゲート電極を透過し
てソース及びドレイン領域と反対導電型の不純物をイオ
ン注入することにより、イオン注入を行わない他のＭＯ
ＳＦＥＴにおいてもゲート酸化膜に直接イオン注入用の
レジスト膜等からなるマスクを形成する必要がなくな
る。これにより、有機物や金属不純物等の混入によるゲ
ート酸化膜の劣化を防止できる。After the gate electrode is formed, another MO that is not ion-implanted is formed by ion-implanting an impurity having a conductivity type opposite to that of the source and drain regions through the gate electrode.
Even in the SFET, it is not necessary to form a mask made of a resist film or the like for ion implantation directly on the gate oxide film. As a result, it is possible to prevent the gate oxide film from deteriorating due to the inclusion of organic substances, metal impurities and the like.
【００２５】また、上記イオン注入と同一マスクを使用
して、ソース領域及びドレイン領域の不純物をイオン注
入することにより、工程増を最小限に抑えることができ
る。Further, by using the same mask as the above-mentioned ion implantation, the impurities in the source region and the drain region are ion-implanted, so that the number of steps can be minimized.
【００２６】[0026]
【実施例】図１〜図２を参照して、本発明の実施例によ
る超薄膜ＣＭＯＳ／ＳＯＩの作製方法について説明す
る。実施例においては、ｐＭＯＳ／ＳＯＩがアキュムレ
ーションモードであり、ｎＭＯＳ／ＳＯＩが従来型イン
バージョンモードである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A method of manufacturing an ultra thin film CMOS / SOI according to an embodiment of the present invention will be described with reference to FIGS. In the embodiment, pMOS / SOI is the accumulation mode and nMOS / SOI is the conventional inversion mode.
【００２７】図１（Ａ）に示すようなシリコン基板中に
酸素イオンを注入して作製したＳＩＭＯＸ基板を準備す
る。支持基板１上に厚さ０．４μｍの埋込酸化膜２、そ
の上に厚さ０．１μｍのＳＯＩ層３が形成されている。
ＳＯＩ層の導電型はｐ- 型であり、キャリア濃度は２×
１０15ｃｍ-3である。A SIMOX substrate prepared by implanting oxygen ions into a silicon substrate as shown in FIG. 1A is prepared. A buried oxide film 2 having a thickness of 0.4 μm is formed on a supporting substrate 1, and an SOI layer 3 having a thickness of 0.1 μm is formed thereon.
The conductivity type of the SOI layer is p − type and the carrier concentration is 2 ×
It is 10 15 cm -3 .
【００２８】図１（Ｂ）に示すように、フィールド酸化
膜４をＬＯＣＯＳ法（シリコンの選択的酸化）により形
成し、所定の活性領域３ａ、３ｂを画定する。酸化時に
マスクとして使用する窒化膜をパターニングした後、基
板表面にポリシリコンを堆積して酸化することにより、
形成されるフィールド酸化膜を厚くすることができる。
本実施例では、厚さ０．３μｍのフィールド酸化膜を形
成する。As shown in FIG. 1B, a field oxide film 4 is formed by the LOCOS method (selective oxidation of silicon) to define predetermined active regions 3a and 3b. After patterning the nitride film used as a mask at the time of oxidation, by depositing and oxidizing polysilicon on the substrate surface,
The formed field oxide film can be thickened.
In this embodiment, a field oxide film having a thickness of 0.3 μm is formed.
【００２９】なお、図１（Ａ）、図１（Ｂ）では、ＳＩ
ＭＯＸ基板を使用してＳＯＩ層の活性領域を画定する例
について説明したが、貼り合わせ基板を使用してもよ
い。少なくとも一方の表面に酸化膜を有する２枚のシリ
コン基板を重ねて高温処理すると、両基板は貼り合わさ
れる。高温処理は、例えば、１０００℃１時間程度であ
る。両基板に圧力を印加したり、電圧を印加したり、ま
たは静電荷を持たせたりすることにより、処理温度を下
げることができる。その後、デバイスを作製する側のシ
リコン基板を所望の厚さまで研磨することにより、絶縁
表面上にシリコン薄膜が形成された貼り合わせ基板を得
ることができる。In addition, in FIG. 1 (A) and FIG. 1 (B), SI is
Although the MOX substrate is used to define the active region of the SOI layer, a bonded substrate may be used. When two silicon substrates having an oxide film on at least one surface are stacked and subjected to high temperature treatment, the two substrates are bonded together. The high temperature treatment is, for example, 1000 ° C. for about 1 hour. The processing temperature can be lowered by applying pressure, applying a voltage, or imparting an electrostatic charge to both substrates. Then, by polishing the silicon substrate on the side where the device is manufactured to a desired thickness, a bonded substrate having a silicon thin film formed on the insulating surface can be obtained.
【００３０】図１（Ｃ）に示すように、活性領域３ａ、
３ｂ表面にそれぞれスルー酸化膜５ａ、５ｂを形成す
る。次にレジスト膜６を塗布し、フォトリソグラフィに
よりｐＭＯＳを形成すべき活性領域を露出させる。図１
（Ｃ）では、活性領域３ａを露出させた場合を示す。As shown in FIG. 1C, the active regions 3a,
Through oxide films 5a and 5b are formed on the surface of 3b, respectively. Next, a resist film 6 is applied and the active region where the pMOS is to be formed is exposed by photolithography. Figure 1
(C) shows a case where the active region 3a is exposed.
【００３１】加速エネルギ４０ｋｅＶ、ドース量８×１
０11ｃｍ-2でＢＦ2 + イオンを注入し、ボロン注入領域
７ａを形成する。ボロン注入領域７ａは、後述のアニー
ル工程後に、ｐＭＯＳ／ＳＯＩのチャネル領域表面層と
なる。ＢＦ2 + イオン注入後、レジスト膜６を除去す
る。Acceleration energy 40 keV, dose amount 8 × 1
BF 2 + ions are implanted at 0 11 cm −2 to form a boron-implanted region 7a. The boron-implanted region 7a becomes a pMOS / SOI channel region surface layer after an annealing process described later. After the BF 2 + ion implantation, the resist film 6 is removed.
【００３２】図１（Ｄ）に示すように、レジスト膜８を
塗布し、フォトリソグラフィにより活性領域３ｂを露出
させる。レジスト膜８をマスクとして、加速エネルギ４
０ｋｅＶ、ドース量１．５×１０12ｃｍ-2でＢＦ2 + イ
オンを注入し、ボロン注入領域７ｂを形成する。ボロン
注入領域７ｂは、後述のアニール工程後に、ｎＭＯＳ／
ＳＯＩのチャネル領域表面層となる。ＢＦ2 + イオン注
入後、レジスト膜８、及びスルー酸化膜５ａ、５ｂを除
去する。As shown in FIG. 1D, a resist film 8 is applied, and the active region 3b is exposed by photolithography. Acceleration energy 4 using the resist film 8 as a mask
BF 2 + ions are implanted at 0 keV and a dose of 1.5 × 10 12 cm −2 to form a boron implantation region 7b. The boron-implanted region 7b is formed in the nMOS /
It becomes the surface layer of the SOI channel region. After the BF 2 + ion implantation, the resist film 8 and the through oxide films 5a and 5b are removed.
【００３３】図１（Ｅ）に示すように、活性領域３ａ、
３ｂの表面に厚さ１０ｎｍのゲート酸化膜９ａ、９ｂを
形成する。次に、厚さ４００ｎｍのポリシリコン層を堆
積し、選択的にエッチングして活性領域３ａ、３ｂ上に
ゲート電極１０ａ、１０ｂを残す。As shown in FIG. 1E, the active regions 3a,
Gate oxide films 9a and 9b having a thickness of 10 nm are formed on the surface of 3b. Next, a polysilicon layer having a thickness of 400 nm is deposited and selectively etched to leave the gate electrodes 10a and 10b on the active regions 3a and 3b.
【００３４】図２（Ａ）に示すように、レジスト膜１１
を塗布し、フォトリソグラフィにより活性領域３ａ部分
を露出させる。レジスト膜１１をマスクとして、加速エ
ネルギ４００〜５００ｋｅＶ、ドース量５×１０11〜２
×１０12ｃｍ-2でＰ+ イオンを注入する。この時の加速
エネルギは、ゲート電極１０ａ直下においてＰ+ イオン
濃度分布がＳＯＩ層と埋込酸化膜２との界面で最大とな
るように設定する。As shown in FIG. 2A, the resist film 11
Is applied, and the active region 3a portion is exposed by photolithography. Using the resist film 11 as a mask, the acceleration energy is 400 to 500 keV and the dose is 5 × 10 11 to 2
Implant P + ions at × 10 12 cm -2 . The acceleration energy at this time is set so that the P + ion concentration distribution becomes maximum at the interface between the SOI layer and the buried oxide film 2 just below the gate electrode 10a.
【００３５】活性領域３ａ内でゲート電極１０ａが形成
されていない領域では、Ｐ+ イオンがより深く注入され
る。このため、注入されたＰ+ イオン濃度分布は埋込酸
化膜２内で最大となる。フィールド酸化膜４と活性領域
３ａとの境界近傍においては、フィールド酸化膜４の端
部形状に応じてＰ+ イオン注入の深さが変化する。この
ようにして、リン注入領域１２が形成される。In regions where the gate electrode 10a is not formed in the active region 3a, P + ions are implanted deeper. Therefore, the implanted P + ion concentration distribution becomes maximum in the buried oxide film 2. In the vicinity of the boundary between field oxide film 4 and active region 3a, the depth of P + ion implantation changes according to the shape of the end portion of field oxide film 4. In this way, the phosphorus implantation region 12 is formed.
【００３６】ドース量が多すぎると、後のアニール工程
で不純物がチャネル領域表面層にまで拡散し、閾値電圧
を変動させることになるため好ましくない。ドース量
は、元々のＳＯＩ層のキャリア濃度を補償する程度の量
とすればよい。If the dose is too large, impurities will diffuse to the surface layer of the channel region in the subsequent annealing step, which will change the threshold voltage, which is not preferable. The dose amount may be an amount that compensates the carrier concentration of the original SOI layer.
【００３７】図２（Ｂ）に示すように、ゲート電極１０
ａ及びレジスト膜１１をそのままマスクとして使用し、
加速エネルギ３０ｋｅＶ、ドース量４×１０15ｃｍ-2で
Ｂ+イオンを注入する。イオン注入により形成されたボ
ロン注入領域１３ａ、１４ａはそれぞれアニール後にソ
ース領域、ドレイン領域となる。このように、ソース領
域、ドレイン領域はゲート電極とセルフアラインで形成
される。Ｂ+ イオン注入後、レジスト膜１１を除去す
る。As shown in FIG. 2B, the gate electrode 10
a and the resist film 11 are used as they are as a mask,
B + ions are implanted with an acceleration energy of 30 keV and a dose of 4 × 10 15 cm -2 . The boron-implanted regions 13a and 14a formed by ion implantation become the source region and the drain region after annealing, respectively. Thus, the source region and the drain region are formed in self alignment with the gate electrode. After the B + ion implantation, the resist film 11 is removed.
【００３８】図２（Ｃ）に示すように、レジスト膜１５
を塗布した後、フォトリソグラフィにより活性領域３ｂ
部分を露出させる。レジスト膜１５及びゲート電極１０
ｂをマスクとして、加速エネルギ２５ｋｅＶ、ドース量
４×１０15ｃｍ-2でＡｓ+ イオンを注入し、砒素注入領
域１３ｂ、１４ｂを形成する。Ａｓ+ イオン注入後、レ
ジスト膜１５を除去する。As shown in FIG. 2C, the resist film 15
Then, the active region 3b is formed by photolithography.
Expose the part. Resist film 15 and gate electrode 10
Using b as a mask, As + ions are implanted with an acceleration energy of 25 keV and a dose of 4 × 10 15 cm -2 to form arsenic implanted regions 13b and 14b. After As + ion implantation, the resist film 15 is removed.
【００３９】図２（Ｄ）は、８５０℃で３０分間アニー
ルした後の基板断面を示す。アニールすることにより前
工程までにイオン注入された不純物が活性化する。ボロ
ン注入領域１３ａ、１４ａはそれぞれｐ+ 型のソース領
域１３ｃ及びドレイン領域１４ｃになる。ボロン注入領
域７ａのうちソース領域１３ｃとドレイン領域１４ｃに
挟まれた部分はｐ型のチャネル領域表面層になる。この
ようにして、ノーマリオフのアキュムレーションモード
ｐＭＯＳ／ＳＯＩが形成される。FIG. 2D shows a cross section of the substrate after annealing at 850 ° C. for 30 minutes. By annealing, the impurities ion-implanted up to the previous step are activated. The boron implantation regions 13a and 14a become the p + type source region 13c and the drain region 14c, respectively. A portion of the boron implantation region 7a sandwiched between the source region 13c and the drain region 14c becomes a p-type channel region surface layer. In this way, a normally-off accumulation mode pMOS / SOI is formed.
【００４０】砒素注入領域１３ｂ、１４ｂはそれぞれｎ
+ 型のソース領域１３ｄ及びドレイン領域１４ｄにな
る。ボロン注入領域７ｂのうちソース領域１３ｄとドレ
イン領域１４ｄに挟まれた部分はｐ型のチャネル領域表
面層７ｄになる。このようにして、従来型エンハンスメ
ントモードｎＭＯＳ／ＳＯＩが形成される。The arsenic implantation regions 13b and 14b are n
The + type source region 13d and the drain region 14d are formed. A portion of the boron implantation region 7b sandwiched between the source region 13d and the drain region 14d becomes a p-type channel region surface layer 7d. In this way, the conventional enhancement mode nMOS / SOI is formed.
【００４１】リン注入領域１２のうちチャネル領域内の
部分はｐ- またはｎ型のリーク電流防止層１２ｃとな
る。なお、埋込酸化膜２中に注入されたリンの一部がソ
ース及びドレイン領域に拡散する場合があるが、ドース
量が３桁以上異なるため問題にはならない。リン注入領
域１２のドース量は、ソース及びドレイン領域のドース
量の１／１０4 〜１／１０3 程度が好ましい。A portion of the phosphorus-implanted region 12 in the channel region becomes a p − or n-type leak current prevention layer 12c. Although some of the phosphorus injected into the buried oxide film 2 may diffuse into the source and drain regions, this is not a problem because the dose amounts differ by three digits or more. Dose of the phosphorus implantation region 12 is 1/10 4 to 1/10 of about 3 dose of the source and drain regions are preferred.
【００４２】このように、リン注入領域１２形成後に、
熱酸化等の１０００℃以上の高温プロセスを経る必要が
ないため、不純物添加領域を制御性よく形成できる。な
お、アニール温度は、６００℃〜９５０℃程度の炉熱処
理か７００℃〜１０５０℃の短時間熱処理（ＲＴＰ）が
好ましい。As described above, after the phosphorus implantation region 12 is formed,
Since it is not necessary to go through a high temperature process of 1000 ° C. or higher such as thermal oxidation, the impurity added region can be formed with good controllability. The annealing temperature is preferably furnace heat treatment at about 600 ° C. to 950 ° C. or short time heat treatment (RTP) at 700 ° C. to 1050 ° C.
【００４３】図３は、図１及び図２の工程で作製したＭ
ＯＳ／ＳＯＩに層間絶縁膜及び電極を形成した後の断面
図を示す。図２（Ｄ）に示すアニール後の基板上に層間
絶縁膜１６が形成されている。ソース領域１３ｃ、１３
ｄ、ドレイン領域１４ｃ、１４ｄに対応する部分に形成
されたコンタクトホールを介して電極１７が引き出され
ている。ドレイン領域１４ｃとソース領域１３ｄとは、
電極１７により直接接続されている。FIG. 3 shows the M produced in the steps of FIG. 1 and FIG.
A cross-sectional view after forming an interlayer insulating film and an electrode on OS / SOI is shown. An interlayer insulating film 16 is formed on the annealed substrate shown in FIG. Source regions 13c, 13
The electrode 17 is drawn out through a contact hole formed in the portion corresponding to d and the drain regions 14c and 14d. The drain region 14c and the source region 13d are
It is directly connected by the electrode 17.
【００４４】リーク電流防止層１２ｃは、ｐ型ＳＯＩ層
よりもｎ型化されたｐ- 型またはｎ型になるように形成
されているため、ｐ+ 型のソース領域１３ｃとドレイン
領域１４ｃとの間により高い電位障壁が生ずる。このた
め、ソース領域１３ｃとドレイン領域１４ｃとの間に電
界が印加されても、正孔によるリーク電流が流れにくく
なる。従来型では、単位ゲート幅あたり１０-10 Ａ／μ
ｍのリーク電流が、本発明の実施例によれば１０-12 Ａ
／μｍ以下に抑えられる。Since the leak current prevention layer 12c is formed to be p − type or n type which is made n type rather than the p type SOI layer, the leakage current prevention layer 12c is divided into the p + type source region 13c and the drain region 14c. A higher potential barrier is created between them. Therefore, even if an electric field is applied between the source region 13c and the drain region 14c, a leak current due to holes does not easily flow. In the conventional type, 10 -10 A / μ per unit gate width
The leakage current of m is 10 −12 A according to the embodiment of the present invention.
/ Μm or less.
【００４５】図６（Ｂ）のようなＣＭＯＳ回路におい
て、支持基板１を接地電位に接続した場合、ＳＯＩ層底
部がｐ型であればＳＯＩの底部界面近傍に正孔が蓄積さ
れる方向にバイアスされ、この正孔がキャリアとなりリ
ーク電流が流れ易い。これに対し、ＳＯＩ底部をｎ型に
すれば、支持基板を接地電位に接続したときにＳＯＩの
底部界面近傍が空乏化する。このため、支持基板接地に
よるリーク電流の増加を防止することができる。In the CMOS circuit as shown in FIG. 6B, when the support substrate 1 is connected to the ground potential and the bottom of the SOI layer is p-type, a bias is applied in the direction in which holes are accumulated in the vicinity of the bottom interface of the SOI. Then, the holes serve as carriers and a leak current easily flows. On the other hand, if the SOI bottom is made n-type, the vicinity of the bottom interface of the SOI is depleted when the support substrate is connected to the ground potential. Therefore, it is possible to prevent an increase in leak current due to grounding of the support substrate.
【００４６】なお、支持基板１によるバイアスによって
ＳＯＩ底部界面近傍の導電型が反転しｐ型になることは
ないと考えられる。埋込酸化膜２の厚さは通常４００ｎ
ｍ〜１０００ｎｍであり、厚さ約１０ｎｍのゲート酸化
膜に比べて十分厚く、ＳＯＩ底部界面近傍が反転するた
めの閾値電圧は１０Ｖ以上となり電源電圧に比べて十分
大きいからである。It is considered that the bias of the supporting substrate 1 does not cause the conductivity type in the vicinity of the SOI bottom interface to be inverted and become p-type. The thickness of the buried oxide film 2 is usually 400 n
This is because the thickness is m to 1000 nm, which is sufficiently thicker than the gate oxide film having a thickness of about 10 nm, and the threshold voltage for reversing the vicinity of the SOI bottom interface is 10 V or more, which is sufficiently higher than the power supply voltage.
【００４７】また、上記実施例では、ゲート電極形成後
にリーク電流防止層用のイオン注入を行う。従って、図
２（Ａ）に示すように、ｎＭＯＳの領域を覆うレジスト
膜１１が直接ゲート電極１０ｂ直下のゲート酸化膜に接
触しない。このため、ゲート酸化膜がレジストから汚染
されることを防止することができる。さらに、図２
（Ａ）、図２（Ｂ）に示すように、リーク電流防止層用
のイオン注入を行うためのマスクを、ソース領域及びド
レイン領域用のイオン注入を行うためのマスクと共用し
ているため、フォトリソグラフィ工程の増加を伴うこと
がない。Further, in the above embodiment, ion implantation for the leak current prevention layer is performed after the gate electrode is formed. Therefore, as shown in FIG. 2A, the resist film 11 covering the nMOS region does not directly contact the gate oxide film directly below the gate electrode 10b. Therefore, the gate oxide film can be prevented from being contaminated with the resist. Furthermore, FIG.
As shown in FIGS. 2A and 2B, since the mask for performing the ion implantation for the leak current prevention layer is also used as the mask for performing the ion implantation for the source region and the drain region, There is no increase in the number of photolithography processes.
【００４８】上記実施例では、リーク電流防止層形成の
ために、Ｐ+ イオンを注入する例を説明したが、Ａｓ、
Ｓｂ等の拡散係数の小さなｎ型不純物をイオン注入して
もよい。Ａｓ、Ｓｂは原子半径が大きいため、結晶にダ
メージや歪みを発生させる恐れがある。このため、活性
化熱処理の温度をなるべく高くするのがよい。In the above embodiment, an example in which P + ions are implanted to form the leak current prevention layer has been described.
An n-type impurity having a small diffusion coefficient such as Sb may be ion-implanted. Since As and Sb have large atomic radii, they may cause damage or strain in the crystal. Therefore, it is preferable to raise the activation heat treatment temperature as high as possible.
【００４９】また、図２（Ｄ）の工程でソース及びドレ
イン領域の活性化と、リーク電流防止層の活性化とを兼
ねて行う例について説明したが、図２（Ａ）と図２
（Ｂ）の工程の順番を入れ換えてイオン注入を行い、ソ
ース及びドレイン領域を活性化後にリーク電流防止層の
ための不純物をイオン注入してもよい。Although an example of performing both the activation of the source and drain regions and the activation of the leakage current prevention layer in the step of FIG. 2D has been described, FIG. 2A and FIG.
Ion implantation may be performed by changing the order of the step (B), and impurities for the leak current prevention layer may be ion implanted after activating the source and drain regions.
【００５０】また、上記実施例では、ゲート電極として
ポリシリコンを使用する例について説明したが、ポリサ
イド、サリサイド等を使用し２層ゲート電極としてもよ
い。２層ゲート電極とする場合は、ポリシリコン層また
はアモルファスシリコン層等の下層を形成後、ソース、
ドレイン領域及びリーク電流防止層のイオン注入を行っ
てもよい。Further, in the above embodiment, an example in which polysilicon is used as the gate electrode has been described, but polycide, salicide, etc. may be used to form a two-layer gate electrode. In the case of a two-layer gate electrode, after forming a lower layer such as a polysilicon layer or an amorphous silicon layer, the source,
Ion implantation of the drain region and the leak current prevention layer may be performed.
【００５１】また、上記実施例では、図２（Ａ）の工程
でゲート酸化膜９ａを透過してイオン注入するためにゲ
ート酸化膜の劣化が心配される。しかし、ＴＤＤＢ試験
等の結果から、ドース量が３×１０12ｃｍ-2以下であれ
ばゲート酸化膜の寿命の劣化がないことが確認された。Further, in the above-mentioned embodiment, there is a concern that the gate oxide film may be deteriorated because ions are implanted through the gate oxide film 9a in the step of FIG. However, from the results of the TDDB test and the like, it was confirmed that if the dose amount is 3 × 10 12 cm −2 or less, the life of the gate oxide film is not deteriorated.
【００５２】なお、上記実施例では、ＬＯＣＯＳによる
素子分離を行う例について説明したが、他の素子分離法
に適用することも可能である。例えば、素子形成領域を
メサ状に残したメサ型、素子間に溝を形成し絶縁物を埋
め込んだトレンチ型等の素子分離領域を形成することも
できる。In the above embodiment, an example of performing element isolation by LOCOS has been described, but it can be applied to other element isolation methods. For example, it is also possible to form an element isolation region such as a mesa type in which an element formation region is left in a mesa shape, or a trench type in which a groove is formed between elements and an insulating material is embedded.
【００５３】次に、本実施例の他の効果について図４を
参照して説明する。図４（Ａ）は、本発明の実施例によ
り制作したＳＯＩ−ＣＭＯＳを使用したリングオシレー
タのレイアウトの一部を示す。ｐ及びｎチャネルＭＯＳ
ＦＥＴ用の活性領域３ａ及び３ｂが図の縦方向に所定の
間隔をおいて形成されている。活性領域３ａ内には、ソ
ース領域１３ｃ、チャネル領域７ｃ及びドレイン領域１
４ｃがこの順番に横方向に互いに隣接して形成されてい
る。同様に活性領域３ｂ内には、ソース領域１３ｄ、チ
ャネル領域７ｄ及びドレイン領域１４ｄが形成されてい
る。Next, another effect of this embodiment will be described with reference to FIG. FIG. 4A shows a part of the layout of the ring oscillator using the SOI-CMOS manufactured according to the embodiment of the present invention. p and n channel MOS
The FET active regions 3a and 3b are formed at predetermined intervals in the vertical direction of the drawing. The source region 13c, the channel region 7c and the drain region 1 are included in the active region 3a.
4c are formed laterally adjacent to each other in this order. Similarly, a source region 13d, a channel region 7d and a drain region 14d are formed in the active region 3b.
【００５４】ソース領域１３ｃ及び１３ｄは、それぞれ
コンタクトホールを介して電源電圧Ｖｄｄ及び接地電位
Ｖｓｓに接続されている。チャネル領域７ｃ及び７ｄ上
にはそれぞれゲート酸化膜を介してゲート電極１０ａ及
び１０ｂが形成されている。ゲート電極１０ａ及び１０
ｂは一体化して形成され、双方に同一の信号が印加され
る。ゲート電極１０ａ及び１０ｂは、コンタクトホール
を介して入力信号線２０に接続されており、入力信号が
印加される。The source regions 13c and 13d are connected to the power supply voltage Vdd and the ground potential Vss via contact holes, respectively. Gate electrodes 10a and 10b are formed on the channel regions 7c and 7d via a gate oxide film, respectively. Gate electrodes 10a and 10
b is integrally formed, and the same signal is applied to both. The gate electrodes 10a and 10b are connected to the input signal line 20 through contact holes, and input signals are applied.
【００５５】ドレイン領域１４ｃ及び１４ｄはともにコ
ンタクトホールを介して出力線２１に接続されている。
出力線２１は、後段のＣＭＯＳに入力信号を与える。通
常のｐチャネルＭＯＳ／ＳＯＩにおいては、チャネル領
域７ｃとフィールド酸化膜との界面近傍（図４（Ａ）の
両方向矢印Ａ１で示す部分）で、ソースとドレイン間の
リーク電流が流れやすい。また、フィールド酸化膜が完
全に埋め込み酸化膜表面まで達していない場合には、活
性領域間（図４（Ａ）の両方向矢印Ａ２で示す部分）で
もリーク電流が流れる場合がある。Both the drain regions 14c and 14d are connected to the output line 21 via contact holes.
The output line 21 gives an input signal to the CMOS in the subsequent stage. In a normal p-channel MOS / SOI, a leak current between the source and the drain easily flows in the vicinity of the interface between the channel region 7c and the field oxide film (the portion indicated by the double-headed arrow A1 in FIG. 4A). If the field oxide film does not completely reach the surface of the buried oxide film, a leak current may flow between the active regions (the portion indicated by the double-headed arrow A2 in FIG. 4A).
【００５６】図４（Ｂ）は、図４（Ａ）の鎖線Ｂ−Ｂに
よる断面図を示す。ゲート電極１０ａのゲート幅方向の
両端はフィールド酸化膜４と重なって形成されている。
従って、その端部はフィールド酸化膜４の端部の傾斜に
沿って形成される。図２（Ａ）の工程でＰ+ イオンがゲ
ート電極１０ａを透過して注入されるため、注入の深さ
は活性領域３ａの両端で浅くなる。FIG. 4B is a sectional view taken along the chain line BB of FIG. 4A. Both ends of the gate electrode 10a in the gate width direction are formed so as to overlap the field oxide film 4.
Therefore, the end portion is formed along the inclination of the end portion of the field oxide film 4. In the step of FIG. 2A, since P + ions are implanted through the gate electrode 10a, the implantation depth becomes shallow at both ends of the active region 3a.
【００５７】従って、活性領域３ａの両端部において
は、浅い領域にまでリーク電流防止層１２ｃが形成され
る。このため、活性領域の両端部に正孔に対する電位障
壁が形成され、リーク電流の発生を防止することができ
る。同様に、活性領域の浅い領域にまで形成されたリー
ク電流防止層は、活性領域間のリーク電流の発生を防止
する役目も果たす。Therefore, at both ends of the active region 3a, the leak current prevention layer 12c is formed even in the shallow region. Therefore, potential barriers against holes are formed at both ends of the active region, and it is possible to prevent generation of leak current. Similarly, the leak current prevention layer formed even in the shallow region of the active region also serves to prevent the generation of leak current between the active regions.
【００５８】上記実施例では、ｐＭＯＳ／ＳＯＩがアキ
ュムレーションモード、ｎＭＯＳ／ＳＯＩが従来型イン
バージョンモードのＣＭＯＳを例に説明したが、導電型
を逆にしたＣＭＯＳを作製することも可能である。当初
のＳＯＩ層をｎ型とし、イオン注入する不純物の導電型
を逆にすることにより、ｐＭＯＳ／ＳＯＩが従来型イン
バージョンモード、ｎＭＯＳ／ＳＯＩがアキュムレーシ
ョンモードのＣＭＯＳも作製可能である。In the above embodiment, the CMOS in which the pMOS / SOI is in the accumulation mode and the nMOS / SOI is in the conventional inversion mode has been described as an example, but a CMOS in which the conductivity type is reversed can be manufactured. By making the initial SOI layer n-type and reversing the conductivity type of impurities to be ion-implanted, it is possible to fabricate a CMOS in which pMOS / SOI is a conventional inversion mode and nMOS / SOI is an accumulation mode.
【００５９】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。The present invention has been described above with reference to the embodiments.
The present invention is not limited to these. For example, it will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.
【００６０】[0060]
【発明の効果】以上説明したように、本発明によれば、
超薄膜アキュムレーションモードＭＯＳ／ＳＯＩのソー
ス、ドレイン間リーク電流の発生を防止することができ
る。As described above, according to the present invention,
It is possible to prevent the generation of leak current between the source and drain of the ultrathin film accumulation mode MOS / SOI.
【図１】本発明の実施例による超薄膜ＭＯＳ／ＳＯＩの
製造方法を説明するための基板の断面図である。FIG. 1 is a cross-sectional view of a substrate for explaining a method of manufacturing an ultra thin film MOS / SOI according to an embodiment of the present invention.
【図２】本発明の実施例による超薄膜ＭＯＳ／ＳＯＩの
製造方法を説明するための基板の断面図である。FIG. 2 is a sectional view of a substrate for explaining a method of manufacturing an ultra thin film MOS / SOI according to an embodiment of the present invention.
【図３】本発明の実施例によって作製したｐチャネルＭ
ＯＳ／ＳＯＩの断面図である。FIG. 3 is a p-channel M prepared according to an embodiment of the present invention.
It is sectional drawing of OS / SOI.
【図４】本発明の実施例によって作製したＭＯＳ／ＳＯ
Ｉを使用したリングオシレータの平面図及びｐチャネル
ＭＯＳ／ＳＯＩのゲート部分の断面図である。FIG. 4 is a MOS / SO fabricated according to an embodiment of the present invention.
FIG. 3 is a plan view of a ring oscillator using I and a cross-sectional view of a gate portion of a p-channel MOS / SOI.
【図５】図５（Ａ）は、従来例によるＭＯＳ／ＳＯＩの
断面図、図５（Ｂ）は、従来例によるバルクＭＯＳＦＥ
Ｔの断面図である。5A is a cross-sectional view of a conventional MOS / SOI, and FIG. 5B is a conventional bulk MOSFE.
It is sectional drawing of T.
【図６】従来例によるバルクＭＯＳＦＥＴを使用したＣ
ＭＯＳ回路、及びＭＯＳ／ＳＯＩを使用したＣＭＯＳ回
路の回路図である。FIG. 6 is a C using a bulk MOSFET according to a conventional example.
FIG. 6 is a circuit diagram of a MOS circuit and a CMOS circuit using MOS / SOI.
１ 支持基板 ２ 埋込酸化膜 ３ ＳＯＩ層 ３ａ、３ｂ 活性領域 ４ フィールド酸化膜 ５ａ、５ｂ スルー酸化膜 ６ レジスト膜 ７ａ、７ｂ ボロン注入領域 ７ｃ、７ｄ チャネル領域表面層 ８ レジスト膜 ９ａ、９ｂ ゲート酸化膜 １０ａ、１０ｂ ゲート電極 １１ レジスト膜 １２ リン注入領域 １２ｃ リーク電流防止層 １３ａ、１４ａ ボロン注入領域 １３ｂ、１４ｂ 砒素注入領域 １３ｃ、１３ｄ ソース領域 １４ｃ、１４ｄ ドレイン領域 １５ レジスト膜 １６ 層間絶縁膜 １７ 電極 １００ シリコン基板 １０１ 埋込酸化膜 １０２ フィールド酸化膜 １０３ ソース領域 １０４ ドレイン領域 １０５ チャネル領域 １０６ チャネル領域表面層 １０７ ゲート電極 １０８ 層間絶縁膜 １０９ 電極 １１０ 活性領域 １１１ ｎ型ウェル １２０ バルクｐＭＯＳ １２１ バルクｎＭＯＳ １２２ ｐＭＯＳ／ＳＯＩ １２３ ｎＭＯＳ／ＳＯＩ 1 Support substrate 2 Buried oxide film 3 SOI layer 3a, 3b Active region 4 Field oxide film 5a, 5b Through oxide film 6 Resist film 7a, 7b Boron implantation region 7c, 7d Channel region surface layer 8 Resist film 9a, 9b Gate oxide Films 10a, 10b Gate electrode 11 Resist film 12 Phosphorus implantation region 12c Leakage current prevention layers 13a, 14a Boron implantation region 13b, 14b Arsenic implantation region 13c, 13d Source region 14c, 14d Drain region 15 Resist film 16 Interlayer insulation film 17 Electrode 100 Silicon substrate 101 Buried oxide film 102 Field oxide film 103 Source region 104 Drain region 105 Channel region 106 Channel region surface layer 107 Gate electrode 108 Interlayer insulating film 109 Electrode 110 Active region 111 N-type well 120 Bulk MOS 121 Bulk nMOS 122 pMOS / SOI 123 nMOS / SOI
Claims (8)
と、該半導体層表面に形成されたゲート絶縁膜と、該ゲ
ート絶縁膜表面に形成されたゲート電極とを有する半導
体装置の製造方法において、 前記ゲート電極下の前記半導体層の底部に、該半導体層
と導電型の異なる第２導電型の不純物を添加する不純物
添加工程と、 前記ゲート電極をマスクにして、前記半導体層に第１導
電型の不純物を導入する工程とを含む半導体装置の製造
方法。1. A method of manufacturing a semiconductor device, comprising: a semiconductor layer of a first conductivity type on an insulating surface; a gate insulating film formed on the surface of the semiconductor layer; and a gate electrode formed on the surface of the gate insulating film. In the method, an impurity adding step of adding an impurity of a second conductivity type having a conductivity type different from that of the semiconductor layer to a bottom portion of the semiconductor layer below the gate electrode; A method of manufacturing a semiconductor device, including the step of introducing impurities of one conductivity type.
層上の所定の領域に、ゲート絶縁膜を介してゲート電極
を形成するゲート電極形成工程を含み、 前記不純物添加工程は、前記ゲート電極を透過して不純
物を導入するイオン注入工程を含む請求項１記載の半導
体装置の製造方法。2. A gate electrode forming step of forming a gate electrode in a predetermined region on the semiconductor layer via a gate insulating film before the impurity adding step, wherein the impurity adding step includes the gate electrode The method of manufacturing a semiconductor device according to claim 1, further comprising an ion implantation step of introducing impurities through the silicon.
直下のイオン注入した不純物濃度が、前記半導体層と前
記絶縁表面との界面でほぼ最大となる請求項２記載の半
導体装置の製造方法。3. The method of manufacturing a semiconductor device according to claim 2, wherein in the ion implantation step, the concentration of the ion-implanted impurities immediately below the gate electrode is substantially maximum at the interface between the semiconductor layer and the insulating surface.
ゲート電極をマスクとして第１導電型の不純物をイオン
注入する他のイオン注入工程を含む請求項２または３記
載の半導体装置の製造方法。4. The method of manufacturing a semiconductor device according to claim 2, wherein the impurity introduction step includes another ion implantation step of ion-implanting a first conductivity type impurity using at least the gate electrode as a mask.
電型の不純物を、前記第２導電型の不純物の１０3 〜１
０4 倍のドース量でイオン注入する請求項４記載の半導
体装置の製造方法。5. The another ion implantation step is carried out by adding the first conductivity type impurity to the third conductivity type impurity of 10 3 -1.
0 4 times the method of manufacturing a semiconductor device according to claim 4 wherein the ion-implanted at a dose of.
の不純物を５×１０ 11〜２×１０12ｃｍ-2のドース量で
イオン注入する請求項２〜５のいずれかに記載の半導体
装置の製造方法。6. The ion-implanting step is the second conductivity type.
5 × 10 impurities 11~ 2 x 1012cm-2In dose
The semiconductor according to claim 2, wherein ion implantation is performed.
Device manufacturing method.
的に形成されたフィールド酸化膜によって囲まれた活性
領域に形成され、 前記ゲート電極形成工程において、前記半導体装置のゲ
ート幅方向のゲート電極両端が前記フィールド酸化膜に
重なり、前記ゲート電極両端の上面が、ゲート電極中央
部の上面よりも盛り上がって形成され、 前記イオン注入工程において、第２導電型の不純物の注
入の深さが前記ゲート電極両端において、ゲート電極中
央部よりも浅くなるように注入する請求項２〜６のいず
れかに記載の半導体装置の製造方法。7. The semiconductor device is formed in an active region surrounded by a field oxide film selectively formed in the semiconductor layer, and in the gate electrode forming step, a gate electrode in a gate width direction of the semiconductor device is formed. Both ends are overlapped with the field oxide film, and upper surfaces of both ends of the gate electrode are formed to be higher than an upper surface of a central portion of the gate electrode. In the ion implantation step, the implantation depth of the second conductivity type impurity is the gate. 7. The method for manufacturing a semiconductor device according to claim 2, wherein the implantation is performed so that it becomes shallower at both ends of the electrode than at the center of the gate electrode.
から成る群のうちから選ばれた一種以上のものである請
求項１〜７のいずれかに記載の半導体装置の製造方法。8. The semiconductor layer is p-type and the second conductivity type impurity is one or more selected from the group consisting of phosphorus, arsenic and antimony. A method of manufacturing a semiconductor device according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4886894A JPH07263695A (en) | 1994-03-18 | 1994-03-18 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4886894A JPH07263695A (en) | 1994-03-18 | 1994-03-18 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07263695A true JPH07263695A (en) | 1995-10-13 |
Family
ID=12815273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4886894A Withdrawn JPH07263695A (en) | 1994-03-18 | 1994-03-18 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07263695A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003019672A1 (en) * | 2001-08-22 | 2003-03-06 | Sony Corporation | Complete depletion soi transistor manufacturing method |
-
1994
- 1994-03-18 JP JP4886894A patent/JPH07263695A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003019672A1 (en) * | 2001-08-22 | 2003-03-06 | Sony Corporation | Complete depletion soi transistor manufacturing method |
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