JPH07262238A - 半導体集積回路のレイアウト設計支援装置 - Google Patents
半導体集積回路のレイアウト設計支援装置Info
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- JPH07262238A JPH07262238A JP6048411A JP4841194A JPH07262238A JP H07262238 A JPH07262238 A JP H07262238A JP 6048411 A JP6048411 A JP 6048411A JP 4841194 A JP4841194 A JP 4841194A JP H07262238 A JPH07262238 A JP H07262238A
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Abstract
(57)【要約】
【目的】 モジュール及びチップ全体における電源配線
の設計、或いは電源に関するフロアプランの決定をより
的確且つ厳密に支援し、設計期間の短縮化し得る半導体
集積回路のレイアウト設計支援装置を提供する。 【構成】 第1設計情報F1に基づき第1の設計単位毎
に所定の入出力信号に対応し時間をパラメータとする諸
物理量の時間的物理情報F2を作成する時間的物理情報
作成手段1と、第2設計情報F3に基づき、第2の設計
単位内のレイアウトを決定するレイアウト決定手段3
と、第1の設計単位の時間的物理情報F2及びレイアウ
ト決定手段3で得られたレイアウト情報F4に基づき、
レイアウトにおける第1設計単位に関する諸物理量の分
布情報F5を得るシミュレーション手段5と、分布情報
F5から物理量毎の分布図を出力する出力手段7とを有
して構成する。
の設計、或いは電源に関するフロアプランの決定をより
的確且つ厳密に支援し、設計期間の短縮化し得る半導体
集積回路のレイアウト設計支援装置を提供する。 【構成】 第1設計情報F1に基づき第1の設計単位毎
に所定の入出力信号に対応し時間をパラメータとする諸
物理量の時間的物理情報F2を作成する時間的物理情報
作成手段1と、第2設計情報F3に基づき、第2の設計
単位内のレイアウトを決定するレイアウト決定手段3
と、第1の設計単位の時間的物理情報F2及びレイアウ
ト決定手段3で得られたレイアウト情報F4に基づき、
レイアウトにおける第1設計単位に関する諸物理量の分
布情報F5を得るシミュレーション手段5と、分布情報
F5から物理量毎の分布図を出力する出力手段7とを有
して構成する。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路のレイア
ウト設計支援装置に関し、特に、モジュール及びチップ
全体における電源配線の設計、或いは電源に関するフロ
アプランの決定をより的確且つ厳密に支援し、設計期間
の短縮化を図った半導体集積回路のレイアウト設計支援
装置に関する。
ウト設計支援装置に関し、特に、モジュール及びチップ
全体における電源配線の設計、或いは電源に関するフロ
アプランの決定をより的確且つ厳密に支援し、設計期間
の短縮化を図った半導体集積回路のレイアウト設計支援
装置に関する。
【0002】
【従来の技術】従来のフロアプランの決定や電源レイア
ウトは机上で行うだけで、モジュールまたはチップ内の
電位降下、電流、平均消費電流、消費電力、或いは発生
する熱等に関して、2次元レイアウト上で時間的及び位
置的な分布情報を出力表示する設計支援ツールはなかっ
た。
ウトは机上で行うだけで、モジュールまたはチップ内の
電位降下、電流、平均消費電流、消費電力、或いは発生
する熱等に関して、2次元レイアウト上で時間的及び位
置的な分布情報を出力表示する設計支援ツールはなかっ
た。
【0003】
【発明が解決しようとする課題】従って、従来の半導体
集積回路のレイアウト設計支援装置では、 1) フロアプランを作成後、電源の配線方法や電源の
バランスが整っていなければ、そのフロアプランで要求
されるはずのスピードや動作は、電源変動や発生する熱
の集中のために正確に得ることができない、 2) 電源を考慮しながらフロアプランを机上で作成す
ると、すべて1つ1つ計算しなければならず、膨大な時
間と労力を必要とする、 という問題があった。
集積回路のレイアウト設計支援装置では、 1) フロアプランを作成後、電源の配線方法や電源の
バランスが整っていなければ、そのフロアプランで要求
されるはずのスピードや動作は、電源変動や発生する熱
の集中のために正確に得ることができない、 2) 電源を考慮しながらフロアプランを机上で作成す
ると、すべて1つ1つ計算しなければならず、膨大な時
間と労力を必要とする、 という問題があった。
【0004】本発明は、上記問題点を解決するもので、
モジュールまたはチップ全体における電源配線の設計、
或いは電源に関するフロアプランの決定をより的確且つ
厳密に支援し、設計期間の短縮を図った半導体集積回路
のレイアウト設計支援装置を提供することを目的とす
る。
モジュールまたはチップ全体における電源配線の設計、
或いは電源に関するフロアプランの決定をより的確且つ
厳密に支援し、設計期間の短縮を図った半導体集積回路
のレイアウト設計支援装置を提供することを目的とす
る。
【0005】
【課題を解決するための手段】図1は本発明の原理説明
図である。上記課題を解決するために、本発明の第1の
特徴の半導体集積回路のレイアウト設計支援装置は、図
1に示す如く、複数の設計階層を有し、各設計階層毎に
当該設計階層の設計単位に関する設計情報を備える半導
体集積回路のレイアウト設計支援装置において、第1の
設計階層で備える第1の設計単位に関する第1設計情報
F1に基づき、第1の設計単位毎に、所定の入出力信号
に対応し時間をパラメータとする諸物理量の時間的物理
情報F2を作成する時間的物理情報作成手段1と、前記
第1の設計階層より上位の第2の設計階層で備える第2
の設計単位に関する第2設計情報F3に基づき、第2の
設計単位内における第1の設計単位のレイアウトを決定
するレイアウト決定手段3と、前記第1の設計単位の時
間的物理情報F2及び前記レイアウト決定手段3で得ら
れたレイアウト情報F4に基づき、シミュレーションを
行うことにより、当該レイアウトにおける前記第1設計
単位に関する諸物理量の分布情報F5を得るシミュレー
ション手段5と、前記分布情報F5から物理量毎の分布
図を出力する出力手段7とを有して構成する。
図である。上記課題を解決するために、本発明の第1の
特徴の半導体集積回路のレイアウト設計支援装置は、図
1に示す如く、複数の設計階層を有し、各設計階層毎に
当該設計階層の設計単位に関する設計情報を備える半導
体集積回路のレイアウト設計支援装置において、第1の
設計階層で備える第1の設計単位に関する第1設計情報
F1に基づき、第1の設計単位毎に、所定の入出力信号
に対応し時間をパラメータとする諸物理量の時間的物理
情報F2を作成する時間的物理情報作成手段1と、前記
第1の設計階層より上位の第2の設計階層で備える第2
の設計単位に関する第2設計情報F3に基づき、第2の
設計単位内における第1の設計単位のレイアウトを決定
するレイアウト決定手段3と、前記第1の設計単位の時
間的物理情報F2及び前記レイアウト決定手段3で得ら
れたレイアウト情報F4に基づき、シミュレーションを
行うことにより、当該レイアウトにおける前記第1設計
単位に関する諸物理量の分布情報F5を得るシミュレー
ション手段5と、前記分布情報F5から物理量毎の分布
図を出力する出力手段7とを有して構成する。
【0006】また、本発明の第2の特徴の半導体集積回
路のレイアウト設計支援装置は、請求項1に記載の半導
体集積回路のレイアウト設計支援装置において、前記半
導体集積回路のレイアウト設計支援装置は、前記諸物理
量の分布情報F5が所定の仕様を満たさない場合には、
第2の設計単位内における第1の設計単位のレイアウト
を再決定する再レイアウト決定手段9と、前記第1の設
計単位の時間的物理情報F2及び前記再レイアウト決定
手段9で得られたレイアウト情報F6に基づき、シミュ
レーションを行うことにより、当該レイアウトにおける
前記第1設計単位に関する諸物理量の分布情報F7を得
る再シミュレーション手段11と、前記再シミュレーシ
ョン手段11で得られた分布情報F7から物理量毎の分
布図を出力する再出力手段13とを有して構成し、前記
諸物理量の分布情報F5またはF7が所定の仕様を満た
すまで、前記再レイアウト決定手段9、前記再シミュレ
ーション手段11、及び前記再出力手段13の処理を繰
り返し行う。
路のレイアウト設計支援装置は、請求項1に記載の半導
体集積回路のレイアウト設計支援装置において、前記半
導体集積回路のレイアウト設計支援装置は、前記諸物理
量の分布情報F5が所定の仕様を満たさない場合には、
第2の設計単位内における第1の設計単位のレイアウト
を再決定する再レイアウト決定手段9と、前記第1の設
計単位の時間的物理情報F2及び前記再レイアウト決定
手段9で得られたレイアウト情報F6に基づき、シミュ
レーションを行うことにより、当該レイアウトにおける
前記第1設計単位に関する諸物理量の分布情報F7を得
る再シミュレーション手段11と、前記再シミュレーシ
ョン手段11で得られた分布情報F7から物理量毎の分
布図を出力する再出力手段13とを有して構成し、前記
諸物理量の分布情報F5またはF7が所定の仕様を満た
すまで、前記再レイアウト決定手段9、前記再シミュレ
ーション手段11、及び前記再出力手段13の処理を繰
り返し行う。
【0007】また、本発明の第3の特徴の半導体集積回
路のレイアウト設計支援装置は、請求項1または2に記
載の半導体集積回路のレイアウト設計支援装置におい
て、前記第1の設計単位がセルであり、前記第2の設計
単位が機能モジュールである。
路のレイアウト設計支援装置は、請求項1または2に記
載の半導体集積回路のレイアウト設計支援装置におい
て、前記第1の設計単位がセルであり、前記第2の設計
単位が機能モジュールである。
【0008】また、本発明の第4の特徴の半導体集積回
路のレイアウト設計支援装置は、請求項1または2に記
載の半導体集積回路のレイアウト設計支援装置におい
て、前記第1の設計単位が機能モジュールであり、前記
第2の設計単位がチップである。
路のレイアウト設計支援装置は、請求項1または2に記
載の半導体集積回路のレイアウト設計支援装置におい
て、前記第1の設計単位が機能モジュールであり、前記
第2の設計単位がチップである。
【0009】また、本発明の第5の特徴の半導体集積回
路のレイアウト設計支援装置は、請求項1または2に記
載の半導体集積回路のレイアウト設計支援装置におい
て、前記第1の設計単位がチップであり、前記第2の設
計単位がウエハーである。
路のレイアウト設計支援装置は、請求項1または2に記
載の半導体集積回路のレイアウト設計支援装置におい
て、前記第1の設計単位がチップであり、前記第2の設
計単位がウエハーである。
【0010】また、本発明の第6の特徴の半導体集積回
路のレイアウト設計支援装置は、請求項1,2,3,
4,または5に記載の半導体集積回路のレイアウト設計
支援装置において、前記物理量は、電流、消費電流、電
位降下、消費電力、発生する熱、またはそれぞれの物理
量の平均である。
路のレイアウト設計支援装置は、請求項1,2,3,
4,または5に記載の半導体集積回路のレイアウト設計
支援装置において、前記物理量は、電流、消費電流、電
位降下、消費電力、発生する熱、またはそれぞれの物理
量の平均である。
【0011】更に、本発明の第7の特徴の半導体集積回
路のレイアウト設計支援装置は、請求項1,2,3,
4,5,または6に記載の半導体集積回路のレイアウト
設計支援装置において、前記再レイアウト決定手段9が
行う、前記諸物理量の分布情報F5またはF7が所定の
仕様を満たすか否かの判断は、対話形式による半自動的
な処理、または自動的な処理により行われる。
路のレイアウト設計支援装置は、請求項1,2,3,
4,5,または6に記載の半導体集積回路のレイアウト
設計支援装置において、前記再レイアウト決定手段9が
行う、前記諸物理量の分布情報F5またはF7が所定の
仕様を満たすか否かの判断は、対話形式による半自動的
な処理、または自動的な処理により行われる。
【0012】
【作用】本発明の第1の特徴の半導体集積回路のレイア
ウト設計支援装置では、図1に示す如く、図1に示す如
く、先ず時間的物理情報作成手段1により、第1の設計
階層で備える第1の設計単位に関する第1設計情報F1
に基づき、第1の設計単位毎に、所定の入出力信号に対
応し時間をパラメータとする諸物理量の時間的物理情報
F2を作成し、次にレイアウト決定手段3により、前記
第1の設計階層より上位の第2の設計階層で備える第2
の設計単位に関する第2設計情報F3に基づき、第2の
設計単位内における第1の設計単位のレイアウトを決定
し、次にシミュレーション手段5により、第1の設計単
位の時間的物理情報F2及びレイアウト決定手段3で得
られたレイアウト情報F4に基づき、シミュレーション
を行うことにより、当該レイアウトにおける前記第1設
計単位に関する諸物理量の分布情報F5を得て、更に出
力手段7により、前記分布情報F5から物理量毎の分布
図を出力するようにしている。
ウト設計支援装置では、図1に示す如く、図1に示す如
く、先ず時間的物理情報作成手段1により、第1の設計
階層で備える第1の設計単位に関する第1設計情報F1
に基づき、第1の設計単位毎に、所定の入出力信号に対
応し時間をパラメータとする諸物理量の時間的物理情報
F2を作成し、次にレイアウト決定手段3により、前記
第1の設計階層より上位の第2の設計階層で備える第2
の設計単位に関する第2設計情報F3に基づき、第2の
設計単位内における第1の設計単位のレイアウトを決定
し、次にシミュレーション手段5により、第1の設計単
位の時間的物理情報F2及びレイアウト決定手段3で得
られたレイアウト情報F4に基づき、シミュレーション
を行うことにより、当該レイアウトにおける前記第1設
計単位に関する諸物理量の分布情報F5を得て、更に出
力手段7により、前記分布情報F5から物理量毎の分布
図を出力するようにしている。
【0013】また、本発明の第2の特徴の半導体集積回
路のレイアウト設計支援装置では、図1に示す如く、本
発明の第1の特徴の半導体集積回路のレイアウト設計支
援装置で得られた前記諸物理量の分布情報F5が所定の
仕様を満たさない場合には、再レイアウト決定手段9に
より、第2の設計単位内における第1の設計単位のレイ
アウトを再決定し、再シミュレーション手段11によ
り、第1の設計単位の時間的物理情報F2及び再レイア
ウト決定手段9で得られたレイアウト情報F6に基づ
き、シミュレーションを行うことにより、当該レイアウ
トにおける第1設計単位に関する諸物理量の分布情報F
7を得て、更に再出力手段13により、再シミュレーシ
ョン手段11で得られた分布情報F7から物理量毎の分
布図を出力することとし、諸物理量の分布情報F5また
はF7が所定の仕様を満たすまで、再レイアウト決定手
段9、再シミュレーション手段11、及び再出力手段1
3の処理を繰り返し行うようにしている。
路のレイアウト設計支援装置では、図1に示す如く、本
発明の第1の特徴の半導体集積回路のレイアウト設計支
援装置で得られた前記諸物理量の分布情報F5が所定の
仕様を満たさない場合には、再レイアウト決定手段9に
より、第2の設計単位内における第1の設計単位のレイ
アウトを再決定し、再シミュレーション手段11によ
り、第1の設計単位の時間的物理情報F2及び再レイア
ウト決定手段9で得られたレイアウト情報F6に基づ
き、シミュレーションを行うことにより、当該レイアウ
トにおける第1設計単位に関する諸物理量の分布情報F
7を得て、更に再出力手段13により、再シミュレーシ
ョン手段11で得られた分布情報F7から物理量毎の分
布図を出力することとし、諸物理量の分布情報F5また
はF7が所定の仕様を満たすまで、再レイアウト決定手
段9、再シミュレーション手段11、及び再出力手段1
3の処理を繰り返し行うようにしている。
【0014】特に、本発明の第6の特徴の半導体集積回
路のレイアウト設計支援装置では、前記物理量を、電
流、消費電流、電位降下、消費電力、発生する熱、また
はそれぞれの物理量の平均として、出力手段7により、
これら物理量毎の分布図を出力するようにしている。
路のレイアウト設計支援装置では、前記物理量を、電
流、消費電流、電位降下、消費電力、発生する熱、また
はそれぞれの物理量の平均として、出力手段7により、
これら物理量毎の分布図を出力するようにしている。
【0015】また特に、本発明の第7の特徴の半導体集
積回路のレイアウト設計支援装置では、再レイアウト決
定手段9が行う、諸物理量の分布情報F5またはF7が
所定の仕様を満たすか否かの判断は、対話形式による半
自動的な処理、または自動的な処理により行われる。
積回路のレイアウト設計支援装置では、再レイアウト決
定手段9が行う、諸物理量の分布情報F5またはF7が
所定の仕様を満たすか否かの判断は、対話形式による半
自動的な処理、または自動的な処理により行われる。
【0016】従って、出力された物理量毎の分布図に基
づいて、モジュール及びチップ全体における電源配線の
設計、或いは電源に関するフロアプランの決定等を、対
話形式による半自動的な処理、または自動的な処理によ
る諸物理量の分布情報F5またはF7の所定仕様に対す
る判断で行うことにより、これらレイアウトまたはフロ
アプラン等の決定をより的確且つ厳密に支援することが
でき、半導体集積回路のレイアウト設計期間の短縮化を
図ることができる。
づいて、モジュール及びチップ全体における電源配線の
設計、或いは電源に関するフロアプランの決定等を、対
話形式による半自動的な処理、または自動的な処理によ
る諸物理量の分布情報F5またはF7の所定仕様に対す
る判断で行うことにより、これらレイアウトまたはフロ
アプラン等の決定をより的確且つ厳密に支援することが
でき、半導体集積回路のレイアウト設計期間の短縮化を
図ることができる。
【0017】また、特に本発明の第3の特徴の半導体集
積回路のレイアウト設計支援装置では、第1の設計単位
がセルで、第2の設計単位が機能モジュールであり、モ
ジュール内のセルのレイアウト設計を支援するものであ
る。
積回路のレイアウト設計支援装置では、第1の設計単位
がセルで、第2の設計単位が機能モジュールであり、モ
ジュール内のセルのレイアウト設計を支援するものであ
る。
【0018】また、本発明の第4の特徴の半導体集積回
路のレイアウト設計支援装置では、第1の設計単位が機
能モジュールで、第2の設計単位がチップであり、チッ
プ内のモジュールのレイアウト設計を支援するものであ
る。
路のレイアウト設計支援装置では、第1の設計単位が機
能モジュールで、第2の設計単位がチップであり、チッ
プ内のモジュールのレイアウト設計を支援するものであ
る。
【0019】また、本発明の第5の特徴の半導体集積回
路のレイアウト設計支援装置では、第1の設計単位がチ
ップで、第2の設計単位がウエハーであり、ウエハー内
のチップのレイアウト設計を支援するものである。
路のレイアウト設計支援装置では、第1の設計単位がチ
ップで、第2の設計単位がウエハーであり、ウエハー内
のチップのレイアウト設計を支援するものである。
【0020】更に、これら第3、第4、及び第5の特徴
の半導体集積回路のレイアウト設計支援装置を連結して
装置を構成することにより、階層設計における下位レベ
ルのモジュールから最上位レベルのウエハーに至るまで
のレイアウト設計を一貫して支援することができる。
の半導体集積回路のレイアウト設計支援装置を連結して
装置を構成することにより、階層設計における下位レベ
ルのモジュールから最上位レベルのウエハーに至るまで
のレイアウト設計を一貫して支援することができる。
【0021】
【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。以下で説明する第1実施例はモジュール内の
セルのレイアウト設計を支援し、第2実施例はチップ内
のモジュールのレイアウト設計を支援し、第3実施例は
ウエハー内のチップのレイアウト設計を支援するもので
あり、第1、第2、及び第3実施例に係る半導体集積回
路のレイアウト設計支援装置の基本的な構成は同等であ
り、その構成を図1に示す。
説明する。以下で説明する第1実施例はモジュール内の
セルのレイアウト設計を支援し、第2実施例はチップ内
のモジュールのレイアウト設計を支援し、第3実施例は
ウエハー内のチップのレイアウト設計を支援するもので
あり、第1、第2、及び第3実施例に係る半導体集積回
路のレイアウト設計支援装置の基本的な構成は同等であ
り、その構成を図1に示す。
【0022】同図において、半導体集積回路のレイアウ
ト設計支援装置は、情報ファイルとして、第1の設計階
層で備える第1の設計単位に関する第1設計情報ファイ
ルF1、諸物理量の時間的物理情報ファイルF2、第2
の設計階層で備える第2の設計単位に関する設計情報フ
ァイルF3、レイアウト決定手段3で得られるレイアウ
トの情報ファイルF4、第1設計単位に関する諸物理量
の分布情報ファイルF5、再レイアウト決定手段9で得
られるレイアウトの情報ファイルF6、及び再レイアウ
トにおける第1設計単位に関する諸物理量の分布情報フ
ァイルF7を具備する。また処理手段として、時間的物
理情報作成手段1、レイアウト決定手段3、シミュレー
ション手段5、出力手段7、再レイアウト決定手段9、
再シミュレーション手段11、及び再出力手段13を具
備する。
ト設計支援装置は、情報ファイルとして、第1の設計階
層で備える第1の設計単位に関する第1設計情報ファイ
ルF1、諸物理量の時間的物理情報ファイルF2、第2
の設計階層で備える第2の設計単位に関する設計情報フ
ァイルF3、レイアウト決定手段3で得られるレイアウ
トの情報ファイルF4、第1設計単位に関する諸物理量
の分布情報ファイルF5、再レイアウト決定手段9で得
られるレイアウトの情報ファイルF6、及び再レイアウ
トにおける第1設計単位に関する諸物理量の分布情報フ
ァイルF7を具備する。また処理手段として、時間的物
理情報作成手段1、レイアウト決定手段3、シミュレー
ション手段5、出力手段7、再レイアウト決定手段9、
再シミュレーション手段11、及び再出力手段13を具
備する。
【0023】以下、各実施例について詳細に説明する。第1実施例 本実施例の半導体集積回路のレイアウト設計支援装置
は、第1の設計単位がセルで、第2の設計単位が機能モ
ジュールであり、モジュール内のセルのレイアウト設計
を支援するものである。
は、第1の設計単位がセルで、第2の設計単位が機能モ
ジュールであり、モジュール内のセルのレイアウト設計
を支援するものである。
【0024】図2及び図3は本実施例の半導体集積回路
のレイアウト設計支援装置におけるレイアウト設計支援
処理のフローチャートである。以下、このフローチャー
トを用いて処理動作を詳細に説明する。
のレイアウト設計支援装置におけるレイアウト設計支援
処理のフローチャートである。以下、このフローチャー
トを用いて処理動作を詳細に説明する。
【0025】尚、本実施例では、第1設計情報ファイル
F1はセル情報ファイルF1cで、諸物理量の時間的物
理情報ファイルF2は各セルの時間軸の電流データ類フ
ァイルF2cで、第2設計情報ファイルF3はモジュー
ルのネットリストファイルF3am及びモジュールのデ
ータパターンファイルF3bmで、レイアウトの情報フ
ァイルF4及びF6はレイアウト情報ファイルF4m
で、諸物理量の分布情報ファイルF5はシミュレーショ
ンデータファイルF5am及び分布図データファイルF
5bmで、更に再レイアウトにおける諸物理量の分布情
報ファイルF7はシミュレーションデータファイルF7
am及び分布図データファイルF7bmでそれぞれ実現
されている。
F1はセル情報ファイルF1cで、諸物理量の時間的物
理情報ファイルF2は各セルの時間軸の電流データ類フ
ァイルF2cで、第2設計情報ファイルF3はモジュー
ルのネットリストファイルF3am及びモジュールのデ
ータパターンファイルF3bmで、レイアウトの情報フ
ァイルF4及びF6はレイアウト情報ファイルF4m
で、諸物理量の分布情報ファイルF5はシミュレーショ
ンデータファイルF5am及び分布図データファイルF
5bmで、更に再レイアウトにおける諸物理量の分布情
報ファイルF7はシミュレーションデータファイルF7
am及び分布図データファイルF7bmでそれぞれ実現
されている。
【0026】先ず、本実施例の第1適用例として、イン
バータを基本セルとするバッファ回路を使用する。先ず
ステップS101で基本セルとして図4(a)に示すよ
うな回路構成のインバータが定義され、該情報がセル情
報ファイルF1cに格納される。
バータを基本セルとするバッファ回路を使用する。先ず
ステップS101で基本セルとして図4(a)に示すよ
うな回路構成のインバータが定義され、該情報がセル情
報ファイルF1cに格納される。
【0027】次にステップS102では、基本セル内の
トランジスタレベルのネットリスト(接続情報)を作成
し、セル情報ファイルF1cに格納する。ステップS1
03では、セル情報ファイルF1c内のネットリストに
よりアナログシミュレーションを行う。この時、アナロ
グシミュレータとしては例えばSPICE等を用いる。
該シミュレーションでは、電源は規格電圧として、その
他の条件は実際に設計する条件を用いて、PMOSトラ
ンジスタ及びNMOSトランジスタに流れる電流、消費
電力、平均消費電流、発生する熱等の時間をパラメータ
とするデータを、ライブラリとして各セルの時間軸の電
流データ類ファイルF2cに保存する。
トランジスタレベルのネットリスト(接続情報)を作成
し、セル情報ファイルF1cに格納する。ステップS1
03では、セル情報ファイルF1c内のネットリストに
よりアナログシミュレーションを行う。この時、アナロ
グシミュレータとしては例えばSPICE等を用いる。
該シミュレーションでは、電源は規格電圧として、その
他の条件は実際に設計する条件を用いて、PMOSトラ
ンジスタ及びNMOSトランジスタに流れる電流、消費
電力、平均消費電流、発生する熱等の時間をパラメータ
とするデータを、ライブラリとして各セルの時間軸の電
流データ類ファイルF2cに保存する。
【0028】例として、図4(c)にPMOSトランジ
スタに流れる電流の時間をパラメータとしたデータを示
す。またアナログシミュレーションの条件は、全入力パ
ターン、代表的な入力波形、実際のモジュールで接続さ
れる負荷、動作周波数等が挙げられる。
スタに流れる電流の時間をパラメータとしたデータを示
す。またアナログシミュレーションの条件は、全入力パ
ターン、代表的な入力波形、実際のモジュールで接続さ
れる負荷、動作周波数等が挙げられる。
【0029】次にステップS104において、電流デー
タ類ファイルF2c内のライブラリデータと、基本セル
と、その基本セルの入力出力端子との互換をとり、図4
(b)に示すような基本セルの箱を時間の関数とする。
入力信号INPUT(t)や出力信号OUTPUT(t) はスイッチング
時間の関数で、該入力信号INPUT(t)により、時間に対応
した図4(c)のような電流データが電流データ類ファ
イルF2cから呼び出される。
タ類ファイルF2c内のライブラリデータと、基本セル
と、その基本セルの入力出力端子との互換をとり、図4
(b)に示すような基本セルの箱を時間の関数とする。
入力信号INPUT(t)や出力信号OUTPUT(t) はスイッチング
時間の関数で、該入力信号INPUT(t)により、時間に対応
した図4(c)のような電流データが電流データ類ファ
イルF2cから呼び出される。
【0030】一方、ステップS121では、設計者が決
めたモジュールのネットリストを格納しているモジュー
ルのネットリストファイルF3amに基づき、論理シミ
ュレーションを行い、実際に有り得るデータパターンを
作成してモジュールのデータパターンファイルF3bm
に格納する。この時、全パターンを考慮することはでき
ないので代表的なデータでも良い。
めたモジュールのネットリストを格納しているモジュー
ルのネットリストファイルF3amに基づき、論理シミ
ュレーションを行い、実際に有り得るデータパターンを
作成してモジュールのデータパターンファイルF3bm
に格納する。この時、全パターンを考慮することはでき
ないので代表的なデータでも良い。
【0031】またステップS105では、モジュールの
ネットリストファイルF3amに従ってレイアウトの決
定を行う。このレイアウトは実際のレイアウトに反映す
るようにしてもよいし、セル並べたブロック図程度のも
のでも良い。図5(a)に、当該ステップで決定された
バッファ回路の2次元レイアウトを示す。この決定され
たレイアウトの情報はレイアウト情報ファイルF4mに
格納される。
ネットリストファイルF3amに従ってレイアウトの決
定を行う。このレイアウトは実際のレイアウトに反映す
るようにしてもよいし、セル並べたブロック図程度のも
のでも良い。図5(a)に、当該ステップで決定された
バッファ回路の2次元レイアウトを示す。この決定され
たレイアウトの情報はレイアウト情報ファイルF4mに
格納される。
【0032】次にステップS106では、2次元レイア
ウトにおけるセルS1,S2,及びS3の位置情報及び
入出力接続情報を含むレイアウト情報ファイルF4m内
のレイアウト情報と、電流データ類ファイルF2cのラ
イブラリ情報と、モジュールのデータパターンファイル
F3bm内のデータパターンとを用いて、時間に対する
電流シミュレーションを実行する。この計算結果はステ
ップS107でシミュレーションデータファイルF5a
mに保存される。
ウトにおけるセルS1,S2,及びS3の位置情報及び
入出力接続情報を含むレイアウト情報ファイルF4m内
のレイアウト情報と、電流データ類ファイルF2cのラ
イブラリ情報と、モジュールのデータパターンファイル
F3bm内のデータパターンとを用いて、時間に対する
電流シミュレーションを実行する。この計算結果はステ
ップS107でシミュレーションデータファイルF5a
mに保存される。
【0033】次にステップS108では、シミュレーシ
ョンデータファイルF5amのデータを用いて、各種の
物理量に対する分布図を作成する。作成された分布図デ
ータは、ステップS109でレイアウト図データと共に
分布図データファイルF5bmに保存される。
ョンデータファイルF5amのデータを用いて、各種の
物理量に対する分布図を作成する。作成された分布図デ
ータは、ステップS109でレイアウト図データと共に
分布図データファイルF5bmに保存される。
【0034】ステップS108で作成される分布図に
は、例えば図5(b)に示すような、ある時刻t1にお
いてPMOSトランジスタに流れる電流情報を、レイア
ウト上で基本セル毎に電流値に応じた模様または色で識
別して示したり、或いは、図5(c)に示すように、図
5(b)と同じ内容を3次元グラフにより表示するもの
があり、これら分布図は、基本的に設計者に対して物理
量をレイアウト上の位置に関係付けて示すものである。
は、例えば図5(b)に示すような、ある時刻t1にお
いてPMOSトランジスタに流れる電流情報を、レイア
ウト上で基本セル毎に電流値に応じた模様または色で識
別して示したり、或いは、図5(c)に示すように、図
5(b)と同じ内容を3次元グラフにより表示するもの
があり、これら分布図は、基本的に設計者に対して物理
量をレイアウト上の位置に関係付けて示すものである。
【0035】また、ステップS110において、電源配
線を図6(a)に示すようなレイアウトに決定した場合
には、電源配線の抵抗値を用いて算出される該電源配線
における電位降下の分布が、図6(b)に示す分布図で
確認できる。
線を図6(a)に示すようなレイアウトに決定した場合
には、電源配線の抵抗値を用いて算出される該電源配線
における電位降下の分布が、図6(b)に示す分布図で
確認できる。
【0036】ステップS110では、ステップS108
で作成された種々の分布図に基づき、例えば設計者が分
布状況をチェックする。例えば、図6(b)に示した電
源配線における電位降下分布図について、当該設計にお
ける設計基準が「電位降下はV1[V]までとする」で
あった場合、X座標X1でその許容値を超えていると判
断される。
で作成された種々の分布図に基づき、例えば設計者が分
布状況をチェックする。例えば、図6(b)に示した電
源配線における電位降下分布図について、当該設計にお
ける設計基準が「電位降下はV1[V]までとする」で
あった場合、X座標X1でその許容値を超えていると判
断される。
【0037】このように設計仕様(この場合、電源配線
に関する仕様)を満たさないと判断された場合には、ス
テップS111に進んで電源配線の配線幅の補強を行
う。該補強が適切な場合には当該レイアウト設計を終了
する。
に関する仕様)を満たさないと判断された場合には、ス
テップS111に進んで電源配線の配線幅の補強を行
う。該補強が適切な場合には当該レイアウト設計を終了
する。
【0038】また適切でないと判断された場合には、更
に図3のステップS112に進んで、分布図データファ
イルF5bmまたはF7bmが所定の仕様を満たすま
で、再レイアウト決定手段9、再シミュレーション手段
11、及び再出力手段13によりステップS112〜S
119の処理(ステップS105〜S111と同様の処
理)を繰り返し行う。
に図3のステップS112に進んで、分布図データファ
イルF5bmまたはF7bmが所定の仕様を満たすま
で、再レイアウト決定手段9、再シミュレーション手段
11、及び再出力手段13によりステップS112〜S
119の処理(ステップS105〜S111と同様の処
理)を繰り返し行う。
【0039】尚、以上説明した処理は、対話形式による
半自動的な処理で行うが、当該レイアウト設計支援装置
に例えば優れた知識ベースを有する人工知能等を備える
場合には、可能な処理については自動的な処理とするこ
とも考えられる。
半自動的な処理で行うが、当該レイアウト設計支援装置
に例えば優れた知識ベースを有する人工知能等を備える
場合には、可能な処理については自動的な処理とするこ
とも考えられる。
【0040】次に、本実施例の第2適用例として、乗算
器モジュールを使用して説明する。先ずステップS10
1の基本セル定義では、図7(a)に示すように、代表
的な全加算器セルFAと、その他のセルA,B,C,及
びDが定義されセル情報ファイルF1cに格納される。
器モジュールを使用して説明する。先ずステップS10
1の基本セル定義では、図7(a)に示すように、代表
的な全加算器セルFAと、その他のセルA,B,C,及
びDが定義されセル情報ファイルF1cに格納される。
【0041】ステップS102〜S104では、第1適
用例と同様に、ネットリストの作成処理、アナログシミ
ュレーション、及びセルの時間関数化とデータの対応処
理が行われる。
用例と同様に、ネットリストの作成処理、アナログシミ
ュレーション、及びセルの時間関数化とデータの対応処
理が行われる。
【0042】ステップS105では、モジュールのネッ
トリストファイルF3amに従ってレイアウトの決定を
行う。図5(b)に、当該ステップで決定された乗算器
モジュールの2次元レイアウトを示す。この決定された
レイアウトの情報はレイアウト情報ファイルF4mに格
納される。
トリストファイルF3amに従ってレイアウトの決定を
行う。図5(b)に、当該ステップで決定された乗算器
モジュールの2次元レイアウトを示す。この決定された
レイアウトの情報はレイアウト情報ファイルF4mに格
納される。
【0043】次にステップS106では、レイアウト情
報ファイルF4m内のレイアウト情報と、電流データ類
ファイルF2cのライブラリ情報と、モジュールのデー
タパターンファイルF3bm内のデータパターンとを用
いて、時間に対する電流シミュレーションを実行する。
この計算結果はステップS107でシミュレーションデ
ータファイルF5amに保存される。
報ファイルF4m内のレイアウト情報と、電流データ類
ファイルF2cのライブラリ情報と、モジュールのデー
タパターンファイルF3bm内のデータパターンとを用
いて、時間に対する電流シミュレーションを実行する。
この計算結果はステップS107でシミュレーションデ
ータファイルF5amに保存される。
【0044】次にステップS108では、シミュレーシ
ョンデータファイルF5amのデータを用いて、各種の
物理量に対する分布図を作成する。ステップS108で
作成される分布図には、例えば、図8(a)に示すある
時間t1における電流分布図、図8(b)に示す平均電
流分布図、図9(a)に示すある時間t1における熱分
布図、図9(b)に示す平均熱分布図、図10(a)に
示すある時間t1における電位降下分布図、図10
(b)に示す平均電位降下分布図、図11(a)に示す
ある時間t1における消費電力分布図、及び図11
(b)に示す平均消費電力分布図等々がある。
ョンデータファイルF5amのデータを用いて、各種の
物理量に対する分布図を作成する。ステップS108で
作成される分布図には、例えば、図8(a)に示すある
時間t1における電流分布図、図8(b)に示す平均電
流分布図、図9(a)に示すある時間t1における熱分
布図、図9(b)に示す平均熱分布図、図10(a)に
示すある時間t1における電位降下分布図、図10
(b)に示す平均電位降下分布図、図11(a)に示す
ある時間t1における消費電力分布図、及び図11
(b)に示す平均消費電力分布図等々がある。
【0045】図8〜図11における分布図の表示は該物
理量の値により基本セル毎の模様により識別表示してい
る。また、熱分布図及び平均熱分布図は、それぞれ電流
分布データ及び平均電流分布データにより計算されたも
のである。
理量の値により基本セル毎の模様により識別表示してい
る。また、熱分布図及び平均熱分布図は、それぞれ電流
分布データ及び平均電流分布データにより計算されたも
のである。
【0046】尚、図8〜図11において、図10はモジ
ュールの中央に電源供給する場合であり、その他はモジ
ュールの外側から電源を供給した場合の例を示してい
る。作成された分布図データは、ステップS109でレ
イアウト図データと共に分布図データファイルF5bm
に保存される。
ュールの中央に電源供給する場合であり、その他はモジ
ュールの外側から電源を供給した場合の例を示してい
る。作成された分布図データは、ステップS109でレ
イアウト図データと共に分布図データファイルF5bm
に保存される。
【0047】ステップS110では、対話形式により設
計者が、或いは自動的に当該装置が、分布図データファ
イルF5bmの分布図データについて所定の仕様を満し
ているか否かを判断する。該判断の結果、例えば電源配
線に関する仕様を満たさない場合には、ステップS11
1に進んで電源配線の配線幅の補強をマニュアルまたは
自動で行う。この時ステップS110またはS111で
は、該判断結果が“OK”または“NG”に関わらず、
結果データが補助的に分布図データファイルF5bm内
の情報に加味される。
計者が、或いは自動的に当該装置が、分布図データファ
イルF5bmの分布図データについて所定の仕様を満し
ているか否かを判断する。該判断の結果、例えば電源配
線に関する仕様を満たさない場合には、ステップS11
1に進んで電源配線の配線幅の補強をマニュアルまたは
自動で行う。この時ステップS110またはS111で
は、該判断結果が“OK”または“NG”に関わらず、
結果データが補助的に分布図データファイルF5bm内
の情報に加味される。
【0048】ステップS111において、電源配線幅の
補強が適切でないと判断された場合には、更に図3のス
テップS112に進んで、モジュールの再レイアウトを
行う。ここでは、再レイアウトの結果、図7(c)に示
すような乗算器モジュールの2次元レイアウトとなった
とする。また、再レイアウト結果の情報はレイアウト情
報ファイルF4mに格納される。
補強が適切でないと判断された場合には、更に図3のス
テップS112に進んで、モジュールの再レイアウトを
行う。ここでは、再レイアウトの結果、図7(c)に示
すような乗算器モジュールの2次元レイアウトとなった
とする。また、再レイアウト結果の情報はレイアウト情
報ファイルF4mに格納される。
【0049】次にステップS113では、再レイアウト
によるレイアウト情報を過去のレイアウト情報と対比し
て、比較、検証等をマニュアルまたは自動で行う。また
ステップS113では、再レイアウトによっても2次元
レイアウトが変わっていなかったり、変更が僅かである
場合には、レイアウト情報ファイルF4mのデータから
検証を行う。
によるレイアウト情報を過去のレイアウト情報と対比し
て、比較、検証等をマニュアルまたは自動で行う。また
ステップS113では、再レイアウトによっても2次元
レイアウトが変わっていなかったり、変更が僅かである
場合には、レイアウト情報ファイルF4mのデータから
検証を行う。
【0050】比較検証結果が“OK”の場合にはステッ
プS114に進み、ステップS106と同様に時間に対
する電流シミュレーションを実行する。また、計算結果
はステップS115でシミュレーションデータファイル
F7amに保存される。
プS114に進み、ステップS106と同様に時間に対
する電流シミュレーションを実行する。また、計算結果
はステップS115でシミュレーションデータファイル
F7amに保存される。
【0051】ステップS116においてもステップS1
08と同様に、シミュレーションデータファイルF7a
mのデータを用いて、各種の物理量に対する分布図を作
成する。
08と同様に、シミュレーションデータファイルF7a
mのデータを用いて、各種の物理量に対する分布図を作
成する。
【0052】ここで作成される分布図には、例えば、図
12(a)に示すある時間t1における電流分布図、図
12(b)に示す平均電流分布図、図13(a)に示す
ある時間t1における熱分布図、図13(b)に示す平
均熱分布図、図14(a)に示すある時間t1における
電位降下分布図、図14(b)に示す平均電位降下分布
図、図15(a)に示すある時間t1における消費電力
分布図、及び図15(b)に示す平均消費電力分布図等
々がある。尚、図12〜図15における分布図の表示は
該物理量の値により基本セル毎の模様により識別表示し
ている。
12(a)に示すある時間t1における電流分布図、図
12(b)に示す平均電流分布図、図13(a)に示す
ある時間t1における熱分布図、図13(b)に示す平
均熱分布図、図14(a)に示すある時間t1における
電位降下分布図、図14(b)に示す平均電位降下分布
図、図15(a)に示すある時間t1における消費電力
分布図、及び図15(b)に示す平均消費電力分布図等
々がある。尚、図12〜図15における分布図の表示は
該物理量の値により基本セル毎の模様により識別表示し
ている。
【0053】作成された分布図データは、ステップS1
17でレイアウト図データと共に分布図データファイル
F7bmに保存される。ステップS118及びS119
の処理は、ステップS110及びS111の処理と同様
である。
17でレイアウト図データと共に分布図データファイル
F7bmに保存される。ステップS118及びS119
の処理は、ステップS110及びS111の処理と同様
である。
【0054】分布図データファイルF7bmが所定の仕
様を満たすまで、再レイアウト決定手段9、再シミュレ
ーション手段11、及び再出力手段13によりステップ
S112〜S119の処理を繰り返し行う。第2実施例 本実施例の半導体集積回路のレイアウト設計支援装置で
は、第1の設計単位がモジュールで、第2の設計単位が
チップであり、チップ内のモジュールのレイアウト設計
を支援するものである。
様を満たすまで、再レイアウト決定手段9、再シミュレ
ーション手段11、及び再出力手段13によりステップ
S112〜S119の処理を繰り返し行う。第2実施例 本実施例の半導体集積回路のレイアウト設計支援装置で
は、第1の設計単位がモジュールで、第2の設計単位が
チップであり、チップ内のモジュールのレイアウト設計
を支援するものである。
【0055】図16及び図17は本実施例の半導体集積
回路のレイアウト設計支援装置におけるレイアウト設計
支援処理のフローチャートである。以下、このフローチ
ャートを用いて処理動作を詳細に説明する。
回路のレイアウト設計支援装置におけるレイアウト設計
支援処理のフローチャートである。以下、このフローチ
ャートを用いて処理動作を詳細に説明する。
【0056】尚、本実施例では、第1設計情報ファイル
F1および諸物理量の時間的物理情報ファイルF2は各
モジュールのレイアウト及びデータパターンに対応した
各種分布図データファイルF2mに対応して、第2設計
情報ファイルF3はモジュール間(チップ)のネットリ
ストファイルF3at及びチップレベルのデータパター
ンファイルF3btで、レイアウトの情報ファイルF4
及びF6はレイアウト情報ファイルF4tで、諸物理量
の分布情報ファイルF5はシミュレーションデータファ
イルF5at及び分布図データファイルF5btで、更
に再レイアウトにおける諸物理量の分布情報ファイルF
7はシミュレーションデータファイルF7at及び分布
図データファイルF7btでそれぞれ実現されている。
F1および諸物理量の時間的物理情報ファイルF2は各
モジュールのレイアウト及びデータパターンに対応した
各種分布図データファイルF2mに対応して、第2設計
情報ファイルF3はモジュール間(チップ)のネットリ
ストファイルF3at及びチップレベルのデータパター
ンファイルF3btで、レイアウトの情報ファイルF4
及びF6はレイアウト情報ファイルF4tで、諸物理量
の分布情報ファイルF5はシミュレーションデータファ
イルF5at及び分布図データファイルF5btで、更
に再レイアウトにおける諸物理量の分布情報ファイルF
7はシミュレーションデータファイルF7at及び分布
図データファイルF7btでそれぞれ実現されている。
【0057】図16及び図17の処理手順では、モジュ
ール内のセルのレイアウト設計を支援する第1実施例の
半導体集積回路のレイアウト設計支援装置により、チッ
プ内に含まれる乗算器、RAM、命令キャッシュ、シフ
タ等の各モジュールにおける2次元レイアウトが決定さ
れ、各モジュールのレイアウト及びデータパターンに対
応した各種分布図データファイルF2mが作成された時
点を、当該第2実施例の半導体集積回路のレイアウト設
計支援装置における処理の開始点であるとしている。
ール内のセルのレイアウト設計を支援する第1実施例の
半導体集積回路のレイアウト設計支援装置により、チッ
プ内に含まれる乗算器、RAM、命令キャッシュ、シフ
タ等の各モジュールにおける2次元レイアウトが決定さ
れ、各モジュールのレイアウト及びデータパターンに対
応した各種分布図データファイルF2mが作成された時
点を、当該第2実施例の半導体集積回路のレイアウト設
計支援装置における処理の開始点であるとしている。
【0058】先ずステップS221では、設計者が決め
たモジュール間のネットリストファイルF3atに基づ
き、論理シミュレーションを行い、実際に有り得るデー
タパターンを作成してチップレベルのデータパターンフ
ァイルF3btに格納する。
たモジュール間のネットリストファイルF3atに基づ
き、論理シミュレーションを行い、実際に有り得るデー
タパターンを作成してチップレベルのデータパターンフ
ァイルF3btに格納する。
【0059】ステップS205では、モジュール間のネ
ットリストファイルF3atに従ってチップのレイアウ
トの決定を行う。図18(a)に、当該ステップで決定
されたチップの2次元レイアウト図を示す。図中、M1
〜M9は各種モジュールである。また、ここで決定され
たレイアウト情報はレイアウト情報ファイルF4tに格
納される。
ットリストファイルF3atに従ってチップのレイアウ
トの決定を行う。図18(a)に、当該ステップで決定
されたチップの2次元レイアウト図を示す。図中、M1
〜M9は各種モジュールである。また、ここで決定され
たレイアウト情報はレイアウト情報ファイルF4tに格
納される。
【0060】次にステップS206では、2次元レイア
ウトにおけるモジュールのレイアウト情報ファイルF4
t内のレイアウト情報と、各種分布図データファイルF
2mの情報と、チップレベルのデータパターンファイル
F3bt内のデータパターンとを用いて、時間に対する
電流シミュレーションを実行する。この計算結果はステ
ップS207でシミュレーションデータファイルF5a
tに保存される。
ウトにおけるモジュールのレイアウト情報ファイルF4
t内のレイアウト情報と、各種分布図データファイルF
2mの情報と、チップレベルのデータパターンファイル
F3bt内のデータパターンとを用いて、時間に対する
電流シミュレーションを実行する。この計算結果はステ
ップS207でシミュレーションデータファイルF5a
tに保存される。
【0061】次にステップS208では、シミュレーシ
ョンデータファイルF5atのデータを用いて、各種の
物理量に対する分布図を作成する。作成された分布図デ
ータは、ステップS209でレイアウト図データと共に
分布図データファイルF5btに保存される。
ョンデータファイルF5atのデータを用いて、各種の
物理量に対する分布図を作成する。作成された分布図デ
ータは、ステップS209でレイアウト図データと共に
分布図データファイルF5btに保存される。
【0062】ステップS208で作成される分布図に
は、例えば図19に示すようなものがある。図19
(a)は、ある時刻t1における電位降下分布図であ
り、各モジュール内の電位降下分布を第1実施例で得ら
れたモジュールの分布図情報を用いて色の濃淡により識
別表示している。また図19(b)は、平均電位降下分
布図であり、各モジュールの平均電位降下を模様により
識別表示している。
は、例えば図19に示すようなものがある。図19
(a)は、ある時刻t1における電位降下分布図であ
り、各モジュール内の電位降下分布を第1実施例で得ら
れたモジュールの分布図情報を用いて色の濃淡により識
別表示している。また図19(b)は、平均電位降下分
布図であり、各モジュールの平均電位降下を模様により
識別表示している。
【0063】ステップS210では、ステップS208
で作成された種々の分布図に基づき、例えば設計者が分
布状況をチェックする。ここで例えば電源配線に関する
仕様を満たさないと判断された場合には、ステップS2
11に進んで電源配線の配線幅の補強を行う。該補強が
適切な場合には当該レイアウト設計を終了する。
で作成された種々の分布図に基づき、例えば設計者が分
布状況をチェックする。ここで例えば電源配線に関する
仕様を満たさないと判断された場合には、ステップS2
11に進んで電源配線の配線幅の補強を行う。該補強が
適切な場合には当該レイアウト設計を終了する。
【0064】図18(b)は、ステップS211で電源
配線幅の補強を行った場合の平均電位降下分布図を示し
ている。またステップS211で適切でないと判断され
た場合には、更に図17のステップS212に進んで、
分布図データファイルF5btまたはF7btが所定の
仕様を満たすまで、再レイアウト決定手段9、再シミュ
レーション手段11、及び再出力手段13によりステッ
プS212〜S219の処理(ステップS205〜S2
11と同様の処理)を繰り返し行う。
配線幅の補強を行った場合の平均電位降下分布図を示し
ている。またステップS211で適切でないと判断され
た場合には、更に図17のステップS212に進んで、
分布図データファイルF5btまたはF7btが所定の
仕様を満たすまで、再レイアウト決定手段9、再シミュ
レーション手段11、及び再出力手段13によりステッ
プS212〜S219の処理(ステップS205〜S2
11と同様の処理)を繰り返し行う。
【0065】尚、以上説明した処理は、対話形式による
半自動的な処理で行うが、当該レイアウト設計支援装置
に例えば優れた知識ベースを有する人工知能等を備える
場合には、可能な処理については自動的な処理とするこ
とも考えられる。第3実施例 本実施例の半導体集積回路のレイアウト設計支援装置で
は、第1の設計単位がチップで、第2の設計単位がウエ
ハーであり、ウエハー内のチップのレイアウト設計を支
援するものである。
半自動的な処理で行うが、当該レイアウト設計支援装置
に例えば優れた知識ベースを有する人工知能等を備える
場合には、可能な処理については自動的な処理とするこ
とも考えられる。第3実施例 本実施例の半導体集積回路のレイアウト設計支援装置で
は、第1の設計単位がチップで、第2の設計単位がウエ
ハーであり、ウエハー内のチップのレイアウト設計を支
援するものである。
【0066】図20及び図21は本実施例の半導体集積
回路のレイアウト設計支援装置におけるレイアウト設計
支援処理のフローチャートである。以下、このフローチ
ャートを用いて処理動作を詳細に説明する。
回路のレイアウト設計支援装置におけるレイアウト設計
支援処理のフローチャートである。以下、このフローチ
ャートを用いて処理動作を詳細に説明する。
【0067】尚、本実施例では、第1設計情報ファイル
F1および諸物理量の時間的物理情報ファイルF2は各
チップのレイアウト及びデータパターンに対応した各種
分布図データファイルF2tで、第2設計情報ファイル
F3はチップ間(ウエハースケール)のネットリストフ
ァイルF3aw及びウエハースケールのデータパターン
ファイルF3bwで、レイアウトの情報ファイルF4及
びF6はレイアウト情報ファイルF4wで、諸物理量の
分布情報ファイルF5はシミュレーションデータファイ
ルF5aw及び分布図データファイルF5bwで、更に
再レイアウトにおける諸物理量の分布情報ファイルF7
はシミュレーションデータファイルF7aw及び分布図
データファイルF7bwでそれぞれ実現されている。
F1および諸物理量の時間的物理情報ファイルF2は各
チップのレイアウト及びデータパターンに対応した各種
分布図データファイルF2tで、第2設計情報ファイル
F3はチップ間(ウエハースケール)のネットリストフ
ァイルF3aw及びウエハースケールのデータパターン
ファイルF3bwで、レイアウトの情報ファイルF4及
びF6はレイアウト情報ファイルF4wで、諸物理量の
分布情報ファイルF5はシミュレーションデータファイ
ルF5aw及び分布図データファイルF5bwで、更に
再レイアウトにおける諸物理量の分布情報ファイルF7
はシミュレーションデータファイルF7aw及び分布図
データファイルF7bwでそれぞれ実現されている。
【0068】図20及び図21の処理手順では、チップ
内のモジュールのレイアウト設計を支援する第2実施例
の半導体集積回路のレイアウト設計支援装置により、各
チップ毎に、乗算器、RAM、命令キャッシュ、シフタ
等の各モジュールによる2次元レイアウトが決定され、
各チップのレイアウト及びデータパターンに対応した各
種分布図データファイルF2tが作成された時点を、当
該第3実施例の半導体集積回路のレイアウト設計支援装
置における処理の開始点であるとしている。
内のモジュールのレイアウト設計を支援する第2実施例
の半導体集積回路のレイアウト設計支援装置により、各
チップ毎に、乗算器、RAM、命令キャッシュ、シフタ
等の各モジュールによる2次元レイアウトが決定され、
各チップのレイアウト及びデータパターンに対応した各
種分布図データファイルF2tが作成された時点を、当
該第3実施例の半導体集積回路のレイアウト設計支援装
置における処理の開始点であるとしている。
【0069】先ずステップS321では、設計者が決め
たチップ間のネットリストファイルF3awに基づき、
論理シミュレーションを行い、実際に有り得るデータパ
ターンを作成してウエハースケールのデータパターンフ
ァイルF3bwに格納する。
たチップ間のネットリストファイルF3awに基づき、
論理シミュレーションを行い、実際に有り得るデータパ
ターンを作成してウエハースケールのデータパターンフ
ァイルF3bwに格納する。
【0070】ステップS305では、チップ間のネット
リストファイルF3awに従ってチップのレイアウトの
決定を行う。図22(a)に、当該ステップで決定され
たウエハースケールの2次元レイアウト図を示す。ここ
で決定されたレイアウト情報はレイアウト情報ファイル
F4wに格納される。
リストファイルF3awに従ってチップのレイアウトの
決定を行う。図22(a)に、当該ステップで決定され
たウエハースケールの2次元レイアウト図を示す。ここ
で決定されたレイアウト情報はレイアウト情報ファイル
F4wに格納される。
【0071】次にステップS306では、2次元レイア
ウトにおけるチップのレイアウト情報ファイルF4w内
のレイアウト情報と、各種分布図データファイルF2t
の情報と、ウエハースケールのデータパターンファイル
F3bw内のデータパターンとを用いて、時間に対する
電流シミュレーションを実行する。この計算結果はステ
ップS307でシミュレーションデータファイルF5a
wに保存される。
ウトにおけるチップのレイアウト情報ファイルF4w内
のレイアウト情報と、各種分布図データファイルF2t
の情報と、ウエハースケールのデータパターンファイル
F3bw内のデータパターンとを用いて、時間に対する
電流シミュレーションを実行する。この計算結果はステ
ップS307でシミュレーションデータファイルF5a
wに保存される。
【0072】次にステップS308では、シミュレーシ
ョンデータファイルF5awのデータを用いて、各種の
物理量に対する分布図を作成する。作成された分布図デ
ータは、ステップS309でレイアウト図データと共に
分布図データファイルF5bwに保存される。
ョンデータファイルF5awのデータを用いて、各種の
物理量に対する分布図を作成する。作成された分布図デ
ータは、ステップS309でレイアウト図データと共に
分布図データファイルF5bwに保存される。
【0073】ステップS308で作成される分布図に
は、例えば図22(b)に示すような、ある時刻t1に
おける平均電位降下分布図等がある。同図では、各チッ
プの平均電位降下を模様により識別表示している。
は、例えば図22(b)に示すような、ある時刻t1に
おける平均電位降下分布図等がある。同図では、各チッ
プの平均電位降下を模様により識別表示している。
【0074】ステップS310では、ステップS308
で作成された種々の分布図に基づき、例えば設計者が分
布状況をチェックする。ここで例えば電源配線に関する
仕様を満たさないと判断された場合には、ステップS3
11に進んで電源配線の配線幅の補強を行う。該補強が
適切な場合には当該レイアウト設計を終了する。
で作成された種々の分布図に基づき、例えば設計者が分
布状況をチェックする。ここで例えば電源配線に関する
仕様を満たさないと判断された場合には、ステップS3
11に進んで電源配線の配線幅の補強を行う。該補強が
適切な場合には当該レイアウト設計を終了する。
【0075】また適切でないと判断された場合には、更
に図21のステップS312に進んで、分布図データフ
ァイルF5bwまたはF7bwが所定の仕様を満たすま
で、再レイアウト決定手段9、再シミュレーション手段
11、及び再出力手段13によりステップS312〜S
319の処理(ステップS305〜S311と同様の処
理)を繰り返し行う。
に図21のステップS312に進んで、分布図データフ
ァイルF5bwまたはF7bwが所定の仕様を満たすま
で、再レイアウト決定手段9、再シミュレーション手段
11、及び再出力手段13によりステップS312〜S
319の処理(ステップS305〜S311と同様の処
理)を繰り返し行う。
【0076】尚、以上説明した処理は、対話形式による
半自動的な処理で行うが、当該レイアウト設計支援装置
に例えば優れた知識ベースを有する人工知能等を備える
場合には、可能な処理については自動的な処理とするこ
とも考えられる。
半自動的な処理で行うが、当該レイアウト設計支援装置
に例えば優れた知識ベースを有する人工知能等を備える
場合には、可能な処理については自動的な処理とするこ
とも考えられる。
【0077】以上のように、第1、第2、または第3実
施例の半導体集積回路のレイアウト設計支援装置によれ
ば、 1) モジュール、チップ、またはウエハーのフロアプ
ラン決定後、或いはその決定過程において、電源に関し
て、該モジュール、チップ、またはウエハー内につい
て、電位降下、電流、平均消費電流、熱発生、または消
費電力等々の諸物理量の分布を、2次元の識別表示若し
くは3次元グラフによって、ある時間(t1)について
の諸物理量データを、2次元レイアウト上の位置情報と
合わせて設計者に示すこととしているので、問題のある
箇所を設計者に対して容易に示すことができる、従来、
あまり正確に示されていなかった電源変動や熱の集中箇
所についてセル再配置や電源配線の修正処理を短時間に
しかも的確に行うことができ、より安定した電源をモジ
ュール、チップ、またはウエハーに供給可能なレイアウ
ト設計を支援できる。 2) また、電源に関するフロアプランについて、従来
の机上での決定を計算機上で自動的な処理で、或いは画
面上の対話処理による半自動的な処理で行うので、当該
レイアウト設計の過程で各種試みたフロアプランデータ
全てを、的確に且つ短時間で確認でき、更に統一された
データベースシステム等で管理することによりより容易
な管理、保守が可能となる。
施例の半導体集積回路のレイアウト設計支援装置によれ
ば、 1) モジュール、チップ、またはウエハーのフロアプ
ラン決定後、或いはその決定過程において、電源に関し
て、該モジュール、チップ、またはウエハー内につい
て、電位降下、電流、平均消費電流、熱発生、または消
費電力等々の諸物理量の分布を、2次元の識別表示若し
くは3次元グラフによって、ある時間(t1)について
の諸物理量データを、2次元レイアウト上の位置情報と
合わせて設計者に示すこととしているので、問題のある
箇所を設計者に対して容易に示すことができる、従来、
あまり正確に示されていなかった電源変動や熱の集中箇
所についてセル再配置や電源配線の修正処理を短時間に
しかも的確に行うことができ、より安定した電源をモジ
ュール、チップ、またはウエハーに供給可能なレイアウ
ト設計を支援できる。 2) また、電源に関するフロアプランについて、従来
の机上での決定を計算機上で自動的な処理で、或いは画
面上の対話処理による半自動的な処理で行うので、当該
レイアウト設計の過程で各種試みたフロアプランデータ
全てを、的確に且つ短時間で確認でき、更に統一された
データベースシステム等で管理することによりより容易
な管理、保守が可能となる。
【0078】
【発明の効果】以上説明したように、本発明によれば、
先ず時間的物理情報作成手段により、第1の設計階層で
備える第1の設計単位に関する第1設計情報に基づき、
第1の設計単位毎に、所定の入出力信号に対応し時間を
パラメータとする諸物理量の時間的物理情報を作成し、
次にレイアウト決定手段により、前記第1の設計階層よ
り上位の第2の設計階層で備える第2の設計単位に関す
る設計情報に基づき、第2の設計単位内における第1の
設計単位のレイアウトを決定し、次にシミュレーション
手段により、第1の設計単位の時間的物理情報及びレイ
アウト決定手段3で得られたレイアウト情報に基づき、
シミュレーションを行うことにより、当該レイアウトに
おける前記第1設計単位に関する諸物理量の分布情報を
得て、更に出力手段により、前記分布情報から物理量毎
の分布図を出力し、諸物理量の分布情報が所定の仕様を
満たさない場合には、再レイアウト決定手段により、第
2の設計単位内における第1の設計単位のレイアウトを
再決定し、再シミュレーション手段により、第1の設計
単位の時間的物理情報及び再レイアウト決定手段9で得
られたレイアウト情報に基づき、シミュレーションを行
うことにより、当該レイアウトにおける第1設計単位に
関する諸物理量の分布情報を得て、更に再出力手段によ
り、再シミュレーション手段で得られた分布情報から物
理量毎の分布図を出力することとし、諸物理量の分布情
報が所定の仕様を満たすまで、再レイアウト決定手段、
再シミュレーション手段、及び再出力手段の処理を繰り
返し行うこととしたので、出力された物理量毎の分布図
に基づいて、モジュール及びチップ全体における電源配
線の設計、或いは電源に関するフロアプランの決定等
を、対話形式による半自動的な処理、または自動的な処
理による諸物理量の分布情報の所定仕様に対する判断で
行うことにより、これらレイアウトまたはフロアプラン
等の決定をより的確且つ厳密に支援することができ、半
導体集積回路のレイアウト設計期間を短縮化し得る半導
体集積回路のレイアウト設計支援装置を提供することが
できる。
先ず時間的物理情報作成手段により、第1の設計階層で
備える第1の設計単位に関する第1設計情報に基づき、
第1の設計単位毎に、所定の入出力信号に対応し時間を
パラメータとする諸物理量の時間的物理情報を作成し、
次にレイアウト決定手段により、前記第1の設計階層よ
り上位の第2の設計階層で備える第2の設計単位に関す
る設計情報に基づき、第2の設計単位内における第1の
設計単位のレイアウトを決定し、次にシミュレーション
手段により、第1の設計単位の時間的物理情報及びレイ
アウト決定手段3で得られたレイアウト情報に基づき、
シミュレーションを行うことにより、当該レイアウトに
おける前記第1設計単位に関する諸物理量の分布情報を
得て、更に出力手段により、前記分布情報から物理量毎
の分布図を出力し、諸物理量の分布情報が所定の仕様を
満たさない場合には、再レイアウト決定手段により、第
2の設計単位内における第1の設計単位のレイアウトを
再決定し、再シミュレーション手段により、第1の設計
単位の時間的物理情報及び再レイアウト決定手段9で得
られたレイアウト情報に基づき、シミュレーションを行
うことにより、当該レイアウトにおける第1設計単位に
関する諸物理量の分布情報を得て、更に再出力手段によ
り、再シミュレーション手段で得られた分布情報から物
理量毎の分布図を出力することとし、諸物理量の分布情
報が所定の仕様を満たすまで、再レイアウト決定手段、
再シミュレーション手段、及び再出力手段の処理を繰り
返し行うこととしたので、出力された物理量毎の分布図
に基づいて、モジュール及びチップ全体における電源配
線の設計、或いは電源に関するフロアプランの決定等
を、対話形式による半自動的な処理、または自動的な処
理による諸物理量の分布情報の所定仕様に対する判断で
行うことにより、これらレイアウトまたはフロアプラン
等の決定をより的確且つ厳密に支援することができ、半
導体集積回路のレイアウト設計期間を短縮化し得る半導
体集積回路のレイアウト設計支援装置を提供することが
できる。
【0079】また、本発明によれば、第1の設計単位が
セルで、第2の設計単位が機能モジュールであるモジュ
ール内のセルのレイアウト設計を支援する装置、第1の
設計単位が機能モジュールで、第2の設計単位がチップ
であるチップ内のモジュールのレイアウト設計を支援す
る装置、並びに、第1の設計単位がチップで、第2の設
計単位がウエハーであるウエハー内のチップのレイアウ
ト設計を支援する装置をそれぞれ実現でき、更に、これ
ら装置を連結して半導体集積回路のレイアウト設計支援
装置を構成することにより、階層設計における下位レベ
ルのモジュールから最上位レベルのウエハーに至るまで
のレイアウト設計を一貫して支援し得る半導体集積回路
のレイアウト設計支援装置を提供することができる。
セルで、第2の設計単位が機能モジュールであるモジュ
ール内のセルのレイアウト設計を支援する装置、第1の
設計単位が機能モジュールで、第2の設計単位がチップ
であるチップ内のモジュールのレイアウト設計を支援す
る装置、並びに、第1の設計単位がチップで、第2の設
計単位がウエハーであるウエハー内のチップのレイアウ
ト設計を支援する装置をそれぞれ実現でき、更に、これ
ら装置を連結して半導体集積回路のレイアウト設計支援
装置を構成することにより、階層設計における下位レベ
ルのモジュールから最上位レベルのウエハーに至るまで
のレイアウト設計を一貫して支援し得る半導体集積回路
のレイアウト設計支援装置を提供することができる。
【図1】本発明の原理説明図であり、第1、第2、及び
第3実施例に係る半導体集積回路のレイアウト設計支援
装置の基本的な構成図である。
第3実施例に係る半導体集積回路のレイアウト設計支援
装置の基本的な構成図である。
【図2】第1実施例の半導体集積回路のレイアウト設計
支援装置におけるレイアウト設計支援処理のフローチャ
ート(その1)である。
支援装置におけるレイアウト設計支援処理のフローチャ
ート(その1)である。
【図3】第1実施例の半導体集積回路のレイアウト設計
支援装置におけるレイアウト設計支援処理のフローチャ
ート(その2)である。
支援装置におけるレイアウト設計支援処理のフローチャ
ート(その2)である。
【図4】図4(a)は基本セル(インバータ)の回路構
成図、図4(b)は基本セル(インバータ)の時間関数
データの説明図、図4(c)は基本セル(インバータ)
のPMOSトランジスタの時間パラメータとした電流デ
ータの特性図である。
成図、図4(b)は基本セル(インバータ)の時間関数
データの説明図、図4(c)は基本セル(インバータ)
のPMOSトランジスタの時間パラメータとした電流デ
ータの特性図である。
【図5】図5(a)はバッファ回路の2次元レイアウト
図、図5(b)はある時刻t1におけるPMOSトラン
ジスタの電流分布を2次元レイアウト表示した分布図、
図5(c)ある時刻t1におけるPMOSトランジスタ
の電流分布を3次元グラフ表示した分布図である。
図、図5(b)はある時刻t1におけるPMOSトラン
ジスタの電流分布を2次元レイアウト表示した分布図、
図5(c)ある時刻t1におけるPMOSトランジスタ
の電流分布を3次元グラフ表示した分布図である。
【図6】図6(a)電源配線のレイアウト図、図6
(b)はある時刻t1における電位降下分布を3次元グ
ラフ表示した分布図である。
(b)はある時刻t1における電位降下分布を3次元グ
ラフ表示した分布図である。
【図7】図7(a)は乗算器モジュールの基本セル説明
図、図7(b)は乗算器モジュールの2次元レイアウト
図、図7(c)は再レイアウトによる乗算器モジュール
の2次元レイアウト図である。
図、図7(b)は乗算器モジュールの2次元レイアウト
図、図7(c)は再レイアウトによる乗算器モジュール
の2次元レイアウト図である。
【図8】分布図の例(その1)であり、図8(a)はあ
る時間t1における電流分布図、図8(b)は平均電流
分布図である。
る時間t1における電流分布図、図8(b)は平均電流
分布図である。
【図9】分布図の例(その2)であり、図9(a)はあ
る時間t1における熱分布図、図9(b)は平均熱分布
図である。
る時間t1における熱分布図、図9(b)は平均熱分布
図である。
【図10】分布図の例(その3)であり、図10(a)
はある時間t1における電位降下分布図、図10(b)
は平均電位降下分布図である。
はある時間t1における電位降下分布図、図10(b)
は平均電位降下分布図である。
【図11】分布図の例(その4)であり、図11(a)
はある時間t1における消費電力分布図、図11(b)
は平均消費電力分布図である。
はある時間t1における消費電力分布図、図11(b)
は平均消費電力分布図である。
【図12】レイアウト修正後の分布図の例(その1)で
あり、図12(a)はある時間t1における電流分布
図、図12(b)は平均電流分布図である。
あり、図12(a)はある時間t1における電流分布
図、図12(b)は平均電流分布図である。
【図13】レイアウト修正後の分布図の例(その2)で
あり、図13(a)はある時間t1における熱分布図、
図13(b)は平均熱分布図である。
あり、図13(a)はある時間t1における熱分布図、
図13(b)は平均熱分布図である。
【図14】レイアウト修正後の分布図の例(その3)で
あり、図14(a)はある時間t1における電位降下分
布図、図14(b)は平均電位降下分布図である。
あり、図14(a)はある時間t1における電位降下分
布図、図14(b)は平均電位降下分布図である。
【図15】レイアウト修正後の分布図の例(その4)で
あり、図15(a)はある時間t1における消費電力分
布図、図15(b)は平均消費電力分布図である。
あり、図15(a)はある時間t1における消費電力分
布図、図15(b)は平均消費電力分布図である。
【図16】第2実施例の半導体集積回路のレイアウト設
計支援装置におけるレイアウト設計支援処理のフローチ
ャート(その1)である。
計支援装置におけるレイアウト設計支援処理のフローチ
ャート(その1)である。
【図17】第2実施例の半導体集積回路のレイアウト設
計支援装置におけるレイアウト設計支援処理のフローチ
ャート(その2)である。
計支援装置におけるレイアウト設計支援処理のフローチ
ャート(その2)である。
【図18】図18(a)はチップの2次元レイアウト
図、図18(b)は電源配線の修正補正後のの平均電位
降下分布図である。
図、図18(b)は電源配線の修正補正後のの平均電位
降下分布図である。
【図19】チップレイアウト設計における分布図の例で
あり、図19(a)はある時刻t1における電位降下分
布図、図19(b)は平均電位降下分布図である。
あり、図19(a)はある時刻t1における電位降下分
布図、図19(b)は平均電位降下分布図である。
【図20】第3実施例の半導体集積回路のレイアウト設
計支援装置におけるレイアウト設計支援処理のフローチ
ャート(その1)である。
計支援装置におけるレイアウト設計支援処理のフローチ
ャート(その1)である。
【図21】第3実施例の半導体集積回路のレイアウト設
計支援装置におけるレイアウト設計支援処理のフローチ
ャート(その2)である。
計支援装置におけるレイアウト設計支援処理のフローチ
ャート(その2)である。
【図22】図22(a)はウエハースケールの2次元レ
イアウト図、図22(b)はある時刻t1における平均
電位降下分布図である。
イアウト図、図22(b)はある時刻t1における平均
電位降下分布図である。
1…時間的物理情報作成手段 3…レイアウト決定手段 5…シミュレーション手段 7…出力手段 9…再レイアウト決定手段 11…再シミュレーション手段 13…再出力手段 A,B,C,D…その他のモジュール F1…第1の設計階層で備える第1の設計単位に関する
第1設計情報ファイル F1c…セル情報ファイル F2…諸物理量の時間的物理情報ファイル F2c…各セルの時間軸の電流データ類ファイル F2m…各モジュールのレイアウト及びデータパターン
に対応した各種分布図データファイル F2t…各チップのレイアウト及びデータパターンに対
応した各種分布図データファイル F3…第2の設計階層で備える第2の設計単位に関する
設計情報ファイル F3am…モジュールのネットリストファイル F3bm…モジュールのデータパターンファイル F3at…モジュール間(チップ)のネットリストファ
イル F3bt…チップレベルのデータパターンファイル F3aw…チップ間(ウエハースケール)のネットリス
トファイル F3bw…ウエハースケールのデータパターンファイル F4…レイアウト決定手段3で得られるレイアウトの情
報ファイル F4m,F4t,F4w…レイアウト情報ファイル F5…第1設計単位に関する諸物理量の分布情報ファイ
ル F5am,F5at,F5aw…シミュレーションデー
タファイル F5bm,F5bt,F5bw…分布図データファイル F6…再レイアウト決定手段9で得られるレイアウトの
情報ファイル F7…再レイアウトにおける第1設計単位に関する諸物
理量の分布情報ファイル F7am,F7at,F7aw…シミュレーションデー
タファイル F7bm,F7bt,F7bw…分布図データファイル FA…乗算器モジュール S1,S2,S3…セル M1〜M9…モジュール INPUT(t),in(t) …入力信号 OUTPUT(t) ,out(t)…出力信号
第1設計情報ファイル F1c…セル情報ファイル F2…諸物理量の時間的物理情報ファイル F2c…各セルの時間軸の電流データ類ファイル F2m…各モジュールのレイアウト及びデータパターン
に対応した各種分布図データファイル F2t…各チップのレイアウト及びデータパターンに対
応した各種分布図データファイル F3…第2の設計階層で備える第2の設計単位に関する
設計情報ファイル F3am…モジュールのネットリストファイル F3bm…モジュールのデータパターンファイル F3at…モジュール間(チップ)のネットリストファ
イル F3bt…チップレベルのデータパターンファイル F3aw…チップ間(ウエハースケール)のネットリス
トファイル F3bw…ウエハースケールのデータパターンファイル F4…レイアウト決定手段3で得られるレイアウトの情
報ファイル F4m,F4t,F4w…レイアウト情報ファイル F5…第1設計単位に関する諸物理量の分布情報ファイ
ル F5am,F5at,F5aw…シミュレーションデー
タファイル F5bm,F5bt,F5bw…分布図データファイル F6…再レイアウト決定手段9で得られるレイアウトの
情報ファイル F7…再レイアウトにおける第1設計単位に関する諸物
理量の分布情報ファイル F7am,F7at,F7aw…シミュレーションデー
タファイル F7bm,F7bt,F7bw…分布図データファイル FA…乗算器モジュール S1,S2,S3…セル M1〜M9…モジュール INPUT(t),in(t) …入力信号 OUTPUT(t) ,out(t)…出力信号
Claims (5)
- 【請求項1】 複数の設計階層を有し、各設計階層毎に
当該設計階層の設計単位に関する設計情報を備える半導
体集積回路のレイアウト設計支援装置において、 第1の設計階層で備える第1の設計単位に関する第1設
計情報(F1)に基づき、第1の設計単位毎に、所定の
入出力信号に対応し時間をパラメータとする諸物理量の
時間的物理情報(F2)を作成する時間的物理情報作成
手段(1)と、前記第1の設計階層より上位の第2の設
計階層で備える第2の設計単位に関する第2設計情報
(F3)に基づき、第2の設計単位内における第1の設
計単位のレイアウトを決定するレイアウト決定手段
(3)と、 前記第1の設計単位の時間的物理情報(F2)及び前記
レイアウト決定手段(3)で得られたレイアウト情報
(F4)に基づき、シミュレーションを行うことによ
り、当該レイアウトにおける前記第1設計単位に関する
諸物理量の分布情報(F5)を得るシミュレーション手
段(5)と、 前記分布情報(F5)から物理量毎の分布図を出力する
出力手段(7)と、を有することを特徴とする半導体集
積回路のレイアウト設計支援装置。 - 【請求項2】 前記半導体集積回路のレイアウト設計支
援装置は、 前記諸物理量の分布情報(F5)が所定の仕様を満たさ
ない場合には、第2の設計単位内における第1の設計単
位のレイアウトを再決定する再レイアウト決定手段
(9)と、 前記第1の設計単位の時間的物理情報(F2)及び前記
再レイアウト決定手段(9)で得られたレイアウト情報
(F6)に基づき、シミュレーションを行うことによ
り、当該レイアウトにおける前記第1設計単位に関する
諸物理量の分布情報(F7)を得る再シミュレーション
手段(11)と、 前記再シミュレーション手段(11)で得られた分布情
報(F7)から物理量毎の分布図を出力する再出力手段
(13)とを有し、 前記諸物理量の分布情報(F5またはF7)が所定の仕
様を満たすまで、前記再レイアウト決定手段(9)、前
記再シミュレーション手段(11)、及び前記再出力手
段(13)の処理を繰り返し行うことを特徴とする請求
項1に記載の半導体集積回路のレイアウト設計支援装
置。 - 【請求項3】 前記第1の設計単位がセルであり、前記
第2の設計単位が機能モジュールであることを特徴とす
る請求項1または2に記載の半導体集積回路のレイアウ
ト設計支援装置。 - 【請求項4】 前記第1の設計単位が機能モジュールで
あり、前記第2の設計単位がチップであることを特徴と
する請求項1または2に記載の半導体集積回路のレイア
ウト設計支援装置。 - 【請求項5】 前記第1の設計単位がチップであり、前
記第2の設計単位がウエハーであることを特徴とする請
求項1または2に記載の半導体集積回路のレイアウト設
計支援装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6048411A JPH07262238A (ja) | 1994-03-18 | 1994-03-18 | 半導体集積回路のレイアウト設計支援装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6048411A JPH07262238A (ja) | 1994-03-18 | 1994-03-18 | 半導体集積回路のレイアウト設計支援装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07262238A true JPH07262238A (ja) | 1995-10-13 |
Family
ID=12802570
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6048411A Withdrawn JPH07262238A (ja) | 1994-03-18 | 1994-03-18 | 半導体集積回路のレイアウト設計支援装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07262238A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010262338A (ja) * | 2009-04-30 | 2010-11-18 | Fujitsu Ltd | 電磁流分布処理装置、電磁流分布処理方法、及び電磁流分布処理プログラム |
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1994
- 1994-03-18 JP JP6048411A patent/JPH07262238A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010262338A (ja) * | 2009-04-30 | 2010-11-18 | Fujitsu Ltd | 電磁流分布処理装置、電磁流分布処理方法、及び電磁流分布処理プログラム |
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