JPH07262150A - Parallel computer - Google Patents

Abstract

PURPOSE:To secure the consistency of contents between a cache in a reception processor and a memory and to eliminate the need of making the communication area, where messages are written, resident in the memory in the case of the method where messages to be transferred between user processes are directly written in the communication area assigned to the transmission destination process. CONSTITUTION:When a message is received, the message header is written in a memory 4 by a memory write circuit 251, and the OS issues a cache flash instruction which designates the communication area designated by this message header. A cache memory 11 which is flashed by this instruction is used, and data belonging to this communication area is made invalid. If this data is updated after being read out from the memory 4 to the cache memory 11, it is written back to the memory 4. If the communication area is paged out of the memory 4, the OS reserves the communication area designated by the message header in the memory 4.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、それぞれローカルメモ
リとプロセッサを有し、ネットワークで相互にデータを
交換しながらする、互いに異なる処理を並列に実行する
複数のプロセッサユニットからなる並列計算機に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a parallel computer having a plurality of processor units each having a local memory and a processor and executing different processes in parallel while exchanging data with each other via a network.

【０００２】[0002]

【従来の技術】従来の典型的な並列計算機では、それぞ
れローカルメモリとプロセッサとから構成される複数の
プロセッサユニットが、ネットワークを介して相互に接
続されている。2. Description of the Related Art In a typical conventional parallel computer, a plurality of processor units each including a local memory and a processor are connected to each other via a network.

【０００３】複数の他のプロセッサユニット間でのデー
タ転送は、このネットワークを介して行なわれる。Data transfer between a plurality of other processor units is performed via this network.

【０００４】並列計算機の高速化のためには、プロセッ
サ間のデータ転送の時間を軽減することが重要である。In order to increase the speed of a parallel computer, it is important to reduce the data transfer time between processors.

【０００５】一般に、異なるプロセッサユニットで並列
に実行される、プロセスと呼ばれる複数のユーザプログ
ラム間でのデータの転送を、それぞれのプロセッサユニ
ットを制御するオペレーティングシステム（ＯＳ）の制
御の元で行なう方法が知られている。Generally, there is a method of transferring data between a plurality of user programs called processes, which are executed in parallel by different processor units, under the control of an operating system (OS) controlling each processor unit. Are known.

【０００６】すなわち、各プロセッサユニットで実行中
のいずれかのプロセスから他のプロセッサユニットに属
するプロセスにデータを転送するときに、送信元プロセ
ッサユニットでは、いずれかのプロセスに割り当てたユ
ーザ空間内の通信領域からそのプロセッサユニット内の
ＯＳ内のカーネル空間内の通信領域へそのデータをコピ
ーし、コピーされたデータを他のプロセッサユニットに
宛てて送信していた。受信先プロセッサユニットではそ
のデータをその受信先プロセッサユニット内のＯＳのカ
ーネル空間の通信領域にまず、書込み、その後、送信先
プロセスに割り当てたユーザ空間内の通信領域にそのＯ
Ｓ用の通信領域からそのデータをコピーする。That is, when data is transferred from any process running in each processor unit to a process belonging to another processor unit, the transmission source processor unit performs communication in the user space assigned to any process. The data is copied from the area to the communication area in the kernel space in the OS in the processor unit, and the copied data is sent to another processor unit. In the receiver processor unit, the data is first written in the communication area in the kernel space of the OS in the receiver processor unit, and then the data is written in the communication area in the user space assigned to the destination process.
The data is copied from the communication area for S.

【０００７】[0007]

【発明が解決しようとする課題】並列計算機にこのよう
なデータ通信方法を適用すると、カーネル空間とユーザ
プロセス空間の間のデータのコピーがオーバヘッドとし
て問題である。When such a data communication method is applied to a parallel computer, copying data between the kernel space and the user process space poses a problem as overhead.

【０００８】この問題を解決するために、本出願人は特
願平３ー２４１０９４などのいくつかの特許出願を行な
った。In order to solve this problem, the present applicant has filed several patent applications such as Japanese Patent Application No. 3-241094.

【０００９】特願平３ー２４１０９４では、送信元プロ
セッサユニット及び受信先プロセッサユニットの双方に
おいて、送信元プロセスの通信領域および送信先のプロ
セスの通信領域を、それぞれのプロセッサユニットのメ
モリ上に常駐させ、データの通信を、それぞれのプロセ
ッサユニットのＯＳを介しないで、これらの常駐した通
信領域間で直接行なう方法を提案している。In Japanese Patent Application No. 3-241094, the communication area of the transmission source process and the communication area of the transmission destination process are made resident in the memory of each processor unit in both the transmission source processor unit and the reception destination processor unit. , A method of directly performing data communication between these resident communication areas without going through the OS of each processor unit.

【００１０】このような並列計算機では、受信したデー
タが、それを使用すべきユーザプロセスに割り当てられ
た通信領域に書き込まれる。このような構成の並列計算
機にキャッシュメモリを使用した場合、この通信領域
は、ユーザプロセスによりこの受信と非同期にアクセス
されるため、受信された最近のデータで更新される前の
古いデータがキャッシュに保持されたままであることが
起こり得て、プロセッサはこの古い値を使って演算を行
なう可能性がある。In such a parallel computer, the received data is written in the communication area assigned to the user process that should use it. When a cache memory is used in a parallel computer with such a configuration, this communication area is accessed asynchronously by this reception by the user process, so old data before being updated with the latest received data is stored in the cache. It is possible that it will remain held and the processor may use this old value to perform operations.

【００１１】また、特願平３ー２４１０９４では通信領
域はすべてメモリに常駐していることが必要である。し
かし、ユーザプロセス数が多く、かつこれらのプロセス
が通信領域をメモリ上に常駐させてしまうとメモリ上で
ＯＳが自由に使える領域が減少してしまう。この様にＯ
Ｓが自由に使える領域が減少すると、しばしば２次記憶
装置、例えばディスクとメモリとの間でスワッピングが
発生し、並列計算機の性能を低下させる可能性がある。Further, in Japanese Patent Application No. 3-241094, it is necessary that the entire communication area be resident in the memory. However, if the number of user processes is large and these processes make the communication area resident in the memory, the area in which the OS can be freely used decreases. O like this
When the area where S is freely available decreases, swapping often occurs between a secondary storage device, for example, a disk and a memory, which may reduce the performance of a parallel computer.

【００１２】本発明の第１の目的は、内部にキャッシュ
メモリを持つプロセッサを複数使用し、このキャッシュ
メモリとそのプロセッサ内のメモリとの間で内容の一貫
性を保証した並列計算機を提供することにある。A first object of the present invention is to provide a parallel computer which uses a plurality of processors each having a cache memory therein and guarantees the consistency of contents between the cache memories and the memories in the processors. It is in.

【００１３】本発明の第２の目的は、複数のプロセスが
使用する複数の通信領域を、すべてメモリに常駐させる
ことなく、プロセス間通信を実現する並列計算機を提供
することにある。A second object of the present invention is to provide a parallel computer which realizes inter-process communication without making a plurality of communication areas used by a plurality of processes all resident in a memory.

【００１４】[0014]

【課題を解決するための手段】本願第１の発明では、並
列計算機を構成する各プロセッサユニットに、キャッシ
ュと、該キャッシュに含まれ、該受信した情報が指定す
る書込み位置のデータが、該プロセッサの該メモリから
該キャッシュに保持されているか否かを判定し、該受信
した情報が指定する該書込み位置のデータが該キャッシ
ュに保持されていると判定されたときには、該キャッシ
ュ内の該保持されているデータを無効にする手段と、該
無効回路による該キャッシュに保持されたデータの無効
の後に、該受信したデータを、該メモリ内の、受信した
メッセージ内の情報が指定する書き込み位置に書き込む
回路とを設けた。According to the first invention of the present application, in each processor unit constituting a parallel computer, a cache and data at a write position included in the cache and designated by the received information is stored in the processor. If it is determined that the data at the write position designated by the received information is held in the cache, the data in the cache is held in the cache. Means for invalidating existing data, and after invalidating the data held in the cache by the invalidation circuit, writes the received data in a write position in the memory specified by information in the received message. And circuit.

【００１５】そして、本願第２の発明では、並列計算機
を構成する各プロセッサユニットに、少なくとも一つの
ユーザプロセスに割り当てられ、プロセッサユニットの
メモリに確保されている通信領域に関する情報であっ
て、その通信領域の識別子を含む情報を保持する回路
と、複数のプロセッサユニットの内のいずれか一つの送
信先プロセッサユニットに、送信すべきデータと、その
データを使用すべき送信先ユーザプロセスに割り当てら
れた通信領域の識別子と、該送信すべきデータを書き込
むべき、該送信先プロセッサ内の該メモリ内の位置を指
定する情報とを含むメッセージを該ネットワークを介し
て送信する送信回路と、受信されたメッセージに含まれ
た識別子を有する通信領域が、該保メモリに確保されて
いるか否かを該保持回路に保持された情報に基づいて判
別し、その通信領域が該メモリに確保されていないとき
に、該プロセッサを制御するＯＳにその識別子を通知し
て、その通信領域を該メモリに確保することを要求する
回路と、該通信領域が該メモリに確保された後に、該受
信されたメッセージに含まれた情報が指定する、該メモ
リ内の、該確保された通信領域内の位置に、受信したメ
ッセージに含まれたデータを書き込む回路とを設けた。In the second invention of the present application, the information regarding the communication area allocated to at least one user process and secured in the memory of the processor unit is assigned to each processor unit constituting the parallel computer. A circuit for holding information including an area identifier, data to be transmitted to any one destination processor unit among a plurality of processor units, and communication assigned to a destination user process that should use the data A transmission circuit for transmitting a message including an identifier of a region and information specifying a position in the memory in the destination processor where the data to be transmitted is to be written, and a message to be received. Whether or not the communication area having the included identifier is secured in the protected memory is stored. It is determined based on the information stored in the memory, and when the communication area is not secured in the memory, the OS controlling the processor is notified of the identifier to secure the communication area in the memory. The requesting circuit and the received message at the position in the reserved communication area in the memory specified by the information included in the received message after the communication area is reserved in the memory And a circuit for writing the data contained in.

【００１６】[0016]

【作用】本願第１の発明によれば、プロセッサ内部に存
在するキャッシュメモリとメモリの内容の一貫性がメッ
セージの受信時に保証される。According to the first invention of the present application, the consistency of the cache memory existing inside the processor and the contents of the memory is guaranteed when the message is received.

【００１７】また、本願第２の発明によれば、プロセス
間通信において受け取るべき通信領域がメモリ上にない
場合にＯＳに通信領域の識別子を指定して、その通信領
域をメモリ上に確保することを依頼することにより、メ
ッセージを正しく受信することができる。According to the second invention of the present application, when the communication area to be received in the inter-process communication is not on the memory, the identifier of the communication area is designated to the OS to secure the communication area on the memory. By requesting, the message can be received correctly.

【００１８】[0018]

【実施例】図１に本発明にかかわる並列計算機の構成を
示す。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT FIG. 1 shows the configuration of a parallel computer according to the present invention.

【００１９】この並列計算機は演算を並列に実行する単
位であるプロセッサユニット１と複数のプロセッサユニ
ットを結合するネットワーク２から構成されている。図
１では簡単の為、１つのプロセッサユニット１とネット
ワーク２のみが示されている。ネットワーク２は複数の
プロセッサユニットを結合し、送信元プロセッサユニッ
トが送出したメッセージに格納されている受信先プロセ
ッサユニットのアドレス（Ｕａｄｒ）に従って、受信先
プロセッサユニットにメッセージを転送する。This parallel computer comprises a processor unit 1 which is a unit for executing operations in parallel and a network 2 which connects a plurality of processor units. In FIG. 1, only one processor unit 1 and the network 2 are shown for simplicity. The network 2 connects a plurality of processor units and transfers the message to the destination processor unit according to the address (Uadr) of the destination processor unit stored in the message sent by the source processor unit.

【００２０】各プロセッサユニット１は、プロセッサユ
ニット内でデータ処理を行なうプロセッサ３と、プロセ
ッサ３からのメッセージ送信指示に従い、ネットワーク
２に、送信すべきデータを含むメッセージを送信する送
信制御回路５と、ネットワーク２からこのプロセッサユ
ニット宛てに送信されてきたメッセージを受信し、メモ
リ４に書き込む受信制御回路６と、プロセッサ３で実行
されるプログラム及びデータを保持するメモリ４と、メ
モリ４のコピーを格納し、プロセッサ３によるメモリア
クセスレイテンシーを小さくし、演算処理の向上を計る
ためにキャッシュメモリ１１がある。なお、図１ではプ
ロセッサ３は簡単の為、１つしか記述されていないが複
数のプロセッサがプロセッサユニット１内にあることを
妨げるものではない。Each processor unit 1 carries out data processing within the processor unit, and a transmission control circuit 5 for transmitting a message including data to be transmitted to the network 2 in accordance with a message transmission instruction from the processor 3. A reception control circuit 6 which receives a message transmitted from the network 2 to this processor unit and writes it in the memory 4, a memory 4 which holds a program and data executed by the processor 3, and a copy of the memory 4 are stored. The cache memory 11 is provided in order to reduce the memory access latency by the processor 3 and improve the arithmetic processing. In FIG. 1, only one processor 3 is shown for simplicity, but this does not prevent a plurality of processors from being present in the processor unit 1.

【００２１】プロセッサ３では、先に引用した特願平３
ー２４１０９４に記載のごとく、複数のユーザプロセス
がＯＳの制御の元で実行され、各プロセスには、あらか
じめ他のプロセッサユニットで実行中のプロセスとの通
信に使用される通信領域がそのプロセスに割り当てたユ
ーザ空間に割り当てられて、他のプロセスとのデータ通
信は、この通信領域を介してなされる。すなわち、受信
制御回路６は、他のプロセッサユニットから転送された
メッセージに含まれるデータを、メモリ４内の、送信先
プロセスに割り当てられた実の通信領域に書込む。In the processor 3, the Japanese Patent Application No.
-241094, a plurality of user processes are executed under the control of the OS, and each process is assigned a communication area used in advance for communication with a process being executed by another processor unit. Data communication with other processes assigned to the user space is performed through this communication area. That is, the reception control circuit 6 writes the data included in the message transferred from another processor unit into the actual communication area in the memory 4, which is assigned to the destination process.

【００２２】本実施例では、特願平３ー２４１０９４と
異なり、キャッシュメモリ１１を有する。さらに、本実
施例では、特願平３ー２４１０９４と異なり、各プロセ
スの実の通信領域はメモリ４に常駐しなくてもよいよう
にしている。すなわち、ＯＳによりページアウトする対
象にしている。これにより、複数の通信領域が一部が現
に使用されていない場合、使用されていない一部の通信
領域がメモリ４内に常駐していることにより生じるメモ
リ４の無用な使用を減らすようにしている。In this embodiment, unlike the Japanese Patent Application No. 3-241094, the cache memory 11 is provided. Furthermore, in the present embodiment, unlike the Japanese Patent Application No. 3-241094, the actual communication area of each process does not have to reside in the memory 4. That is, the page is targeted by the OS. This reduces unnecessary use of the memory 4 caused by the fact that some unused communication areas are resident in the memory 4 when some of the communication areas are not actually used. There is.

【００２３】なお、ページアウトされた通信領域等を保
持する２次記憶装置は、並列計算機を構成する複数のプ
ロセッサユニットに共通に設けられ、ネットワーク２を
介して、各プロセッサユニットに接続されているが、こ
こでは簡単化のために図示されていない。なお、この２
次記憶装置は、各プロセッサユニットごとに設けてもよ
いことはいうまでもない。The secondary storage device for holding the paged-out communication area and the like is provided in common to a plurality of processor units constituting the parallel computer, and is connected to each processor unit via the network 2. However, it is not shown here for simplicity. In addition, this 2
It goes without saying that the next storage device may be provided for each processor unit.

【００２４】これらの相違に関連して、受信制御回路６
は、この受信データの書込み前に、ＯＳに割り込むよう
になっている点で、特願平３ー２４１０９４と異なる。
ＯＳの介入を求めるのは以下の処理をするためである。In relation to these differences, the reception control circuit 6
Differs from Japanese Patent Application No. 3-241094 in that it interrupts the OS before writing the received data.
The reason for requesting the intervention of the OS is to perform the following processing.

【００２５】１）まず、キャッシュメモリの無効をＯＳ
が実行する。すなわち、キャッシュメモリ１１には、こ
の受信データで書き換えられる前の古いデータを保持し
ている可能性があり、受信データを単にメモリ４に記載
しただけでは、プロセッサ３が、このキャッシュメモリ
１１内の古いデータを使用するという問題がある。この
ため、本実施例では、受信したデータと同じデータがキ
ャッシュメモリ１１にあるときには、そのキャッシュメ
モリ内のデータを無効にするようにして、この問題を回
避するようにした。1) First, disable the cache memory by the OS
To run. That is, there is a possibility that the cache memory 11 retains old data that has not been rewritten with this received data. Therefore, if the received data is simply described in the memory 4, the processor 3 can store the received data in the cache memory 11. There is a problem of using old data. Therefore, in the present embodiment, when the same data as the received data is in the cache memory 11, the data in the cache memory is invalidated to avoid this problem.

【００２６】本実施例では、プロセッサ３で発行したキ
ャッシュフラッシュ命令に応答して無効処理を実施する
回路（図示せず）を有する公知のキャッシュメモリを使
用する。このため、本実施例では、ＯＳにこの命令の発
行を求めることにより、公知のキャッシュメモリを使用
して上記受信データに関連する無効処理を実施するため
の特別の回路を使用しないで済むようにしている。この
結果、本実施例で使用するプロセッサには、並列計算機
に特化されたプロセッサではなく、ワークステーション
やパーソナルコンピュータなどに用いられる一般のマイ
クロプロセッサを用いることが可能になり、それでもっ
て、並列計算機を安価に構成することを可能となる。In this embodiment, a known cache memory having a circuit (not shown) for executing invalidation processing in response to a cache flush instruction issued by the processor 3 is used. For this reason, in this embodiment, by requesting the OS to issue this command, it is possible to avoid the use of a special circuit for performing the invalidation processing related to the above-mentioned received data by using a known cache memory. . As a result, the processor used in the present embodiment can be a general microprocessor used for workstations, personal computers, etc., instead of a processor specialized for parallel computers. Can be configured at low cost.

【００２７】２）つぎに、受信データを格納すべき実の
通信領域が、メモリ４からページアウトされている場合
には、ＯＳがその通信領域をページインする。2) Next, when the actual communication area in which the received data is to be stored is paged out from the memory 4, the OS page-in the communication area.

【００２８】このようなＯＳの介入を得て、受信データ
のメモリ４への書込みを行なうために、本実施例の受信
制御回路６では、メモリ書込み回路２５１により、受信
したメッセージのヘッダをメモリ４内のヘッダバッファ
５２に書込み、その後、分割通知回路２５３により、Ｏ
Ｓにデータの受信を通知し、その後、メモリ書込み回路
２５１が、ＯＳが上記ＯＳの処理を実行後に発行する、
受信データの書込み指示を待ち合わせ、その書込み指示
を受けて、受信したデータのメモリ４の通信領域５４に
受信データとデータ受信を示すフラグＲＣを書込むよう
になっている。In order to write the received data to the memory 4 with the intervention of the OS as described above, in the reception control circuit 6 of the present embodiment, the memory writing circuit 251 causes the header of the received message to be stored in the memory 4. In the internal header buffer 52, and then the division notification circuit 253
S is notified of the data reception, and then the memory writing circuit 251 issues the OS after executing the processing of the OS,
Upon receiving a write data write instruction, the write data write instruction is written in the communication area 54 of the memory 4 for the received data and the flag RC indicating the data reception.

【００２９】さて、本実施例で使用するメッセージのフ
ォーマットを説明する。図１において、７がメッセージ
である。メッセージはメッセージヘッダとデータから構
成される。メッセージヘッダは送信先プロセッサユニッ
トアドレス（Ｕａｄｒ）、メッセージヘッダの長さ（Ｌ
ｎ０）、データ長（Ｌｎ１）、受信先のプロセスの通信
領域に割り当てられた識別子（Ｃｉｄ）、その通信領域
のパスワード（Ａｃ）、本実施例に特徴的なメッセージ
の分割書込を指示するビット（Ｈｓ）、通信領域内の、
データを書き込むべき部分の先頭アドレス（Ｒｏ）、受
信完了フラグを書き込むべき通信領域内位部分の先頭ア
ドレス（ＲＦｏ）、そして送信元プロセッサユニットか
ら受信先プロセッサユニットへソフトウエアが使用する
制御情報を格納するためのフィールド（ＥＸＦ）、から
構成される。ここで先頭アドレスＲｏ、ＲＦｏはいずれ
も、通信領域の先頭のアドレスからのオフセット値であ
る。Now, the format of the message used in this embodiment will be described. In FIG. 1, 7 is a message. The message consists of message header and data. The message header is the destination processor unit address (Uadr), the length of the message header (L
n0), the data length (Ln1), the identifier (Cid) assigned to the communication area of the receiving process, the password (Ac) of the communication area, and the bit instructing the divided writing of the message characteristic of this embodiment. (Hs) in the communication area,
Stores the start address (Ro) of the part to write the data, the start address (RFo) of the inner part of the communication area to write the reception completion flag, and the control information used by the software from the source processor unit to the destination processor unit. A field (EXF) for doing. Here, the head addresses Ro and RFo are both offset values from the head address of the communication area.

【００３０】次に、メッセージの送信について説明す
る。Next, message transmission will be described.

【００３１】図１において、送信制御回路５は、メモリ
４から読みだしたメッセージの内容を保持するレジスタ
１０１と１０２、メッセージを生成しネットワークへ転
送するメッセージ生成回路１０３から構成されている。In FIG. 1, the transmission control circuit 5 comprises registers 101 and 102 for holding the contents of the message read from the memory 4, and a message generation circuit 103 for generating the message and transferring it to the network.

【００３２】プロセッサ３は、送信元のプロセスが発行
する複数の命令に応答して、メモリ４から必要な情報す
なわち、受信先プロセッサユニットアドレスＵａｄｒ、
メッセージヘッダ長Ｌｎ０、データ長Ｌｎ１、受信先プ
ロセッサユニットの通信領域識別子Ｃｉｄ、パスワード
Ａｃ、分割指示Ｈｓ、データの書込アドレスＲｏ、受信
完了フラグの書込アドレスＲＦｏ、そしてソフトウエア
制御情報ＥＸＦをレジスタ１０１に設定し、送信するデ
ータをレジスタ１０２に設定する。The processor 3 responds to a plurality of instructions issued by the process of the transmission source with the information required from the memory 4, that is, the destination processor unit address Uadr,
The message header length Ln0, the data length Ln1, the communication area identifier Cid of the receiving destination processor unit, the password Ac, the division instruction Hs, the write address Ro of the data, the write address RFo of the reception completion flag, and the software control information EXF are registered. 101 is set, and the data to be transmitted is set in the register 102.

【００３３】本実施例ではプロセッサ３がこれらの情報
あるいはデータをレジスタ１０１、１０２に設定するに
当たり、これらの情報あるいはデータのいずれかがキャ
ッシュメモリ１１にのみ存在する場合、キャッシュメモ
リ１１内のその情報あるいはデータの最近の値をメモリ
４に書き戻すストア命令を実行した後、上記レジスタへ
のその情報あるいはデータの転送を行なう。それによ
り、プロセッサ３はこれらのレジスタにその情報あるい
はデータの最新の値を転送できる。In the present embodiment, when the processor 3 sets these information or data in the registers 101 and 102, if any of these information or data exists only in the cache memory 11, the information in the cache memory 11 is stored. Alternatively, after executing a store instruction for writing the latest value of the data to the memory 4, the information or the data is transferred to the register. Thereby, the processor 3 can transfer the latest value of the information or data to these registers.

【００３４】その後、送信制御回路５ではプロセッサ３
によって設定されたレジスタ１０１、１０２からメッセ
ージ生成回路１０３がメッセージ７を生成し、ネットワ
ーク２へ送信する。Thereafter, in the transmission control circuit 5, the processor 3
The message generation circuit 103 generates the message 7 from the registers 101 and 102 set by the above and transmits it to the network 2.

【００３５】メッセージの受信について説明する。Reception of a message will be described.

【００３６】図１において、５１は、メモリ４内に設け
られた、受信したデータおよびデータ受信を示すフラグ
ＲＣを書き込む、一つのプロセスに対する通信領域であ
る。図では、簡単化のために、他のプロセス用の通信領
域は図示されていない。５２は、受信したメッセージの
ヘッダを格納する、複数のプロセスに共通に使用される
ヘッダバッファである。In FIG. 1, reference numeral 51 is a communication area for writing one process, which is provided in the memory 4 and in which the received data and the flag RC indicating the data reception are written. In the figure, communication areas for other processes are not shown for simplicity. Reference numeral 52 is a header buffer that is used commonly by a plurality of processes and stores the header of the received message.

【００３７】受信制御回路６は、そのプロセッサユニッ
トで実行中の複数のプロセスに割り当てられた複数の通
信領域５１に関する情報を保持する通信領域管理テーブ
ル（ＬＣＴ）２０１と、ヘッダバッファ５２の先頭アド
レスを格納するヘッダアドレスレジスタ（ＣＰＨＡＲ）
２０２と、ネットワークから受信したメッセージを一時
的に保持する入力バッファ２０４と、受信したメッセー
ジをメモリ４へ書き込むのを制御するメッセージ書込回
路２０３とから構成される。The reception control circuit 6 stores a communication area management table (LCT) 201 holding information on a plurality of communication areas 51 assigned to a plurality of processes being executed in the processor unit, and a head address of the header buffer 52. Header address register to store (CPHA R)
202, an input buffer 204 that temporarily holds a message received from the network, and a message writing circuit 203 that controls writing of the received message to the memory 4.

【００３８】通信領域管理テーブル２０１には、複数の
プロセスの通信領域の各々に対応して次のフィールドが
存在する。すなわち、その通信領域の識別子（Ｃｉ
ｄ）、Ｃｉｄで示される通信領域がメモリ上にあること
を示すビット（Ｖ）、本発明の特徴である通信領域への
データの書込を分割書込とすることを示すビット（Ｈ
ｓ）、通信領域への書込の保護を目的としたパスワード
（Ａｃ）、通信領域の先頭アドレス（Ｂａ）、そして、
通信領域の大きさ（Ｓｚ）である。通信領域管理テーブ
ル２０１には、ＯＳがメモリ４にあるプロセスのための
通信領域を確保するときに、ＯＳからの命令に応答して
プロセッサ３によってその通信領域に関する情報が設定
される。この際、通信領域管理テーブル２０１のその通
信領域に関するＨｓビットを必ず１にする。これは、例
えば送信元プロセッサユニットでメッセージ中のＨｓビ
ットを１にしないでメッセージを送信しても、必ず後述
する分割書込を行なうためである。また、通信領域管理
テーブル２０１は、メッセージバッファ２０４から、受
信したメッセージの通信領域の識別子Ｃｉｄに依って検
索されたときに、この識別子Ｃｉｄを有する通信領域に
関するすべてのフィールドを出力する。The communication area management table 201 has the following fields corresponding to the communication areas of a plurality of processes. That is, the identifier of the communication area (Ci
d), a bit (V) indicating that the communication area indicated by Cid is on the memory, and a bit (H indicating that the writing of data to the communication area, which is a feature of the present invention, is divided writing.
s), a password (Ac) for the purpose of protecting writing to the communication area, a start address (Ba) of the communication area, and
It is the size (Sz) of the communication area. In the communication area management table 201, when the OS secures a communication area for a process in the memory 4, the processor 3 sets information regarding the communication area in response to a command from the OS. At this time, the Hs bit for the communication area in the communication area management table 201 is set to 1 without fail. This is because, for example, even if the transmission source processor unit does not set the Hs bit in the message to 1 and transmits the message, the divided writing described below is always performed. In addition, the communication area management table 201 outputs all the fields related to the communication area having this identifier Cid when the message buffer 204 searches for the communication area identifier Cid of the received message.

【００３９】メッセージ書込回路２０３は本実施例で特
徴的な回路であり、分割書込を行なうかいなかを判定す
る分割書込判定回路２５２と、分割書込を行なう場合
に、メッセージヘッダの書込を行なったことをプロセッ
サ３に通知する分割通知回路２５３と、メモリ４に、受
信したメッセージのヘッダおよびデータを書込むメモリ
書込回路２５１からなる。The message writing circuit 203 is a circuit characteristic of the present embodiment, and includes a division writing determination circuit 252 for determining whether or not division writing is performed, and a message header writing for performing division writing. The memory 3 includes a division notifying circuit 253 for notifying the processor 3 that the message has been inserted, and a memory writing circuit 251 for writing the header and data of the received message in the memory 4.

【００４０】分割書込判定回路２５２の詳細を図２に示
す。分割書込判定回路２５２は、比較回路２６１とＡＮ
Ｄゲート２６２〜２６３とＯＲゲート２６４から構成さ
れる。比較回路２６１は通信領域管理テーブル２０１か
ら得られたパスワードＡｃと受信したメッセージのパス
ワードＡｃを比較し、一致する場合には１を出力し、不
一致の場合には０を出力する。Details of the divisional write determination circuit 252 are shown in FIG. The divided write determination circuit 252 includes a comparison circuit 261 and an AN.
It is composed of D gates 262 to 263 and an OR gate 264. The comparison circuit 261 compares the password Ac obtained from the communication area management table 201 with the password Ac of the received message, and outputs 1 if they match and 0 if they do not match.

【００４１】ＡＮＤゲート２６２は通信領域管理テーブ
ル２０１から得られたＶビットと比較回路２６１の出力
を入力として、Ｖビットが１でかつ比較回路２６１の出
力が０のときに出力信号ＩＮＨを１とする。この信号は
通信領域への書込不許可を表し、メモリ書込回路２５１
へ通知され、メッセージ書込を抑止する。ＡＮＤゲート
２６３は比較回路２６１の出力と通信領域管理テーブル
２０１から得られたＶビットとＨｓビットの論理積を出
力する。この出力は通信領域への書込許可があり、かつ
分割書込が有効であることを表す。ＯＲゲート２６４は
通信領域管理テーブル２０１から得られたＶビットとＡ
ＮＤゲート２６３の出力と入力バッファ２０４に保持さ
れたメッセージのＨｓビットを入力とし、Ｖビットが０
か、ＡＮＤゲート２６３の出力が１か、Ｈｓビットが１
の時に出力を１とする。この出力は、分割書込を行なう
ことを表し、メモリ書込回路２５１にはＳＴＰ信号とし
て通知され、分割通知回路２５３にはＳＰ信号として通
知される。この回路２５３は、ＳＰ信号に応答して、こ
の信号をメッセージの受信を通知する割り込み信号ＩＮ
Ｔとしてプロセッサ３のＯＳに転送するドライバからな
る。The AND gate 262 receives the V bit obtained from the communication area management table 201 and the output of the comparison circuit 261, and when the V bit is 1 and the output of the comparison circuit 261 is 0, sets the output signal INH to 1. To do. This signal indicates that writing to the communication area is not permitted, and the memory writing circuit 251
Is notified and the message writing is suppressed. The AND gate 263 outputs the logical product of the output of the comparison circuit 261 and the V bit and the Hs bit obtained from the communication area management table 201. This output indicates that the writing to the communication area is permitted and the divided writing is effective. The OR gate 264 uses the V bit and A obtained from the communication area management table 201.
The output of the ND gate 263 and the Hs bit of the message held in the input buffer 204 are input, and the V bit is 0.
Or the output of the AND gate 263 is 1 or the Hs bit is 1
The output is set to 1 when. This output indicates that the divided writing is performed, and the memory writing circuit 251 is notified as the STP signal, and the division notifying circuit 253 is notified as the SP signal. This circuit 253 responds to the SP signal by sending an interrupt signal IN for notifying the reception of the message.
It consists of a driver that transfers to the OS of the processor 3 as T.

【００４２】図３にメモリ書込回路２５１の詳細を示
す。メモリ書込回路２５１は、加算回路２７１〜２７３
と、セレクタ２７６と、比較回路２７４〜２７５と、Ｏ
Ｒゲート２７７と、メッセージ書込制御回路２７８から
構成される。加算回路２７１〜２７２は、それぞれ通信
領域管理テーブル２０１から得られた通信領域の先頭ア
ドレスＢａと入力バッファ２０４に保持されたメッセー
ジのデータ書込アドレスＲｏ、受信完了フラグの書込ア
ドレスＲＦｏを加算して出力する。セレクタ２７６はヘ
ッダアドレスレジスタ２０２と加算回路２７１〜２７２
の全部で３つの出力から信号ＡＳに従って１つを選択し
てメモリ４に出力するアドレスセレクタである。加算回
路２７３は入力バッファ２０４に保持されたメッセージ
のデータ書込アドレスＲｏとＬｎ１を加算して、データ
を通信領域に書き込む大きさを出力する。比較回路２７
４〜２７５は、それぞれ加算回路２７３の出力であるデ
ータを通信領域に書き込む大きさと通信領域管理テーブ
ル２０１から得られた通信領域の大きさＳｚ、受信フラ
グの書込位置ＲＦｏと通信領域の大きさＳｚを比較し、
それぞれ通信領域に収まらない場合に１を出力する。こ
れらの信号が１の場合にはメッセージ書込を抑止する。FIG. 3 shows details of the memory writing circuit 251. The memory write circuit 251 includes adder circuits 271-273.
, Selector 276, comparison circuits 274-275, O
It is composed of an R gate 277 and a message writing control circuit 278. The adder circuits 271-272 respectively add the start address Ba of the communication area obtained from the communication area management table 201, the data write address Ro of the message held in the input buffer 204, and the write address RFo of the reception completion flag. Output. The selector 276 includes a header address register 202 and adder circuits 271-272.
Is an address selector that selects one from all three outputs according to the signal AS and outputs the selected one to the memory 4. The adder circuit 273 adds the data write address Ro of the message held in the input buffer 204 and Ln1 and outputs the size of writing the data in the communication area. Comparison circuit 27
4 to 275 are the size of writing the data output from the adder circuit 273 in the communication area, the size Sz of the communication area obtained from the communication area management table 201, the write position RFo of the reception flag, and the size of the communication area. Compare Sz,
1 is output when they do not fit in the communication area. When these signals are 1, message writing is suppressed.

【００４３】ＯＲゲート２７７は分割書込判定回路２５
２の出力ＩＮＨと比較回路２７４〜２７５の出力の論理
和をとり、ＡＢＮを出力する。出力信号ＡＢＮはこのメ
ッセージのメモリ書込を行なわないことを表す。The OR gate 277 is a divisional write determination circuit 25.
The output INH of 2 and the outputs of the comparison circuits 274 to 275 are ORed and ABN is output. Output signal ABN indicates that this message is not written to memory.

【００４４】図７にメッセージ書込制御回路２７８の構
成を示す。メッセージ書込制御回路２７８はメッセージ
ヘッダ書込回路２８０、データ書込回路２８１、フラグ
書込回路２８２、ＲＳ待合せ回路２８３、ＡＮＤゲート
２８４ないし２８６、ＯＲゲート２８５ないし２８８、
そしてセレクタ２８７から構成される。このメッセージ
書込回路２７８の動作を図４の処理フローを用いながら
説明する。FIG. 7 shows the configuration of the message writing control circuit 278. The message writing control circuit 278 includes a message header writing circuit 280, a data writing circuit 281, a flag writing circuit 282, an RS waiting circuit 283, AND gates 284 to 286, OR gates 285 to 288, and
Then, it is composed of a selector 287. The operation of the message writing circuit 278 will be described with reference to the processing flow of FIG.

【００４５】まず、メッセージが入力バッファに保持さ
れると処理が始まり、処理５０１に進む（処理５０
０）。First, the process starts when the message is held in the input buffer, and the process proceeds to process 501 (process 50).
0).

【００４６】ＯＲゲート２７７の出力信号ＡＢＮが０の
場合にのみメッセージヘッダ書込回路２８０が動作す
る。すなわち、０の場合には、メッセージの書込を行な
うために処理５０２に進む。１の場合にはメッセージの
書込を行なわないため、処理５０７に進み、処理を終了
する（処理５０１）。The message header writing circuit 280 operates only when the output signal ABN of the OR gate 277 is 0. That is, if it is 0, the process proceeds to step 502 to write a message. In the case of 1, the message is not written, and therefore the process proceeds to step 507 and the process is ended (step 501).

【００４７】ＡＢＮが０の場合には、メッセージヘッダ
書込回路２８０が動作して、まずメッセージヘッダをメ
モリに書き込む。すなわち、出力信号Ｗ０を１にするこ
とで、セレクタ２８７は０を選択してＡＳに０を出力す
る。これにより、セレクタ２７６の出力をヘッダアドレ
スレジスタ２０２とする。そして、ＯＲゲード２８８の
出力ＷはＷ０が１であるため１になり、メッセージヘッ
ダをメモリ４のヘッダバッファ５２に書き込み、終了す
ると出力ＥＮＤ０を１にする。そして、処理５０３に進
む（処理５０２）。When ABN is 0, the message header writing circuit 280 operates to write the message header in the memory. That is, by setting the output signal W0 to 1, the selector 287 selects 0 and outputs 0 to AS. As a result, the output of the selector 276 becomes the header address register 202. Then, the output W of the OR gate 288 becomes 1 because W0 is 1, and the message header is written in the header buffer 52 of the memory 4, and when it is completed, the output END0 is set to 1. Then, the process proceeds to process 503 (process 502).

【００４８】分割書込判定回路２５２の出力ＳＴＰが０
の場合には分割書込が無効であり、ＡＮＤゲート２８４
の出力は１になり、ＡＮＤゲート２８６の出力ＷＡＩＴ
は０になる。これにより、ＯＲゲート２８５の出力ＧＯ
１が１になる。そして、処理５０５に進む。１の場合に
は有効であり、ＡＮＤゲート２８４の出力は０になり、
ＡＮＤゲート２８６の出力ＷＡＩＴは１になり（処理５
０３）、処理５０４に進む。なお、このときまでに、分
割通知回路２５３が信号ＩＮＦを１にして、プロセッサ
３のＯＳに分割書込を通知する。The output STP of the divided write determination circuit 252 is 0.
, The division writing is invalid and AND gate 284
Becomes 1 and the output WAIT of the AND gate 286 becomes
Becomes 0. As a result, the output GO of the OR gate 285 is output.
1 becomes 1. Then, the process proceeds to process 505. When 1 is valid, the output of the AND gate 284 becomes 0,
The output WAIT of the AND gate 286 becomes 1 (processing 5
03), the process proceeds to 504. By this time, the division notification circuit 253 sets the signal INF to 1 and notifies the OS of the processor 3 of the division writing.

【００４９】処理５０４では、プロセッサ３からの書込
再開信号ＲＳが１ならば、データの書込を再開するため
処理５０５に進み、０ならば１になるまで処理５０４を
繰り返す（処理５０４）。すなわち、ＡＮＤゲート２８
６の出力ＷＡＩＴが１であるためＲＳ待合せ回路２８３
がプロセッサ３からの書込再開信号ＲＳが１になるまで
出力ＲＧＯを０にする。ＲＳが１になるとＲＧＯを１に
する。ＲＳ待合せ回路２８３の出力２８３が１になると
ＯＲゲート２８５の出力ＧＯ１が１になり、データ書込
回路２８１が起動し、データを書き込むため、信号Ｗ１
を１にしてセレクタ２８７の出力ＡＳを１にして、セレ
クタ２７６の出力をデータの書込アドレスである加算回
路２７１の出力とする。そして、ＯＲゲート２８８の出
力ＷはＷ１が１であるため１になり、メモリ４の通信領
域５１にデータ５４を書き込み、終了すると信号ＥＮＤ
１を１にして処理５０６に進む（処理５０５）。In process 504, if the write restart signal RS from the processor 3 is 1, the process proceeds to process 505 to restart data writing, and if 0, the process 504 is repeated until it becomes 1 (process 504). That is, the AND gate 28
Since the output WAIT of 6 is 1, the RS waiting circuit 283
Sets the output RGO to 0 until the write restart signal RS from the processor 3 becomes 1. When RS becomes 1, RGO becomes 1. When the output 283 of the RS waiting circuit 283 becomes 1, the output GO1 of the OR gate 285 becomes 1, the data writing circuit 281 is activated, and data is written.
Is set to 1 and the output AS of the selector 287 is set to 1, and the output of the selector 276 is used as the output of the adder circuit 271 which is a data write address. The output W of the OR gate 288 becomes 1 because W1 is 1, and the data 54 is written in the communication area 51 of the memory 4.
1 is set to 1 and the process proceeds to the process 506 (process 505).

【００５０】信号ＥＮＤ１が１になるとフラグ書込回路
２８２は受信完了フラグを書き込むため、出力Ｗ２を１
にしてセレクタ２８７の出力信号ＡＳを２にして、セレ
クタ２７６の出力をフラグの書込アドレスである加算回
路２７２の出力とする。そして、ＯＲゲート２８８の出
力ＷはＷ２が１であるため１になり、メモリ４の通信領
域５１のフラグ５３にＲＣ＝１を書き込み、処理５０７
に進み、処理を終了する（処理５０６）。When the signal END1 becomes 1, the flag writing circuit 282 writes the reception completion flag, so that the output W2 is set to 1
Then, the output signal AS of the selector 287 is set to 2, and the output of the selector 276 is used as the output of the adder circuit 272 which is the write address of the flag. Then, the output W of the OR gate 288 becomes 1 because W2 is 1, and RC = 1 is written in the flag 53 of the communication area 51 of the memory 4, and processing 507
Then, the process ends (process 506).

【００５１】この様に、メッセージ書込制御回路２７８
は、分割書込の場合に、メッセージヘッダの書込（処理
５０２）と、データの書込（処理５０５）の間にプロセ
ッサ３の処理との同期を取る処理５０３〜５０４を実行
するのが特徴である。これらの処理は、本発明の目的で
あるメッセージの受信時にキャッシュメモリ１１とメモ
リ４との内容の一貫性を保証するのを簡単なハードで実
現するためと、受信データを格納すべき通信領域が、メ
モリ４からページアウトされている場合に、その通信領
域をページインして貰うために、ＯＳの介入を得て保証
するために行なう。In this way, the message writing control circuit 278
Is characterized in that, in the case of divisional writing, processing 503 to 504 for synchronizing the processing of the processor 3 between the writing of the message header (processing 502) and the writing of the data (processing 505) is performed. Is. These processes are for the purpose of realizing the consistency of the contents of the cache memory 11 and the memory 4 at the time of receiving a message, which is the object of the present invention, with simple hardware, and the communication area in which the received data is to be stored is When the page is out from the memory 4, the communication area is paged in to obtain a guarantee with the intervention of the OS.

【００５２】以下、このＯＳの処理を含めてメッセージ
の受信の動作を図５〜６を参照して説明する。The operation of receiving a message including the processing of the OS will be described below with reference to FIGS.

【００５３】図５は、本発明で特徴的な動作である、ユ
ニットが通信領域への書込許可のあるメッセージ、すな
わちパスワードＡｃが一致するメッセージを受信し、メ
ッセージ受信時にキャッシュメモリ１１とメモリ間の内
容の一貫性を取るため、通信領域管理テーブル２０１の
Ｈｓビットが１の場合の受信制御回路６とＯＳの処理フ
ローを表している。FIG. 5 shows a characteristic operation of the present invention. The unit receives a message with write permission to the communication area, that is, a message with the same password Ac, and when the message is received, the cache memory 11 and the memory In order to maintain consistency of the contents of the above, the processing flow of the reception control circuit 6 and the OS when the Hs bit of the communication area management table 201 is 1 is shown.

【００５４】まずメッセージを受信すると、受信制御回
路６は入力バッファ２０４にメッセージを一時的に保持
する。通信領域管理テーブル２０１は入力バッファに保
持されたメッセージの通信領域識別子Ｃｉｄに依って検
索され、この通信領域識別子Ｃｉｄを含むすべてのフィ
ールドを受信制御回路６に出力する。分割書込判定回路
２５２は、この場合には通信領域の書込許可得られるた
め、出力信号ＩＮＨを０にする（図２を参照）。これに
より、メモリ書込回路２５１は処理５０２（図４）にし
たがってメッセージヘッダをメモリ４のヘッダバッファ
５２に書き込む（処理６０１）。First, when a message is received, the reception control circuit 6 temporarily holds the message in the input buffer 204. The communication area management table 201 is searched based on the communication area identifier Cid of the message held in the input buffer, and outputs all fields including this communication area identifier Cid to the reception control circuit 6. In this case, the divided write determination circuit 252 sets the output signal INH to 0 because the write permission of the communication area is obtained (see FIG. 2). As a result, the memory writing circuit 251 writes the message header in the header buffer 52 of the memory 4 according to the process 502 (FIG. 4) (process 601).

【００５５】通信領域管理テーブル２０１からの出力で
Ｈｓビットが１であることから、分割書込判定回路は出
力ＳＴＰとＳＰを１にする（図２を参照）。これによ
り、分割通知回路２５３がＩＮＦを１にして、本実施例
では割込を発生させることにより、プロセッサ３のＯＳ
に分割書込であることを通知する（処理６０２）。受信
制御回路６はプロセッサ３のＯＳからの書込再開信号Ｒ
Ｓが１になるのを待つ（処理６０３）。Since the Hs bit is 1 in the output from the communication area management table 201, the divided write determination circuit sets the outputs STP and SP to 1 (see FIG. 2). As a result, the division notification circuit 253 sets INF to 1 and generates an interrupt in the present embodiment, so that the OS of the processor 3 is
Is notified that the writing is divided (process 602). The reception control circuit 6 receives the write restart signal R from the OS of the processor 3.
Wait for S to become 1 (process 603).

【００５６】一方、分割書込を通知されたプロセッサ３
では、ＯＳが受信処理を開始する（処理７００）。この
処理の前に、キャッシュメモリ１１について説明する。On the other hand, the processor 3 notified of the divided writing
Then, the OS starts the reception process (process 700). Before this processing, the cache memory 11 will be described.

【００５７】本実施例では、キャッシュメモリ１１とし
て、ストアインタイプのキャッシュメモリを使用する。
すなわち、プロセッサ３で実行中のＯＳあるいはプロセ
スが発行した命令が指定するデータをこのキャッシュメ
モリ１１に読み込んだ後、このプロセスが、このデータ
を更新する命令を発行した場合、キャッシュメモリ１１
の中のこのデータを更新するが、メモリ４内の元のデー
タはすぐには更新しない。後にメモリ４内の他のデータ
をキャッシュメモリ１１内に保持する場合に、キャッシ
ュメモリ１１内に保持されたこのデータをリプレースす
る必要となったとき、このデータをメモリ４に書き戻す
ようになっている。In this embodiment, a store-in type cache memory is used as the cache memory 11.
That is, when data specified by an instruction issued by the OS or process being executed by the processor 3 is read into this cache memory 11 and then this process issues an instruction to update this data, the cache memory 11
Update this data in, but not the original data in memory 4 immediately. When other data in the memory 4 is held in the cache memory 11 later, when this data held in the cache memory 11 needs to be replaced, this data is written back to the memory 4. There is.

【００５８】さらに、本実施例で使用するキャッシュメ
モリ１１は、プロセッサ３で実行中のＯＳあるいはプロ
セスが発行したキャッシュフラッシュ命令に応答して、
その命令が指定したアドレスを有するデータがキャッシ
ュメモリ１１内にあればそれを無効にする回路（図示せ
ず）を有している。さらに、この命令に応答して、この
データがメモリ４からキャッシュメモリ１１に先に読み
出された後に更新されたか否かを判別し、このデータが
更新されていた場合、このデータを無効にする前に、こ
のデータをメモリ４に書き戻す回路（図示せず）を有す
る。このような構造のキャッシュメモリは、例えば、Ｈ
ＥＷＬＥＴＴ ＰＡＣＫＡＲＤ ＰＡーＲＩＳＣ１．１
Ａｒｃｈｉｔｅｃｔｕｒｅ ａｎｄ Ｉｎｓｔｒｕｃ
ｔｉｏｎＳｅｔ Ｒｅｆｅｒｅｎｃｅ Ｍａｎｕａｌ
（ヒュウーレット パッカードピーエーリスク１．１
アーチテクチャー アンド インストラクション セッ
ト リファレンス マニュアル）の例えば、第５−１６
７頁にあるＦＤＣ命令を上記キャッシュフラッシュ命令
として使用するキャッシュメモリとして公知である。Further, the cache memory 11 used in this embodiment responds to a cache flush instruction issued by the OS or process being executed by the processor 3,
The cache memory 11 has a circuit (not shown) for invalidating the data having the address designated by the instruction, if the data is in the cache memory 11. Further, in response to this instruction, it is determined whether or not this data has been read from the memory 4 to the cache memory 11 and then updated, and if this data has been updated, this data is invalidated. Previously, it has a circuit (not shown) for writing back this data to the memory 4. The cache memory having such a structure is, for example, H
EWLETT PACKARD PA-RISC 1.1
Architecture and Instruct
tionSet Reference Manual
(Hulette Packard Pie Risk 1.1
Architecture and Instruction Set Reference Manual), for example, No. 5-16
It is known as a cache memory that uses the FDC instruction on page 7 as the cache flush instruction.

【００５９】さて、前述の、ＯＳによる受信処理（処理
７００）では、まずメッセージヘッダバッファ５２に書
き込まれたメッセージヘッダから、受信データの書込を
行なう通信領域５１の識別子と、データ書き込み位置の
先頭アドレスＲｏ、データ長Ｌｎ０を得る。予めＯＳ内
に記憶された、この識別子を割り当てられた通信領域の
先頭アドレスとこの書き込み位置の先頭アドレスＲｏ
（これは前者からのオフセットである）を加算して、実
際の先頭アドレスを算出する。この算出した先頭アドレ
スと、データ長Ｌｏとから、この受信データで更新され
るキャッシュ内の一つまたは複数のブロックのアドレス
を検出する。ＯＳはこのようにして検出された一つまた
は複数のブロックの一つを指定するキャッシュフラッシ
ュ命令をキャッシュメモリ１１に発行する。In the above-described OS reception process (process 700), first, from the message header written in the message header buffer 52, the identifier of the communication area 51 in which the received data is written and the head of the data writing position are written. The address Ro and the data length Ln0 are obtained. The start address of the communication area, which is stored in advance in the OS and to which this identifier is assigned, and the start address Ro of this write position
(This is an offset from the former) is added to calculate the actual start address. The address of one or a plurality of blocks in the cache updated with the received data is detected from the calculated start address and the data length Lo. The OS issues to the cache memory 11 a cache flush instruction designating one of the one or a plurality of blocks detected in this way.

【００６０】キャッシュメモリ１１は、それぞれの命令
に応答して、この通信領域５１に対応するキャッシュメ
モリ１１内の領域のブロックを無効化する。さらに、そ
のブロックがキャッシュメモリ１１にメモリ４から読み
出された後に更新されているかを判定しそのブロックが
更新されている場合には、その無効処理の前に、そのブ
ロックをメモリ４に書き戻す（処理７０２）。ＯＳは、
その後、書込み再開指示ＲＳを受信制御回路６に発行す
る（処理７０３）。以上でＯＳの処理は終了する（処理
７０４）。The cache memory 11 invalidates the block of the area in the cache memory 11 corresponding to this communication area 51 in response to each instruction. Further, it is determined whether the block is updated after being read from the memory 4 in the cache memory 11, and if the block is updated, the block is written back to the memory 4 before the invalidation processing. (Process 702). OS is
Then, the write restart instruction RS is issued to the reception control circuit 6 (process 703). With the above, the processing of the OS ends (processing 704).

【００６１】上の処理７０２をプロセッサ３内のＯＳと
キャッシュメモリ１１が行なうのは、後に受信メッセー
ジによりメモリ４内のデータを更新しても、プロセッサ
３がこの更新後のデータをアクセス使用することを保証
するためである。The above process 702 is performed by the OS in the processor 3 and the cache memory 11 so that the processor 3 can access and use the updated data even if the data in the memory 4 is updated by a received message later. This is to ensure that.

【００６２】プロセッサ３から書込再開指示ＲＳを受け
た受信制御回路６は、メッセージ書込制御回路２７８の
処理５０５〜５０６（図４）を行ない、データ５４と受
信完了フラグＲＣを通信領域５１内のアドレスＲｏ、Ｒ
Ｆｏの位置にそれぞれ書込む（処理６０４〜６０５）。Receiving the write restart instruction RS from the processor 3, the reception control circuit 6 performs the processes 505 to 506 (FIG. 4) of the message writing control circuit 278 and sets the data 54 and the reception completion flag RC in the communication area 51. Address Ro, R
Writing is performed at the position of Fo (processes 604 to 605).

【００６３】なお、プロセッサ３ではユーザプロセスが
メモリ４内の受信完了フラグＲＦを読み出し、これが１
になったか否かにより、受信データがそのプロセスに割
り当てられた通信領域５１に到着したか否かを知り、受
信データ５４をメモリ４から読み出し、処理する。以上
で受信処理が終了する。（処理７０５〜７０６）この様
にメッセージヘッダとの書込とデータの書込の間にキャ
ッシュフラッシュ（処理７０２）を行なうことにより、
ネットワーク２から受信したメッセージをプロセッサ３
で実行されるユーザプロセスが正しく演算に用いること
ができる。In the processor 3, the user process reads the reception completion flag RF in the memory 4, and this is 1
Whether or not the received data has arrived at the communication area 51 assigned to the process, the received data 54 is read from the memory 4 and processed. This completes the reception process. (Processes 705 to 706) By thus performing the cache flush (process 702) between the writing of the message header and the writing of the data,
The message received from the network 2 is processed by the processor 3
The user process executed by can be correctly used for calculation.

【００６４】次に、受信したメッセージに格納された通
信領域識別子Ｃｉｄに対応する通信領域５１がメモリ４
に確保されていない場合、すなわち通信領域管理テーブ
ル２０１のＶビットが０のケースの受信処理のフローを
図６を用いて説明する。このケースは、受信メッセージ
の通信領域識別子Ｃｉｄで指定される通信領域がメモリ
４に常駐していないときに発生する。図６で図５と異な
るのは図５の処理７０２が処理７５０〜７５１に置き変
わった点である。したがって、図５と共通な点の説明は
省略する。Next, the communication area 51 corresponding to the communication area identifier Cid stored in the received message is stored in the memory 4
When the V bit of the communication area management table 201 is 0, the reception processing flow will be described with reference to FIG. This case occurs when the communication area specified by the communication area identifier Cid of the received message is not resident in the memory 4. 6 is different from FIG. 5 in that the process 702 of FIG. 5 is replaced with processes 750 to 751. Therefore, description of points common to FIG. 5 will be omitted.

【００６５】通信領域管理テーブル２０１のＶビットが
０であることにより、ＯＲゲート２６４の出力ＳＰが１
になるため（図２参照）、受信制御回路６は分割通知回
路２５３がＩＮＦを１にして割込を起こし、プロセッサ
３のＯＳに分割書込を通知する（処理６０２）。プロセ
ッサ３では図５の場合と同様にＯＳが処理７０１でメッ
セージヘッダを解析する。今の仮定では、その結果、メ
ッセージヘッダ中の通信領域識別子Ｃｉｄに対応する通
信領域５１がメモリ４に確保されていない、すなわち通
信領域管理テーブル２０１のＶビットが０であると判断
し、その通信領域５１をメモリ４上に確保する。すなわ
ち、通信領域５１が２次記憶装置（図示せず）にスワッ
プアウトされていた場合に、メモリ４にスワップインす
る処理を行なう（処理７５０）。この通信領域管理テー
ブル２０１にその通信領域に関する情報を設定する（処
理７５１）。書込再開指示ＲＳを受信制御回路６に発行
する（処理７０３）。以下は図５と同じである。Since the V bit of the communication area management table 201 is 0, the output SP of the OR gate 264 is 1.
(See FIG. 2), the division notification circuit 253 of the reception control circuit 6 sets INF to 1 to cause an interrupt, and notifies the OS of the processor 3 of division writing (process 602). In the processor 3, the OS analyzes the message header in process 701 as in the case of FIG. Under the present assumption, as a result, it is determined that the communication area 51 corresponding to the communication area identifier Cid in the message header is not secured in the memory 4, that is, the V bit of the communication area management table 201 is 0, and the communication is performed. The area 51 is secured on the memory 4. That is, when the communication area 51 is swapped out to the secondary storage device (not shown), the process of swapping in the memory 4 is performed (process 750). Information about the communication area is set in the communication area management table 201 (process 751). A write restart instruction RS is issued to the reception control circuit 6 (process 703). The following is the same as FIG.

【００６６】なお、図５と異なり、このケースでは、キ
ャッシュメモリ１１にこの通信領域のデータが保持され
ていることはないので、キャッシュフラッシュ命令をＯ
Ｓは発行する必要はない。In this case, unlike the case of FIG. 5, since the data of this communication area is not held in the cache memory 11, the cache flush instruction is set to O.
S need not be issued.

【００６７】以上のようにして、受信メッセージが指定
する通信領域がメモリ４上に確保されていなくても、正
しくそのメッセージを受信することができる。従って、
メッセージを受信する通信領域５１がメモリ４に常駐さ
せることなくプロセス間通信を行なえるので、ＯＳがメ
モリを有効に活用できる。As described above, even if the communication area designated by the received message is not secured in the memory 4, the message can be correctly received. Therefore,
Since the inter-process communication can be performed without making the communication area 51 for receiving a message resident in the memory 4, the OS can effectively utilize the memory.

【００６８】勿論、この通信領域がメモリ４に常駐して
いる場合には、図５で説明した処理を行なえばよく、本
実施例では、通信領域がメモリ４に常駐しているしてい
ないにかかわらず、ＯＳへの一度の割り込みでよいとい
う利点がある。Of course, when the communication area is resident in the memory 4, the processing described in FIG. 5 may be performed. In this embodiment, the communication area is not resident in the memory 4. Nevertheless, there is an advantage that it is sufficient to interrupt the OS once.

【００６９】なお、受信したメッセージのパスワードＡ
ｃと通信領域管理テーブル２０１のＡｃが不一致で書込
不許可の場合には受信制御回路６のメッセージ書込制御
回路２７８がＡＢＮ信号が１であるため処理５０１と５
０７（図４）に従い、受信したメッセージをメモリ４へ
書き込まない。The password A of the received message is
If c and Ac of the communication area management table 201 do not match and write is not permitted, the message write control circuit 278 of the reception control circuit 6 determines that the ABN signal is 1, and thus the processing 501 and 5 are performed.
07 (FIG. 4), the received message is not written to the memory 4.

【００７０】最後に、送信元プロセッサユニットで分割
書込が有効であるＨｓビットを１にする場合を説明す
る。例えば、送信元プロセッサユニットが受信先プロセ
ッサユニットにデータ処理を依頼する場合に、メッセー
ジ中のＨｓビットを１にして分割書込を有効にすること
により、次の機能が実現できる。Finally, the case where the Hs bit for which divided writing is effective in the source processor unit is set to 1 will be described. For example, when the transmission source processor unit requests the reception destination processor unit for data processing, the following function can be realized by setting the Hs bit in the message to 1 to enable the divided writing.

【００７１】すなわち、メッセージ７にはソフトウエア
の制御情報であるフィールドＥＸＦが存在する。送信元
プロセッサユニットではデータとともに、このＥＸＦに
送信するデータの処理内容を設定する。例えば、データ
を処理するための命令列であっても構わない。この様
に、データとデータの処理内容を１つのメッセージで送
信することにより、この並列計算機では例えばＳｍａｌ
ｌｔａｌｋなどのオブジェクト指向言語の実行に適する
ようにできる。That is, the message 7 has a field EXF which is software control information. The transmission source processor unit sets the processing contents of the data to be transmitted to this EXF together with the data. For example, it may be an instruction sequence for processing data. In this way, by transmitting the data and the processing content of the data in one message, this parallel computer can execute, for example, Small.
It can be suitable for executing an object-oriented language such as ltalk.

【００７２】受信先プロセッサユニットでは、この様な
メッセージを受信すると通信領域管理テーブル２０１の
Ｈｓビットに関わらず分割書込が有効になる（図２参
照）。プロセッサ３はメッセージヘッダを解析し、ＥＸ
Ｆに格納された処理内容に従って受信したデータを処理
することができる。In the receiving processor unit, when such a message is received, the division writing becomes effective regardless of the Hs bit of the communication area management table 201 (see FIG. 2). The processor 3 analyzes the message header and
The received data can be processed according to the processing content stored in F.

【００７３】[0073]

【発明の効果】本発明によれば、プロセッサ内部に存在
するキャッシュメモリとメモリの内容の一貫性がメッセ
ージの送受信時に保証されないプロセッサをプロセッサ
ユニットのプロセッサとして用いて並列計算機を構成す
る場合に、受信制御回路によるメッセージヘッダの書込
とデータの書込の間に、プロセッサがキャッシュメモリ
の内容をメモリに書き戻し、キャッシュメモリの内容を
無効化することにより、受信したメッセージを正しくプ
ロセッサがメモリから読み出すことができ、メッセージ
受信時にもメモリとキャッシュメモリの内容の一貫性を
保証することができる。As described above, according to the present invention, when a parallel computer is configured by using a cache memory existing inside the processor and a processor in which the consistency of the contents of the memory is not guaranteed at the time of transmitting and receiving a message as a processor of a processor unit, a reception is performed. Between writing the message header and writing data by the control circuit, the processor writes back the contents of the cache memory to the memory and invalidates the contents of the cache memory, so that the processor correctly reads the received message from the memory. It is possible to guarantee the consistency of the contents of the memory and the cache memory even when the message is received.

【００７４】また、プロセス間通信において受け取るべ
き通信領域がメモリ上にない場合に、メッセージヘッダ
の書込とデータの書込の間に、プロセッサが通信領域を
メモリ上に確保することにより、メッセージを正しく受
信することができ、これにより通信領域をメモリに常駐
させる必要がなく、通信領域のメモリ常駐によるＯＳの
メモリ使用効率を向上させ、並列計算機の性能を向上す
ることができる。When the communication area to be received in the inter-process communication does not exist in the memory, the processor allocates the communication area in the memory between the writing of the message header and the writing of the data, so that the message is transferred. The data can be correctly received, and thus the communication area does not need to be resident in the memory, the memory usage efficiency of the OS due to the memory resident of the communication area can be improved, and the performance of the parallel computer can be improved.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明に関わる並列計算機の構成図。FIG. 1 is a configuration diagram of a parallel computer according to the present invention.

【図２】分割書込判定回路２５２の構成図。FIG. 2 is a configuration diagram of a divisional write determination circuit 252.

【図３】メモリ書込回路２５１の構成図。FIG. 3 is a configuration diagram of a memory writing circuit 251.

【図４】メッセージ書込制御回路２７８の処理フローチ
ャート。FIG. 4 is a processing flowchart of a message writing control circuit 278.

【図５】通信領域への書込許可のあるメッセージを受信
した場合の受信先プロセッサユニットの処理フローチャ
ート。FIG. 5 is a processing flowchart of a receiver processor unit when a message with permission to write in a communication area is received.

【図６】通信領域がメモリに確保されていない場合の受
信先プロセッサユニットの処理フローチャート。FIG. 6 is a processing flowchart of a receiver processor unit when a communication area is not secured in a memory.

【図７】メッセージ書込制御回路２７８の構成図。FIG. 7 is a configuration diagram of a message writing control circuit 278.

【符号の説明】[Explanation of symbols]

１…プロセッサユニット、２…ネットワーク、７…メッ
セージ、１０１〜１０２…レジスタ、２０１…通信領域
管理テーブル、２０２…レジスタ。1 ... Processor unit, 2 ... Network, 7 ... Message, 101-102 ... Register, 201 ... Communication area management table, 202 ... Register.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 安藤 利光 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内 (72)発明者 岩嵜 正明 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 (72)発明者 石井 将人 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内 (72)発明者 加藤 信一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 パトリック・ハミルトン 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内 (72)発明者 石山 明 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内 (72)発明者 稲上 泰弘 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 ─────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Toshimitsu Ando 1 Horiyamashita, Hadano City, Kanagawa Pref., General Computer Division, Nitrate Manufacturing Co., Ltd. Company Hitachi, Ltd. System Development Laboratory (72) Inventor Masato Ishii 1 Horiyamashita, Hadano City, Kanagawa Prefecture General Computer Division, Hitachi, Ltd. (72) Inventor Shinichi Kato 1-280 Higashi Koikeku, Kokubunji, Tokyo Stock Hitachi, Ltd. Central Research Laboratory (72) Inventor Patrick Hamilton 1 Horiyamashita, Hinoyama, Hadano, Kanagawa Pref., General Computer Division, Hitachi, Ltd. (72) Akira Ishiyama 1 Horiyamashita, Hadano, Kanagawa MFG general-purpose computer division (72) Inventor Yasuhiro Inoue 1-280, Higashi Koigokubo, Kokubunji, Tokyo Inside the Central Research Laboratory, Hitachi, Ltd.

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】複数のプロセッサユニットと、 該複数のプロセッサユニットを相互に接続するネットワ
ークとを有し、 各プロセッサユニットは、 プロセッサと、 そのプロセッサで使用される、プログラムとデータを保
持するメモリと、 そのメモリ内のデータの写しを保持するキャッシュと、 該複数のプロセッサのいずれか一つの送信先プロセッサ
に、送信すべきデータと、該送信すべきデータを書き込
むべき、該送信先プロセッサ内の該メモリ内の位置であ
って、そのデータを使用すべき送信先ユーザプロセスに
割り当てられた通信領域に属するものを指定する情報と
を含むメッセージを該ネットワークを介して送信する送
信回路と、 該複数のプロセッサのいずれか一つの送信元のプロセッ
サから該ネットワークを介してそのプロセッサに転送さ
れたメッセージを受信する受信回路と、 該キャッシュに含まれ、該受信した情報が指定する書込
み位置のデータが、該プロセッサの該メモリから該キャ
ッシュに保持されているか否かを判定し、該受信した情
報が指定する該書込み位置のデータが該キャッシュに保
持されていると判定されたときには、該キャッシュ内の
該保持されているデータを無効にする手段と、 該無効回路による該キャッシュに保持されたデータの無
効の後に、該受信したデータを、該メモリ内の、該情報
が指定する書き込み位置に書き込む回路とを有する並列
計算機。1. A processor comprising a plurality of processor units and a network interconnecting the plurality of processor units, each processor unit comprising: a processor; and a memory used by the processor for holding programs and data. , A cache for holding a copy of the data in the memory, and a data in the destination processor to be transmitted and a data to be transmitted in the destination processor in any one of the plurality of processors. A transmission circuit for transmitting a message containing information specifying a location in the memory, which belongs to a communication area assigned to a destination user process which should use the data, and a transmission circuit for transmitting the message via the network; From any one of the processors to the processor via the network A receiving circuit for receiving the transferred message, and a judgment whether or not the data at the write position included in the cache and designated by the received information is held in the cache from the memory of the processor, When it is determined that the data at the write position designated by the received information is held in the cache, means for invalidating the held data in the cache, and holding in the cache by the invalidation circuit And a circuit for writing the received data in the memory at a writing position specified by the information after the invalidation of the received data. 【請求項２】該データと情報の受信に応答して、該プロ
セッサの動作を制御するＯＳにその情報を通知する回路
をさらに有し、 該書き込む回路は、該通知の後に該ＯＳにより発行され
る書き込み指示を待って、該受信したデータを、該メモ
リ内の、該情報が指定する書き込み位置に書き込む回路
を有し、 該キャッシュ内の該無効化回路は、 該ＯＳにより発行される、該キャッシュ内の、該通知さ
れた情報が指定する書込み位置のデータの無効を指示す
る特定の命令に応答して、特定の命令に応答して、上記
判定および上記無効化を実行する回路を有する請求項１
記載の並列計算機。2. A circuit for notifying the OS of controlling the operation of the processor in response to the reception of the data and the information, the writing circuit being issued by the OS after the notification. Waiting for a write instruction to write the received data to a write position specified by the information in the memory, and the invalidating circuit in the cache is issued by the OS. A circuit having a circuit for executing the determination and the invalidation in response to a specific instruction instructing invalidation of data at a write position designated by the notified information in a cache. Item 1
The described parallel computer. 【請求項３】該受信されたデータの書き込み位置を指定
する情報は、受信メッセージ内のデータを使用すべきユ
ーザプロセスに割り当てられた通信領域の識別子と、そ
の通信領域の先頭位置から、そのデータの書き込みを行
なうべき位置までのアドレス差とを含み、 該書き込み回路は、 該メモリに確保されている少なくとも一つのユーザプロ
セスに割り当てられた通信領域に関する情報であって、
その通信領域の識別子、その通信領域の先頭アドレスを
含む情報を保持する回路と、 受信されたメッセージに含まれた識別子に等しい識別子
を有する、通信領域に関して該保持回路に保持された先
頭アドレスと、該受信メッセージに含まれたアドレス差
との和を、該メモリ書き込み位置として算出する回路を
有する請求項１記載の並列計算機。3. The information for designating the writing position of the received data includes the identifier of the communication area assigned to the user process that should use the data in the received message and the data from the head position of the communication area. And the address difference to the position where the writing is to be performed, the write circuit is information regarding a communication area allocated to at least one user process secured in the memory,
An identifier of the communication area, a circuit that holds information including the start address of the communication area, and a start address that is held in the holding circuit with respect to the communication area and that has an identifier equal to the identifier included in the received message, 2. The parallel computer according to claim 1, further comprising a circuit that calculates a sum of the address difference included in the received message as the memory writing position. 【請求項４】該通知する回路は、 該受信したメッセージ内の該情報を、該メモリ内の予め
定められた、記憶位置に書き込む回路と、 該書き込み後に、該ＯＳに割り込む回路とよりなる請求
項２記載の並列計算機。4. The circuit for notifying comprises a circuit for writing the information in the received message to a predetermined storage location in the memory, and a circuit for interrupting the OS after the writing. The parallel computer according to Item 2. 【請求項５】該受信したメッセージには、そこに含まれ
るデータを該メモリに書き込んだことを、該データを使
用すべきユーザプロセスに通知するためのフラグを書き
込む位置を指定する情報をさらに含み、 該書き込み回路は、該ＯＳにより発行された該書き込み
指示に応答して、該メモリ内の、該フラグ書き込み位置
を示す情報で指定される位置にフラグを書き込む回路を
さらに有する請求項２記載の並列計算機。5. The received message further includes information designating a position to write a flag for notifying a user process that should use the data that the data contained therein has been written to the memory. 3. The write circuit according to claim 2, further comprising a circuit for writing a flag in a position in the memory designated by information indicating the flag write position in response to the write instruction issued by the OS. Parallel computer. 【請求項６】該キャッシュは、ストアインタイプのキャ
ッシュであり、 該キャッシュは、該保持されたデータを含むブロック
が、そのキャッシュに該メモリから転送された後、該プ
ロセッサにより更新されているときには、そのデータを
無効にする前に、そのブロックを該メモリに書き戻す回
路をさらに有する請求項２記載の並列計算機。6. The cache is a store-in type cache, when the block containing the held data is updated by the processor after being transferred from the memory to the cache. 3. The parallel computer according to claim 2, further comprising a circuit for writing the block back to the memory before invalidating the data. 【請求項７】該ＯＳは、該通知された情報に応答して、
上記特定の命令を該キャッシュに発行し、該キャッシュ
が該無効を実行後に、受信データの書き込み指示を該書
き込み回路に発行するようにプログラムされ、 該受信データを使用すべきユーザプロセスは、そのユー
ザプロセスが発行する命令により該受信したデータに対
応して該メモリに記憶されたフラグおよび該受信データ
を、該ＯＳの介入を得ることなく直接アクセスするよう
にプログラムされている請求項５記載の並列計算機。7. The OS responds to the notified information,
A user process that issues the specified instruction to the cache, issues a write instruction of received data to the write circuit after the cache has executed the invalidation, and the user process that should use the received data is the user 6. The parallel computer according to claim 5, wherein a flag issued by the process corresponding to the received data and the received data corresponding to the received data are directly accessed without intervention of the OS. . 【請求項８】複数のプロセッサユニットと、 該複数のプロセッサユニットを相互に接続するネットワ
ークとを有し、 各プロセッサユニットは、 プロセッサと、 そのプロセッサで使用される、プログラムとデータを保
持するメモリと、 該複数のプロセッサのいずれか一つの送信先プロセッサ
に、送信すべきデータと、そのデータを使用すべき送信
先ユーザプロセスに割り当てられた通信領域の識別子
と、該送信すべきデータを書き込むべき、該送信先プロ
セッサ内の該メモリ内の位置を指定する情報とを含むメ
ッセージを該ネットワークを介して送信する送信回路
と、 該複数のプロセッサのいずれか一つの送信元のプロセッ
サから該ネットワークを介してそのプロセッサに転送さ
れたメッセージを受信する受信回路と、 少なくとも一つのユーザプロセスに割り当てられ、該メ
モリに確保されている通信領域に関する情報であって、
その通信領域の識別子を含む情報を保持する回路と、 該受信されたメッセージに含まれた識別子を割り当てら
れた通信領域が、該メモリに確保されているか否かを該
保持回路に保持された情報に基づいて判別し、その通信
領域が該メモリに確保されていないときに、該プロセッ
サを制御するＯＳにその識別子を通知して、その通信領
域を該メモリに確保することを要求する回路と、 該通信領域が該メモリに確保された後に、該受信された
メッセージに含まれた情報が指定する、該メモリ内の、
該確保された通信領域内の位置に、受信したメッセージ
に含まれたデータを書き込む回路とを有する並列計算
機。8. A processor having a plurality of processor units and a network interconnecting the plurality of processor units, each processor unit having: a memory used for the processor to hold a program and data; Data to be transmitted, an identifier of a communication area assigned to a destination user process that should use the data, and the data to be transmitted should be written in any one of the plurality of processors as a destination processor. A transmission circuit for transmitting a message including information specifying a position in the memory in the destination processor via the network, and a transmission circuit from any one source processor of the plurality of processors via the network A receiving circuit for receiving the message transferred to the processor, and at least one user. Information related to the communication area allocated to the user process and secured in the memory,
A circuit that holds information including the identifier of the communication area and information that is held in the holding circuit as to whether or not the communication area to which the identifier included in the received message is assigned is secured in the memory. A circuit for determining that the communication area is not secured in the memory, and notifying the OS controlling the processor of the identifier to request that the communication area be secured in the memory. After the communication area is secured in the memory, the information contained in the received message specifies, in the memory,
A parallel computer having a circuit for writing data included in a received message at a position within the secured communication area.