JPH07261982A - Divider for radix 2 - Google Patents

Abstract

PURPOSE:To prevent a radix from being raised, to efficiently decide a quotient and to provide a high-speed divider of the radix 2 by parallelly burying a quotient selection circuit in advance in the partial multiplication and division calculation circuit of a previous arithmetic step. CONSTITUTION:A dividend is defined as Y, a divisor is defined as X and the storage registers 10 and 20 of the dividend Y and the divisor X are respectively provided. A scaling operation is performed by a circuit 3 they are respectively converted into a Y'11 and an X'21 the quotients are decided for the unit of one digit based on the values of the Y' and the X' (the circuit 30) and partial multiplication and division calculation is executed without carry propagation by using a redundant binary adder (the circuit 40). Then, partial multiplication and division calculation results are shifted by each digit and the quotients of succeeding digits are decided similarly thereafter. In this case, arithmetic circuits 30, 31,...; 40, 41,... are arranged in an array. Since the finally decided quotients q (0),..., q (n-1) of the respective digits are expressed in redundant binary numbers, they are converted into normal binary numbers by a converter 50 from redundant binary to binary and the final quotients are obtained.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、計算機システムの算術
演算制御方式に係り、特に除算を高速に実現するのに好
適な除算器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an arithmetic operation control system for a computer system, and more particularly to a divider suitable for realizing high speed division.

【０００２】[0002]

【従来の技術】一般に、除算は、ｎ桁単位に商が決定さ
れ、その商決定にもとづいて部分剰余が計算され、次の
演算ステップでは、この部分剰余値がｎ桁シフトされ、
それにもとづいて次のｎ桁の商が決定され、という具合
に、繰り返し演算が実行される。このｎ桁単位に商を決
定して行く方法は、２のｎ乗をｍとするとき、基数ｍの
除算法と呼ばれている。従来の除算器の実現において、
ｎ桁単位の商決定を行ってから部分剰余の計算が行われ
る。従来は基数を２より高くして、演算の反復回数を削
減することにより、除算の高速化がはかられてきた。基
数４の場合を設計した例として、電子情報通信学会英文
論文誌Ａ，１９９３年４月号の５９３〜６０２ページの
ものがある（題名：シンプル クウォーシエント・ディ
ジット・セレクション ラディックス−４ ディバイダ
ー ウイズ スケーリング オペレーション，著者：外
村元伸）。2. Description of the Related Art Generally, in division, a quotient is determined in units of n digits, a partial remainder is calculated based on the quotient determination, and in the next operation step, the partial remainder value is shifted by n digits.
Based on that, the next n-digit quotient is determined, and so on, and the iterative operation is executed. This method of determining the quotient in units of n digits is called a radix-m division method, where 2 is the power of n. In the realization of the conventional divider,
The partial remainder is calculated after the quotient is determined in units of n digits. Conventionally, the radix is made higher than 2 to reduce the number of iterations of the operation, thereby speeding up the division. As an example of designing the case of radix 4, there is one from the Institute of Electronics, Information and Communication Engineers English Journal A, April 1993, pages 593 to 602 (Title: Simple Quasarient Digit Selection Radix-4 Divider With Scaling) Operation, Author: Motonobu Tonomura).

【０００３】[0003]

【発明が解決しようとする課題】しかし、基数を高くし
ても、商決定を行う商選択回路と部分剰余の計算回路
は、この順に直列配置され、しかも、同程度の深さのゲ
ート段数を必要とする。さらに、基数を高くして演算の
繰返し回数を減少させても、各演算ステップでこれらの
回路を複雑にし、トータルなゲート段数の減少効果が少
ないという問題がある。そこで、本発明では、基数を高
くしないで、商決定を効率化し、高速な基数２の除算器
を提供することにある。However, even if the radix is increased, the quotient selection circuit for determining the quotient and the partial remainder calculation circuit are serially arranged in this order, and the number of gate stages having a similar depth is used. I need. Further, even if the radix is increased to reduce the number of times of repeating operations, these circuits are complicated in each operation step, and there is a problem that the effect of reducing the total number of gate stages is small. Therefore, it is an object of the present invention to provide a high-speed radix-2 divider that makes quotient determination efficient without increasing the radix.

【０００４】[0004]

【課題を解決するための手段】本発明では、商選択回路
を１つ前の演算ステップの部分剰余計算回路に先取りし
て並列に埋め込むことにより、見かけ上は隠してしま
う。これにより、除算回路全体は、実質的にはほぼ部分
剰余計算回路のみになり従来よりはかなり効率的にな
る。According to the present invention, the quotient selection circuit is apparently hidden by preliminarily embedding it in parallel in the partial remainder calculation circuit of the immediately preceding arithmetic step. As a result, the entire division circuit is substantially only a partial remainder calculation circuit, which is considerably more efficient than the conventional one.

【０００５】[0005]

【作用】本発明によれば、除数の範囲を、例えば、
［１，９／８）に収めるという余分なスケーリング変換
が必要になるが、本発明の除算器全体から見ればそれほ
ど多くのゲート段数を要求するものではないので、全体
として従来よりはかなり高速な除算器が実現できる。According to the present invention, the range of the divisor is
An extra scaling conversion to fit in [1, 9/8) is required, but it does not require a large number of gate stages from the perspective of the overall divider of the present invention, so that it is considerably faster than the conventional one as a whole. A divider can be realized.

【０００６】[0006]

【実施例】本発明の基数２の除算器の基本構成を図１に
示す。被除数をＹ，除数をＸとする。そして被除数Ｙと
除数Ｘの格納レジスタをそれぞれ１０，２０とする。こ
れらは、後に説明するスケーリング操作が回路３によっ
て施されて、それぞれＹ′１１，Ｘ′２１に変換され
る。Ｙ′とＸ′の値にもとづいて、１桁単位に商が決定
され（回路３０）、冗長２進加算器を使って部分剰余計
算が桁上げ伝播なしに実行される（回路４０）。そし
て、部分剰余計算結果は１桁ずつシフトされ、以下同様
に、次々の桁の商が決定されていく。これらの演算回路
３０，３１，…；４０，４１，…は、図１に示すよう
に、配列状に配置される。最後に、決定された各桁の商
ｑ（０），…，ｑ（ｎ−１）は冗長２進数で表現されて
いるので、冗長２進から２進への変換器５０によって通
常の２進数に変換されて、最終的な商が求まる。FIG. 1 shows the basic configuration of a radix-2 divider according to the present invention. Let Y be the dividend and X be the divisor. The storage registers for the dividend Y and the divisor X are set to 10 and 20, respectively. These are converted into Y'11 and X'21, respectively, by the scaling operation described later by the circuit 3. Based on the values of Y'and X ', the quotient is determined for each digit (circuit 30), and the partial remainder calculation is performed without carry propagation using the redundant binary adder (circuit 40). Then, the partial remainder calculation result is shifted by one digit, and the quotient of each digit is determined in the same manner. These arithmetic circuits 30, 31, ...; 40, 41, ... Are arranged in an array as shown in FIG. Finally, since the determined quotient q (0), ..., Q (n-1) of each digit is represented by a redundant binary number, a normal binary number is converted by the redundant binary to binary converter 50. Is converted into the final quotient.

【０００７】従来は、例えば、商数字決定回路３２と部
分剰余計算回路４１とは並列に動作させることができ
ず、部分剰余計算回路４１の動作が完了してからでない
と、商数字決定回路３２を動作させることができなかっ
た。本発明では、これらの並列動作を可能にし、除算時
間を短縮する。Conventionally, for example, the quotient digit determining circuit 32 and the partial remainder calculating circuit 41 cannot be operated in parallel, and the quotient digit determining circuit 32 must be executed until the operation of the partial remainder calculating circuit 41 is completed. Could not work. The present invention enables these parallel operations and shortens the division time.

【０００８】以下、詳細に説明する。ただし、以下の説
明では、図中の数字または変数の上の傍線はそれが負の
値を意味するものとする。The details will be described below. However, in the following description, a lateral line above a number or variable in the figure means that it is a negative value.

【０００９】まず、被除数Ｙと除数Ｘはともに正規化さ
れていて、０.１… （２進数）のかたちをしているもの
とする。これらは、例えば、図４に示すように、除数Ｘ
の範囲を［１，９／８）＝１.０００…(２進数）に収め
るというスケーリング変換ＭによってそれぞれＹ′１
１，Ｘ′２１に変換される。すなわち、図４に示すよう
に、除数Ｘの小数点以下２桁目から４桁目の値を参照す
ることによって変換し、ＭＸ＝１.０００…のかたちに
する。First, it is assumed that the dividend Y and the divisor X are both normalized and have the form of 0.1 ... (Binary number). These are, for example, the divisor X as shown in FIG.
Y'1 by the scaling conversion M that the range of [1, 9/8) = 1.000 ... (binary number) is set.
1, X'21. That is, as shown in FIG. 4, conversion is performed by referring to the values from the second digit to the fourth digit after the decimal point of the divisor X to form MX = 1.000 ...

【００１０】図４に示したスケーリング変換Ｍを具体的
に実行するために、図２に示す回路３が設けられる。回
路３は、除数Ｘの小数点以下２桁目から４桁目の値にし
たがってオペランド１０，２０の値をシフト・セレクト
する回路４，異符号同士の値を相殺する回路７，冗長２
進加算器５および桁借り先見付き減算器６から構成され
ている。このような回路構成によって、スケーリング変
換Ｍが実現される。The circuit 3 shown in FIG. 2 is provided to specifically execute the scaling transformation M shown in FIG. The circuit 3 shifts and selects the values of the operands 10 and 20 in accordance with the values of the second to fourth digits after the decimal point of the divisor X, the circuit 7 for canceling the values of different signs, the redundancy 2
It is composed of a binary adder 5 and a subtracter 6 with a borrow borrow look-ahead. The scaling conversion M is realized by such a circuit configuration.

【００１１】いま、Ｘ′＝ＭＸ、Ｙ′＝ＭＹ、商をＱと
すると、数１なる関係にあるので、スケーリング操作Ｍ
によっても正しく商が求まることがわかる。Now, assuming that X '= MX, Y' = MY, and the quotient is Q, there is a relation expressed by the equation 1, so the scaling operation M
It can be seen that the quotient can be obtained correctly.

【００１２】[0012]

【数１】 Ｑ＝Ｙ／Ｘ＝（ＭＹ）／（ＭＸ）＝Ｙ′／Ｘ′ …（数１） 基数２の除算は、数２の漸化式によって繰り返し実行さ
れる。## EQU1 ## Q = Y / X = (MY) / (MX) = Y '/ X' (Equation 1) The radix-2 division is repeatedly executed by the recurrence formula of Equation 2.

【００１３】[0013]

【数２】 Ｒ（ｉ＋１）＝２・（Ｒ（ｉ）−ｑ（ｉ）・Ｘ′） …（数２） ここで、ｉは演算の繰り返しステップ数を表し、小数点
以下ｉ桁目の商ｑ(ｉ)を決定する演算に係わるものであ
ることを示す。Ｒ（ｉ）はｉステップ目の部分剰余計算
を行う前の部分剰余値であり、この値にもとづいて小数
点以下ｉ桁目の商が決定される。特に、Ｒ（０）＝Ｙ′
である。そして、部分剰余が冗長２進加算器を使って桁
上げ伝播なしで求められる。その部分剰余結果が２倍
（１桁シフト）されて、次の演算ステップｉ＋１で使わ
れる部分剰余値Ｒ（ｉ＋１）になる。## EQU00002 ## R (i + 1) = 2. (R (i) -q (i) .X ') (Equation 2) where i represents the number of repeated steps of the operation, and the quotient at the i-th digit after the decimal point. It is shown that it is related to the calculation for determining q (i). R (i) is a partial remainder value before performing the partial remainder calculation at the i-th step, and the quotient at the i-th digit after the decimal point is determined based on this value. In particular, R (0) = Y '
Is. Then, the partial remainder is obtained using the redundant binary adder without carry propagation. The partial remainder result is doubled (shifted by one digit) to become the partial remainder value R (i + 1) used in the next calculation step i + 1.

【００１４】従来は、部分剰余値Ｒ（ｉ）の上位２桁
（ｒ（０），ｒ（１）：ｒ（ｊ）は小数点以下ｊ桁目の
部分剰余値を表す）から商数字ｑ（ｉ）を決定してい
た。そのため、例えば、商数字決定回路３２と部分剰余
計算回路４１を並列に動作させることは不可能であっ
た。すなわち、部分剰余計算回路４１の動作を完了させ
てからでないと、商数字決定回路３２を動作させること
ができなかった。そこで、もし、１つ前のステップの部
分剰余計算回路４０と商数字決定回路３１の出力を使っ
て、部分剰余計算回路とほぼ同程度のゲートの段数で商
数字決定回路３２を合成することができれば、効果のあ
る並列動作が可能になるはずである。これが可能なこと
を以下に説明する。Conventionally, the quotient digit q (from the upper two digits of the partial remainder value R (i) (r (0), r (1): r (j) represents the partial remainder value at the jth digit after the decimal point)). i) had been decided. Therefore, for example, it is impossible to operate the quotient digit determination circuit 32 and the partial remainder calculation circuit 41 in parallel. That is, the quotient digit determination circuit 32 cannot be operated until the operation of the partial remainder calculation circuit 41 is completed. Therefore, if the outputs of the partial remainder calculation circuit 40 and the quotient digit determination circuit 31 in the immediately preceding step are used, the quotient digit determination circuit 32 can be combined with the number of stages of gates that is approximately the same as that of the partial remainder calculation circuit. If possible, effective parallel operation should be possible. The ability to do this is described below.

【００１５】商数字決定に最小限必要な部分剰余値の上
位２桁値を確定するには、１つ前のステップの部分剰余
は図５に示すように上位３桁値ｒ（０），ｒ(１），ｒ
(２）が確定されていなければならない。それで、商数
字決定がなされ、部分剰余値が計算されて確定された結
果の上位２桁を図５の関数値欄に直接示した。ここでい
う確定とは、一般に冗長２進数で表現された数は正負の
値が入り交じっているので、そうではなく正か負かいず
れかの値のみに純粋に還元されることをいう。図５のｓ
欄は、還元値の符号であり、正のとき１、負のとき０で
ある。そして、関数値欄は、ｓが正のときは表示通り正
の値であり、ｓが負のときは表示値は負の値になる。こ
の図５からわかることは、部分剰余の上位２桁は加算器
を使って求めなくても、直接組み合せ回路で実現ができ
るということである。そのため、部分剰余計算の結果を
待たずして次の商数字決定が可能となる。In order to determine the upper 2-digit value of the partial remainder value which is the minimum necessary for determining the quotient digit, the partial remainder of the immediately preceding step is the upper 3-digit value r (0), r as shown in FIG. (1), r
(2) must be confirmed. Therefore, the quotient digit is determined, the partial surplus value is calculated, and the upper two digits of the determined result are directly shown in the function value column of FIG. The term "determined" as used herein generally means that the numbers expressed by the redundant binary numbers have a mixture of positive and negative values, so that they are not reduced to pure or negative values. 5s
The column is the sign of the reduction value, which is 1 when positive and 0 when negative. When the value of s is positive, the function value column is a positive value as displayed, and when s is negative, the displayed value is a negative value. What can be seen from FIG. 5 is that the upper two digits of the partial remainder can be directly realized by the combination circuit without using the adder. Therefore, the next quotient number can be determined without waiting for the result of the partial remainder calculation.

【００１６】以下、これを具体的に実現する手法につい
て詳細を説明する。図３に、はじめから３ステップの商
数字決定回路３０，３１，３２と部分剰余計算回路４
０，４１，４２を示す。商数字決定回路３０は、オペラ
ンドの初期値が非冗長２進数であるため、商数字はｒ
（０）の値そのものであり、実質的には回路の実体がな
い。部分剰余計算回路４０は、ｒ（０）の値によって減
算制御される。次に、この部分剰余計算を待たずに、初
期値から次のステップの商数字を決定する。図５より、
容易にｒ（１）によって決定されることがわかる。The method for specifically realizing this will be described in detail below. FIG. 3 shows a quotient numeral determination circuit 30, 31, 32 and a partial remainder calculation circuit 4 which have three steps from the beginning.
0, 41, 42 are shown. In the quotient digit determination circuit 30, since the initial value of the operand is a non-redundant binary number, the quotient digit is r
It is the value itself of (0), and there is practically no substance of the circuit. The partial remainder calculation circuit 40 is subjected to subtraction control according to the value of r (0). Next, the quotient number of the next step is determined from the initial value without waiting for this partial remainder calculation. From Figure 5,
It can be seen that it is easily determined by r (1).

【００１７】商数字決定回路３１には、ｒ（１），ｒ
（２）がともにゼロのとき、符号信号ｓをゼロにする回
路がある。部分剰余計算回路４１は、ｒ（１）の値によ
って減算制御される。さらに、次々ステップの商数字
は、商数字決定回路３１と部分剰余計算回路４０の出力
より決定できる。今度は部分剰余計算回路４０の出力が
冗長２進数なので、まず回路６０で部分剰余計算回路４
０の出力の上位２桁を正負値に確定してから、商数字決
定回路３１の出力との確定を行って、商数字を決定す
る。The quotient digit determination circuit 31 has r (1), r
There is a circuit that makes the code signal s zero when both (2) are zero. The partial remainder calculation circuit 41 is subjected to subtraction control according to the value of r (1). Further, the quotient number of the next step can be determined from the outputs of the quotient number determining circuit 31 and the partial remainder calculating circuit 40. This time, since the output of the partial remainder calculation circuit 40 is a redundant binary number, the circuit 60 first outputs the partial remainder calculation circuit 4
After determining the upper two digits of the output of 0 to a positive or negative value, it is determined with the output of the quotient number determination circuit 31 to determine the quotient number.

【００１８】回路６０では符号の出力信号６１は１のと
き、正の数を示す。また、符号の出力信号６２は１のと
き、負の数を示す。符号の出力信号６１，６２ともにゼ
ロのとき、数はゼロである。この符号割り当てにより、
冗長２進数の確定が簡単になる。部分剰余計算回路４２
は、商数字決定回路３２の出力ｒ（１）の値によって加
減算制御される。以下、商数字決定回路３３，…と部分
剰余計算回路４３，…は同様にして構成される。In the circuit 60, when the sign output signal 61 is 1, it shows a positive number. Further, when the sign output signal 62 is 1, it shows a negative number. When the sign output signals 61 and 62 are both zero, the number is zero. With this code assignment,
Determining redundant binary numbers becomes easier. Partial remainder calculation circuit 42
Is subjected to addition / subtraction control according to the value of the output r (1) of the quotient digit determination circuit 32. Hereinafter, the quotient digit determination circuits 33, ... And the partial remainder calculation circuits 43 ,.

【００１９】[0019]

【発明の効果】本発明によれば、従来、商１桁あたりの
決定において、論理段数１０段を必要としていたのに対
して、５段で実現でき、約５０パーセントの性能向上を
提供できるという効果がある。According to the present invention, it has been conventionally required to determine the number of logic stages by 10 in order to determine the quotient per one digit, but it can be realized by 5 stages, and a performance improvement of about 50% can be provided. effective.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の基数２の除算器の構成図。FIG. 1 is a block diagram of a radix-2 divider of the present invention.

【図２】スケーリング変換回路を示す図。FIG. 2 is a diagram showing a scaling conversion circuit.

【図３】部分剰余計算回路と商数字決定回路を示す回路
図。FIG. 3 is a circuit diagram showing a partial remainder calculation circuit and a quotient digit determination circuit.

【図４】スケーリング変換の説明図。FIG. 4 is an explanatory diagram of scaling conversion.

【図５】部分剰余値と商数字決定との関係の説明図。FIG. 5 is an explanatory diagram of a relationship between a partial remainder value and quotient digit determination.

【符号の説明】[Explanation of symbols]

３…スケーリング変換回路、４…セレクタ回路、５…冗
長２進加算器、６…桁借り先見付き減算器、７…相殺回
路、１０…被除数Ｙ格納レジスタ、２０…除数Ｘ格納レ
ジスタ、１１…スケーリング変換された被除数Ｙ′格納
レジスタ、２１…スケーリング変換された除数Ｘ′格納
レジスタ，３０，３１，３２，３３，３９…商数字決定
回路、４０，４１，４２，４８，４９…部分剰余計算回
路、５０…冗長２進→２進変換回路、図表中の数字また
は変数の上の傍線…負の値を意味する。3 ... Scaling conversion circuit, 4 ... Selector circuit, 5 ... Redundant binary adder, 6 ... Subtractor with digit look-ahead, 7 ... Cancellation circuit, 10 ... Dividend Y storage register, 20 ... Divisor X storage register, 11 ... Scaling Converted dividend Y'storage register, 21 ... Scaling converted divisor X'storage register, 30, 31, 32, 33, 39 ... Quotient numeral determination circuit, 40, 41, 42, 48, 49 ... Partial remainder calculation circuit , 50 ... Redundant binary-to-binary conversion circuit, a horizontal line above a number or variable in the figure ... Means a negative value.

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】計算機システムの除算処理装置において、
部分剰余計算に冗長２進数と呼ばれる｛＋１，０，−
１｝の表現を利用する桁上げ伝播のない冗長２進加算器
を設け、除数Ｘを適当な範囲にあらかじめスケーリング
変換し、該部分剰余計算過程に次の商数字決定を先取り
して埋め込み、部分剰余値の上位４桁のみを参照するこ
とによって回路の総ゲート段数を削減することを特徴と
する基数２の除算器。1. A division processing device of a computer system,
Redundant binary number {+ 1,0,-for partial remainder calculation
1) A redundant binary adder without carry propagation using the expression of 1} is provided, the divisor X is scaled in advance to an appropriate range, and the next quotient digit decision is pre-embedded in the partial remainder calculation process to be embedded. A radix-2 divider for reducing the total number of gate stages in a circuit by referencing only the upper 4 digits of the remainder value.