JPH07253922A - アドレス生成回路 - Google Patents

アドレス生成回路

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JPH07253922A
JPH07253922A JP6042819A JP4281994A JPH07253922A JP H07253922 A JPH07253922 A JP H07253922A JP 6042819 A JP6042819 A JP 6042819A JP 4281994 A JP4281994 A JP 4281994A JP H07253922 A JPH07253922 A JP H07253922A
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circuit
address
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value
bit
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JP6042819A
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Yuji Ozawa
裕次 小澤
Shigeyuki Abiko
茂志 安孫子
Butoo Furederitsuku
ブトー フレデリック
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Texas Instruments Japan Ltd
Original Assignee
Texas Instruments Japan Ltd
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Abstract

(57)【要約】 【目的】 回路構成の簡単なサーキュラアドレッシング
用のアドレス生成回路を提供する。 【構成】 ビット分離回路３０４は入力するアドレスか
らインデックスとして抽出する。インデックス生成回路
は、加算回路３０２に入力するステップ値が正の場合に
は、インデックスとステップ値との和と記憶領域の容量
値との減算を行い、その減算結果の符合によりインデッ
クスとステップ値との和または上記減算結果を新たなイ
ンデックスとして出力する。ステップ値が負の場合に
は、インデックスとステップ値との加算を行い、その加
算結果の符合によりインデックスとステップ値と記憶領
域の容量値との和または上記加算結果を新たなインデッ
クスとして出力する。ビット多重回路３１４は新たなイ
ンデックスとアドレスとから次のアドレスを生成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はメモリ上の所定の記憶領
域に対するアドレスを発生するアドレス生成回路に関す
る。
【０００２】
【従来の技術】ディジタルシグナルプロセッサ（ＤＳ
Ｐ）等により、例えばサンプリングした信号についての
相関の計算、あるいは、フィルタリング演算を行う場
合、所定の記憶領域に記憶されたデータを何度もアクセ
スする必要が生じることがある。このようなデータが記
憶されている記憶領域は、例えばサーキュラブロック
（円環ブロック）と呼ばれる。サーキュラブロックの領
域は、サーキュラブロックの先頭の（最も数値の小さ
い）アドレス（トップアドレス）と、サーキュラブロッ
クの容量を示す数値（ブロックサイズ）で表される。ブ
ロックサイズから１減じた数値にトップアドレスを加算
すると、サーキュラブロックの末尾の（最も数値の大き
い）アドレス（ボトムアドレス）が得られる。サーキュ
ラブロックに対するアクセスはステップ値毎に行われ、
現在のアドレスに正または負の値をとるステップ値を加
算した値が次にアクセスされるアドレスとなる。すなわ
ち、次のアクセスの対象となるアドレス（ポインタ）
は、現在のアドレスにステップ値を加算することにより
得られる。
【０００３】以下に、サーキュラブロックに対するアク
セスであるサーキュラアドレッシングにおける従来のア
ドレス生成について説明する。まず、ステップが正の数
であり、トップアドレスからボトムアドレスの方向にア
クセスする場合について説明する。最初に、現在のアド
レスにステップを加算して第１の数値を求める。この第
１の数値が次のアドレスとなるが、この第１の数値がボ
トムアドレスよりも大きいか否かを判定するために、第
１の数値からボトムアドレスを減算する。この減算結果
が負でないの場合には、第１の数値からブロックサイズ
を減算して第２の数値を求め、この第２の数値をサーキ
ュラアドレッシングにおける次のアドレスとする。一
方、第１の数値からボトムアドレスを減算した結果が負
である場合には、第１の数値をサーキュラアドレッシン
グにおける次のアドレスとする。
【０００４】次に、ステップが負の数であり、ボトムア
ドレスからトップアドレスの方向にアクセスする場合に
ついて説明する。ステップが正の数である場合と同様
に、最初に、現在のアドレスにステップを加算して第１
の数値を求める。この第１の数値が次のアドレスとなる
が、この第１の数値がトップアドレスよりも小さいか否
かを判定するために、第１の数値からトップアドレスを
減算する。この減算結果が負の場合には、第１の数値に
ブロックサイズを加算して第２の数値を求め、この第２
の数値をサーキュラアドレッシングにおける次のアドレ
スとする。一方、第１の数値からトップアドレスを減算
した結果が０または正である場合には、第１の数値をサ
ーキュラアドレッシングにおける次のアドレスとする。
以上に述べた手法により、トップアドレスからボトムア
ドレスの方向、またはボトムアドレスからトップアドレ
スの方向へのサーキュラアドレッシングにおけるアドレ
スが生成される。
【０００５】一方、所定の記憶領域に記憶されたプログ
ラムを所定の回数だけ繰り返し実行する必要がある場合
がある。このような所定の記憶領域へのアクセス（ブロ
ックリピートアクセス）を行う場合には、ブロックリピ
ートアドレッシングと呼ばれるアドレッシング方法が採
られることがある。以下、図１１を参照してブロックリ
ピートアドレッシングについて説明する。図１１はブロ
ックリピートアドレッシングにおける従来のアドレス生
成回路９の構成を示す図である。図１１に示すように、
アドレス生成回路９は、プログラムカウンタ（ＰＣ）９
００、比較回路９０２，９１６、レジスタ（ＥＮＤ）９
０４、セレクタ９０６、レジスタ（ＳＴＡＲＴ）９０
８、インクリメント回路９１０、デクリメント回路９１
２、およびレジスタ（ＢＲＣＲ）９１４から構成され
る。まず、ブロックリピートを行う前に、レジスタ９０
４に繰り返し実行するプログラムのボトムアドレス（末
尾アドレス）が設定され、レジスタ９０８に当該プログ
ラムのトップアドレス（先頭アドレス）が設定され、レ
ジスタ９１４に繰り返し回数が初期値として設定され
る。
【０００６】プロックリピートアクセスが開始される
と、動作周期毎にプログラムカウンタ９００からアドレ
スが発生される。このアドレスはメモリ（図示せず）と
インクリメント回路９１０に供給されると共に、比較回
路９０２にも出力される。インクリメント回路９１０
は、入力したアドレスに１を加算（インクリメント）し
てセレクタ９０６に出力する。比較回路９０２は、プロ
グラムカウンタ９００が出力するアドレスとレジスタ９
０４に記憶されているボトムアドレスとを比較し、これ
らの一致を検出する。比較回路９０２がプログラムカウ
ンタ９００のアドレスとボトムアドレスとの一致を検出
しない場合には、信号ＰＣ＝ＥＮＤは不活性化状態（ロ
ーレベル）であり、セレクタ９０６は入力Ｉ０側を選択
してプログラムカウンタ９００に出力する。すなわち、
動作周期におけるアドレスとボトムアドレスとが一致し
ない場合には、その動作周期のアドレスがインクリメン
トされ、次の動作周期におけるアドレスとしてプログラ
ムカウンタ９００から出力される。
【０００７】比較回路９０２がプログラムカウンタ９０
０が出力するアドレスとボトムアドレスとの一致を検出
した場合には信号ＰＣ＝ＥＮＤが活性化状態（ハイレベ
ル）となり、セレクタ９０６は入力Ｉ１側を選択してプ
ログラムカウンタ９００に出力する。すなわち、アドレ
スがボトムアドレスに達した場合には、次の動作周期に
おけるアドレスとしてトップアドレスがプログラムカウ
ンタ９００から出力される。更に、信号ＰＣ＝ＥＮＤが
活性化状態になると、レジスタ９１４は繰り返し回数を
デクリメント回路９１２により１つ減算（デクリメン
ト）して、そのデクリメントした値を記憶すると共に比
較回路９１６に出力する。つまり、トップアドレスから
ボトムアドレスの方向にブロックリピートプログラムの
全領域を実行するアドレスの一連の生成が一回終了する
毎に、レジスタ９１４に記憶されている繰り返し回数が
デクリメントされることになる。
【０００８】以上に述べた動作が所定の回数繰り返され
ると、レジスタ９１４の値が０になる。比較回路９１６
は、レジスタ９１４に記憶されている繰り返し回数と０
とを比較して、これらが一致した場合には禁止信号を活
性化状態（ハイレベル）とする。禁止信号が活性化され
ると、アドレス生成回路９はブロックリピートアクセス
動作を終了する。
【０００９】
【発明が解決しようとする課題】サーキュラアドレッシ
ングにおける従来のアドレス生成は、上述したように、
３つの演算処理（加算または減算）により次のアドレス
を生成しているので、そのアドレス生成回路は３つの演
算器を必要とする。具体的には、従来のアドレス生成回
路は３つの加算器を必要とする。加算器は一般的にその
回路規模が比較的大きなハードウエアであるので、この
回路規模の大きな加算器を３つ含む従来のアドレス生成
回路は半導体チップに占める面積が大きいという問題が
ある。また、アドレス生成の計算のために、ステップと
トップアドレスとボトムアドレスとを記憶しておく必要
があるという問題がある。
【００１０】また、従来のブロックリピートアドレッシ
ングを行うアドレス生成回路を、他段パイプライン機構
を有する演算処理装置（ＣＰＵ）に用いた場合、パイプ
ライン機構の段数によってブロックリピートのサイズに
制限を加える必要があるという問題がある。すなわち、
ＣＰＵがブロックリピートアドレッシングによりパイプ
ライン機構にボトムアドレスの命令を取り込んだ時点で
アドレス生成回路の繰り返し回数のデクリメントが行わ
れるので、この時点でＣＰＵに対して割り込みが発行さ
れると、割り込み処理から戻ったときに、実行されてい
ない命令（ボトムアドレスの命令）があるのにも拘ら
ず、繰り返し回数を記憶しているレジスタの内容は既に
デクリメントされており、前回の一連のプログラムの実
行が完了したことを示していることになる。従って、ボ
トムアドレスからパイプラインの段数分前の命令に対し
ては割り込みを禁止する必要があり、これに伴ってブロ
ックリピートのサイズ（ボトムアドレスとトップアドレ
スの差に１を加えた数）をパイプラインの段数に１を加
えた数値以上とするような制限が必要になる。
【００１１】本発明のアドレス生成回路は、以上に述べ
た従来技術の問題点に鑑みてなされたものであり、サー
キュラアドレッシングにおいて、アドレス生成のために
行う演算処理を簡略化し、簡単な回路構成のサーキュラ
アドレッシング用アドレス生成回路を提供することを第
１の目的とする。また、ブロックリピートアドレッシン
グにおいて、ＣＰＵのパイプライン機構の段数によりブ
ロックリピートのサイズを制限する必要、およびボトム
アドレス付近の命令に対する割り込みの禁止などのプロ
グラム作成上の制限が生じないブロックリピートアドレ
ッシング用アドレス生成回路を提供することを第２の目
的とする。
【００１２】
【課題を解決するための手段】上記第１の目的を解決す
るために、本発明のサーキュラアドレッシング用アドレ
ス生成回路は、所定の記憶領域に対してステップ値毎に
繰り返しアクセスするためのアドレスを生成するアドレ
ス生成回路であって、上記記憶領域の容量に対応する現
在のアドレスの下位側ビット部を抽出する手段と、上記
ステップ値が正であるときには上記下位側ビット部と上
記ステップ値の和と上記記憶領域の容量値との減算を行
い、上記減算結果が負でない場合には上記減算結果をイ
ンデックスとして出力し、上記減算結果が負の場合には
上記下位側ビット部と上記ステップ値との和をインデッ
クスとして出力し、上記ステップ値が負であるときには
上記下位側ビット部と上記ステップ値との加算を行い、
上記加算結果が負でないときには上記加算結果をインデ
ックスとして出力し、上記加算結果が負であるときには
上記下位側ビット部と上記ステップ値と上記記憶領域の
容量値との加算結果をインデックスとして出力する手段
と、上記インデックスと上記現在のアドレスの上記下位
側ビット部以外のビット部から次のアドレスを生成する
手段とを有する。
【００１３】また上記第２の目的を解決するために、本
発明のブロックリピートアドレッシング用アドレス生成
回路は、第１のアドレスを記憶する第１の記憶手段と、
上記第１のアドレスまたは上記第１のアドレスよりも大
きな値の第２のアドレスを記憶する第２の記憶手段と、
入力する数値に所定の値を加算して出力する加算手段
と、上記第１のアドレスまたは上記加算手段から出力さ
れる値の何れか一方を選択して上記加算手段に出力する
アドレス出力手段と、上記第２のアドレスと上記アドレ
ス出力手段から出力される値とを比較してそれらが一致
するときには一致信号を出力する比較手段と、所定の数
値を記憶する第３の記憶手段と、入力する数値から所定
の値を減算して上記第３の記憶手段に出力する減算手段
と、上記一致信号が出力されると、上記減算手段から出
力された数値に応じて、上記アドレス出力手段が上記第
１のアドレスを出力するように制御すると共に、上記減
算回路が上記第３の記憶手段の数値に対して減算処理を
行うように制御する制御手段とを有する。
【００１４】
【作用】所定の容量の記憶領域に対してステップ値毎に
繰り返しアクセスする、すなわちサーキュラアドレッシ
ングを行う場合、そのアドレスは上記記憶領域に対応し
た下位側ビット部のみが変化する。そこで、現在のアド
レスから上記下位側ビット部を抽出する。上記ステップ
値が正のときには、上記記憶領域に対するアクセスは、
その先頭アドレスから末尾アドレスの方向に行われるの
で、上記下位側ビット部と上記ステップ値との和と上記
記憶領域の容量との減算を行い、上記下位側ビット部と
上記ステップ値とを加算した値が上記記憶領域の範囲内
にあるか否かを判断する。上記減算結果が負でない場合
は、上記下位側ビット部と上記ステップ値とを加算した
値が上記記憶領域の範囲外にあることを示しているの
で、上記下位側ビット部と上記ステップ値との和と上記
記憶領域の容量との減算結果をインデックスとして出力
する。反対に、上記減算結果が負である場合は、上記下
位側ビット部と上記ステップ値とを加算した値が上記記
憶領域の範囲内にあることを示しているので、上記下位
側ビット部と上記ステップ値との和をインデックスとし
て出力する。
【００１５】上記ステップ値が負のときには、上記記憶
領域に対するアクセスは、その末尾アドレスから先頭ア
ドレスの方向に行われるので、上記下位側ビット部と上
記ステップ値との加算を行い、上記下位側ビット部と上
記ステップ値とを加算した値が上記記憶領域の範囲内に
あるか否かを判断する。上記加算結果が負でない場合
は、上記下位側ビット部と上記ステップ値とを加算した
値が上記記憶領域の範囲内にあることを示しているの
で、上記下位側ビット部と上記ステップ値との加算結果
をインデックスとして出力する。反対に、上記加算結果
が負である場合は、上記下位側ビット部と上記ステップ
値とを加算した値が上記記憶領域の範囲外にあることを
示しているので、上記下位側ビット部と上記ステップ値
と上記記憶領域野容量との加算結果をインデックスとし
て出力する。現在のアドレスの上記下位側ビット部以外
のビット部と、上述のようにして生成されたインデック
スとから、次のアクセス対象のアドレスを生成する。
【００１６】所定の記憶領域のプログラムを繰り返し実
行する、すなわちブロックリピート処理においては、上
記記憶領域の末尾アドレスに達すると、繰り返し回数の
デクリメントを行うと共に、次のアドルスとして上記記
憶領域の先頭アドレスを設定する。このブロックリピー
ト処理をパイプライン制御で実行しているときに、割り
込み処理が発生すると、繰り返し回数のデクリメントが
正確になされない場合がある。そこで本発明のアドレス
生成回路は、上記記憶領域の末尾アドルスの命令の実行
を確認してから上記繰り返し回数のデクリメント処理を
行うようにし、また上記繰り返し回数のデクリメント処
理の実行を確認してから次のアドレスとしての上記先頭
アドレスの設定を行うようにしている。
【００１７】
【実施例】本発明に係わるサーキュラアドレッシングに
おけるアドレス生成の概略を図９を参照して説明する。
従来のアドレス生成では直接的に次のアドレスを求めて
いたが、本発明では相対的に次のアドレスを求める。
尚、以下の説明において、アドレスおよびブロックサイ
ズは３２ビット構成の２進数であるとする。図９におい
て、ＡＲｎは現在のアドレス、ＢＫはブロックサイズ、
ＥＢ１はサーキュラブロックのトップアドレス、ＥＢ２
はサーキュラブロックのボトムアドレス、Ｉｎｄｅｘは
現在のアドレスにおけるインデックスであり、Ｉｎｄｅ
ｘ’は次のアドレスにおけるインデックスであり、ＡＲ
ｎ’はサーキュラアドレッシングにおける次のアドレス
であり、１４はインデックス生成回路である。
【００１８】(1) ブロックサイズＢＫにおいて１が存在
する最上位のビットを検出する。図９では、ビットＮを
１が存在する最上位のビットとする。 (2) 次に、現在のアドレスＡＲｎのビット３１〜ビット
（Ｎ＋１）の値とビットＮ〜ビット０が全て０である値
からトップアドレスＥＢ１のビット３１〜ビット０の値
を求め、現在のアドレスＡＲｎのビット３１〜ビット
（Ｎ＋１）の値とブロックサイズＢＫのビットＮ〜ビッ
ト０の値からボトムアドレスＥＢ２のビット３１〜ビッ
ト０の値を求める。 (3) 次に、サーキュラアドレッシングにおいてステップ
値毎にインクリメントまたはデクリメントされるインデ
ックスＩｎｄｅｘを求める。ビット３１〜ビット（Ｎ＋
１）が全て０の値と現在のアドレスＡＲｎのビットＮ〜
ビット０の値からインデックスＩｎｄｅｘのビット３１
〜ビット０の値が求められる。 (4) 次に、インデックスＩｎｄｅｘにステップ値を加算
して新たなインデックスＩｎｄｅｘ’を求める。ここ
で、インデックスＩｎｄｅｘにステップ値を加算した値
がブロックサイズＢＫ以上となった場合にはその加算値
からブロックサイズＢＫを減算した値を新たなインデッ
クスＩｎｄｅｘ’とし、上記加算値が負となった場合に
はその加算値にブロックサイズＢＫを加算した値を新た
なインデックスＩｎｄｅｘ’とする。 (5) 次に、アドレスＡＲｎのビット３１〜ビット（Ｎ＋
１）の値と新たなインデックスＩｎｄｅｘ’の値（ビッ
トＮ〜ビット０）から新たなアドレスＡＲｎ’のビット
３１〜ビット０の値を求める。以下、上記(3) 〜(5) の
ステップを繰り返すことにより、サーキュラアドレッシ
ングにおけるアドレス生成が実現される。尚、上記Ｉｎ
ｄｅｘ’はインデックス生成ロジック１４にて生成され
る。
【００１９】次に、図１０を参照して、サーキュラアド
レッシングにおけるインデックス生成の詳細を説明す
る。図１０はインデックス生成処理のアルゴリズムを示
すフローチャートである。図１０において、ｉは作業用
の変数を示し、ＢＫｍａｓｋ［ａ：ｂ］は作業用の数値
ＢＫｍａｓｋのビットａからビットｂまでの値を示し、
ＢＫｍａｓｋ［ｃ］はＢＫｍａｓｋのビットｃの値を示
し、ＢＫ［ａ：ｂ］はブロックサイズのビットａからビ
ットｂまでの値を示し、ＢＫ［ｃ］はブロックサイズの
ビットｃの値を示し、ＡＲｎ［ａ：ｂ］はアドレス（ポ
インタ）のビットａからビットｂまでの値を示し、Ｉｎ
ｄｅｘはインデックスの値を示し、Ｓｔｅｐはインデッ
クスに増減される数値を示し、Ｉｎｄｅｘ’はインデッ
クス生成処理によって新たに生成されたインデックスを
示す。
【００２０】処理１０１（Ｓ１０１）において、ｉに３
１が代入される。処理１０２（Ｓ１０２）において、ｉ
の値が負であるか否かが判断され、ｉの値が０以上であ
る場合にはＳ５０３の処理に進み、ｉの値が負の場合に
はＳ１０５の処理に進む。処理１０３（Ｓ１０３）にお
いて、ＢＫ［ｉ］の値とＢＫｍａｓｋ［ｉ＋１］の値と
の論理和が算出され、その結果がＢＫｍａｓｋ［ｉ］に
代入される。ここで、ｉ＝３１のときにはＢＫ［３１］
がＢＫｍａｓｋ［３１］に代入される。処理１０４（Ｓ
１０４）においては、ｉから１が減算（ｉがデクリメン
ト）される。この一連の処理によりブロックサイズＢＫ
において１が存在する最上位のビットが検出され、図９
に示すようにブロックサイズＢＫのビットＮがその最上
位のビットである場合には、ＢＫｍａｓｋのビット３１
〜ビットＮ＋１の値は全て０となり、ビットＮ〜ビット
０の値は全て１となる。
【００２１】処理１０５（Ｓ１０５）において、ＡＲｎ
［３１：０］の値とＢＫｍａｓｋ［３１：０］の値との
論理積が算出され、その結果がＩｎｄｅｘに代入され
る。ここで、図９の場合には、Ｉｎｄｅｘのビット３１
〜ビット（Ｎ＋１）の値は全て０となり、Ｉｎｄｅｘ
［Ｎ：０］はＡＲｎ［Ｎ：０］と等しい値となる。処理
１０６（Ｓ１０６）において、Ｓｔｅｐの値が負である
か否かが判断されて、Ｓｔｅｐの値が負である、すなわ
ち、ボトムアドレスからトップアドレスの方向にサーキ
ュラアドレッシングが行われる場合にはＳ１０７の処理
に進み、Ｓｔｅｐの値が０以上である、すなわち、トッ
プアドレスからボトムアドレスの方向にサーキュラアド
レッシングが行われる場合にはＳ１１０の処理に進む。
【００２２】処理１０７（Ｓ１０７）において、Ｉｎｄ
ｅｘの値とＳｔｅｐの値との和が負であるか否かが判断
されて、Ｉｎｄｅｘの値とＳｔｅｐの値との和が負であ
る場合、すなわち、次のアドレスの値がトップアドレス
とボトムアドレスの範囲外にある場合にはＳ１０８の処
理に進み、Ｉｎｄｅｘの値とＳｔｅｐの値との和が０以
上である場合、すなわち、次のアドレスの値がトップア
ドレスとボトムアドレスの範囲内にある場合にはＳ１０
９の処理に進む。処理１０８（Ｓ１０８）において、Ｉ
ｎｄｅｘの値とＳｔｅｐの値とＢＫの値とが加算され
て、新たなＩｎｄｅｘ’が生成される。処理１０９（Ｓ
１０９）において、Ｉｎｄｅｘの値とＳｔｅｐの値とが
加算されて、新たなＩｎｄｅｘ’が生成される。
【００２３】処理１１０（Ｓ１１０）において、Ｉｎｄ
ｅｘの値とＳｔｅｐとの値の和と、ＢＫの値との減算が
行われて、その演算結果が負であるか否かが判断され
る。上記演算結果が負である、すなわち、次のアドレス
の値がトップアドレスとボトムアドレスの範囲内にある
場合にはＳ１１１の処理に進み、上記演算結果が０以上
である、すなわち、次のアドレスの値がトップアドレス
とボトムアドレスの範囲外にある場合にはＳ１１２の処
理に進む。処理１１１（Ｓ１１１）において、Ｉｎｄｅ
ｘの値とＳｔｅｐの値とが加算されて、新たなＩｎｄｅ
ｘ’が生成される。処理１１２（Ｓ１１２）において、
Ｉｎｄｅｘの値とＳｔｅｐとの値の和と、ＢＫの値との
減算が行われて、新たなＩｎｄｅｘ’が生成される。
【００２４】以上の一連の処理により新たなインデック
スＩｎｄｅｘ’が生成され、図９に示すように、アドレ
スＡＲｎのビット３１〜ビット（Ｎ＋１）の値と新たな
インデックスＩｎｄｅｘ’のビットＮ〜ビット０の値と
から、新たなアドレスＡＲｎ’のビット３１〜ビット０
の値が生成される。ＢＫｍａｓｋが生成された後のイン
デックスは、Ｓ１０５以降の処理を実行することにより
生成される。
【００２５】以下、図１を参照して本発明のサーキュラ
アドレッシング用アドレス生成回路３０を説明する。
尚、本実施例の各演算器のビット数は３２ビット構成で
あるとする。尚、負の数は２の方数形式で表されるもの
とする。図１は本発明の第１実施例のアドレス生成回路
３０の構成を示す図である。加減制御回路３００は、加
減制御信号（Ａ／Ｓ）に従い、第１の動作モードまたは
第２の動作モードとなる。加減制御信号（Ａ／Ｓ）が加
算命令である第１の動作モードにおいては、入力端子Ｓ
ｔｅｐに入力されるステップをそのまま加算回路３０２
の入力端子Ａに出力する。このとき、加算回路３０２の
入力端子Ｃにキャリーは出力されず、その値は０であ
る。一方、加減制御信号（Ａ／Ｓ）が減算命令である第
２の動作モードにおいては、入力端子Ｓｔｅｐに入力さ
れるステップの各ビットを反転した数値を算出して加算
回路３０２の入力端子Ａに出力すると共に、加算回路３
０２の入力端子Ｃにキャリー（１）を出力する。尚、加
算回路３０２の入力端子Ａおよび入力端子Ｃに出力され
る２つの信号がステップ値を構成する。以上の説明から
明らかなように、加減制御信号（Ａ／Ｓ）によって加減
制御回路３００で入力端子Ｓｔｅｐに入力されるステッ
プの符合を変換する場合には、２の補数形式で変換され
ることになる。
【００２６】加減制御回路３０６は、加算回路３０２の
入力端子Ａに出力されるステップ値の最上位ビット（Ｍ
ＳＢ）の値に従い、第１の動作モードまたは第２の動作
モードとなる。上記ＭＳＢが０、すなわちステップ値が
正であり、サーキュラブロックのトップアドレスからボ
トムアドレスの方向にサーキュラアドレッシングを行う
場合には第２の動作モードとなり、入力端子ＢＫから入
力されるブロックサイズの各ビットを反転した数値を算
出して加算回路３１０の入力端子Ｂに出力すると共に、
加算回路３１０の入力端子Ｃにキャリー（１）を出力す
る。一方、上記ＭＳＢが１、すなわちステップ値が負で
あり、ボトムアドレスからトップアドレスの方向にサー
キュラアドレッシングを行う場合には第１の動作モード
となり、入力端子ＢＫから入力されるブロックサイズを
そのまま加算回路３１０の入力端子Ｂに出力する。尚、
このとき加算回路３１０の入力端子Ｃにキャリーは出力
されず、その値は０である。
【００２７】ビット分離回路３０４は、ＢＫｍａｓｋに
基づいて入力端子ＡＲｎから入力されるアドレス（ポイ
ンタ）を上位側のビット部分と下位側のビット部分とに
分離し、それぞれビット多重回路３１４と加算回路３０
２の入力端子Ｂに出力する。尚、ＢＫｍａｓｋは図１０
に示す処理１０１〜処理１０４で生成される数値であ
り、ビット３１〜ビット（Ｎ＋１）の値は全て０であ
り、ビットＮ〜ビット０の値は全て１である。加算回路
３０２の入力端子Ｂに出力されるデータのビット３１〜
ビット（Ｎ＋１）の値は全て０であり、ビットＮ〜ビッ
ト０の値はビット分離回路３０４に入力するアドレスの
ビットＮ〜ビット０の値と同じであり、この加算回路３
０２の入力端子Ｂに出力されるデータは実質的には図１
０にて説明したＩｎｄｅｘ（インデックス）である。一
方、ビット多重回路３１４に出力されるデータのビット
３１〜ビット（Ｎ＋１）の値はビット分離回路３０４に
入力するアドレスのビット３１〜ビット（Ｎ＋１）の値
と同じである。
【００２８】加算回路３０２は、入力端子Ａ，Ｂ，Ｃに
入力されたインデックスとステップ値との全加算演算を
行い、その全加算演算結果（信号ＡＤＤ２）を加算回路
３１０の入力端子Ａとマルチプレクサ３１２の入力端子
Ｉ１に出力し、キャリーアウト信号（Ｃａｒｒｙ２）を
キャリーチェック回路３０８に出力する。加算回路３１
０は、入力端子Ａ，Ｂ，Ｃにそれぞれ入力された信号Ａ
ＤＤ２、各ビットが反転されたブロックサイズまたはブ
ロックサイズ、およびキャリー信号（１または０）につ
いて全加算演算を行い、その全加算演算結果（信号ＡＤ
Ｄ３）をマルチプレクサ３１２の入力端子Ｉ２に出力
し、キャリーアウト信号（Ｃａｒｒｙ３）をキャリーチ
ェック回路３０８に出力する。
【００２９】マルチプレクサ３１２は、キャリーチェッ
ク回路３０８から出力される制御信号ＳＥＬに従い、入
力端子Ｉ１，Ｉ２に入力される信号ＡＤＤ２，ＡＤＤ３
の何れか一方を選択し、新たなインデックス（Ｉｎｄｅ
ｘ’）としてビット多重回路３１４に出力する。ビット
多重回路３１４は、ＢＫｍａｓｋに基づいてビット分離
回路３０４から出力されるデータの上位側のビット部分
とマルチプレクサ３１２から出力される新たなインデッ
クスの下位側のビット部分とを多重化して、その多重化
したデータを出力端子ＡＲｎ’に新たなアドレスとして
出力する。この新たなアドレスのビット３１〜ビット
（Ｎ＋１）の値は入力端子ＡＲｎに入力したアドレスの
ビット３１〜ビット（Ｎ＋１）の値と同じであり、新た
なアドレスのビットＮ〜ビット０の値はマルチプレクサ
３１２から出力される新たなインデックスのビットＮ〜
ビット０の値と同じである。
【００３０】キャリーチェック回路３０８は、加算回路
３０２の入力端子Ａに出力されるステップ値の最上位ビ
ット（ＭＳＢ）、加算回路３０２のキャリーアウト信号
（Ｃａｒｒｙ２）、および加算回路３１０のキャリーア
ウト信号（Ｃａｒｒｙ３）に応じた制御信号ＳＥＬをマ
ルチプレクサ３１２に出力する。上記ＭＳＢが１であ
り、ステップ値が負の場合、すなわちサーキュラアドレ
ッシングがボトムアドレスからトップアドレスの方向に
行われる場合には、加算回路３０２のキャリーアウト信
号のみを監視し、キャリーが出力される、すなわちキャ
リーアウト信号（Ｃａｒｒｙ２）が１であるときにはマ
ルチプレクサ３１２が信号ＡＤＤ２を選択するように制
御し、キャリーが出力されない、すなわちキャリーアウ
ト信号（Ｃａｒｒｙ２）が０であるときにはマルチプレ
クサ３１２が信号ＡＤＤ３を選択するように制御する。
一方、上記ＭＳＢが０であり、ステップ値が正の場合、
すなわちサーキュラアドレッシングがトップアドレスか
らボトムアドレスの方向に行われる場合には、加算回路
３０２および加算回路３１０のキャリーアウト信号を監
視し、何れか一方の加算回路からキャリーが出力される
ときにはマルチプレクサ３１２が信号ＡＤＤ３を選択す
るように制御し、何れの加算回路からもキャリーが出力
されないときにはマルチプレクサ３１２が信号ＡＤＤ２
を選択するように制御する。
【００３１】以下に、加算回路３０２に出力されるステ
ップ値が正であり、トップアドレスからボトムアドレス
の方向にサーキュラアドレッシングが行われる場合のア
ドレス生成回路３０の動作について説明する。尚、加減
制御回路３００，３０６、加算回路３０２，３１０、マ
ルチプレクサ３１２およびキャリーチェック回路３０８
が、図９におけるインデックス生成回路１４に対応す
る。加減制御回路３００は、正のステップ値を加算回路
３０２に出力する。この場合、加算回路３０２の入力端
子Ａに出力されるステップ値のＭＳＢは０となるので、
キャリーチェック回路３０８は加算回路３０２および加
算回路３１０のキャリーアウト信号の双方を監視し、加
減制御回路３０６は入力するブロックサイズの各ビット
を反転して加算回路３１０に出力すると共に、加算回路
３１０にキャリーを出力する。
【００３２】加算回路３０２は、インデックスとステッ
プ値との全加算演算を行い、加算回路３１０は、信号Ａ
ＤＤ２とブロックサイズの各ビットが反転された信号と
キャリー信号との全加算演算、すなわち信号ＡＤＤ２と
ブロックサイズとの減算処理を行う。すなわち、加算回
路３０２と加算回路３１０とで図１０のＳ１１０の処理
を行っており、インデックスとステップ値との和とブロ
ックサイズとの減算結果が負であるか否かの判定を行
う。従って、インデックスとステップ値との和とブロッ
クサイズとの減算結果が負である、すなわち加算回路３
０２および加算回路３１０の双方からキャリーアウト信
号が出力されない場合には、マルチプレクサ３１２はイ
ンデックスにステップ値が加算された信号ＡＤＤ２、す
なわち現在のアドレスのビットＮ〜ビット０の値にステ
ップ値が加算された値を選択してビット多重回路３１４
に出力する。一方、インデックスとステップとの和とブ
ロックサイズとの減算結果が０以上である、すなわち加
算回路３０２または加算回路３１０の何れか一方からキ
ャリーアウト信号が出力される場合には、マルチプレク
サ３１２は信号ＡＤＤ３、すなわちインデックスとステ
ップ値との和とブロックサイズとの減算結果を選択して
ビット多重回路３１４に出力する。
【００３３】ビット多重回路３１４は、ビット分離回路
３０４から出力されるデータのビット３１〜ビット（Ｎ
＋１）、すなわち現在のアドレスのビット３１〜ビット
（Ｎ＋１）の値とマルチプレクサ３１２から出力される
新たなインデックスのビットＮ〜ビット０の値とを組み
合わせて、新たなアドレスとして出力する。以上の一連
の動作により、トップアドレスからボトムアドレスの方
向へのサーキュラアドレッシングにおけるアドレス生成
が実現される。
【００３４】次に、加算回路３０２に出力されるステッ
プ値が負であり、ボトムアドレスからトップアドレスの
方向にサーキュラアドレッシングが行われる場合のアド
レス生成回路３０の動作について説明する。加減制御回
路３００は、負のステップ値を加算回路３０２に出力す
る。この場合、加算回路３０２の入力端子Ａに出力され
るステップ値のＭＳＢは１であるので、キャリーチェッ
ク回路３０８は加算回路３０２のキャリーアウト信号の
みを監視し、加減制御回路３０６は入力するブロックサ
イズをそのまま加算回路３１０に出力する。このとき、
加算回路３１０にキャリーは出力されない。
【００３５】加算回路３０２はインデックスと負のステ
ップ値との全加算演算を行う。すなわち、加算回路３０
２は図１０におけるＳ１０７の処理を行っており、イン
デックスとステップ値との和が負であるか否かの判定を
行う。また、加算回路３１０は、信号ＡＤＤ２とブロッ
クサイズとの全加算演算を行う。従って、インデックス
とステップ値との和が負である、すなわち加算回路３０
２からキャリーアウト信号が出力されない場合には、マ
ルチプレクサ３１２はインデックスとステップ値とブロ
ックサイズとの和である信号ＡＤＤ３を選択してビット
多重回路３１４に出力する。一方、インデックスとステ
ップ値との和が０以上である、すなわち加算回路３０２
からキャリーアウト信号が出力される場合には、マルチ
プレクサ３１２はインデックスとステップ値との和であ
る信号ＡＤＤ２、すなわち現在のアドレスのビットＮ〜
ビット０の値にステップを加算した値を選択してビット
多重回路３１４に出力する。
【００３６】ビット多重回路３１４は、ビット分離回路
３０４から出力されるデータのビット３１〜ビット（Ｎ
＋１）、すなわち現在のアドレスのビット３１〜ビット
（Ｎ＋１）の値とマルチプレクサ３１２から出力される
新たなインデックスのビットＮ〜ビット０の値とを組み
合わせて、新たなアドレスとして出力する。以上の一連
の動作により、ボトムアドレスからトップアドレスの方
向へのサーキュラアドレッシングにおけるアドレス生成
が実現される。
【００３７】以下、図２を参照して本発明のサーキュラ
アドレッシング用アドレス生成回路４０を説明する。
尚、本実施例の各演算器のビット数も３２ビット構成で
あるとする。図２は本発明の第２実施例のアドレス生成
回路４０の構成を示す図である。加減制御回路４００は
図１に示す加減制御回路３００と同様の機能を有し、加
減制御信号（Ａ／Ｓ）に従って、第１の動作モードまた
は第２の動作モードをとる。加減制御信号（Ａ／Ｓ）が
加算命令である第１の動作モードにおいては、入力端子
Ｓｔｅｐに入力されるステップをそのまま部分加算回路
４０６の入力端子Ｉ１に出力する。尚、このとき部分加
算回路４０８の入力端子Ｃ１にはキャリーは出力されな
い。一方、加減制御信号（Ａ／Ｓ）が減算命令である第
２の動作モードにおいては、入力端子Ｓｔｅｐに入力さ
れるステップの各ビットを反転した数値を算出して部分
加算回路４０６の入力端子Ｉ１に出力すると共に、部分
加算回路４０８の入力端子Ｃ１にキャリーを出力する。
尚、部分加算回路４０６の入力端子Ｉ１と部分加算回路
４０８の入力端子Ｃ１に出力される信号とがステップ値
を構成する。
【００３８】加減制御回路４０２は部分加算回路４０６
の入力端子Ｉ１に出力されるステップ値の最上位ビット
（ＭＳＢ）に制御される。上記ＭＳＢが０であり、サー
キュラブロックのトップアドレスからボトムアドレスの
方向にサーキュラアドレッシングを行う場合には、入力
端子ＢＫから入力されるブロックサイズの各ビットを反
転した数値を算出して部分加算回路４０６の入力端子Ｉ
２に出力すると共に、部分加算回路４０８の入力端子Ｃ
２にキャリーを出力する。一方、上記ＭＳＢが１であ
り、ボトムアドレスからトップアドレスの方向にサーキ
ュラアドレッシングを行う場合には、部分加算回路４０
６の入力端子Ｉ２に０のデータを出力し、部分加算回路
４０８の入力端子Ｃ２にキャリーを出力しない。
【００３９】ゲート回路４１２は、キャリーチェック回
路４１０から出力される制御信号（ＳＥＬ１）に従っ
て、０のデータを加算回路４１４の入力端子Ｂに出力す
るか、または入力端子ＢＫに入力されるブロックサイズ
を加算回路４１４の入力端子Ｂに出力するかを選択す
る。
【００４０】ビット分離回路４０４は図１に示すビット
分離回路３０４と同様の機能を有しており、ＢＫｍａｓ
ｋに基づいて入力端子ＡＲｎから入力されるアドレスを
上位側のビット部分と下位側のビット部分とに分離し、
それぞれビット多重回路４１６と部分加算回路４０６の
入力端子Ｉ３に出力する。ビット多重回路４１６は図１
に示すビット多重回路３１４と同様の機能を有してお
り、ＢＫｍａｓｋに基づいてビット分離回路４０４から
出力されるデータの上位側のビット部分と加算回路４１
４から出力されるデータ（信号ＡＤＤ３）の下位側のビ
ット部分とを多重化し、その多重化したデータを出力端
子ＡＲｎ’に新たなアドレスとして出力する。
【００４１】尚、ＢＫｍａｓｋ、部分加算回路４０６の
入力端子Ｉ３に出力されるデータ、ビット分離回路４０
４からビット多重回路４１６に出力されるデータ、加算
回路４１４から出力されるデータ、およびビット多重回
路４１６から出力されるデータは、図１において説明し
たものと同様のデータフォーマットである。また、部分
加算回路４０６の入力端子Ｉ３に出力されるデータはＩ
ｎｄｅｘであり、加算回路４１４から出力されるデータ
はＩｎｄｅｘ’である。
【００４２】部分加算回路４０６と部分加算回路４０８
は３入力の全加算回路４２０を構成し、この全加算回路
４２０は図３に示す構成となっている。この全加算回路
４２０は、入力端子Ｉ１，Ｉ２，Ｉ３，Ｃ１，Ｃ２にそ
れぞれ入力されたステップ値、各ビットが反転されたブ
ロックサイズまたは０、インデックス、およびキャリー
信号（Ｃ２）についての全加算演算を行い、その全加算
演算結果（信号ＡＤＤ２）を加算回路４１４の入力端子
Ａに出力し、２つのキャリーアウト信号（Ｃａｒｒｙ
２，Ｃａｒｒｙ３）をキャリーチェック回路４１０に出
力する。加算回路４１４は、入力端子Ａ，Ｂにそれぞれ
入力された信号ＡＤＤ２とゲート回路４１２の出力信号
との加算演算を行って、その加算演算結果（信号ＡＤＤ
３）を新たなインデックス（Ｉｎｄｅｘ’）としてビッ
ト多重回路４１６に出力する。
【００４３】キャリーチェック回路４１０は、全加算回
路４２０に出力されるステップ値の最上位ビット（ＭＳ
Ｂ）、および全加算回路４２０が出力する２つのキャリ
ーアウト信号に応じた制御信号（ＳＥＬ１）をゲート回
路４１２に出力する。上記ＭＳＢが１である場合、すな
わちサーキュラアドレッシングがボトムアドレスからト
ップアドレスの方向に行われる場合には２つのキャリー
アウト信号（Ｃａｒｒｙ２，Ｃａｒｒｙ３）の双方を監
視し、キャリーが出力される、すなわち何れか一方のキ
ャリーアウト信号が１であるときにはゲート回路４１２
が０を出力するように制御し、キャリーが出力されな
い、すなわち２つのキャリーアウト信号が共に０である
ときにはゲート回路４１２がブロックサイズを出力する
ように制御する。一方、上記ＭＳＢが０である場合、す
なわちサーキュラアドレッシングがトップアドレスから
ボトムアドレスの方向に行われる場合には２つのキャリ
ーアウト信号（Ｃａｒｒｙ２，Ｃａｒｒｙ３）を監視
し、何れか一方のキャリーアウト信号が１であるときに
はゲート回路４１２が０を出力するように制御し、双方
のキャリーアウト信号が０であるときにはゲート回路４
１２がブロックサイズを出力するように制御する。
【００４４】図３は部分加算回路４０６と部分加算回路
４０８とで構成される３入力の全加算回路４２０の要部
を示す図である。部分加算回路４０６は、入力端子Ｉ
１，Ｉ２，Ｉ３に入力される各信号のビット３１〜ビッ
ト０についてそれぞれ加算演算を行ってキャリーアウト
信号（Ｃａｒｒｙ２）を生成する。部分加算回路４０８
は、部分加算回路４０６の加算演算結果と加減制御回路
４００，４０１からそれぞれ出力される２つのキャリー
信号（Ｃ１，Ｃ２）との加算演算を行って全加算演算結
果（ビット３１〜ビット０）とキャリーアウト信号（Ｃ
ａｒｒｙ３）を生成する。
【００４５】以下に、全加算回路４２０に出力されるス
テップ値が正の数であり、トップアドレスからボトムア
ドレスの方向にサーキュラアドレッシングが行われる場
合のアドレス生成回路４０の動作について説明する。
尚、加減制御回路４００，４０２、ゲート回路４１２、
部分加算回路４０６，４０８、加算回路４１４、および
キャリーチェック回路４１０が、図９のおけるインデッ
クス生成回路１４に対応する。加減制御回路４００は、
正のステップ値を全加算回路４２０に出力する。この場
合、全加算回路４２０に出力されるステップ値のＭＳＢ
は０となるので、キャリーチェック回路４１０は全加算
回路４２０から出力される２つのキャリーアウト信号の
双方を監視する。加減制御回路４０１は、入力するブロ
ックサイズの各ビットを反転して全加算回路４２０に出
力すると共に、全加算回路４２０にキャリーを出力す
る。
【００４６】全加算回路４２０は、ステップ値とインデ
ックスとブロックサイズの各ビットが反転された信号と
加減制御回路４０１から出力されるキャリー信号との全
加算演算、すなわちインデックスとステップ値との和と
ブロックサイズとの減算処理を行う。全加算回路４２０
は図１０のＳ１１０の処理を行っており、インデックス
とステップ値との和とブロックサイズとの減算結果が負
であるか否かの判定を行う。従って、インデックスとス
テップ値との和とブロックサイズとの減算結果が負であ
る、すなわち全加算回路４２０からキャリーアウト信号
が出力されない場合には、ゲート回路４１２は入力する
ブロックサイズをそのまま加算回路４１４に出力する。
加算回路４１４は、全加算回路４２０から出力される信
号ＡＤＤ２とゲート回路４１２から出力されるブロック
サイズとの加算演算を行い、インデックスにステップ値
が加算された信号、すなわち現在のアドレスのビットＮ
〜ビット０の値にステップ値が加算された値を算出して
ビット多重回路４１６に出力する。一方、インデックス
とステップ値との和とブロックサイズとの減算結果が０
以上である、すなわち全加算回路４２０からキャリーア
ウト信号が出力される場合にはゲート回路４１２は０を
加算回路４１４に出力する。加算回路４１４は全加算回
路４２０から出力される信号ＡＤＤ２と０との加算演算
を行い、インデックスとステップ値との和とブロックサ
イズとの減算結果を算出してビット多重回路４１６に出
力する。
【００４７】ビット多重回路４１６は、ビット分離回路
４０４から出力されるデータのビット３１〜ビット（Ｎ
＋１）、すなわち現在のアドレスのビット３１〜ビット
（Ｎ＋１）の値と、加算回路４１４から出力される新た
なインデックスのビットＮ〜ビット０の値とを組み合わ
せて、新たなアドレスとして出力する。以上の一連の動
作により、トップアドレスからボトムアドレスの方向へ
のサーキュラアドレッシングにおけるアドレス生成が実
現される。
【００４８】次に、全加算回路４２０に出力されるステ
ップ値が負の数であり、ボトムアドレスからトップアド
レスの方向にサーキュラアドレッシングが行われる場合
のアドレス生成回路４０の動作について説明する。加減
制御回路４００は、負のステップ値を全加算回路４２０
に出力する。この場合、全加算回路４２０に出力される
ステップ値のＭＳＢは１であるので、キャリーチェック
回路４１０は全加算回路４２０から出力される２つのキ
ャリーアウト信号の双方を監視する。また、加減制御回
路４０２は、０のデータを全加算回路４２０に出力し、
全加算回路４２０にキャリー（Ｃ２）を出力しない。
【００４９】全加算回路４２０は、ステップ値とインデ
ックスと０との全加算演算を行う。全加算回路４２０は
図１０におけるＳ１０７の処理を行っており、インデッ
クスとステップ値との和が負であるか否かの判定を行
う。従って、インデックスとステップ値との和が負であ
る、すなわち全加算回路４２０からキャリーアウト信号
が出力されない場合には、ゲート回路４１２は入力する
ブロックサイズをそのまま加算回路４１４に出力する。
加算回路４１４は、全加算回路４２０から出力される信
号ＡＤＤ２とゲート回路４１２から出力されるブロック
サイズとの加算演算を行い、インデックスとステップ値
とブロックサイズとの和を算出してビット多重回路４１
６に出力する。一方、インデックスとステップ値との和
が０以上である、すなわち全加算回路４２０からキャリ
ーアウト信号が出力される場合には、ゲート回路４１２
は０を加算回路４１４に出力する。加算回路４１４は、
全加算回路４２０から出力される信号ＡＤＤ２と０との
加算演算を行い、インデックスとステップ値との和、す
なわち現在のアドレスのビットＮ〜ビット０の値にステ
ップ値を加算した値を算出してビット多重回路４１６に
出力する。
【００５０】ビット多重回路４１６は、ビット分離回路
４０４から出力されるデータのビット３１〜ビット（Ｎ
＋１）、すなわち現在のアドレスのビット３１〜ビット
（Ｎ＋１）の値と、加算回路４１４から出力される新た
なインデックスのビットＮ〜ビット０の値とを組み合わ
せて、新たなアドレスとして出力する。以上の一連の動
作により、ボトムアドレスからトップアドレスの方向へ
のサーキュラアドレッシングにおけるアドレス生成が実
現される。
【００５１】以下、図４を参照して本発明のサーキュラ
アドレッシング用アドレス生成回路６０を説明する。
尚、本実施例の各演算器のビット数も３２ビット構成で
あるとする。図４は本発明の第３実施例のアドレス生成
回路６０の構成を示す図である。加減制御回路６００は
図１に示した加減制御回路３００と同様の機能を有し、
加減制御信号（Ａ／Ｓ）に従い、第１の動作モードまた
は第２の動作モードをとる。加減制御信号（Ａ／Ｓ）が
加算命令である第１の動作モードにおいては、入力端子
Ｓｔｅｐに入力されるステップをそのまま部分加算回路
６０８の入力端子Ｉ１に出力する。尚、このとき部分加
算回路６１０の入力端子Ｃ１にはキャリーは出力されな
い。一方、加減制御信号（Ａ／Ｓ）が減算命令である第
２の動作モードにおいては、入力端子Ｓｔｅｐに入力さ
れるステップの各ビットを反転した数値を算出して部分
加算回路６０８の入力端子Ｉ１に出力すると共に、部分
加算回路６１０の入力端子Ｃ１にキャリーを出力する。
尚、部分加算回路６０８の入力端子Ｉ１と部分加算回路
６１０の入力端子Ｃ１に出力される信号とがステップ値
を構成する。
【００５２】加減制御回路６０２は図１に示す加減制御
回路３０６と同様の機能を有し、部分加算回路６０８の
入力端子Ｉ１に出力されるステップ値の最上位ビット
（ＭＳＢ）に従い、第１の動作モードまたは第２の動作
モードをとる。上記ＭＳＢが０であり、サーキュラブロ
ックのトップアドレスからボトムアドレスの方向にサー
キュラアドレッシングを行う場合には第２の動作モード
となり、入力端子ＢＫから入力されるブロックサイズの
各ビットを反転した数値を算出してゲート回路６０４に
出力すると共にゲート回路６０４にキャリー（Ｃａｒｒ
ｙ）を出力する。一方、上記ＭＳＢが１であり、ボトム
アドレスからトップアドレスの方向にサーキュラアドレ
ッシングを行う場合には第１の動作モードとなり、入力
端子ＢＫから入力されるブロックサイズをそのままゲー
ト回路６０４に出力する。尚、このときゲート回路６０
４にはキャリーは出力されない。ゲート回路６０４は、
クロック信号（ＣＫ）とキャリーチェック回路６１２か
ら出力される制御信号（ＳＥＬ１）とに従って、加減制
御回路６０２から出力されるブロックサイズとキャリー
信号（０）または各ビットが反転されたブロックサイズ
とキャリー信号（１）をそのまま部分加算回路６０８の
入力端子Ｉ２と部分加算回路６１０の入力端子Ｃ２とに
出力するか、または０のデ−タとキャリー信号（０）を
部分加算回路６０８の入力端子Ｉ２と部分加算回路６１
０の入力端子Ｃ２とに出力するかを選択する。
【００５３】ビット分離回路６０６は図１に示すビット
分離回路３０４と同様の機能を有しており、ＢＫｍａｓ
ｋに基づいて入力端子ＡＲｎから入力されるアドレスを
上位側のビット部分と下位側のビット部分とに分離し、
それぞれビット多重回路６１４と部分加算回路６０８の
入力端子Ｉ３に出力する。ビット多重回路６１４は図１
に示すビット多重回路３１４と同様の機能を有してお
り、ＢＫｍａｓｋに基づいてビット分離回路６０６から
出力されるデータの上位側のビット部分と部分加算回路
６１０から出力される信号ＡＤＤ２の下位側のビット部
分とを多重化し、その多重化したデータを出力端子ＡＲ
ｎ’に新たなアドレスとして出力する。
【００５４】尚、ＢＫｍａｓｋ、部分加算回路６０８の
入力端子Ｉ３に出力されるデータ、ビット分離回路６０
６からビット多重回路６１４に出力されるデータ、部分
加算回路６１０から出力されるデータ、およびビット多
重回路６１４から出力されるデータは、図１において説
明したものと同様のデータフォーマットである。また、
部分加算回路６０８の入力端子Ｉ３に出力されるデータ
はＩｎｄｅｘであり、部分加算回路６１０から出力され
るデータはＩｎｄｅｘ’である。
【００５５】部分加算回路６０８と部分加算回路６１０
は、図２に示す部分加算回路４０６と部分加算回路４０
８と同様に、図３に示す３入力の全加算回路４２０を構
成しており、入力端子Ｉ１，Ｉ２，Ｉ３，Ｃ１，Ｃ２に
それぞれ入力された値についての全加算演算を行い、そ
の全加算演算結果（信号ＡＤＤ２）を新たなインデック
ス（Ｉｎｄｅｘ’）としてビット多重回路６１４に出力
し、２つのキャリーアウト信号（Ｃａｒｒｙ２，Ｃａｒ
ｒｙ３）をキャリーチェック回路６１２に出力する。
【００５６】キャリーチェック回路６１２は、全加算回
路４２０に出力されるステップ値の最上位ビット（ＭＳ
Ｂ）、全加算回路４２０が出力する２つのキャリーアウ
ト信号に応じて、クロック信号（ＣＫ）の前半（ｐｈ
１）と後半（ｐｈ２）とに分けて、制御信号（ＳＥＬ
１）によりゲート回路６０４を制御する。上記ＭＳＢが
１である場合、すなわちサーキュラアドレッシングがボ
トムアドレスからトップアドレスの方向に行われる場合
には、２つのキャリーアウト信号を監視し、クロック信
号（ＣＫ）の前半（ｐｈ１）においては、ゲート回路６
０４が０のデータとキャリー信号（０）とを部分加算回
路６０８の入力端子Ｉ２と部分加算回路６１０の入力端
子Ｃ２とに出力するように制御する。クロック信号の後
半（ｐｈ２）においては、クロック信号の前半において
キャリーが出力される、すなわち何れか一方のキャリー
アウト信号が１のときにはゲート回路６０４が０のデー
タとキャリー信号（０）とを部分加算回路６０８の入力
端子Ｉ２と部分加算回路６１０の入力端子Ｃ２とに出力
するように制御し、クロック信号の前半においてキャリ
ーが出力されない、すなわち双方のキャリーアウト信号
が０のときにはゲート回路６０４が加減制御回路６０２
から出力されるブロックサイズとキャリー信号（０）と
を部分加算回路６０８の入力端子Ｉ２と部分加算回路６
１０の入力端子Ｃ２とに出力するように制御する。
【００５７】一方、上記ＭＳＢが０である場合、すなわ
ちサーキュラアドレッシングがトップアドレスからボト
ムアドレスの方向に行われる場合には、２つのキャリー
アウト信号を監視し、クロック信号（ＣＫ）の前半（ｐ
ｈ１）においては、ゲート回路６０４が加減制御回路６
０２から出力される各ビットが反転されたブロックサイ
ズとキャリー信号（１）とを部分加算回路６０８の入力
端子Ｉ２と部分加算回路６１０の入力端子Ｃ２とに出力
するように制御する。クロック信号の後半（ｐｈ２）に
おいては、クロック信号の前半において何れか一方のキ
ャリーアウト信号が１のときにはゲート回路６０４が加
減制御回路６０２から出力される各ビットが反転された
ブロックサイズとキャリー信号（１）とを部分加算回路
６０８の入力端子Ｉ２と部分加算回路６１０の入力端子
Ｃ２とに出力するように制御し、クロック信号の前半に
おいて双方のキャリーアウト信号が０のときにはゲート
回路６０４が０のデータとキャリー信号（０）とを部分
加算回路６０８の入力端子Ｉ２と部分加算回路６１０の
入力端子Ｃ２とに出力するように制御する。
【００５８】以下に、全加算回路４２０に出力されるス
テップ値が正の数であり、トップアドレスからボトムア
ドレスの方向にサーキュラアドレッシングが行われる場
合のアドレス生成回路６０の動作について説明する。
尚、加減制御回路６００，６０２、ゲート回路６０４、
部分加算回路６０８，６１０、およびキャリーチェック
回路６１２が、図９のおけるインデックス生成回路１４
に対応する。加減制御回路６００は、正のステップ値を
全加算回路４２０に出力する。この場合、全加算回路４
２０に出力されるステップ値のＭＳＢは０となるので、
キャリーチェック回路６１２は全加算回路４２０から出
力される２つのキャリーアウト信号の双方を監視し、加
減制御回路６０２は入力するブロックサイズの各ビット
を反転してゲート回路６０４に出力すると共にゲート回
路６０４にキャリー信号（１）を出力する。ゲート回路
６０４は、クロック信号（ＣＫ）の前半（ｐｈ１）にお
いては、加減制御回路６０２から出力される各ビットが
反転されたブロックサイズとキャリー信号（１）とを全
加算回路４２０に出力する。
【００５９】全加算回路４２０は、クロック信号（Ｃ
Ｋ）の前半（ｐｈ１）においては、ステップ値とインデ
ックスとブロックサイズの各ビットが反転された信号と
加減制御回路６０２から出力されるキャリー信号（１）
との全加算演算、すなわちインデックスとステップ値と
の和とブロックサイズとの減算処理を行う。全加算回路
４２０は図１０のＳ１１０の処理を行っており、インデ
ックスとステップ値との和とブロックサイズとの減算結
果が負であるか否かの判定を行う。従って、クロック信
号の前半において、インデックスとステップ値との和と
ブロックサイズとの減算結果が負である、すなわち全加
算回路４２０からキャリーアウト信号が出力されない場
合には、ゲート回路６０４がクロック信号の後半におい
て全加算回路４２０に０のデータとキャリー信号（０）
を出力するので、全加算回路４２０はクロック信号の後
半（ｐｈ２）においてステップとインデックスとの全加
算演算を行って、インデックスにステップ値が加算され
た信号、すなわち現在のアドレスのビットＮ〜ビット０
の値にステップ値が加算された値を算出してビット多重
回路６１４に出力する。一方、クロック信号の前半にお
いてインデックスとステップ値との和とブロックサイズ
との減算結果が０以上である、すなわち全加算回路４２
０からキャリーアウト信号が出力される場合には、ゲー
ト回路６０４がクロック信号の後半において全加算回路
４２０に各ビットの値が反転されたブロックサイズとキ
ャリー信号（１）とを出力するので、全加算回路４２０
はクロック信号の後半においてインデックスとステップ
値とブロックサイズの各ビットが反転された信号と加減
制御回路６０２から出力されるキャリー信号（１）との
全加算演算を行って、インデックスとステップ値との和
とブロックサイズとの減算結果を算出してビット多重回
路６１４に出力する。
【００６０】ビット多重回路６１４は、ビット分離回路
４０４から出力されるデータのビット３１〜ビット（Ｎ
＋１）、すなわち現在のアドレスのビット３１〜ビット
（Ｎ＋１）の値と、全加算回路４２０から出力される新
たなインデックスのビットＮ〜ビット０の値とを組み合
わせて、新たなアドレスとして出力する。以上の一連の
動作により、トップアドレスからボトムアドレスの方向
へのサーキュラアドレッシングにおけるアドレス生成が
実現される。
【００６１】次に、全加算回路４２０に出力されるステ
ップ値が負の数であり、ボトムアドレスからトップアド
レスの方向にサーキュラアドレッシングが行われる場合
のアドレス生成回路４０の動作について説明する。加減
制御回路６００は、負のステップ値を全加算回路４２０
に出力する。この場合、全加算回路４２０に出力される
データのＭＳＢは１であるので、キャリーチェック回路
６１２は全加算回路４２０から出力される２つのキャリ
ーアウト信号を監視し、加減制御回路６０２は入力する
ブロックサイズをそのままゲート回路４０２に出力す
る。尚、このとき、全加算回路４２０にキャリーは出力
されない。ゲート回路６０４は、クロック信号の前半
（ｐｈ１）においては、０のデータとキャリー信号
（０）とを全加算回路４２０に出力する。
【００６２】全加算回路４２０は、クロック信号の前半
（ｐｈ１）においては、インデックスとステップ値との
全加算演算を行う。全加算回路４２０は図１０のＳ１０
７の処理を行っており、インデックスとステップ値との
和が負であるか否かの判定を行う。従って、クロック信
号の前半においてインデックスとステップ値との和が負
である、すなわち全加算回路４２０からキャリーアウト
信号が出力されない場合には、クロック信号の後半（ｐ
ｈ２）においてゲート回路６０４が全加算回路４２０に
ブロックサイズとキャリー信号（０）を出力するので、
全加算回路４２０はクロック信号の後半においてインデ
ックスとステップ値とブロックサイズとの全加算演算を
行って、その演算結果をビット多重回路６１４に出力す
る。一方、クロック信号の前半においてインデックスと
ステップ値との和が０以上である、すなわち全加算回路
４２０からキャリーアウト信号が出力される場合には、
クロック信号の後半においてゲート回路６０４が全加算
回路４２０に０のデータとキャリー信号（０）を出力す
るので、全加算回路４２０はクロック信号の後半におい
てインデックスとステップ値との全加算演算を行い、イ
ンデックスにステップ値が加算された信号、すなわち現
在のアドレスのビットＮ〜ビット０の値にステップ値が
加算された値を算出してビット多重回路６１４に出力す
る。
【００６３】ビット多重回路６１４は、ビット分離回路
６０６から出力されるデータのビット３１〜ビット（Ｎ
＋１）、すなわち現在のアドレスのビット３１〜ビット
（Ｎ＋１）の値と、全加算回路４２０から出力される新
たなインデックスのビットＮ〜ビット０の値とを組み合
わせて、新たなアドレスとして出力する。以上の一連の
動作により、ボトムアドレスからトップアドレスの方向
へのサーキュラアドレッシングにおけるアドレス生成が
実現される。
【００６４】以上に説明した本発明のサーキュラアドレ
ッシング用アドレス生成回路は、現在のアドレスの値を
直接に計算して次のアドレスを求めるのではなく、イン
デックスとステップ値とブロックサイズを用いて間接的
に次のアドレスを求めているので、効率的に計算を行え
る。また、第１実施例では加算器の数は２個であり、ハ
ードウエアが簡略化されている。更には、第３実施例で
は１クロックサイクルで次のアドレスを算出することが
できるので、高速なアプリケーションに適している。ま
た、本発明のアドレス生成回路によれば、ステップとブ
ロックサイズを記憶しておくだけでよく、トップアドレ
スとボトムアドレスとを記憶しておく必要がない。以上
に本発明のサーキュラアドレッシング用アドレス生成回
路を説明したが、図１０に示した本発明の技術思想に基
づき、種々の回路形態が考えられることは当業者には明
らかであろう。
【００６５】以下、図６を参照して本発明のブロックリ
ピートアドレッシング用アドレス生成回路を説明する。
図６は本発明の第４実施例のアドレス生成回路７の構成
を示す図である。アドレス生成回路７は、プログラムカ
ウンタ（ＰＣ）７２、比較回路７４、レジスタ（ＥＮ
Ｄ）７６、セレクタ７８、レジスタ（ＳＴＡＲＴ）８
０、インクリメント回路８２、デクリメント回路８４、
レジスタ（ＢＲＣＲ）８６、およびゼロ検出回路７０か
ら構成される。尚、本実施例は、パイプラインの遅延が
２段の場合に適用するものである。本実施例は、図１１
に示した従来の回路と同ように、ブロックリピートを行
う前に、レジスタ７６に繰り返し実行するプログラムの
ボトムアドレス（末尾アドレス）が設定され、レジスタ
８０に当該プログラムのトップアドレス（先頭アドレ
ス）が設定され、レジスタ８６に繰り返し回数が初期値
として設定される。
【００６６】図７はゼロ検出回路７０の要部の構成を示
す図である。フリップフロップ７０６，７０８のクロッ
ク端子にはパイプライン（ＣＰＵ）の動作クロックであ
るクロックＣＫが入力され、クリア端子には割り込みを
示すパイプラインフラッシュ信号が入力されている。フ
リップフロップ７０６の入力端子ＤはＡＮＤ回路７１２
の出力端子に接続されており、出力端子Ｑはフリップフ
ロップ７０８の入力端子ＤとＡＮＤ回路７０４の一方の
入力端子に接続されている。フリップフロップ７０８の
出力端子ＱはＡＮＤ回路７００の一方の入力端子とＡＮ
Ｄ回路７０４の他方の入力端子に接続されている。ＡＮ
Ｄ回路７００の他方の入力端子には信号ＢＲＣＲ１が入
力され、その出力端子はＮＯＲ回路７１０の第２の入力
端子に接続されている。ＡＮＤ回路７０２の一方の入力
端子には信号ＢＲＣＲ２が入力され、他方の入力端子は
ＡＮＤ回路７０４の出力端子に接続されており、出力端
子はＮＯＲ回路７１０の第３の入力端子に接続されてい
る。ＮＯＲ回路７１０の第１の入力端子には信号ＢＲＣ
Ｒ０が入力され、その出力端子はＡＮＤ回路７１２の一
方の入力端子に接続されている。ＡＮＤ回路７１２の他
方の入力端子には信号ＰＣ＝ＥＮＤが入力される。
【００６７】信号ＢＲＣＲ２，ＢＲＣＲ１，ＢＲＣＲ０
はレジスタ８６から出力される繰り返し回数をデコード
して生成される信号であり、各信号は繰り返し回数がそ
れぞれ２，１，０のときにハイレベルとなる。信号ＢＲ
ＣＲ０はそのままブロックリピート禁止信号として出力
される。また、ＡＮＤ回路７１２の出力端子からループ
エンド信号が出力され、フリップフロップ７０８の出力
端子ＱからＢＲＣＲ制御信号が出力される。
【００６８】プロックリピートアクセスが開始される
と、動作周期毎にプログラムカウンタ７２からアドレス
が発生される。このアドレスはメモリ（図示せず）とイ
ンクリメント回路８２に供給されると共に、比較回路７
４に出力される。インクリメント回路８２は入力したア
ドレスに１を加算（インクリメント）してセレクタ７８
の入力端子Ｉ０に出力する。比較回路７４は、プログラ
ムカウンタ７２が出力するアドレスとレジスタ７６に記
憶されているボトムアドレスとを比較し、これらの一致
を検出する。比較回路７４がプログラムカウンタ９００
のアドレスとボトムアドレスとの一致を検出しない場合
には信号ＰＣ＝ＥＮＤは不活性化状態（ローレベル）で
あり、比較回路７４がプログラムカウンタ７２のアドレ
スとボトムアドレスとの一致を検出した場合には信号Ｐ
Ｃ＝ＥＮＤは活性化状態（ハイレベル）となる。
【００６９】セレクタ７８はゼロ検出回路７０から出力
されるループエンド信号により制御され、ループエンド
信号が不活性化状態（ローレベル）の場合には入力Ｉ０
側を選択してプログラムカウンタ７２に出力する。すな
わち、動作周期におけるアドレスとボトムアドレスとが
一致しない場合にはその動作周期のアドレスがインクリ
メントされ、そのインクリメントされたアドレスが次の
動作周期におけるアドレスとしてプログラムカウンタ７
２から出力される。一方、ループエンド信号が活性化状
態（ハイレベル）になると、セレクタ７８は入力端子Ｉ
１側を選択してプログラムカウンタ７２に出力する。す
なわち、アドレスがボトムアドレスに達した場合には、
次の動作周期におけるアドレスとして、トップアドレス
がプログラムカウンタ７２から出力される。レジスタ８
６は、ゼロ検出回路７０から出力されるＢＲＣＲ制御信
号に応じて記憶している繰り返し回数をデクリメント回
路８４により１つ減算（デクリメント）して、そのデク
リメントした値を記憶すると共に、ゼロ検出回路７０に
出力する。
【００７０】次に、ゼロ検出回路７０の動作について説
明する。繰り返し回数が３以上である場合には信号ＢＲ
ＣＲ２、ＢＲＣＲ１、およびＢＲＣＲ０は何れもローレ
ベルであるので、ＮＯＲ回路７１０の出力は常にハイレ
ベルとなる。ここで、比較回路７４が信号ＰＣ＝ＥＮＤ
を活性化状態（ハイレベル）にすると、ＡＮＤ回路７１
２からハイレベル（活性化状態）のループエンド信号が
出力される。このハイレベルのループエンド信号はフリ
ップフロップ７０６に入力される。フリップフロップ７
０６，７０８はクロックＣＫの１パルスが入力してから
出力信号を変化させるので、一種の遅延手段として機能
する。従って、ノードＳ１はループエンド信号がハイレ
ベルとなってから１クロックＣＫ分遅れてハイレベルと
なり、ノードＳ２はループエンド信号がハイレベルとな
ってから２クロックＣＫ分遅れてハイレベルとなる。す
なわち、ＢＲＣＲ制御信号は、ループエンド信号がハイ
レベルとなってから２クロックＣＫ分遅れて活性化状態
（ハイレベル）となる。
【００７１】上述のように、ＢＲＣＲ制御信号はループ
エンド信号がハイレベルとなってから２クロックＣＫ分
遅れて活性化状態になるので、パイプラインの遅延が２
段の場合には、ボトムアドレスの命令が実行されてから
レジスタ８６の内容、すなわち繰り返し回数がデクリメ
ントされる。従って、信号ＰＣ＝ＥＮＤが活性化状態と
なり、ボトムアドレスの命令がフェッチされているとき
に割り込みが発生してパイプラインフラッシュ信号が活
性化状態（ハイレベル）となると、フリップフロップ７
０６，７０８がクリアされ、たとえボトムアドレスの命
令が実行されずに割り込み処理となってもレジスタ８６
の内容、すなわち繰り返し回数はデクリメントされな
い。従って、ボトムアドレスの命令を実行していないに
も拘らず、繰り返し回数がデクリメントされることがな
いので、ボトムアドレス近傍の命令に対して割り込み禁
止を設定する必要がない。
【００７２】ＡＮＤ回路７００，７０２，７０４，７１
２とＮＯＲ回路７１０はループエンド処理、すなわちプ
ログラムカウンタ７２にトップアドレスが入力される処
理を禁止するループエンド処理禁止回路として機能す
る。ゼロ検出回路７０においてはループエンド信号の活
性化から２クロックＣＫ分遅れてＢＲＣＲ信号が活性化
されるので、ブロックサイズが２以下、すなわちトップ
アドレスとボトムアドレスとの差が１以下のときにはレ
ジスタ８６に記憶されている繰り返し回数がデクリメン
トされる前に比較回路７４から活性化された次の信号Ｐ
Ｃ＝ＥＮＤが出力されてしまう場合がある。従って、ブ
ロックサイズが２以下であって繰り返し回数が２以下で
ある場合には、繰り返し回数のデクリメントに先立って
ループエンド処理がなされ、結果として繰り返し回数よ
りも多くブロックリピート処理がなされてしまう。
【００７３】そこで、ブロックサイズが２以下のときに
繰り返し回数が２以下になった場合には、前回の信号Ｐ
Ｃ＝ＥＮＤの活性化に基づくレジスタ８６のデクリメン
ト、すなわち信号ＢＲＣＲの活性化がなされるまでは新
たなループエンド処理を禁止している。ブロックサイズ
はノードＳ１，Ｓ２のハイレベルの組み合わせと繰り返
し回数とで識別することができる。従って、レジスタ８
６に記憶されている繰り返し回数が２のときには、ノー
ドＳ１およびＳ２のハイレベルのＡＮＤ信号（ＡＮＤ回
路７０４の出力）と繰り返し回数が２であることを示す
ハイレベルの信号（信号ＢＲＣＲ２）とのＡＮＤ信号
（ＡＮＤ回路７０２の出力）でループエンド処理を禁止
している。また、レジスタ８６に記憶されている繰り返
し回数が１のときには、ノードＳ２のハイレベルの信号
と繰り返し回数が１であることを示すハイレベルの信号
（信号ＢＲＣＲ１）とのＡＮＤ信号（ＡＮＤ回路７００
の出力）でループエンド処理を禁止している。尚、繰り
返し回数が０のときには、繰り返し回数が０であること
を示す信号のみでループエンド処理を禁止している。ま
た、この繰り返し回数が０であることを示すハイレベル
の信号はブロックリピート禁止信号としても機能してお
り、この信号の活性化（ハイレベル）によりアドレス生
成回路９はブロックリピートアクセス動作を終了する。
【００７４】図８はゼロ検出回路７０の変形例の要部の
構成を示す図である。このゼロ検出回路７４０はパイプ
ラインの遅延が３段の場合の例である。デコーダ回路７
４２はレジスタ８６から出力される繰り返し回数（信号
ＢＲＣＲ）を入力し、その値に応じて信号ｄ０，ｄ１，
ｄ２，ｄ３を制御する。信号ｄ０は繰り返し回数が０の
ときにハイレベルとなり、信号ｄ１は繰り返し回数の１
のときにハイレベルとなり、信号ｄ２は繰り返し回数が
２のときにハイレベルとなり、信号ｄ３は繰り返し回数
が３のときにハイレベルとなる。信号ｄ０はＮＯＲ回路
７５２の第１の入力端子に入力されると共にブロックリ
ピート禁止信号として機能し、信号ｄ１はＡＮＤ回路７
４６の一方の入力端子に入力され、信号ｄ２はＡＮＤ回
路７４８の一方の入力端子に入力され、信号ｄ３はＡＮ
Ｄ回路７５０の一方の入力端子に入力される。
【００７５】フリップフロップ７５８，７６０，７６２
のクロック端子にはパイプライン（ＣＰＵ）の動作クロ
ックであるクロックＣＫが入力され、クリア端子には割
り込みを示すパイプラインフラッシュ信号が入力されて
いる。フリップフロップ７５８の入力端子ＤはＡＮＤ回
路７５４の出力端子に接続されており、出力端子Ｑはフ
リップフロップ７６０の入力端子ＤとＡＮＤ回路７５６
の第１の入力端子に接続されている。フリップフロップ
７６０の出力端子Ｑは、フリップフロップ７６２の入力
端子ＤとＡＮＤ回路７５６第２の入力端子とＡＮＤ回路
７４８の他方の入力端子に接続されている。フリップフ
ロップ７６２の出力端子Ｑは、ＡＮＤ回路７５６の第３
の出力端子とＡＮＤ回路７４６の他方の出力端子に接続
されている。
【００７６】ＡＮＤ回路７５６の出力端子はＡＮＤ回路
７５０の他方の入力端子に接続されている。ＡＮＤ回路
７４６，７４８，７５０の出力端子はＮＯＲ回路７５２
の第２、第３、および第４の入力端子にそれぞれ接続さ
れている。ＮＯＲ回路７５２の出力はＡＮＤ回路７５４
の一方の入力端子に接続されている。ＡＮＤ回路７５４
の他方の入力端子には、信号ＰＣ＝ＥＮＤが入力され
る。ここで、ＡＮＤ回路７５４の出力信号はループエン
ド処理信号として機能し、フリップフロップ７６２の出
力信号ＱはＢＲＣＲ制御信号として機能する。
【００７７】以下に、このゼロ検出回路７４０の動作に
ついて説明する。繰り返し回数が４以上の場合には、Ｎ
ＯＲ回路７５２の出力がハイレベルとなるので、信号Ｐ
Ｃ＝ＥＮＤが活性化状態（ハイレベル）になるとループ
エンド信号が活性化状態（ハイレベル）となり、ループ
エンド処理が実行される。また、このループエンド信号
から３クロックＣＫ分遅延してＢＲＣＲ制御信号が活性
化状態（ハイレベル）となり、レジスタ８６のデクリメ
ントが実行される。
【００７８】ゼロ検出回路７４０においてはループエン
ド信号の活性化から３クロックＣＫ分遅れてＢＲＣＲ制
御信号が活性化されるので、ブロックサイズが３以下、
すなわちトップアドレスとボトムアドレスとの差が２以
下のときにはレジスタ８６に記憶されている繰り返し回
数がデクリメントされる前に活性化された次の信号ＰＣ
＝ＥＮＤが入力されてしまう場合がある。従って、ブロ
ックサイズが３以下であって繰り返し回数が３以下であ
る場合には、繰り返し回数のデクリメントに先立ってル
ープエンド処理がなされ、結果として繰り返し回数より
も多くブロックリピート処理がなされてしまう。そこ
で、このゼロ検出回路７４０では、デコーダ回路７４
２、ＡＮＤ回路７４６，７４８，７５０，７５４，７５
６、およびＮＯＲ回路７５２でループエンド処理禁止回
路を構成し、上述のような繰り返し回数よりもブロック
リピート処理が多くなるという不具合を防止している。
【００７９】ブロックサイズはノードＳ１，Ｓ２，Ｓ３
のハイレベルの組み合わせと繰り返し回数とで識別する
ことができる。従って、レジスタ８６に記憶されている
繰り返し回数が３のときには、ノードＳ１、Ｓ２、およ
びＳ３のハイレベルのＡＮＤ信号（ＡＮＤ回路７５６の
出力）と繰り返し回数が３であることを示すハイレベル
の信号ｄ３とのＡＮＤ信号（ＡＮＤ回路７５０の出力）
でループエンド処理を禁止している。また、レジスタ８
６に記憶されている繰り返し回数が２のときには、ノー
ドＳ２のハイレベルの信号と繰り返し回数が２であるこ
とを示すハイレベルの信号ｄ２とのＡＮＤ信号（ＡＮＤ
回路７４８の出力）でループエンド処理を禁止してい
る。また、レジスタ８６に記憶されている繰り返し回数
が１のときには、ノードＳ３のハイレベルの信号と繰り
返し回数が１であることを示すハイレベル信号ｄ１との
ＡＮＤ信号（ＡＮＤ回路７４６の出力）でループエンド
処理を禁止している。尚、繰り返し回数が０のときに
は、繰り返し回数が０であることを示すハイレベルの信
号ｄ０のみでループエンド処理を禁止している。また、
この繰り返し回数が０であることを示すハイレベルの信
号ｄ０はブロックリピート禁止信号としても機能してお
り、この信号の活性化（ハイレベル）によりアドレス生
成回路９はブロックリピートアクセス動作を終了する。
【００８０】本発明のアドレス生成回路７によれば、ブ
ロックリピートアドレッシングにおけるブロックサイズ
を何等制限する必要がないので、たとえば１つの命令を
繰り返す処理の実行時間を削減することができる。ま
た、上述した実施例では、レジスタ８６からゼロ検出回
路７０に繰り返し回数が入力されているが、デクリメン
ト回路８４からゼロ検出回路７０に直接に繰り返し回数
を入力する構成としてもよい。また、インクリメント回
路８２、デクリメント回路８４における加算、減算は１
以外の数値であってもよい。更には、上述したアドレス
生成回路７はパイプラインの遅延が２段および３段であ
る場合の回路であるが、ゼロ検出回路を適宜に変更する
ことにより、パイプラインの遅延の段数が４またはそれ
以上であるものにも本発明を適用できることは当業者に
は明らかであろう。
【００８１】
【発明の効果】以上に述べたように、本発明によれば、
サーキュラアドレッシング用アドレス生成回路におい
て、アドレス（ポンイタ）の生成のために行う比較処理
を簡略化する、および比較処理に要するハードウエアを
簡略化することができる。また、ブロックリピートアド
レッシング用アドレス生成回路において、パイプライン
の遅延の段数により生じるブロックサイズの制限、ある
いはプログラム作成上の制限を解消することができる。
【図面の簡単な説明】
【図１】図１は本発明の第１実施例のアドレス生成回路
３０の構成を示す図である。
【図２】図２は本発明の第２実施例のアドレス生成回路
４０の構成を示す図である。
【図３】図３は部分加算回路４０６と部分加算回路４０
８とで構成される３入力の全加算回路の要部を示す図で
ある。
【図４】図４は本発明の第３実施例のアドレス生成回路
６０の構成を示す図である。
【図５】図５は本発明の第３実施例のアドレス生成回路
６０の動作周期を説明する図である。
【図６】図６は本発明の第４実施例のアドレス生成回路
７の構成を示す図である。
【図７】図７はゼロ検出回路７０の要部の構成を示す図
である。
【図８】図８はゼロ検出回路７０の変形例の要部の構成
を示す図である。
【図９】図９はサーキュラアドレッシングにおけるアド
レス生成の概略を説明する図である。
【図１０】図１０はインデックス生成処理のアルゴリズ
ムを示すフローチャートである。
【図１１】図１１はブロックリピートアドレッシングに
おける従来のアドレス生成回路９の構成を示す図であ
る。
【符合の説明】
７，３０，４０，６０・・・アドレス生成回路、７０・
・・ゼロ検出回路、７２・・・プログラムカウンタ、７
４・・・比較回路、７６，８０，８６・・・レジスタ、
７８・・・セレクタ、８２・・・インクリメント回路、
８４・・・デクリメント回路、３００，３０６，４０
０，４０２，６００，６０２・・・加減制御回路、３０
２，３１０，４１４・・・加算回路、３０４，４０４，
６０４・・・ビット分離回路、３１２・・・マルチプレ
クサ、３１４，４１４，６１４・・・ビット多重回路、
３０８，４１０，６１２・・・キャリーチェック回路、
４０６，４０８，６０８，６１０・・・部分加算回路、
４１２，６０４・・・ゲート回路、４２０・・・全加算
回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フレデリック ブトー フランス国 セデックス、ビレヌーブ・ル ーベ06271 テキサス インスツルメンツ フランス 内

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 所定の記憶領域に対してステップ値毎に
    繰り返しアクセスするためのアドレスを生成するアドレ
    ス生成回路であって、 上記記憶領域の容量に対応する現在のアドレスの下位側
    ビット部を抽出する手段と、 上記ステップ値が正であるときには上記下位側ビット部
    と上記ステップ値の和と上記記憶領域の容量値との減算
    を行い、上記減算結果が負でない場合には上記減算結果
    をインデックスとして出力し、上記減算結果が負の場合
    には上記下位側ビット部と上記ステップ値との和をイン
    デックスとして出力し、上記ステップ値が負であるとき
    には上記下位側ビット部と上記ステップ値との加算を行
    い、上記加算結果が負でないときには上記加算結果をイ
    ンデックスとして出力し、上記加算結果が負であるとき
    には上記下位側ビット部と上記ステップ値と上記記憶領
    域の容量値との加算結果をインデックスとして出力する
    手段と、 上記インデックスと上記現在のアドレスの上記下位側ビ
    ット部以外のビット部から次のアドレスを生成する手段
    と、 を有するアドレス生成回路。
  2. 【請求項２】 第１のアドレスを記憶する第１の記憶手
    段と、 上記第１のアドレスまたは上記第１のアドレスよりも大
    きな値の第２のアドレスを記憶する第２の記憶手段と、 入力する数値に所定の値を加算して出力する加算手段
    と、 上記第１のアドレスまたは上記加算手段から出力される
    値の何れか一方を選択して上記加算手段に出力するアド
    レス出力手段と、 上記第２のアドレスと上記アドレス出力手段から出力さ
    れる値とを比較してそれらが一致するときには一致信号
    を出力する比較手段と、 所定の数値を記憶する第３の記憶手段と、 入力する数値から所定の値を減算して上記第３の記憶手
    段に出力する減算手段と、 上記一致信号が出力されると、上記減算手段から出力さ
    れた数値に応じて、上記アドレス出力手段が上記第１の
    アドレスを出力するように制御すると共に、上記減算回
    路が上記第３の記憶手段の数値に対して減算処理を行う
    ように制御する制御手段と、 を有するアドレス生成回路。
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