JPH07250206A - Image sensor - Google Patents

Abstract

PURPOSE:To provide an image sensor for which output value fluctuation corresponding to alignment deviation is extremely small. CONSTITUTION:When respective thin film transistors TT, TR and TM are almost linearly arranged and all their drain and source electrodes are turned to the same side, a circuit is constituted so as to satisfy the condition of (CA+ CB).CC.W1+(CB+CC).CA.W3-CB.CC.W2=0. Thus, even when the alignment deviation is generated, the increase/decrease of a field through voltage caused by it is canceled and no output value is fluctuated. In this case, CA, CB and CC respectively show entire capacity at points A, B and C and W1, W2 and W3 show the channel width of the TT, TR and TM.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ファクシミリ等の画像
入力装置に使用されるイメージセンサに係り、特に、製
造過程におけるいわゆるアレイメントずれによる出力値
の変動を改善したイメージセンサに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image sensor used in an image input device such as a facsimile, and more particularly to an image sensor in which a variation in an output value due to so-called alignment deviation in a manufacturing process is improved.

【０００２】[0002]

【従来の技術】従来、この種のイメージセンサとして
は、特開平２−２６５３６２号公報に示されたような複
数の受光素子を用いて一次元アレイを形成してなるもの
が公知となっている。すわわち、このイメージセンサ
は、複数の受光素子を一次元に配設すると共に、各受光
素子にはこの受光素子の電荷転送を制御する電荷転送用
のスイッチング素子と、残留電荷のリセット用のスイッ
チング素子をそれぞれ直列接続する一方、特定個数の受
光素子及びスイッチング素子毎にブロック化し、このブ
ロック毎に電荷転送及びリセットが行われるように構成
されてなるものである。2. Description of the Related Art Heretofore, as this type of image sensor, there has been known one in which a one-dimensional array is formed by using a plurality of light receiving elements as disclosed in Japanese Patent Application Laid-Open No. 2-265362. . That is, in this image sensor, a plurality of light receiving elements are arranged one-dimensionally, and each light receiving element has a switching element for controlling charge transfer of the light receiving element and a reset element for resetting residual charges. While the switching elements are connected in series, the light receiving elements and the switching elements of a specific number are divided into blocks, and charge transfer and reset are performed for each block.

【０００３】[0003]

【発明が解決しようとする課題】上述したようなイメー
ジセンサの製造過程においては、フォトマスクを用いて
受光素子の電極等を形成しているが、いわゆるマスクア
ライメントを常に完全とすることは困難であり、マスク
アライメントずれが生ずることがある。このようなアラ
イメントずれが生じた場合、受光素子に接続されたスイ
ッチング素子としての薄膜トランジスタにおける、ゲー
ト・ソース間のオーバラップ容量又はゲート・ドレイン
間のオーバラップ容量が設計値と異なることとなる。こ
のオーバラップ容量の変動は、この種のイメージセンサ
において知られているいわゆるフィードスルー電圧を変
え、結局はイメージセンサの出力値が設計値と異なると
いう問題があった。In the process of manufacturing the image sensor as described above, the photo-mask is used to form the electrodes of the light-receiving element, but it is difficult to always achieve so-called mask alignment. There is a possibility that mask alignment shift occurs. When such misalignment occurs, the gate-source overlap capacitance or the gate-drain overlap capacitance of the thin film transistor as a switching element connected to the light receiving element is different from the designed value. This fluctuation of the overlap capacitance changes the so-called feedthrough voltage known in this type of image sensor, and there is a problem that the output value of the image sensor is different from the designed value in the end.

【０００４】本発明は、上記実情に鑑みてなされたもの
で、アライメントずれに対する出力値変動の極めて小さ
なイメージセンサを提供するものである。The present invention has been made in view of the above circumstances, and provides an image sensor having an extremely small change in output value due to misalignment.

【０００５】[0005]

【課題を解決するための手段】請求項１記載の発明に係
るイメージセンサは、少なくとも、複数の受光素子を１
ブロックとして複数のブロックをライン状に配列してな
る受光素子アレイと、前記受光素子アレイに接続され前
記受光素子アレイに発生した電荷を一括に転送する複数
の第１のスイッチング素子と、前記受光素子アレイに接
続され前記第１のスイッチング素子による電荷転送動作
後に前記受光素子に残留する電荷をリセットする第２の
スイッチング素子と、前記第１のスイッチング素子に接
続され前記第１のスイッチング素子により転送された電
荷を蓄積する容量部と、前記第１のスイッチング素子に
接続され前記容量部に蓄積された電荷をブロック毎に転
送する第３のスイッチング素子と、前記第３のスイッチ
ング素子に接続されてアース間との間に容量を形成して
前記第３のスイッチング素子により転送された電荷を保
持する配線容量部と、前記配線容量部に蓄積された電荷
を画像信号として出力する出力回路と、を具備するイメ
ージセンサにおいて、前記第１乃至第３のスイッチング
素子を薄膜トランジスタとし、前記第１のスイッチング
素子のチャンネル幅をＷ１、前記第２のスイッチング素
子のチャンネル幅をＷ２、前記第３のスイッチング素子
のチャンネル幅をＷ３とし、前記受光素子で発生した電
荷を保持する容量の大きさをＣAとし、前記容量部の容
量をＣBとし、前記配線容量部を含んで前記第３のスイ
ッチング素子により転送された電荷を保持する容量をＣ
Cとし且つ、前記第１乃至第３のスイッチング素子とし
ての各薄膜トランジスタが略同一直線上に配置され、前
記第１乃至第３のスイッチング素子としての薄膜トラン
ジスタのドレイン及びソース電極が全て同一側に位置す
る場合、 （ＣA＋ＣB）・ＣC・Ｗ１＋（ＣB＋ＣC）・ＣA・Ｗ３−
ＣB・ＣC・Ｗ２＝０ を満たしてなるものである。An image sensor according to a first aspect of the present invention includes at least a plurality of light receiving elements.
A light-receiving element array formed by arranging a plurality of blocks in a line as a block, a plurality of first switching elements connected to the light-receiving element array to collectively transfer charges generated in the light-receiving element array, and the light-receiving element A second switching element connected to the array for resetting charges remaining in the light receiving element after the charge transfer operation by the first switching element; and a second switching element connected to the first switching element and transferred by the first switching element. And a third switching element that is connected to the first switching element and that transfers the charges stored in the capacitance section for each block, and a ground portion that is connected to the third switching element. And a wiring capacitance section that holds a charge transferred by the third switching element by forming a capacitance between An output circuit for outputting the charge accumulated in the wiring capacitance section as an image signal, the first to third switching elements are thin film transistors, and the channel width of the first switching element is W1, the channel width of the second switching element is W2, the channel width of the third switching element is W3, and the capacity of holding the charge generated in the light receiving element is CA. Is CB, and C is a capacitance that holds the charges transferred by the third switching element, including the wiring capacitance section.
C, and the thin film transistors as the first to third switching elements are arranged on substantially the same straight line, and the drain and source electrodes of the thin film transistors as the first to third switching elements are all located on the same side. In the case, (CA + CB) / CC / W1 + (CB + CC) / CA / W3-
It satisfies CB / CC / W2 = 0.

【０００６】請求項２記載の発明に係るイメージセンサ
は、少なくとも、複数の受光素子を１ブロックとして複
数のブロックをライン状に配列してなる受光素子アレイ
と、前記受光素子アレイに接続され前記受光素子アレイ
に発生した電荷を一括に転送する複数の第１のスイッチ
ング素子と、前記受光素子アレイに接続され前記第１の
スイッチング素子による電荷転送動作後に前記受光素子
に残留する電荷をリセットする第２のスイッチング素子
と、前記第１のスイッチング素子に接続され前記第１の
スイッチング素子により転送された電荷を蓄積する容量
部と、前記第１のスイッチング素子に接続され前記容量
部に蓄積された電荷をブロック毎に転送する第３のスイ
ッチング素子と、前記第３のスイッチング素子に接続さ
れてアース間との間に容量を形成して前記第３のスイッ
チング素子により転送された電荷を保持する配線容量部
と、前記配線容量部に蓄積された電荷を画像信号として
出力する出力回路と、を具備するイメージセンサにおい
て、前記第１乃至第３のスイッチング素子を薄膜トラン
ジスタとし、前記第１のスイッチング素子のチャンネル
幅をＷ１、前記第２のスイッチング素子のチャンネル幅
をＷ２、前記第３のスイッチング素子のチャンネル幅を
Ｗ３とし、前記受光素子で発生した電荷を保持する容量
の大きさをＣAとし、前記容量部の容量をＣBとし、前記
配線容量部を含んで前記第３のスイッチング素子により
転送された電荷を保持する容量をＣCとし且つ、前記第
１乃至第３のスイッチング素子としての各薄膜トランジ
スタが略同一直線上に配置され、前記第１及び第２のス
イッチング素子としての薄膜トランジスタのドレイン及
びソース電極が同一側に位置し、前記第３のスイッチン
グ素子としての薄膜トランジスタのドレイン及びソース
電極が前記第１及び第２のスイッチング素子としての薄
膜トランジスタと反対側に位置する場合、 （ＣA＋ＣB）・ＣC・Ｗ１−（ＣB＋ＣC）・ＣA・Ｗ３−
ＣB・ＣC・Ｗ２＝０ を満たしてなるものである。According to a second aspect of the present invention, in an image sensor, at least a plurality of light receiving elements are defined as one block, and a plurality of blocks are arranged in a line, and the light receiving element array is connected to the light receiving element array. A plurality of first switching elements that collectively transfer the charges generated in the element array; and a second reset element that is connected to the light receiving element array and that resets the charges remaining in the light receiving elements after the charge transfer operation by the first switching elements A switching element, a capacitance section connected to the first switching element for storing the charge transferred by the first switching element, and a charge section connected to the first switching element for storing the charge stored in the capacitance section. Between a third switching element that transfers every block and between the ground connected to the third switching element An image sensor comprising: a wiring capacitance section that forms a capacitance in the capacitor and holds the charge transferred by the third switching element; and an output circuit that outputs the charge accumulated in the wiring capacitance section as an image signal. , The first to third switching elements are thin film transistors, the channel width of the first switching element is W1, the channel width of the second switching element is W2, and the channel width of the third switching element is W3. , CA is the size of the capacitance that holds the charge generated in the light receiving element, CB is the capacitance of the capacitance section, and the capacitance that holds the charge transferred by the third switching element, including the wiring capacitance section Cc, and the thin film transistors as the first to third switching elements are arranged on substantially the same straight line, The drain and source electrodes of the thin film transistor as the first and second switching elements are located on the same side, and the drain and source electrodes of the thin film transistor as the third switching element are the thin film transistors as the first and second switching elements. When located on the opposite side, (CA + CB) / CC / W1- (CB + CC) / CA / W3-
It satisfies CB / CC / W2 = 0.

【０００７】請求項３記載の発明に係るイメージセンサ
は、少なくとも、複数の受光素子を１ブロックとして複
数のブロックをライン状に配列してなる受光素子アレイ
と、前記受光素子アレイに接続され前記受光素子アレイ
に発生した電荷を一括に転送する複数の第１のスイッチ
ング素子と、前記受光素子アレイに接続され前記第１の
スイッチング素子による電荷転送動作後に前記受光素子
に残留する電荷をリセットする第２のスイッチング素子
と、前記第１のスイッチング素子に接続され前記第１の
スイッチング素子により転送された電荷を蓄積する容量
部と、前記第１のスイッチング素子に接続され前記容量
部に蓄積された電荷をブロック毎に転送する第３のスイ
ッチング素子と、前記第３のスイッチング素子に接続さ
れてアース間との間に容量を形成して前記第３のスイッ
チング素子により転送された電荷を保持する配線容量部
と、前記配線容量部に蓄積された電荷を画像信号として
出力する出力回路と、を具備するイメージセンサにおい
て、前記第１乃至第３のスイッチング素子を薄膜トラン
ジスタとし、前記第１のスイッチング素子のチャンネル
幅をＷ１、前記第２のスイッチング素子のチャンネル幅
をＷ２、前記第３のスイッチング素子のチャンネル幅を
Ｗ３とし、前記受光素子で発生した電荷を保持する容量
の大きさをＣAとし、前記容量部の容量をＣBとし、前記
配線容量部を含んで前記第３のスイッチング素子により
転送された電荷を保持する容量をＣCとし且つ、前記第
１乃至第３のスイッチング素子としての各薄膜トランジ
スタが略同一直線上に配置され、前記第２及び第３のス
イッチング素子としての薄膜トランジスタのドレイン及
びソース電極が同一側に位置し、前記第１のスイッチン
グ素子としての薄膜トランジスタのドレイン及びソース
電極が前記第２及び第３のスイッチング素子としての薄
膜トランジスタと反対側に位置する場合、 （ＣA＋ＣB）・ＣC・Ｗ１−（ＣB＋ＣC）・ＣA・Ｗ３＋
ＣB・ＣC・Ｗ２＝０ を満たしてなるものである。According to a third aspect of the present invention, in an image sensor, at least a light receiving element array in which a plurality of light receiving elements are set as one block and a plurality of blocks are arranged in a line, and the light receiving element array connected to the light receiving element array are provided. A plurality of first switching elements that collectively transfer the charges generated in the element array; and a second reset element that is connected to the light receiving element array and that resets the charges remaining in the light receiving elements after the charge transfer operation by the first switching elements A switching element, a capacitance section connected to the first switching element for storing the charge transferred by the first switching element, and a charge section connected to the first switching element for storing the charge stored in the capacitance section. Between a third switching element that transfers every block and between the ground connected to the third switching element An image sensor comprising: a wiring capacitance section that forms a capacitance in the capacitor and holds the charge transferred by the third switching element; and an output circuit that outputs the charge accumulated in the wiring capacitance section as an image signal. , The first to third switching elements are thin film transistors, the channel width of the first switching element is W1, the channel width of the second switching element is W2, and the channel width of the third switching element is W3. , CA is the size of the capacitance that holds the charge generated in the light receiving element, CB is the capacitance of the capacitance section, and the capacitance that holds the charge transferred by the third switching element, including the wiring capacitance section Cc, and the thin film transistors as the first to third switching elements are arranged on substantially the same straight line, The drain and source electrodes of the thin film transistor as the second and third switching elements are located on the same side, and the drain and source electrodes of the thin film transistor as the first switching element are the thin film transistors as the second and third switching elements. When located on the opposite side, (CA + CB) / CC / W1- (CB + CC) / CA / W3 +
It satisfies CB / CC / W2 = 0.

【０００８】[0008]

【作用】スイッチング素子としての薄膜トランジスタの
チャンネル長方向にアライメントずれが生じても、各薄
膜トランジスタのドレインとソース電極の配置に基づい
て導き出された条件式がフィードスルー電圧の増減分を
相殺するように設定されているので、そのため、アライ
メントずれが生じても出力値の変動が回避されることと
なる。[Effect] Even if misalignment occurs in the channel length direction of the thin film transistor as a switching element, the conditional expression derived based on the arrangement of the drain and source electrodes of each thin film transistor is set so as to cancel the increase / decrease in the feedthrough voltage. Therefore, even if the misalignment occurs, the fluctuation of the output value can be avoided.

【０００９】[0009]

【実施例】以下、図１乃至図４を参照しつつ本発明に係
るイメージセンサの一実施例について説明する。ここ
で、図１は本発明に係るイメージセンサの一画素当たり
の等価回路図、図２は本発明に係るイメージセンサの動
作を説明するための主要部における波形図、図３は本発
明に係るイメージセンサにおける各薄膜トランジスタの
配置構成の例を示す配置図、図４は本発明に係るイメー
ジセンサにおける効果を説明するための主要部における
設計値との比較における波形図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the image sensor according to the present invention will be described below with reference to FIGS. Here, FIG. 1 is an equivalent circuit diagram per pixel of the image sensor according to the present invention, FIG. 2 is a waveform diagram in a main part for explaining the operation of the image sensor according to the present invention, and FIG. 3 is related to the present invention. FIG. 4 is a layout diagram showing an example of the layout configuration of each thin film transistor in the image sensor, and FIG. 4 is a waveform diagram in comparison with the design value in the main part for explaining the effect in the image sensor according to the present invention.

【００１０】先ず、本発明に係るイメージセンサの一画
素当たりの等価回路について、図１を参照しつつ説明す
る。受光素子としてのフォトダイオードＰは、寄生容量
ＣPを有しており、この寄生容量ＣPは、フォトダイオー
ドＰ本体に対して並列接続状態として表すことができ
る。このフォトダイオードＰのアノードには、一括転送
用薄膜トランジスタＴＴと順次転送用薄膜トラジスタＴ
Ｍとが直列接続されており、薄膜トランジスタＴＭのソ
ース側は駆動用ＩＣ１の電荷検出用アンプ２に接続され
ている。また、フォトダイオードＰのアノードとアース
との間には、付加容量ＣADD及び電荷リセット用薄膜ト
ランジスタＴＲが接続されている。First, an equivalent circuit per pixel of the image sensor according to the present invention will be described with reference to FIG. The photodiode P as a light receiving element has a parasitic capacitance CP, and this parasitic capacitance CP can be represented as a parallel connection state with respect to the photodiode P main body. The anode of the photodiode P has a thin film transistor TT for batch transfer and a thin film transistor T for sequential transfer.
M and M are connected in series, and the source side of the thin film transistor TM is connected to the charge detection amplifier 2 of the driving IC 1. Further, an additional capacitance CADD and a charge reset thin film transistor TR are connected between the anode of the photodiode P and the ground.

【００１１】さらに、一括転送用薄膜トランジスタＴＴ
と順次転送用薄膜トランジスタＴＭとの接続点とアース
間には、一括転送用容量ＣTが、順次転送用薄膜トラン
ジスタＴＭのソースとアース間には配線容量ＣLが、そ
れぞれ形成されている。さらに、駆動用ＩＣ１内部にお
いては、電荷検出用アンプ２の入力側とアース間に、配
線容量ＣLをリセットするためのリセット用ＭＯＳトラ
ジスタ３が設けられている。尚、図１において、ＣGSは
薄膜トランジスタのゲート・ソース間のオーバラップ容
量を、ＣGDはゲート・ドレイン間のオーバラップ容量
を、ぞれぞれ表している。そして、同図においては、こ
れらの記述の横に括弧書きで上述した薄膜トランジスタ
ＴＴ，ＴＲ，ＴＭのいずれかを添字として記し、いずれ
の薄膜トランジスタのオーバラップ容量であるのかを区
別している。Further, a batch transfer thin film transistor TT.
A batch transfer capacitance CT is formed between the connection point of the sequential transfer thin film transistor TM and the ground, and a wiring capacitance CL is formed between the source of the sequential transfer thin film transistor TM and the ground. Further, inside the driving IC 1, a reset MOS transistor 3 for resetting the wiring capacitance CL is provided between the input side of the charge detection amplifier 2 and the ground. In FIG. 1, CGS represents the gate-source overlap capacitance of the thin film transistor, and CGD represents the gate-drain overlap capacitance. In the figure, next to these descriptions, one of the above-mentioned thin film transistors TT, TR, and TM is written as a subscript in parentheses to distinguish which thin film transistor has the overlap capacitance.

【００１２】上記構成において、フォトダイオードＰに
発生した光電荷は、図１のＡ点における全容量ＣA（寄
生容量ＣP、付加容量ＣADD、一括転送用薄膜トランジス
タＴＴ及び順次転送用薄膜トランジスタＴＲのドレイン
・ゲート間のオーバラップ容量ＣGD(TT)，ＣGD(TR)の各
容量の総和に相当する容量）に一定時間蓄積された後、
ゲートパルスΦＧＴが一括転送用薄膜トランジスタＴＴ
に印加されて（図２（ａ）参照）、同トランジスタＴＴ
が導通状態となることにより、容量ＣAに蓄積された電
荷は、図１に示されたＢ点における全容量ＣB（一括転
送用容量ＣTと薄膜トランジスタＴＴ，ＴＭのドレイン
・ゲート間及びソース・ゲート間のオーバラップ容量Ｃ
GS(TT),ＣGD(TM)の総和に相当する容量）に転送、蓄積
されることとなる（図２（ｅ）及び（ｆ）参照）。In the above structure, the photo-charge generated in the photodiode P is the total capacitance CA at point A in FIG. 1 (parasitic capacitance CP, additional capacitance CADD, batch transfer thin film transistor TT and sequential transfer thin film transistor TR drain / gate). After being accumulated for a certain period of time, the overlap capacitances CGD (TT) and CGD (TR) are accumulated for a certain period of time.
The gate pulse ΦGT is a batch transfer thin film transistor TT.
Applied to the transistor (see FIG. 2A), the same transistor TT
The charge stored in the capacitor CA becomes the total capacitance CB at the point B shown in FIG. 1 (the collective transfer capacitor CT and the drain-gate and the source-gate between the thin film transistors TT and TM). Overlap capacity C
The data is transferred and accumulated in a capacity corresponding to the sum of GS (TT) and CGD (TM) (see FIGS. 2 (e) and 2 (f)).

【００１３】そして、一括転送用薄膜トランジスタＴＴ
が非導通状態となった後、ゲートパルスΦＧＲがリセッ
ト用薄膜トランジスタＴＲのゲートに印加されて同トラ
ンジスタＴＲが導通状態となる（図２（ｂ）参照）こと
によって、容量ＣAの残留電荷がリセットされる。リセ
ット後、ゲートパルスΦＧＭが順次転送用薄膜トランジ
スタＴＭのゲートに印加されて（図２（ｃ）参照）、同
トランジスタＴＭが導通状態となることによって、容量
ＣBに蓄積された電荷は、図１に示されたＣ点における
全容量ＣC（配線容量ＣLと薄膜トランジスタＴＭのソー
ス・ゲート間のオーバラップ容量ＣGS(TM)との総和に相
当する容量）に転送、蓄積されることとなる（図２
（ｆ）及び（ｇ）参照）。Then, the batch transfer thin film transistor TT.
After being turned off, the gate pulse ΦGR is applied to the gate of the reset thin film transistor TR and the transistor TR is turned on (see FIG. 2B), whereby the residual charge of the capacitor CA is reset. It After the reset, the gate pulse ΦGM is sequentially applied to the gate of the transfer thin film transistor TM (see FIG. 2C), and the transistor TM becomes conductive, so that the charge accumulated in the capacitor CB is changed to the charge in FIG. It is transferred to and accumulated in the total capacitance CC at the indicated point C (the capacitance corresponding to the sum of the wiring capacitance CL and the overlap capacitance CGS (TM) between the source and gate of the thin film transistor TM) (FIG. 2).
(See (f) and (g)).

【００１４】この結果、電荷検出用アンプ２の入力側に
接続された信号線の電位が変化し、順次転送用薄膜トラ
ジスタＴＭが非導通状態となった後に、電荷検出用アン
プ２により電位変化が読み取られ、増幅出力されるよう
になっている。この後、リセット用ＭＯＳトラジスタＴ
Ｒが導通状態となる（図２（ｄ）参照）ことにより上述
の容量ＣCはリセットされ、このリセット後の電荷検出
用アンプ２の入力段の電位が基準電位として電荷検出用
アンプ２により検知される。尚、本実施例において、フ
ォトダイオードＰ側にリセット用薄膜トランジスタＴＲ
を設けたのは、フォトダイオードＰの寄生容量ＣPと一
括転送用容量ＣTとの比が、ＣP:ＣT＝１：１〜２程度で
あるので、フォトダイオードＰ側の残留電荷が多くな
り、リセットの必要が生じるからである。As a result, the potential of the signal line connected to the input side of the charge detection amplifier 2 changes, and after the sequential transfer thin film transistor TM becomes non-conductive, the potential change by the charge detection amplifier 2 changes. It is read and amplified and output. After this, the reset MOS transistor T
When R becomes conductive (see FIG. 2D), the above-mentioned capacitance CC is reset, and the potential of the input stage of the charge detection amplifier 2 after this reset is detected by the charge detection amplifier 2 as a reference potential. It In this embodiment, the reset thin film transistor TR is provided on the photodiode P side.
Since the ratio of the parasitic capacitance CP of the photodiode P to the batch transfer capacitance CT is about CP: CT = 1: 1 to 2, the residual charge on the photodiode P side increases and the resetting is performed. This is because the need for

【００１５】本発明は、上述した容量ＣA,ＣB,ＣCの値
若しくは薄膜トランジスタＴＴ，ＴＲ，ＴＭのサイズを
一定の条件の下に設定することにより、いわゆるアライ
メントずれが生じても出力値が設計値と異なることがな
いようなイメージセンサを提供するものであるが、以下
にその一定条件の求め方を説明する。先ず、一括転送前
にフォトダイオードＰ側（図１のＡ点）及び中間点（図
１のＢ点）に蓄積されている電荷量をそれぞれ、ＱA，
ＱBTとし、Ａ点及びＢ点の全容量をそれぞれＣA，ＣBと
し、さらにその電位をＶA，ＶBTとすれば、次式が成立
する。According to the present invention, by setting the values of the capacitors CA, CB and CC or the sizes of the thin film transistors TT, TR and TM under a certain condition, the output value is a designed value even if so-called misalignment occurs. An image sensor that does not differ from the above is provided, but a method for obtaining the constant condition will be described below. First, before the batch transfer, the charge amounts accumulated on the side of the photodiode P (point A in FIG. 1) and the intermediate point (point B in FIG. 1) are QA,
If QBT, the total capacitances at points A and B are CA and CB, and their potentials are VA and VBT, then the following equation holds.

【００１６】ＱA＝ＣA×ＶA （数式１） ＱBT＝ＣB×ＶBT （数式２）QA = CA × VA (Equation 1) QBT = CB × VBT (Equation 2)

【００１７】そして、一括転送用薄膜トランジスタＴＴ
が動作して一括転送が行われた際の平衡電圧ＶTは、 ＶT＝（ＱA＋ＱBT）／（ＣA＋ＣB） （数式３） と表される。次に、順次転送前にＢ点及び配線容量部Ｃ
点（図１参照）に蓄積されている電荷量をＱBM，ＱCと
し、Ｂ点及びＣ点の全容量をＣB，ＣCとし、また、その
電位をＶBM，ＶCとすると次式が成立する。Then, the batch transfer thin film transistor TT.
, And the balanced voltage VT when batch transfer is performed is expressed as VT = (QA + QBT) / (CA + CB) (Equation 3). Next, before the sequential transfer, the point B and the wiring capacitance part C
When the amount of electric charge accumulated at a point (see FIG. 1) is QBM, QC, the total capacitances at points B and C are CB, CC, and the potentials are VBM, VC, the following equation is established.

【００１８】ＱBM＝ＣB×ＶBM （数式４） ＱC＝ＣC×ＶC （数式５）QBM = CB × VBM (Equation 4) QC = CC × VC (Equation 5)

【００１９】そして、順次転送が行われた時の平衡電位
ＶMは、次式により求められる。 ＶM＝（ＱBM＋ＱC）／（ＣB+ＣC） （数式６）Then, the equilibrium potential VM at the time of sequential transfer is obtained by the following equation. VM = (QBM + QC) / (CB + CC) (Equation 6)

【００２０】この時の各節点の転送前の電位ＶA，ＶB
T，ＶBM，ＶCは、それぞれ各薄膜トランジスタＴＲ，Ｔ
Ｔ，ＴＭのフィードスルー電圧分ＶF1〜ＶF6（図２
（ｅ）乃至（ｇ）参照）を用いて以下の各数式で表され
る。At this time, the potentials VA and VB of each node before transfer
T, VBM and VC are thin film transistors TR and T, respectively.
VF1 to VF6 for feedthrough voltage of T and TM (Fig. 2
(See (e) to (g)) is used to represent each of the following mathematical expressions.

【００２１】 ＶA＝ＶQ＋ＶF1−ＶF2＋ＶR （数式７） ＶBT＝ＶM＋ＶF3−ＶF4 （数式８） ＶBM＝ＶT−ＶF3＋ＶF4 （数式９） ＶC＝ＶF5＋ＶF6＋Ｖr （数式１０）VA = VQ + VF1−VF2 + VR (Formula 7) VBT = VM + VF3−VF4 (Formula 8) VBM = VT−VF3 + VF4 (Formula 9) VC = VF5 + VF6 + Vr (Formula 10)

【００２２】尚、上述の式において、ＶRはリセット用
薄膜トランジスタＴＲのソースに印加される電位を、Ｖ
rはリセット用ＭＯＳトランジスタ３のソースに印加さ
れる電位を、それぞれ表している（図１参照）。In the above equation, VR is the potential applied to the source of the reset thin film transistor TR,
r represents the potential applied to the source of the reset MOS transistor 3 (see FIG. 1).

【００２３】また、出力電圧ＶOUTは、次式で表され
る。 ＶOUT＝ＶM−ＶF5−ＶF6−Ｖr （数式１１） したがって、数式７乃至数式１１を連立させて解くと以
下のようになる。The output voltage VOUT is expressed by the following equation. VOUT = VM-VF5-VF6-Vr (Equation 11) Therefore, when Equations 7 to 11 are solved simultaneously, the following is obtained.

【００２４】 ＶOUT＝ＣA×ＣB（ＶQ＋ＶR−Ｖr＋ＶF1−ＶF2−ＶF3＋ＶF4−ＶF5−ＶF6）／ （ＣA・ＣC＋ＣA・ＣB＋ＣB・ＣC） （数式１２）VOUT = CA × CB (VQ + VR−Vr + VF1−VF2−VF3 + VF4−VF5−VF6) / (CA · CC + CA · CB + CB · CC) (Formula 12)

【００２５】この時の各薄膜トランジスタＴＲ，ＴＴ，
ＴＭにおけるフィードスルー電圧分ＶF1〜ＶF6は、次の
ように表される。At this time, the thin film transistors TR, TT,
The feedthrough voltage components VF1 to VF6 in TM are expressed as follows.

【００２６】 ＶF1＝ＣGD(TT)×ΔＶG／ＣA （数式１３） ＶF2＝ＣGD(TR)×ΔＶG／ＣA （数式１４） ＶF3＝ＣGS(TT)×ΔＶG／ＣB （数式１５） ＶF4＝ＣGD(TM)×ΔＶG／ＣB （数式１６） ＶF5＝ＣGS(TM)×ΔＶG／ＣC （数式１７） ＶF6＝ＣIC×ΔＶIC／ＣC （数式１８）VF1 = CGD (TT) × ΔVG / CA (Equation 13) VF2 = CGD (TR) × ΔVG / CA (Equation 14) VF3 = CGS (TT) × ΔVG / CB (Equation 15) VF4 = CGD (TM) ) × ΔVG / CB (Equation 16) VF5 = CGS (TM) × ΔVG / CC (Equation 17) VF6 = CIC × ΔVIC / CC (Equation 18)

【００２７】ここで、ＣICは、リセット用ＭＯＳトラン
ジスタ３のゲート線とＣ点とのカップリング容量を、Δ
ＶGは各薄膜トランジスタＴＲ，ＴＴ，ＴＭに印加され
るゲートパルスの振幅を、ΔＶICはリセット用ＭＯＳト
ランジスタ３に印加されるゲートパルスΦＲOの振幅
を、それぞれ表している。Here, CIC is the coupling capacitance between the gate line of the reset MOS transistor 3 and the point C, Δ
VG represents the amplitude of the gate pulse applied to each thin film transistor TR, TT, TM, and ΔVIC represents the amplitude of the gate pulse ΦRO applied to the reset MOS transistor 3.

【００２８】ところで、各薄膜トランジスタＴＲ，Ｔ
Ｔ，ＴＭの配置構成は、図３に示されたように、ソース
・ドレイン電極の向きの組合わせにより８通り考えられ
る。尚、同図において、「Ｓ」はソース電極を、「Ｄ」
はドレイン電極を、「Ｇ」はゲート電極をそれぞれ表し
ている。製造過程において、いわゆるアライメントずれ
が生じると、それに伴って各薄膜トランジスタＴＴ，Ｔ
Ｒ，ＴＭのオーバラップ容量も変化し、結局最終出力も
変動することとなる。これは、オーバーラップ容量が変
化すると、オーバーラップ容量とソース・ドレイン電極
に接続する容量とで定まるフィードスルー電圧分ＶF1〜
ＶF6が変化し（先の数式１３乃至数式１８参照）、その
結果、フィードスルー電圧分が影響する（数式１２参
照）出力電圧ＶOUTも変化するためである。By the way, each thin film transistor TR, T
As shown in FIG. 3, there are eight possible arrangement configurations of T and TM depending on the combination of the directions of the source / drain electrodes. In the figure, “S” is the source electrode and “D”
Represents a drain electrode, and “G” represents a gate electrode. When a so-called misalignment occurs in the manufacturing process, each thin film transistor TT, T
The overlapping capacities of R and TM also change, and eventually the final output also changes. This is because when the overlap capacitance changes, the amount of the feed-through voltage VF1 to be determined by the overlap capacitance and the capacitance connected to the source / drain electrodes.
This is because VF6 changes (see the above formulas 13 to 18), and as a result, the output voltage VOUT affected by the feedthrough voltage (see formula 12) also changes.

【００２９】しかも、その変化量は、前述した各薄膜ト
ランジスタＴＲ，ＴＴ，ＴＭの配置によって異なる。図
３に示された８通りの組合わせの内、互いに線対称の配
置の場合には、変動の度合いは等しいので、結局４通り
の組合わせについて考慮すればよい（図３に示されたＴ
ｙｐｅ１〜Ｔｙｐｅ４）。そこで、図３に示された各組
合せについて、アライメントずれが生じた場合の出力変
動量ΔＶOUTを以下に求める。先ず、アライメントずれ
のない時の各薄膜トランジスタＴＲ，ＴＴ，ＴＭのオー
バーラップ容量を、それぞれＣG(TT)，ＣG(TR)，ＣG(T
M)とし、アライメントずれが生じた時の各薄膜トランジ
スタＴＲ，ＴＴ，ＴＭのオーバーラップ容量の変化分
を、それぞれΔＣG(TT)，ΔＣG(TR)，ΔＣG(TM)とする
（ΔＣGは全て同符号）と、各薄膜トランジスタＴＲ，
ＴＴ，ＴＭのオーバーラップ容量は、図３のＴｙｐｅ１
においては、次述する式で表される。Moreover, the amount of change depends on the arrangement of the thin film transistors TR, TT and TM described above. Of the eight combinations shown in FIG. 3, when the arrangements are line-symmetrical to each other, the degree of variation is the same, so eventually four combinations should be considered (T shown in FIG. 3).
type1 to Type4). Therefore, for each combination shown in FIG. 3, the output variation amount ΔVOUT in the case where the alignment deviation occurs is obtained below. First, the overlap capacitances of the thin film transistors TR, TT, TM when there is no misalignment are CG (TT), CG (TR), CG (T
M), and the change in the overlap capacitance of each thin film transistor TR, TT, TM when misalignment occurs is ΔCG (TT), ΔCG (TR), ΔCG (TM) (ΔCG are all the same sign). ) And each thin film transistor TR,
The overlap capacity of TT and TM is Type1 in FIG.
Is expressed by the following equation.

【００３０】 ＣGD(TT)＝ＣG(TT)＋ΔＣG(TT) （数式１９） ＣGS(TT)＝ＣG(TT)−ΔＣG(TT) （数式２０） ＣGD(TR)＝ＣG(TR)＋ΔＣG(TR) （数式２１） ＣGD(TM)＝ＣG(TM)＋ΔＣG(TM) （数式２２） ＣGD(TM)＝ＣG(TM)−ΔＣG(TM) （数式２３）CGD (TT) = CG (TT) + ΔCG (TT) (Formula 19) CGS (TT) = CG (TT) −ΔCG (TT) (Formula 20) CGD (TR) = CG (TR) + ΔCG (TR) ) (Formula 21) CGD (TM) = CG (TM) + ΔCG (TM) (Formula 22) CGD (TM) = CG (TM) −ΔCG (TM) (Formula 23)

【００３１】また、図３に示されたＴｙｐｅ２の場合に
は次式で求められる。 ＣGD(TT)＝ＣG(TT)＋ΔＣG(TT) （数式２４） ＣGS(TT)＝ＣG(TT)−ΔＣG(TT) （数式２５） ＣGD(TR)＝ＣG(TR)＋ΔＣG(TR) （数式２６） ＣGD(TM)＝ＣG(TM)−ΔＣG(TM) （数式２７） ＣGD(TM)＝ＣG(TM)＋ΔＣG(TM) （数式２８）Further, in the case of Type 2 shown in FIG. 3, it is calculated by the following equation. CGD (TT) = CG (TT) + ΔCG (TT) (Formula 24) CGS (TT) = CG (TT) −ΔCG (TT) (Formula 25) CGD (TR) = CG (TR) + ΔCG (TR) (Formula) 26) CGD (TM) = CG (TM) −ΔCG (TM) (Formula 27) CGD (TM) = CG (TM) + ΔCG (TM) (Formula 28)

【００３２】また、図３に示されたＴｙｐｅ３の場合に
は次式で求められる。 ＣGD(TT)＝ＣG(TT)＋ΔＣG(TT) （数式２９） ＣGS(TT)＝ＣG(TT)−ΔＣG(TT) （数式３０） ＣGD(TR)＝ＣG(TR)−ΔＣG(TR) （数式３１） ＣGD(TM)＝ＣG(TM)−ΔＣG(TM) （数式３２） ＣGD(TM)＝ＣG(TM)＋ΔＣG(TM) （数式３３）Further, in the case of Type 3 shown in FIG. 3, it is obtained by the following equation. CGD (TT) = CG (TT) + ΔCG (TT) (Equation 29) CGS (TT) = CG (TT) −ΔCG (TT) (Equation 30) CGD (TR) = CG (TR) −ΔCG (TR) ( Formula 31) CGD (TM) = CG (TM) −ΔCG (TM) (Formula 32) CGD (TM) = CG (TM) + ΔCG (TM) (Formula 33)

【００３３】さらに、図３に示されたＴｙｐｅ４の場合
には次式で求められる。 ＣGD(TT)＝ＣG(TT)＋ΔＣG(TT) （数式３４） ＣGS(TT)＝ＣG(TT)−ΔＣG(TT) （数式３５） ＣGD(TR)＝ＣG(TR)−ΔＣG(TR) （数式３６） ＣGD(TM)＝ＣG(TM)＋ΔＣG(TM) （数式３７） ＣGD(TM)＝ＣG(TM)−ΔＣG(TM) （数式３８）Further, in the case of Type 4 shown in FIG. 3, it is obtained by the following equation. CGD (TT) = CG (TT) + ΔCG (TT) (Equation 34) CGS (TT) = CG (TT) −ΔCG (TT) (Equation 35) CGD (TR) = CG (TR) −ΔCG (TR) ( (Formula 36) CGD (TM) = CG (TM) + ΔCG (TM) (Formula 37) CGD (TM) = CG (TM) −ΔCG (TM) (Formula 38)

【００３４】上述した数式１９乃至３８を数式１３乃至
１７に代入し、さらに、数式１２と数式１８とから、ア
ライメントずれのない時の出力に対するアライメントず
れが生じた場合の出力変動量ΔＶOUTを整理して求める
と、図３に示されたＴｙｐｅ１の場合には次式となる。The above equations 19 to 38 are substituted into the equations 13 to 17, and from the equations 12 and 18, the output fluctuation amount ΔVOUT when the alignment deviation occurs with respect to the output when there is no alignment deviation is summarized. In the case of Type 1 shown in FIG. 3, the following equation is obtained.

【００３５】 ΔＶOUT＝Ａ・（（ＣA＋ＣB）・ＣC・ΔＣG(TT)＋（ＣB＋ＣC）・ＣA・ΔＣG( TM)−ＣB・ＣC・ΔＣG(TR)）／（ＣA・ＣB・ＣC） （数式３９）ΔVOUT = A · ((CA + CB) · CC · ΔCG (TT) + (CB + CC) · CA · ΔCG (TM) −CB · CC · ΔCG (TR)) / (CA · CB · CC) (Formula 39) )

【００３６】また、図３に示されたＴｙｐｅ２の場合は
次式により求められる。 ΔＶOUT＝Ａ・（（ＣA＋ＣB）・ＣC・ΔＣG(TT)−（ＣB＋ＣC）・ＣA・ΔＣG( TM)−ＣB・ＣC・ΔＣG(TR)）／（ＣA・ＣB・ＣC） （数式４０）Further, in the case of Type 2 shown in FIG. 3, it is obtained by the following equation. ΔVOUT = A ・ ((CA + CB) ・ CC ・ ΔCG (TT)-(CB + CC) ・ CA ・ ΔCG (TM) -CB ・ CC ・ ΔCG (TR)) / (CA ・ CB ・ CC) (Formula 40)

【００３７】また、図３に示されたＴｙｐｅ３の場合は
次式により求められる。 ΔＶOUT＝Ａ・（（ＣA＋ＣB）・ＣC・ΔＣG(TT)−（ＣB＋ＣC）・ＣA・ΔＣG( TM)＋ＣB・ＣC・ΔＣG(TR)）／（ＣA・ＣB・ＣC） （数式４１）Further, in the case of Type 3 shown in FIG. 3, it is obtained by the following equation. ΔVOUT = A ・ ((CA + CB) ・ CC ・ ΔCG (TT)-(CB + CC) ・ CA ・ ΔCG (TM) + CB ・ CC ・ ΔCG (TR)) / (CA ・ CB ・ CC) (Formula 41)

【００３８】さらに、図３に示されたＴｙｐｅ４の場合
は次式により求められる。 ΔＶOUT＝Ａ・（（ＣA＋ＣB）・ＣC・ΔＣG(TT)＋（ＣB＋ＣC）・ＣA・ΔＣG( TM)＋ＣB・ＣC・ΔＣG(TR)）／（ＣA・ＣB・ＣC） （数式４２）Further, in the case of Type 4 shown in FIG. 3, it is obtained by the following equation. ΔVOUT = A ・ ((CA + CB) ・ CC ・ ΔCG (TT) + (CB + CC) ・ CA ・ ΔCG (TM) + CB ・ CC ・ ΔCG (TR)) / (CA ・ CB ・ CC) (Formula 42)

【００３９】但し、ここで定数Ａは下式により表される
ものである。 Ａ＝ＣA・ＣB／（ＣA・ＣC＋ＣA・ＣB＋ＣB・ＣC） （数式４３）However, the constant A is expressed by the following equation. A = CA ・ CB / (CA ・ CC + CA ・ CB + CB ・ CC) (Formula 43)

【００４０】アライメントずれが生じても出力変動が生
じないためには、上述したΔＶOUT＝０となる必要があ
る。すなわち、先に示した数式３９乃至４２の分数部分
の分子が零となればよい。ここで、アライメントずれが
生じた時の薄膜トランジスタのオーバーラップ容量の変
化分ΔＣGは、薄膜トランジスタのチャンネル幅をＷ、
チャンネル長方向のアライメントずれ幅をΔＯＬ、単位
面積当たりのオーバーラップ容量をＣOLとすると、次式
により表される。In order that the output does not fluctuate even if the alignment shift occurs, it is necessary that ΔVOUT = 0 described above. That is, the numerator in the fractional part of the above-mentioned formulas 39 to 42 should be zero. Here, the change amount ΔCG of the overlap capacitance of the thin film transistor when the misalignment occurs is expressed by the channel width W of the thin film transistor,
When the alignment shift width in the channel length direction is ΔOL and the overlap capacitance per unit area is COL, it is expressed by the following equation.

【００４１】 ΔＣG＝ＣOL・Ｗ・ΔＯＬ （数式４４）ΔCG = COL · W · ΔOL (Formula 44)

【００４２】ΔＯＬ、ＣOLはいずれの薄膜トランジスタ
においても共通であることから、一括転送用薄膜トラン
ジスタＴＴのチャンネル幅をＷ１、リセット用薄膜トラ
ンジスタＴＲのチャンネル幅をＷ２、順次転送用トラン
ジスタＴＭのチャンネル幅をＷ３、とすると、ΔＶOUT
＝０となるための各Ｔｙｐｅにおける条件は次のように
なる。Since ΔOL and COL are common to all thin film transistors, the channel width of the batch transfer thin film transistor TT is W1, the channel width of the reset thin film transistor TR is W2, and the channel width of the sequential transfer transistor TM is W3. Then, ΔVOUT
The conditions in each Type for = 0 are as follows.

【００４３】すなわち、図３に示されたＴｙｐｅ１の場
合には次式となる。 （ＣA+ＣB）・ＣC・Ｗ１＋（ＣB+ＣC）・ＣA・Ｗ３−ＣB・ＣC・Ｗ２＝０ （数式４５）That is, in the case of Type 1 shown in FIG. 3, the following equation is obtained. (CA + CB) / CC / W1 + (CB + CC) / CA / W3-CB / CC / W2 = 0 (Formula 45)

【００４４】図３に示されたＴｙｐｅ２の場合には次式
となる。 （ＣA+ＣB）・ＣC・Ｗ１−（ＣB+ＣC）・ＣA・Ｗ３−ＣB・ＣC・Ｗ２＝０ （数式４６）In the case of Type 2 shown in FIG. 3, the following equation is obtained. (CA + CB) / CC / W1- (CB + CC) / CA / W3-CB / CC / W2 = 0 (Equation 46)

【００４５】また、図３に示されたＴｙｐｅ３の場合に
は次式となる。 （ＣA+ＣB）・ＣC・Ｗ１−（ＣB+ＣC）・ＣA・Ｗ３＋ＣB・ＣC・Ｗ２＝０ （数式４７）Further, in the case of Type 3 shown in FIG. 3, the following equation is obtained. (CA + CB) / CC / W1- (CB + CC) / CA / W3 + CB / CC / W2 = 0 (Formula 47)

【００４６】さらに、図３に示されたＴｙｐｅ４の場合
には次式となる。 （ＣA+ＣB）・ＣC・Ｗ１＋（ＣB+ＣC）・ＣA・Ｗ３＋ＣB・ＣC・Ｗ２＝０ （数式４８）Further, in the case of Type 4 shown in FIG. 3, the following equation is obtained. (CA + CB) / CC / W1 + (CB + CC) / CA / W3 + CB / CC / W2 = 0 (Equation 48)

【００４７】ここで、数式４８は、各項の符号が全て同
符号であるから、現実に条件を満たす値はないこととな
るので、図３に示されたＴｙｐｅ１乃至３に対する条件
式である数式４５乃至４７について条件を満たすような
設計をした際に、アライメントずれが生じても出力値の
変動は生じないこととなる。In Expression 48, since all the signs of the terms have the same sign, there is no value that actually satisfies the condition. Therefore, Expression 48 is a conditional expression for Types 1 to 3 shown in FIG. When a design that satisfies the conditions of 45 to 47 is made, the output value does not change even if the alignment shift occurs.

【００４８】図４には、前述した薄膜トランジスタの配
置に関する各Ｔｙｐｅ（図３参照）の内、代表的なもの
について、アライメントずれのない理想的な状態でのＡ
乃至Ｃ点における電圧Ｖ(A)，Ｖ(B)，Ｖ(C)の変化（図
４において点線で示された波形）が、アライメントずれ
が生じた場合（同図において実線で示された波形）と共
に示されており、以下同図について説明する。例えば、
図４（ａ）は、図３に示されたＴｙｐｅ１の内、（ｂ）
の配置においてアライメントずれが生じた場合について
示している。すなわち、図３（ｂ）の配置において、も
しアライメントずれが同図紙面右方向に生じたとする
と、各薄膜トランジスタＴＴ，ＴＲ，ＴＭのいずれにお
いても、ゲート・ドレイン間のオーバラップ容量ＣGDは
増大する一方、ゲート・ソースＣGS間の容量は減少す
る。FIG. 4 shows a typical one of the types (see FIG. 3) relating to the arrangement of the thin film transistors described above, in an ideal state with no misalignment.
To changes in the voltages V (A), V (B), and V (C) at point C (waveforms shown by dotted lines in FIG. 4), when misalignment occurs (waveforms shown by solid lines in FIG. 4). ), And will be described below. For example,
FIG. 4A shows (b) of the Type 1 shown in FIG.
The figure shows the case where the misalignment occurs in the arrangement. That is, in the arrangement of FIG. 3B, if the misalignment occurs in the right direction of the drawing, the overlap capacitance CGD between the gate and the drain increases in each of the thin film transistors TT, TR, TM. , The gate-source CGS capacitance is reduced.

【００４９】したがって、フィードスルー電圧分の内、
ＶF1,ＶF2及びＶF4は、上述のアライメントずれにより
その値が増大し、ＶF3及びＶF5は、上述のアライメント
ずれによりその値が減少することとなる（数式１３乃至
数式１７参照）。ところが、上述したように、数式４５
を満たす設計を行うことにより、各フィードスルー電圧
分の増減が相殺されて、出力値の変動が抑えられ、その
結果、出力値は略設計値を得ることができることとな
る。この現象は図４（ａ）に示された波形図を用いて説
明することができる。すなわち、実線の波形は、アライ
メントずれが生じた際のＡ点、Ｂ点、Ｃ点における電位
変化を、点線は、アライメントずれがない時のＡ点、Ｂ
点、Ｃ点における電位変化をそれぞれ示している。アラ
イメントずれが生じると、図に示すように、ＶF1〜ＶF5
はアライメントずれのない時の点線の波形に比べて変化
し、出力値Ｖ´OUTと略設計値の出力値ＶOUTは一般的に
異なるが、数式４５を満たす設計を行なった本イメージ
センサにおいては、ＶF1〜ＶF5はアライメントずれのな
い時の点線の波形とは異なるものの、その増減分が各々
相殺されて、最終的にＣ点の波形において、アライメン
トずれが生じた際の出力値Ｖ´OUTとアライメントずれ
のない時の略設計値である出力値ＶOUTが等しくなるも
のである。Therefore, of the feedthrough voltage,
The values of VF1, VF2, and VF4 increase due to the above-mentioned misalignment, and the values of VF3 and VF5 decrease due to the above-mentioned misalignment (see Formulas 13 to 17). However, as described above,
By designing to satisfy the above condition, the increase / decrease in each feedthrough voltage is canceled out, and the fluctuation of the output value is suppressed, and as a result, the output value can be approximately the designed value. This phenomenon can be explained by using the waveform diagram shown in FIG. That is, the solid line waveform shows potential changes at points A, B, and C when the alignment shift occurs, and the dotted line shows points A and B when there is no alignment shift.
The potential changes at points C and C are shown respectively. When misalignment occurs, as shown in the figure, VF1 to VF5
Changes in comparison with the waveform of the dotted line when there is no misalignment, and the output value V'OUT and the output value VOUT of the approximate design value are generally different. However, in the present image sensor designed to satisfy Expression 45, VF1 to VF5 are different from the dotted line waveform when there is no misalignment, but the increments and decrements are offset each other, and finally in the waveform at point C, the output value V'OUT and the alignment when the misalignment occurs The output value VOUT, which is a substantially designed value when there is no deviation, becomes equal.

【００５０】図４（ｂ）は、図３に示されたＴｙｐｅ２
の配置の内、特に図３（C）の配置において、同図紙面
右方向にアライメントずれが生じた場合におけるＶ
(A)，Ｖ(B)，Ｖ(C)について、アライメントずれのない
場合と共に表しており、考え方は上述の例と同様である
ので、ここでの説明は省略する。また、図４（ｃ）は、
図３に示されたＴｙｐｅ３の配置の内、特に図３（ｅ）
の配置において、同図紙面右方向にアライメントずれが
生じた場合におけるＶ(A)，Ｖ(B)，Ｖ(C)について、図
４（ｄ）は、図３に示されたのＴｙｐｅ４の配置の内、
特に図３（ｇ）において、同図紙面右方向にアライメン
トずれが生じた場合におけるＶ(A)，Ｖ(B)，Ｖ(C)につ
いて、ぞれぞれアライメントずれのない場合のものとが
上述と同様にして表されており、アライメントずれによ
るフィードスルー電圧分の増減が本発明に係るイメージ
センサにおいては、相殺されていることが説明できる。FIG. 4B shows Type 2 shown in FIG.
In the arrangement of FIG. 3C, especially in the arrangement of FIG. 3C, V when the misalignment occurs in the right direction of the drawing.
(A), V (B), and V (C) are shown together with the case where there is no misalignment, and the idea is the same as in the above-mentioned example, so the description thereof is omitted here. In addition, FIG.
Among the arrangements of Type3 shown in FIG. 3, especially FIG. 3 (e)
4 (d) shows the arrangement of the Type 4 shown in FIG. 3, in the case of V (A), V (B), and V (C) in the case where the misalignment occurs in the right direction of the drawing in FIG. Of
In particular, in FIG. 3 (g), V (A), V (B), and V (C) in the case where the misalignment occurs in the right direction on the paper of FIG. It is expressed in the same manner as described above, and it can be explained that the increase or decrease of the feedthrough voltage due to the misalignment is offset in the image sensor according to the present invention.

【００５１】本実施例においては、各薄膜トランジスタ
ＴＴ，ＴＲ，ＴＭの配置によって、一定の条件式（数式
４５乃至数式４７）を満たすように、薄膜トランジスタ
のチャンネル幅等を設計することで、従来と異なり、製
造の際にアライメントずれが生じても、それに起因して
いわゆるフィードスルー電圧の増減が相殺されるので、
出力値が設計値と異なるようなことがなくなることとな
る。In this embodiment, the channel width of the thin film transistor is designed so as to satisfy a certain conditional expression (Equation 45 to Equation 47) depending on the arrangement of the thin film transistors TT, TR and TM, which is different from the conventional case. Even if misalignment occurs during manufacturing, the increase or decrease in the so-called feedthrough voltage is canceled out due to it, so
The output value will not be different from the design value.

【００５２】[0052]

【発明の効果】以上、説明したように、本発明によれ
ば、イメージセンサにおけるスイッチング素子としての
薄膜トランジスタの製造過程で生ずるアライメントずれ
に起因する出力値の変動がなくなるように、薄膜トラン
ジスタの配置に基づいて導いた条件式を満たすように構
成することで、アライメントずれにより生ずるいわゆる
フィードスルー電圧の増減が相殺されるので、出力値の
変動が回避され、出力値の安定したイメージセンサが提
供されるという効果を奏するものである。As described above, according to the present invention, based on the arrangement of the thin film transistors, the variation of the output value due to the misalignment caused in the manufacturing process of the thin film transistors as the switching elements in the image sensor is eliminated. By configuring so as to satisfy the derived conditional expression, the so-called feedthrough voltage increase / decrease caused by misalignment is offset, so that fluctuations in the output value are avoided and an image sensor with a stable output value is provided. It is effective.

【図面の簡単な説明】[Brief description of drawings]

【図１】 本発明に係るイメージセンサの一実施例にお
ける一画素当たりの等価回路図である。FIG. 1 is an equivalent circuit diagram per pixel in an embodiment of an image sensor according to the present invention.

【図２】 本発明に係るイメージセンサの動作を説明す
るための主要部における波形図である。FIG. 2 is a waveform diagram in a main part for explaining the operation of the image sensor according to the present invention.

【図３】 本発明に係るイメージセンサにおける各薄膜
トランジスタの配置構成の例を示す配置図である。FIG. 3 is an arrangement diagram showing an example of arrangement configuration of each thin film transistor in the image sensor according to the present invention.

【図４】 本発明に係るイメージセンサにおける効果を
説明するための主要部における設計値との比較における
波形図である。FIG. 4 is a waveform diagram in comparison with a design value in a main part for explaining an effect in the image sensor according to the present invention.

【符号の説明】[Explanation of symbols]

１…駆動用ＩＣ、 ２…電荷検出用アンプ、 ３…リセ
ット用ＭＯＳトランジスタ、 Ｐ…フォトダイオード、
ＴＴ…一括転送用薄膜トランジスタ、 ＴＲ…リセッ
ト用薄膜トランジスタ、 ＴＭ…順次転送用薄膜トラン
ジスタDESCRIPTION OF SYMBOLS 1 ... Driving IC, 2 ... Charge detection amplifier, 3 ... Reset MOS transistor, P ... Photodiode,
TT ... Batch transfer thin film transistor, TR ... Reset thin film transistor, TM ... Sequential transfer thin film transistor

───────────────────────────────────────────────────── フロントページの続き (72)発明者 安部 勉 神奈川県海老名市本郷2274番地 富士ゼロ ックス株式会社内 (72)発明者 逆井 一宏 神奈川県海老名市本郷2274番地 富士ゼロ ックス株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Tsutomu Abe 2274 Hongo, Ebina City, Kanagawa Prefecture, Fuji Xerox Co., Ltd.

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 少なくとも、複数の受光素子を１ブロッ
クとして複数のブロックをライン状に配列してなる受光
素子アレイと、前記受光素子アレイに接続され前記受光
素子アレイに発生した電荷を一括に転送する複数の第１
のスイッチング素子と、前記受光素子アレイに接続され
前記第１のスイッチング素子による電荷転送動作後に前
記受光素子に残留する電荷をリセットする第２のスイッ
チング素子と、前記第１のスイッチング素子に接続され
前記第１のスイッチング素子により転送された電荷を蓄
積する容量部と、前記第１のスイッチング素子に接続さ
れ前記容量部に蓄積された電荷をブロック毎に転送する
第３のスイッチング素子と、前記第３のスイッチング素
子に接続されてアース間との間に容量を形成して前記第
３のスイッチング素子により転送された電荷を保持する
配線容量部と、前記配線容量部に蓄積された電荷を画像
信号として出力する出力回路と、を具備するイメージセ
ンサにおいて、 前記第１乃至第３のスイッチング素子を薄膜トランジス
タとし、前記第１のスイッチング素子のチャンネル幅を
Ｗ１、前記第２のスイッチング素子のチャンネル幅をＷ
２、前記第３のスイッチング素子のチャンネル幅をＷ３
とし、前記受光素子で発生した電荷を保持する容量の大
きさをＣAとし、前記容量部の容量をＣBとし、前記配線
容量部を含んで前記第３のスイッチング素子により転送
された電荷を保持する容量をＣCとし且つ、前記第１乃
至第３のスイッチング素子としての各薄膜トランジスタ
が略同一直線上に配置され、前記第１乃至第３のスイッ
チング素子としての薄膜トランジスタのドレイン及びソ
ース電極が全て同一側に位置する場合、 （ＣA＋ＣB）・ＣC・Ｗ１＋（ＣB＋ＣC）・ＣA・Ｗ３−
ＣB・ＣC・Ｗ２＝０ を満たすことを特徴とするイメージセンサ。1. A light-receiving element array having at least a plurality of light-receiving elements as one block and a plurality of blocks arranged in a line, and charges transferred to the light-receiving element array connected to the light-receiving element array are collectively transferred. Multiple first
Switching element, a second switching element connected to the light receiving element array for resetting electric charges remaining in the light receiving element after the charge transfer operation by the first switching element, and the second switching element connected to the first switching element. A capacitance section for accumulating the charge transferred by the first switching element, a third switching element connected to the first switching element for transferring the charge accumulated in the capacitance section for each block, and the third section Connected to the switching element to form a capacitance between the ground and the wiring capacitance section for holding the charge transferred by the third switching element, and the charge accumulated in the wiring capacitance section as an image signal. An image sensor having an output circuit for outputting, wherein the first to third switching elements are thin film transistors. And the channel width of the first switching element is W1, and the channel width of the second switching element is W1.
2. Set the channel width of the third switching element to W3
Let CA be the size of the capacitance that holds the charge generated in the light receiving element, CB be the capacitance of the capacitance section, and hold the charge transferred by the third switching element including the wiring capacitance section. The capacitance is C C, and the thin film transistors as the first to third switching elements are arranged on substantially the same straight line, and the drain and source electrodes of the thin film transistors as the first to third switching elements are all on the same side. When located, (CA + CB) / CC / W1 + (CB + CC) / CA / W3-
An image sensor characterized by satisfying CB / CC / W2 = 0. 【請求項２】 少なくとも、複数の受光素子を１ブロッ
クとして複数のブロックをライン状に配列してなる受光
素子アレイと、前記受光素子アレイに接続され前記受光
素子アレイに発生した電荷を一括に転送する複数の第１
のスイッチング素子と、前記受光素子アレイに接続され
前記第１のスイッチング素子による電荷転送動作後に前
記受光素子に残留する電荷をリセットする第２のスイッ
チング素子と、前記第１のスイッチング素子に接続され
前記第１のスイッチング素子により転送された電荷を蓄
積する容量部と、前記第１のスイッチング素子に接続さ
れ前記容量部に蓄積された電荷をブロック毎に転送する
第３のスイッチング素子と、前記第３のスイッチング素
子に接続されてアース間との間に容量を形成して前記第
３のスイッチング素子により転送された電荷を保持する
配線容量部と、前記配線容量部に蓄積された電荷を画像
信号として出力する出力回路と、を具備するイメージセ
ンサにおいて、 前記第１乃至第３のスイッチング素子を薄膜トランジス
タとし、前記第１のスイッチング素子のチャンネル幅を
Ｗ１、前記第２のスイッチング素子のチャンネル幅をＷ
２、前記第３のスイッチング素子のチャンネル幅をＷ３
とし、前記受光素子で発生した電荷を保持する容量の大
きさをＣAとし、前記容量部の容量をＣBとし、前記配線
容量部を含んで前記第３のスイッチング素子により転送
された電荷を保持する容量をＣCとし且つ、前記第１乃
至第３のスイッチング素子としての各薄膜トランジスタ
が略同一直線上に配置され、前記第１及び第２のスイッ
チング素子としての薄膜トランジスタのドレイン及びソ
ース電極が同一側に位置し、前記第３のスイッチング素
子としての薄膜トランジスタのドレイン及びソース電極
が前記第１及び第２のスイッチング素子としての薄膜ト
ランジスタと反対側に位置する場合、 （ＣA＋ＣB）・ＣC・Ｗ１−（ＣB＋ＣC）・ＣA・Ｗ３−
ＣB・ＣC・Ｗ２＝０ を満たすことを特徴とするイメージセンサ。2. A light receiving element array in which a plurality of light receiving elements are arranged in a line and a plurality of blocks are arranged in a line, and charges generated in the light receiving element array connected to the light receiving element array are collectively transferred. Multiple first
Switching element, a second switching element connected to the light receiving element array for resetting electric charges remaining in the light receiving element after the charge transfer operation by the first switching element, and the second switching element connected to the first switching element. A capacitance section for accumulating the charge transferred by the first switching element, a third switching element connected to the first switching element for transferring the charge accumulated in the capacitance section for each block, and the third section Connected to the switching element to form a capacitance between the ground and the wiring capacitance section for holding the charge transferred by the third switching element, and the charge accumulated in the wiring capacitance section as an image signal. An image sensor having an output circuit for outputting, wherein the first to third switching elements are thin film transistors. And the channel width of the first switching element is W1, and the channel width of the second switching element is W1.
2. Set the channel width of the third switching element to W3
Let CA be the size of the capacitance that holds the charge generated in the light receiving element, CB be the capacitance of the capacitance section, and hold the charge transferred by the third switching element including the wiring capacitance section. The capacitance is C C, the thin film transistors as the first to third switching elements are arranged on substantially the same straight line, and the drain and source electrodes of the thin film transistors as the first and second switching elements are located on the same side. However, when the drain and source electrodes of the thin film transistor as the third switching element are located on the opposite side of the thin film transistor as the first and second switching elements, (CA + CB) * CC * W1- (CB + CC) * CA・ W3-
An image sensor characterized by satisfying CB / CC / W2 = 0. 【請求項３】 少なくとも、複数の受光素子を１ブロッ
クとして複数のブロックをライン状に配列してなる受光
素子アレイと、前記受光素子アレイに接続され前記受光
素子アレイに発生した電荷を一括に転送する複数の第１
のスイッチング素子と、前記受光素子アレイに接続され
前記第１のスイッチング素子による電荷転送動作後に前
記受光素子に残留する電荷をリセットする第２のスイッ
チング素子と、前記第１のスイッチング素子に接続され
前記第１のスイッチング素子により転送された電荷を蓄
積する容量部と、前記第１のスイッチング素子に接続さ
れ前記容量部に蓄積された電荷をブロック毎に転送する
第３のスイッチング素子と、前記第３のスイッチング素
子に接続されてアース間との間に容量を形成して前記第
３のスイッチング素子により転送された電荷を保持する
配線容量部と、前記配線容量部に蓄積された電荷を画像
信号として出力する出力回路と、を具備するイメージセ
ンサにおいて、 前記第１乃至第３のスイッチング素子を薄膜トランジス
タとし、前記第１のスイッチング素子のチャンネル幅を
Ｗ１、前記第２のスイッチング素子のチャンネル幅をＷ
２、前記第３のスイッチング素子のチャンネル幅をＷ３
とし、前記受光素子で発生した電荷を保持する容量の大
きさをＣAとし、前記容量部の容量をＣBとし、前記配線
容量部を含んで前記第３のスイッチング素子により転送
された電荷を保持する容量をＣCとし且つ、前記第１乃
至第３のスイッチング素子としての各薄膜トランジスタ
が略同一直線上に配置され、前記第２及び第３のスイッ
チング素子としての薄膜トランジスタのドレイン及びソ
ース電極が同一側に位置し、前記第１のスイッチング素
子としての薄膜トランジスタのドレイン及びソース電極
が前記第２及び第３のスイッチング素子としての薄膜ト
ランジスタと反対側に位置する場合、 （ＣA＋ＣB）・ＣC・Ｗ１−（ＣB＋ＣC）・ＣA・Ｗ３＋
ＣB・ＣC・Ｗ２＝０ を満たすことを特徴とするイメージセンサ。3. A light receiving element array having at least a plurality of light receiving elements as one block and a plurality of blocks arranged in a line, and charges transferred to the light receiving element array connected to the light receiving element array are collectively transferred. Multiple first
Switching element, a second switching element connected to the light receiving element array for resetting electric charges remaining in the light receiving element after the charge transfer operation by the first switching element, and the second switching element connected to the first switching element. A capacitance section for accumulating the charge transferred by the first switching element, a third switching element connected to the first switching element for transferring the charge accumulated in the capacitance section for each block, and the third section Connected to the switching element to form a capacitance between the ground and the wiring capacitance section for holding the charge transferred by the third switching element, and the charge accumulated in the wiring capacitance section as an image signal. An image sensor having an output circuit for outputting, wherein the first to third switching elements are thin film transistors. And the channel width of the first switching element is W1, and the channel width of the second switching element is W1.
2. Set the channel width of the third switching element to W3
Let CA be the size of the capacitance that holds the charge generated in the light receiving element, CB be the capacitance of the capacitance section, and hold the charge transferred by the third switching element including the wiring capacitance section. The capacitance is C C, the thin film transistors as the first to third switching elements are arranged on substantially the same straight line, and the drain and source electrodes of the thin film transistors as the second and third switching elements are located on the same side. However, when the drain and source electrodes of the thin film transistor as the first switching element are located on the opposite side to the thin film transistors as the second and third switching elements, (CA + CB) * CC * W1- (CB + CC) * CA・ W3 +
An image sensor characterized by satisfying CB / CC / W2 = 0.