JPH07249968A - Flip flop circuit and shift register circuit using the circuit - Google Patents
Flip flop circuit and shift register circuit using the circuitInfo
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- JPH07249968A JPH07249968A JP6041531A JP4153194A JPH07249968A JP H07249968 A JPH07249968 A JP H07249968A JP 6041531 A JP6041531 A JP 6041531A JP 4153194 A JP4153194 A JP 4153194A JP H07249968 A JPH07249968 A JP H07249968A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はフリップフロップ回路及
びそれを用いたシフトレジスタ回路に関し、特に集積回
路化に適したフリップフロップ回路及びそれを用いたシ
フトレジスタ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flip-flop circuit and a shift register circuit using the same, and more particularly to a flip-flop circuit suitable for integrated circuit and a shift register circuit using the same.
【0002】[0002]
【従来の技術】従来のフリップフロップ回路の例として
は、マスター・スレーブ形式のものがあり、例えば特開
昭58−168320号公報や特開平1−286609
号公報に開示の回路が一般的である。その構成を図5に
引用して示している。2. Description of the Related Art As an example of a conventional flip-flop circuit, there is a master / slave type, for example, Japanese Patent Laid-Open No. 58-168320 and Japanese Patent Laid-Open No. 1-286609.
The circuit disclosed in Japanese Patent Publication is generally used. The configuration is shown in reference to FIG.
【0003】図5(A)はフリップフロップ回路本体部
分であり、(B)はフリップフロップ回路を駆動するた
めのクロック信号を生成するクロックドライバ回路部分
である。FIG. 5A shows a main body portion of a flip-flop circuit, and FIG. 5B shows a clock driver circuit portion which generates a clock signal for driving the flip-flop circuit.
【0004】図5(A)を参照すると、マスター部分1
とスレーブ部分2は基本的に同一構成であるが、その動
作が互いに逆となる様に、クロックドライバ回路からの
クロック信号φa,φbによって制御される様になって
いる。Referring to FIG. 5A, the master portion 1
The slave part 2 and the slave part 2 have basically the same structure, but are controlled by clock signals φa and φb from the clock driver circuit so that their operations are opposite to each other.
【0005】マスター部分1において、入力INはトラ
ンスファゲート11を介してインバータ12の入力とな
り、その出力はマスター部分1の出力Vaとなると共に
インバータ13の入力となっている。このインバータ1
3の出力はトランスファゲート14を介してインバータ
12の入力へ伝達されている。In the master portion 1, the input IN becomes the input of the inverter 12 via the transfer gate 11, and the output thereof becomes the output Va of the master portion 1 and the input of the inverter 13. This inverter 1
The output of 3 is transmitted to the input of the inverter 12 via the transfer gate 14.
【0006】トランスファゲート11と13とはクロッ
ク信号CLKの一対の相補信号φa,φbにより相補的
にオンオフ制御される様になっている。The transfer gates 11 and 13 are on / off controlled complementarily by a pair of complementary signals φa and φb of the clock signal CLK.
【0007】また、スレーブ部分2においても、トラン
スファゲート21,24及びインバータ22,23が設
けられており、トランスファゲート21,24はクロッ
ク信号CLKの一対の相補信号φa,φbにより同じく
相補的にオンオフ制御される。The slave portion 2 is also provided with transfer gates 21 and 24 and inverters 22 and 23. The transfer gates 21 and 24 are also turned on / off in a complementary manner by a pair of complementary signals φa and φb of the clock signal CLK. Controlled.
【0008】クロックドライバ回路では、クロック信号
CLKがインバータ25により反転されて逆相クロック
φaとなり、またその逆相クロックがインバータ26に
て反転されて正相クロックφbとなり、よって一対の相
補クロックφa,φbが生成される。In the clock driver circuit, the clock signal CLK is inverted by the inverter 25 to become the reverse phase clock φa, and the reverse phase clock is inverted by the inverter 26 to become the normal phase clock φb, so that the pair of complementary clocks φa, φb is generated.
【0009】図6は図5の回路の動作を示すタイムチャ
ートであり、クロック信号CLKがローレベルのとき、
マスター部分1が入力データINを取込み、クロック信
号CLKがハイレベルのときそれを保持すると共にスレ
ーブ部分2へデータVaを送出する。スレーブ部分2で
は、クロック信号CLKがハイレベルのとき、マスター
部分1からの送出データVaを出力OUTとし、クロッ
ク信号CLKがローレベルになるとそれを保持するもの
である。FIG. 6 is a time chart showing the operation of the circuit of FIG. 5. When the clock signal CLK is at low level,
The master portion 1 takes in the input data IN, holds it when the clock signal CLK is at the high level, and sends the data Va to the slave portion 2. The slave portion 2 outputs the output data Va from the master portion 1 when the clock signal CLK is at high level, and holds it when the clock signal CLK becomes low level.
【0010】[0010]
【発明が解決しようとする課題】この様な従来のフリッ
プフロップ回路はマスター部分とスレーブ部分と、更に
は、クロックドライバ部分とから構成されているが、現
在の様に半導体集積回路が大規模かつ高集積になってく
ると、フリツプフロップの動作を実現する回路そのもの
の構成を変えてフリツプフロップのゲート数を削減し、
半導体集積回路の低電力化、面積縮小を図ることが要求
されてくる。Such a conventional flip-flop circuit is composed of a master part, a slave part, and a clock driver part. With higher integration, the configuration of the circuit itself that realizes flip-flop operation is changed to reduce the number of flip-flop gates.
It is required to reduce the power consumption and area of semiconductor integrated circuits.
【0011】本発明の目的は、回路構成要素数を削減し
て電力低減、面積縮小を可能としたフリツプフロップ回
路及びそれを用いたシフトレジスタ回路を提供すること
である。An object of the present invention is to provide a flip-flop circuit capable of reducing power consumption and area by reducing the number of circuit components and a shift register circuit using the flip-flop circuit.
【0012】[0012]
【課題を解決するための手段】本発明によるフリツプフ
ロップ回路は、クロック信号に同期して入力のラッチ動
作を行うフリップフロップ回路であって、第1及び第2
のパルス信号が夫々第1のレベル及び第2のレベルのと
きに入力をラッチし、次に前記第1及び第2のパルス信
号が夫々第1のレベル及び第2のレベルになるまでこの
ラッチ状態を保持するラッチ手段と、前記クロック信号
の所定レベルへの遷移状態を検出して前記第1のパルス
及びそれと相補的な関係の前記第2のパルスを生成する
パルス生成手段と、を含むことを特徴としている。A flip-flop circuit according to the present invention is a flip-flop circuit which performs an input latching operation in synchronization with a clock signal.
Latching the input when the pulse signals of the first and second levels are respectively at the first level and the second level, and then the latch state is maintained until the first and second pulse signals reach the first level and the second level, respectively. And a pulse generating means for detecting a transition state of the clock signal to a predetermined level and generating the first pulse and the second pulse having a complementary relationship with the first pulse. It has a feature.
【0013】本発明によるシフトレジスタ回路は、上記
構成のフリツプフロップ回路を複数段縦続接続してなる
構成である。A shift register circuit according to the present invention has a structure in which a plurality of flip-flop circuits having the above structure are connected in cascade.
【0014】[0014]
【作用】本発明によるフリツプフロップ回路では、マス
タースレーブ型式の回路のマスター部分を削除し、その
代りに、クロック信号の一方のレベル遷移タイミングに
同期したパルス幅の短い一対の相補パルス信号を生成し
て、この一対の相補パルス信号にてスレーブ部分のみの
フリツプフロップ回路を駆動するようにしたものであ
る。In the flip-flop circuit according to the present invention, the master portion of the master-slave type circuit is deleted, and instead, a pair of complementary pulse signals having a short pulse width synchronized with one level transition timing of the clock signal is generated. The flip-flop circuit of only the slave portion is driven by the pair of complementary pulse signals.
【0015】[0015]
【実施例】以下に本発明の実施例について図面を用いて
詳述する。Embodiments of the present invention will be described in detail below with reference to the drawings.
【0016】図1は本発明の実施例の回路図であり、
(A)はフリツプフロップ本体部分、(B)はこの本体
部分を駆動するパルス信号を生成するためのクロックド
ライバ回路である。FIG. 1 is a circuit diagram of an embodiment of the present invention.
(A) is a flip-flop main body, and (B) is a clock driver circuit for generating a pulse signal for driving the main body.
【0017】図1(A)に示す如く、本発明によるフリ
ップフロップ本体部分は図5(A)のスレーブ部分のみ
からなっており、従って図5と同等部分は同一符号によ
り示している。そして、トランスファゲート21,24
をオンオフ制御する一対の相補クロックパルスφ1,φ
2が図5の場合とは異なり、図1(B)に示したクロッ
クドライバ回路により生成されたものを使用するように
なつている。As shown in FIG. 1A, the flip-flop main body portion according to the present invention comprises only the slave portion of FIG. 5A, and therefore, the same portions as those of FIG. 5 are designated by the same reference numerals. Then, the transfer gates 21 and 24
Pair of complementary clock pulses φ1 and φ for controlling ON / OFF of
2 is different from the case of FIG. 5, the one generated by the clock driver circuit shown in FIG. 1B is used.
【0018】入力クロック信号CLKは2入力ナンドゲ
ート31の一入力となると共に、遅延機能を有するイン
バータ32へも印加される。このインバータ32による
遅延反転信号Vaはナンドゲート31の他入力となる。
このナンドゲート31の出力に逆相クロックパルスφ2
が生成される。そして、この逆相クロックパルスφ2が
インバータ33により反転されて正相クロックパルスφ
1となるのである。The input clock signal CLK serves as one input of the 2-input NAND gate 31 and is also applied to the inverter 32 having a delay function. The delayed inverted signal Va from the inverter 32 becomes the other input of the NAND gate 31.
The output of the NAND gate 31 has a reverse phase clock pulse φ2.
Is generated. Then, the negative phase clock pulse φ2 is inverted by the inverter 33 and the positive phase clock pulse φ
It becomes 1.
【0019】図2は図1の回路の動作を示すタイミング
チャートである。先ず、クロックドライバ回路による一
対の相補クロックパルスφ1,φ2の生成動作を説明す
る。従来におけるクロックパルスCLKが、ナンドゲー
ト31と遅延インバータ32との回路へ入力されること
により、当該クロックパルスCLKの立上がりタイミン
グが検出され、各立上りタイミングに同期して遅延イン
バータ32の遅延時間に等しいパルス幅の負極性パルス
φ2が、ナンドゲート31より生成される。よって、イ
ンバータ33から同じ幅の正相パルスφ1が生成され
る。FIG. 2 is a timing chart showing the operation of the circuit of FIG. First, the operation of generating a pair of complementary clock pulses φ1 and φ2 by the clock driver circuit will be described. By inputting the conventional clock pulse CLK to the circuit of the NAND gate 31 and the delay inverter 32, the rising timing of the clock pulse CLK is detected, and a pulse equal to the delay time of the delay inverter 32 is synchronized with each rising timing. A negative polarity pulse φ2 having a width is generated by the NAND gate 31. Therefore, the positive phase pulse φ1 having the same width is generated from the inverter 33.
【0020】入力部のトランスファゲート21はクロッ
クパルスφ1がハイレベル、φ2がローレベルのときオ
ンとなるので、その短い期間入力データINが取込まれ
る。φ1がローレベル、φ2がハイレベルの長い期間、
トランスファゲート21はオフとなりトランスファゲー
ト24はオンとなっているので、その間は取込みデータ
を保持しつつ出力OUTへ導出することになる。Since the transfer gate 21 of the input section is turned on when the clock pulse φ1 is at high level and φ2 is at low level, the input data IN is taken in during the short period. When φ1 is low level and φ2 is high level,
Since the transfer gate 21 is off and the transfer gate 24 is on, the fetched data is held and outputted to the output OUT during that period.
【0021】尚、トランスファゲート21,24を互い
に入れ換え、クロックパルスφ1,φ2も互いに入れ換
えて用いることにより、同様の機能が保たれることは明
らかである。It is obvious that the same function can be maintained by replacing the transfer gates 21 and 24 with each other and replacing the clock pulses φ1 and φ2 with each other.
【0022】図3は図1(A)の回路(R1〜Rn)を
n段(nは2以上の整数)縦続接続してシフトレジスタ
回路を構成したものである。クロックドライバ回路は図
1(B)の回路を1つ用いて一対の相補クロックパルス
φ1,φ2を生成し、各段のラッチ回路R1〜Rnへ共
通に供給するようになっている。FIG. 3 shows a shift register circuit in which the circuits (R1 to Rn) shown in FIG. 1A are cascade-connected in n stages (n is an integer of 2 or more). The clock driver circuit generates a pair of complementary clock pulses .phi.1 and .phi.2 by using one circuit shown in FIG. 1B and supplies them to the latch circuits R1 to Rn in each stage in common.
【0023】図4は図3のシフトレジスタ回路の動作タ
イミングチャートであり、V1〜Vnは各ラッチ回路R
1〜Rnの出力データを夫々示している。FIG. 4 is an operation timing chart of the shift register circuit of FIG. 3, where V1 to Vn are the latch circuits R, respectively.
The output data of 1 to Rn are shown respectively.
【0024】[0024]
【発明の効果】以上述べた様に、本発明のフリップフロ
ップ回路によれば、クロックドライバ回路による2相ク
ロックパルスφ1,φ2をおおもとのクロック信号CL
Kの立上りエッジ(立下りエッジ)のみに同期して短い
期間生成するようにしてフリップフロップ回路の駆動パ
ルスとしたので、マスタースレーブ型式とすることなく
単にスレーブのみでマスタースレーブ型式と同機能を実
現でき、消費電力の削減及び回路専有面積の縮小が図れ
るという効果がある。As described above, according to the flip-flop circuit of the present invention, the two-phase clock pulses φ1 and φ2 generated by the clock driver circuit are used as the original clock signal CL.
The drive pulse of the flip-flop circuit is generated by generating it for a short period in synchronization with only the rising edge (falling edge) of K. Therefore, the same function as the master-slave type is realized only by the slave without using the master-slave type. This has the effect of reducing power consumption and the area occupied by the circuit.
【0025】特に、フリップフロップ回路を多数縦続し
て構成されるシフトレジスタ回路においては、マスター
部分の削減のために、極めて著しい効果が得られるもの
である。Particularly, in a shift register circuit formed by cascading a large number of flip-flop circuits, a very remarkable effect can be obtained because of the reduction of the master part.
【図1】(A)本発明の一実施例のフリップフロップ回
路を示す図、(B)は(A)の回路の駆動パルスを生成
するクロックドライバ回路を示す図である。FIG. 1A is a diagram showing a flip-flop circuit according to an embodiment of the present invention, and FIG. 1B is a diagram showing a clock driver circuit for generating drive pulses of the circuit of FIG.
【図2】図1の回路の動作を示すタイミングチャートで
ある。FIG. 2 is a timing chart showing the operation of the circuit of FIG.
【図3】本発明の一実施例のシフトレジスタ回路を示す
図である。FIG. 3 is a diagram showing a shift register circuit according to an embodiment of the present invention.
【図4】図3の回路の動作を示すタイミングチャートで
ある。FIG. 4 is a timing chart showing the operation of the circuit of FIG.
【図5】(A)は従来のフリップフロップ回路の一例を
示す図、(B)は(A)の回路の駆動パルスを生成する
クロックドライバ回路を示す図である。5A is a diagram showing an example of a conventional flip-flop circuit, and FIG. 5B is a diagram showing a clock driver circuit for generating drive pulses of the circuit of FIG.
【図6】図5の回路の動作を示すタイミングチャートで
ある。6 is a timing chart showing the operation of the circuit of FIG.
21,24 トランスファゲート 22,23,33 インバータ 31 ナンドゲート 32 遅延インバータ 21, 24 Transfer gate 22, 23, 33 Inverter 31 NAND gate 32 Delay inverter
Claims (4)
作を行うフリップフロップ回路であって、 第1及び第2のパルス信号が夫々第1のレベル及び第2
のレベルのときに入力をラッチし、次に前記第1及び第
2のパルス信号が夫々第1のレベル及び第2のレベルに
なるまでこのラッチ状態を保持するラッチ手段と、 前記クロック信号の所定レベルへの遷移状態を検出して
前記第1のパルス及びそれと相補的な関係の前記第2の
パルスを生成するパルス生成手段と、 を含むことを特徴とするフリップフロップ回路。1. A flip-flop circuit for latching an input in synchronization with a clock signal, wherein a first and a second pulse signal are respectively at a first level and a second level.
A latching means for latching the input at the level of 1 and then holding this latched state until the first and second pulse signals reach the first level and the second level, respectively, and a predetermined clock signal. A flip-flop circuit comprising: pulse generation means for detecting a transition state to a level and generating the first pulse and the second pulse having a complementary relationship therewith.
号の所定レベルへの遷移状態を検出して前記第1のパル
スを生成する手段と、この第1のパルスを反転して前記
第2のパルスを生成する手段とを含むことを特徴とする
請求項1記載のフリップフロップ回路。2. The pulse generating means detects a transition state of the clock signal to a predetermined level to generate the first pulse, and the pulse generating means inverts the first pulse to generate the second pulse. The flip-flop circuit according to claim 1, further comprising:
記入力を前記第1のインバータの入力へ伝達する第1の
トランスファゲートと、前記第1のインバータの出力を
入力とする第2のインバータと、この第2のインバータ
の出力を前記第1のインバータの入力へ伝達する第2の
トランスファゲートとを含み、前記第1のトランスファ
ゲートは前記第1及び第2のパルス信号が夫々第1のレ
ベル及び第2のレベルのときにオンとなり、前記第2の
トランスファゲートは前記第1及び第2のパルス信号が
夫々第2のレベル及び第1のレベルのときにオンとなる
ことを特徴とする請求項1または2記載のフリップフロ
ップ回路。3. The latch means comprises a first inverter, a first transfer gate transmitting the input to the input of the first inverter, and a second inverter having the output of the first inverter as an input. And a second transfer gate for transmitting the output of the second inverter to the input of the first inverter, wherein the first transfer gate receives the first and second pulse signals respectively. The second transfer gate is turned on at the level and the second level, and the second transfer gate is turned on when the first and second pulse signals are at the second level and the first level, respectively. The flip-flop circuit according to claim 1.
プ回路を複数個縦続接続して構成されたことを特徴とす
るシフトレジスタ回路。4. A shift register circuit comprising a plurality of flip-flop circuits according to claim 1 or 3 connected in cascade.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6041531A JPH07249968A (en) | 1994-03-11 | 1994-03-11 | Flip flop circuit and shift register circuit using the circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6041531A JPH07249968A (en) | 1994-03-11 | 1994-03-11 | Flip flop circuit and shift register circuit using the circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07249968A true JPH07249968A (en) | 1995-09-26 |
Family
ID=12611001
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6041531A Withdrawn JPH07249968A (en) | 1994-03-11 | 1994-03-11 | Flip flop circuit and shift register circuit using the circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07249968A (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100378686B1 (en) * | 2000-12-22 | 2003-04-07 | 주식회사 하이닉스반도체 | Flip-Flop circuit |
JP2007312104A (en) * | 2006-05-18 | 2007-11-29 | Fujitsu Ltd | Latch circuitry |
US7358786B2 (en) | 2004-05-15 | 2008-04-15 | Samsung Electronics Co., Ltd. | Control signal generator, latch circuit, flip flop and method for controlling operations of the flip-flop |
US8566763B2 (en) | 2011-04-26 | 2013-10-22 | Renesas Electronics Corporation | Logic circuit design method, logic design program, and semiconductor integrated circuit |
CN104269132A (en) * | 2014-10-29 | 2015-01-07 | 京东方科技集团股份有限公司 | Shift register unit, display panel and display device |
-
1994
- 1994-03-11 JP JP6041531A patent/JPH07249968A/en not_active Withdrawn
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