JPH07249058A - Integrated circuit designing device - Google Patents

Abstract

PURPOSE:To provide an integrated circuit designing device which shortens the processing time of layout design and also shortens signal delay. CONSTITUTION:This integrated circuit designing device is equipped with a temporary wiring length estimation means 105 which estimates the lengths of wiring in logic cell groups consisting of plural logic cells and wiring between the respective logic cell groups, a delay time analytic means 106 which calculates delay times between the respective logic cells on the basis of said wiring lengths, and a net delay time restriction setting means 107 which sets upper-limit restrictions of a delay time on a net related to a critical path as a path infringing the result delay time of the analytic means on the basis of the wiring lengths, and also equipped with a belonging group determination means 108 which determines the belonging group of a logic cell under the net delay time restrictions so that path delay becomes minimum.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は半導体集積回路のレイア
ウト設計における遅延を考慮した論理セルグループ作成
装置に関し、また、トランジスタ等の遅延を考慮した消
費電力低減化のための論理セル近接配置制約と寸法決定
装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a logic cell group forming apparatus in which a delay in layout design of a semiconductor integrated circuit is taken into consideration. A dimensioning device.

【０００２】[0002]

【従来の技術】近年の集積回路においては、回路内の信
号遅延の減少、小面積化、及び低消費電力化等の問題の
全てを満足した設計を行うことが望ましい。しかしなが
ら、一般に大規模な論理集積回路においては、その面積
を縮小すると前記回路内の抵抗値の増大により、回路全
体の信号の遅延に対する配線遅延の割合、及び消費電力
の増加が生じてしまう。また、消費電力を低減するため
の素子の挿入すると、前記素子の内部抵抗により配線遅
延、及び集積回路の面積の増加が生じてしまう。以上の
ように上記要因が互いに複雑に関係しあっているため、
回路設計を困難にし、回路設計の処理時間は増加の一途
を辿っていた。一方、最近の製品の短ライフサイクル化
に伴い、設計から製造、出荷までの期間の短縮化もその
製品の価値を決める重要な要因であるため、いかに設計
に要する期間を短縮するかが重要な課題である。そこ
で、大規模な論理集積回路の設計においては信号遅延及
び消費電力の増大等の問題をいかに回路面積を維持しつ
つ簡易にレイアウト設計をするかについての研究がなさ
れている。以下に集積回路のレイアウト設計に関する従
来の技術について説明する。2. Description of the Related Art In recent integrated circuits, it is desirable to design such that all the problems such as reduction of signal delay in the circuit, reduction of area, and reduction of power consumption are satisfied. However, in general, in a large-scale logic integrated circuit, if the area is reduced, the resistance value in the circuit increases, and the ratio of the wiring delay to the signal delay of the entire circuit and the power consumption increase. Further, when an element for reducing power consumption is inserted, the internal resistance of the element causes a wiring delay and an increase in the area of the integrated circuit. As the above factors are complicatedly related to each other,
Circuit design has become difficult, and the processing time for circuit design has continued to increase. On the other hand, with the recent shortening of product life cycle, shortening the period from design to manufacturing and shipping is also an important factor that determines the value of the product, so how to shorten the period required for design is important. It is an issue. Therefore, in the design of a large-scale logic integrated circuit, studies have been made on how to easily carry out layout design while maintaining the circuit area in order to solve problems such as signal delay and increase in power consumption. A conventional technique relating to the layout design of an integrated circuit will be described below.

【０００３】従来例１． 信号の遅延を考慮したグルー
プ化は、容量制約として、クラスタの最大容量値を設定
しその値を越えない範囲内でクラスタリングを行う等の
方法が開示されている。（文献：Rajeev Murgai, Rober
t K. Brayton, Alberto Sangiovanni-Vincentelli, "On
Clustering for Minimum Delay/Area.", IEEE Interna
tional Conference on Computer-aided Design, 1991,
pp6-9.） 従来例２． 回路設計の処理時間低減とレイアウトの容
易性を狙った論理セルのグループ化の方法としては、論
理セル間の信号接続関係において、接続強度の強い論理
セルを集めてグループ（クラスタ）を生成するもの（文
献：Schuler, D.M.,and E.G.Ulrich, "Clustering and
linear placement", in Proc. of the 9th Design Auto
mation Workshop, pp.50-56, 1972 ）、又は、クラスタ
サイズ上限とクラスタ目標数の制約の下で接続強度を考
慮してクラスタリングを行い、階層的にクラスタを生成
するもの（文献：枝廣正人、吉村猛、“階層クラスタリ
ング法を用いたセル列型ＬＳＩのための配置手法”，Ｖ
ＬＤ９０−６２，ｐｐ９−１６）などの開示がされてい
る。Conventional example 1. For grouping in consideration of signal delay, as a capacity constraint, a method of setting a maximum capacity value of a cluster and performing clustering within a range not exceeding the value is disclosed. (Reference: Rajeev Murgai, Rober
t K. Brayton, Alberto Sangiovanni-Vincentelli, "On
Clustering for Minimum Delay / Area. ", IEEE Interna
tional Conference on Computer-aided Design, 1991,
pp6-9.) Conventional example 2. As a method of grouping logic cells aiming at reduction of processing time of circuit design and ease of layout, in a signal connection relationship between logic cells, a group (cluster) is generated by collecting logic cells having strong connection strength. (Reference: Schuler, DM, and EGUlrich, "Clustering and
linear placement ", in Proc. of the 9th Design Auto
mation Workshop, pp.50-56, 1972), or one in which clustering is performed hierarchically by considering connection strength under the constraints of the upper limit of cluster size and the target number of clusters (reference: Masato Edahiro) Takeshi Yoshimura, "Layout method for cell array type LSI using hierarchical clustering method", V
LD90-62, pp9-16) and the like are disclosed.

【０００４】また、特にＶＬＳＩにおいては近年の動作
周波数の高速化に伴う消費電力の増加により発熱量の増
加を引き起こしている。この発熱量の増加はＶＬＳＩの
性能を低下させる要因であるため、消費電力の低減につ
いての研究がなされている。以下に従来の消費電力の低
減を図る研究が開示されている。Particularly in VLSI, the amount of heat generation is increased due to the increase in power consumption accompanying the recent increase in operating frequency. Since this increase in the amount of heat generation is a factor that deteriorates the performance of VLSI, studies have been made on reduction of power consumption. The following studies disclose conventional methods for reducing power consumption.

【０００５】従来例３． ＶＬＳＩにおいては、負荷容
量の充電と放電による消費電力がその大部分を占めてお
り、各論理セルの消費電力は負荷容量・信号周波数・ス
イッチング確率・電源電圧の２乗に比例する値である事
が知られている。また、消費電力はスイッチング確率に
比例する事から、スイッチング確率の高い論理セルの消
費電力を抑える事により、チップ全体の消費電力を減ら
す手法が開示されている。（文献："Estimation of Ave
rage Switching Activity in Combinational and Seque
ntial Circuits." Avhijit Ghosh, Srinivas Devadas,
Kurt Keutser,Jacob White, in Proc. of the 29th Des
ign Automatic Conference, pp253-259. 1992） 例えば、信号の変化する確率（＝１）の高いクロック信
号が入るフリップフロップを構成するトランジスタにつ
いて述べる。Conventional example 3. In VLSI, most of the power consumption is due to the charging and discharging of load capacitance, and the power consumption of each logic cell is a value proportional to the square of load capacitance, signal frequency, switching probability, and power supply voltage. It has been known. Further, since the power consumption is proportional to the switching probability, a method of reducing the power consumption of the entire chip by suppressing the power consumption of the logic cell having a high switching probability is disclosed. (Reference: "Estimation of Ave
rage Switching Activity in Combinational and Seque
ntial Circuits. "Avhijit Ghosh, Srinivas Devadas,
Kurt Keutser, Jacob White, in Proc. Of the 29th Des
ign Automatic Conference, pp253-259. 1992) For example, a transistor that constitutes a flip-flop into which a clock signal with a high probability of signal change (= 1) is input will be described.

【０００６】図６にＤフリップフロップを構成するトラ
ンジスタ回路の概要図を示す。これらのトランジスタの
中で、クロック信号Ｃおよび前記クロック信号Ｃの反転
クロック信号Ｃ’が入力となるトランジスタ６０１、６
０２、６０３、６０４の寸法を縮小し、クロック信号の
供給側から見た駆動負荷容量を抑える事で、消費電力を
減らす設計手法が用いられる場合がある。FIG. 6 shows a schematic diagram of a transistor circuit which constitutes a D flip-flop. Among these transistors, the transistors 601 and 6 to which the clock signal C and the inverted clock signal C ′ of the clock signal C are input
A design method for reducing power consumption may be used by reducing the dimensions of 02, 603, and 604 and suppressing the drive load capacitance viewed from the clock signal supply side.

【０００７】[0007]

【発明が解決しようとする課題】しかしながら、従来の
方法では以下のような問題が生じる。従来例１について
は、回路の局所的な遅延の短縮を目的としたものであ
り、同期回路で問題となるレジスタ間を結ぶ経路である
パスの遅延を見た場合に、必ずしも良好な解を与えるも
のではなかった。例えば、各論理セルグループをチップ
上に配置した場合、論理セルグループ内の遅延は短くで
きるものの、グループ間の遅延は大きくなり、結果とし
て上述のレジスタ間のパス遅延でみた場合、期待した効
果が得られなかったり、逆に遅延が増大する場合がある
等の問題があった。However, the conventional method has the following problems. The conventional example 1 aims at shortening the local delay of the circuit, and always gives a good solution when observing the delay of the path which is the path connecting the registers, which is a problem in the synchronous circuit. It wasn't something. For example, when each logic cell group is arranged on a chip, the delay in the logic cell group can be shortened, but the delay between the groups becomes large, and as a result, when looking at the path delay between registers described above, the expected effect is obtained. There are problems such as not being able to obtain it and conversely increasing the delay.

【０００８】従来例２については、いずれも信号の遅延
に関しては、なんら考慮が払われておらず、上述の問題
を解決するものではなかった。そのため、回路の動作速
度の要求を満足するために再レイアウトを行う必要が生
じ、設計時間の増加が問題であった。In the conventional example 2, no consideration was given to the signal delay, and the above-mentioned problem was not solved. Therefore, it is necessary to perform the relayout in order to satisfy the requirement of the operating speed of the circuit, which causes a problem of increase in design time.

【０００９】以上のように、従来の論理セルグループ化
は、局所的な遅延短縮を目的としたもの、あるいは処理
時間の短縮とレイアウト容易性を考慮したものであっ
た。そのため、局所的な遅延の短縮は実現できるが回路
全体としては遅延の要求を満足できなかったり、一回の
レイアウト設計の処理時間は短縮できるものの、回路の
動作速度の要求を満足できない場合が起きる等の問題が
あった。更に、これらの問題を解決するためには、結果
として人間系による再レイアウトを行う必要があり、レ
イアウト設計全体の処理時間の増加を招く等の問題があ
った。As described above, the conventional logical cell grouping is intended for the purpose of locally reducing the delay, or considering the reduction of the processing time and the ease of layout. Therefore, the local delay can be reduced, but the delay requirement cannot be satisfied for the entire circuit, or the processing time for one layout design can be reduced, but the demand for the circuit operation speed cannot be satisfied. There was a problem such as. Further, in order to solve these problems, as a result, it is necessary to perform a re-layout by a human system, which causes a problem that the processing time of the entire layout design is increased.

【００１０】第１の発明の目的は、レイアウト設計の処
理時間の短縮とクロック信号遅延短縮のための集積回路
設計装置を提供することにある。An object of the first invention is to provide an integrated circuit designing device for shortening the processing time of layout design and clock signal delay.

【００１１】また、従来例３についての設計手法におい
ては、図６を用いて説明すると、クロック信号が入力と
なるトランジスタ６０１、６０２、６０３、６０４の寸
法を縮小すると、次段のトランジスタ６０５、６０６を
駆動するための駆動能力が低下するため、フリップフロ
ップの内部遅延が増加する。これを防ぐためには、次段
のトランジスタ６０５、６０６の寸法も縮小する必要が
ある。このように、クロック信号が供給されるトランジ
スタ６０１、６０２、６０３、６０４の寸法を縮小すれ
ば、結果的にフリップフロップを構成する全てのトラン
ジスタ寸法を縮小する必要が生じてくる。Further, in the designing method for the conventional example 3, the description will be given with reference to FIG. 6. When the dimensions of the transistors 601, 602, 603, 604 to which the clock signal is input are reduced, the transistors 605, 606 in the next stage are reduced. Since the drive capability for driving the FF decreases, the internal delay of the flip-flop increases. In order to prevent this, it is necessary to reduce the size of the transistors 605 and 606 in the next stage. As described above, if the dimensions of the transistors 601, 602, 603, and 604 to which the clock signal is supplied are reduced, it becomes necessary to reduce the dimensions of all the transistors forming the flip-flop.

【００１２】しかしながら、フリップフロップを構成す
るトランジスタを全て縮小すれば、フリップフロップ内
部のトランジスタの抵抗が増加するため、フリップフロ
ップ内部での信号遅延が増加する。また、フリップフロ
ップの最終段のトランジスタの駆動能力も下がる事か
ら、フリップフロップが次段の論理セルを駆動するため
の時間が増加し、結果として回路の動作速度の要求を満
たさなくなるという問題が生じる。フリップフロップが
次段の論理セルを駆動するための時間を短くするため
に、フリップフロップの次段にバッファを挿入する必要
があるが、挿入されたバッファによりセルの面積が増加
し、またレイアウトが困難になる。更に、挿入されたバ
ッファが消費する電力により、回路全体の消費電力が必
ずしも低下するとは限らなかった。However, if all the transistors forming the flip-flop are reduced, the resistance of the transistor inside the flip-flop increases, so that the signal delay inside the flip-flop increases. Further, since the driving ability of the transistor at the final stage of the flip-flop is also lowered, the time for the flip-flop to drive the logic cell at the next stage is increased, resulting in a problem that the operating speed requirement of the circuit is not satisfied. . In order to shorten the time for the flip-flop to drive the logic cell of the next stage, it is necessary to insert a buffer in the next stage of the flip-flop, but the inserted buffer increases the cell area and layout. It will be difficult. Furthermore, the power consumed by the inserted buffer does not always reduce the power consumption of the entire circuit.

【００１３】上述のように、クロック信号の変化する確
率の高い論理セルに接続する論理セルの入力側のトラン
ジスタ寸法を縮小する事で消費電力を低減する手法は、
トランジスタ寸法を縮小した論理セルのドライブ能力を
低下させないために、バッファ素子を挿入する必要が生
じる場合が多かった。このため挿入されたバッファ素子
によりレイアウトが困難となり、また挿入されたバッフ
ァ素子が消費する電力により、回路全体の消費電力が必
ずしも低下しないという問題があった。As described above, a method of reducing power consumption by reducing the size of a transistor on the input side of a logic cell connected to a logic cell having a high probability of changing a clock signal is as follows.
In many cases, it was necessary to insert a buffer element in order to prevent the drive capacity of a logic cell having a reduced transistor size from being lowered. Therefore, there is a problem in that the inserted buffer element makes layout difficult and the power consumption of the inserted buffer element does not necessarily reduce the power consumption of the entire circuit.

【００１４】第２の発明の目的は、トランジスタ等の遅
延を考慮した消費電力低減化のための集積回路設計装置
を提供することにある。A second object of the present invention is to provide an integrated circuit design device for reducing power consumption in consideration of delay of transistors and the like.

【００１５】[0015]

【課題を解決するための手段】上記目的を達成するため
に、第１発明の特徴は複数の論理セルからなる論理セル
グループの内部配線及び各論理セルグループ間の配線の
長さを見積る仮配線長見積り手段と、前記配線長を基
に、各論理セル間の遅延時間を計算する遅延時間解析手
段と、前記解析手段の結果遅延時間に違反している経路
のクリティカルパスに関係しているネットに対して、前
記配線長を基に、ネットに遅延時間の上限制約を設定す
るネット遅延時間制約設定手段とを備え、前記ネット遅
延時間制約の下で、パス遅延が最小になるように論理セ
ルの所属グループを決定する所属グループ決定手段を設
けたことにある。In order to achieve the above object, a feature of the first invention is provisional wiring for estimating the internal wiring of a logic cell group composed of a plurality of logic cells and the wiring length between the logic cell groups. A length estimating means, a delay time analyzing means for calculating a delay time between each logic cell based on the wiring length, and a net related to a critical path of a path violating the delay time as a result of the analyzing means. On the other hand, a net delay time constraint setting means for setting an upper limit constraint of delay time on the net based on the wiring length is provided, and the logic cell is configured to minimize the path delay under the net delay time constraint. There is a means for determining a group to which the group belongs.

【００１６】また、第２発明の特徴は第１論理セルを構
成するトランジスタの寸法の縮小率を決定するトランジ
スタ寸法縮小率決定手段と、該第１論理セルから該第１
論理セルの次段につながる第２論理セルまでの配線容量
と、該第２論理セルの入力容量を算出する配線容量及び
入力容量算出手段と、前記配線容量と入力容量および前
記第１論理セルのトランジスタ寸法縮小率を用いて、前
記トランジスタの寸法を縮小した後の遅延時間を該縮小
前の遅延時間以下となるように配線容量を新たに算出す
る遅延を考慮した配線容量算出手段と、該新たに算出さ
れた配線容量を基に、該第１論理セルと該第２論理セル
をレイアウト上で近接して配置させるための制約を設定
する設定制約設定手段とを備えたことにある。The second aspect of the present invention is characterized in that a transistor size reduction ratio determining means for determining a size reduction ratio of a transistor forming a first logic cell, and the first logic cell to the first logic cell.
A wiring capacitance up to a second logic cell connected to the next stage of the logic cell, a wiring capacitance and an input capacitance calculating means for calculating an input capacitance of the second logic cell, the wiring capacitance and the input capacitance, and the first logic cell A wiring capacitance calculating unit that newly calculates a wiring capacitance by using a transistor size reduction ratio so that a delay time after the size of the transistor is reduced is equal to or less than a delay time before the reduction; The setting constraint setting means sets a constraint for arranging the first logic cell and the second logic cell close to each other on the layout based on the wiring capacitance calculated in the above.

【００１７】ここで、トランジスタの寸法の縮小するこ
とで、信号の変化する確率の高い信号側からみた入力容
量が減り、消費電力を低減することができるという点で
第１論理セルは信号の変化する確率の高い信号を入力と
することが好ましく、特に、クロック信号を入力とする
ことが好ましい。従って、第１論理セルにはフリップフ
ロップが望ましい。Here, by reducing the size of the transistor, the input capacitance seen from the signal side where the probability of signal change is high is reduced, and power consumption can be reduced. It is preferable to input a signal having a high probability of being input, and particularly preferable to input a clock signal. Therefore, a flip-flop is desirable for the first logic cell.

【００１８】[0018]

【作用】第１の発明は母体サイズ及び各グループ内のセ
ル数等を用いて、仮配線長見積り手段により論理セルグ
ループの内部配線及び各論理セルグループ間の配線の長
さを見積り、得られた配線長を基にして、各論理セル間
の遅延時間を計算する遅延時間解析手段により、遅延時
間の解析を行う。次に前記解析の結果遅延時間に違反し
ている経路であるクリティカルパスに関係している前記
経路のセル間の配線であるネットに対して、ネット遅延
時間制約設定手段により遅延時間の上限制約を設定す
る。次に前記ネット遅延時間制約の下で、パス遅延が最
小になるように前記クリティカルパスに関係しており、
かつ論理セルグループの端点にある論理セルの所属グル
ープを決定する。これにより、他のネットの要求遅延を
満足した上で、クリティカルパスの値を減少させること
ができる。The first invention is obtained by estimating the internal wiring of the logic cell group and the wiring length between the logic cell groups by the provisional wiring length estimating means using the matrix size and the number of cells in each group. The delay time is analyzed by the delay time analysis means for calculating the delay time between the logic cells based on the wiring length. Next, the net delay time constraint setting means imposes an upper limit constraint on the delay time on the net that is the wiring between the cells of the route related to the critical path that is the route that violates the delay time as a result of the analysis. Set. Next, under the net delay time constraint, related to the critical path so that the path delay is minimized,
And the group to which the logic cell at the end of the logic cell group belongs is determined. As a result, the value of the critical path can be reduced while satisfying the required delay of other nets.

【００１９】また、回路全体の遅延時間を考慮しつつ、
レイアウトの容易性も考慮するため、レイアウトがしや
すい論理セルグループを決定することができる。Further, considering the delay time of the entire circuit,
Since the ease of layout is also taken into consideration, it is possible to determine a logic cell group that facilitates layout.

【００２０】更に、配置前の段階におけるタイミング解
析結果と、配置後のタイミング解析結果の差が少なくな
り、予測した遅延情報が正確に受け継がれ、レイアウト
変更及び後戻り処理の回数を減らすことができる。Further, the difference between the timing analysis result before the placement and the timing analysis result after the placement becomes small, the predicted delay information is accurately inherited, and the number of layout changes and backtracking processes can be reduced.

【００２１】次に、第２発明については、トランジスタ
寸法縮小率決定手段により第１論理セルを構成するトラ
ンジスタの寸法の縮小率を決定し、配線容量及び入力容
量算出手段により第１論理セルから該第１論理セルの次
段につながる第２論理セルまでの配線容量と、該第２論
理セルの入力容量を算出する。前記決定においてトラン
ジスタの寸法を縮小したことによるトランジスタの駆動
力の低下や遅延の増加を防止するため、遅延を考慮した
配線容量算出手段により新たな第１論理セルと第２論理
セル間の配線容量及び第２論理セルの入力容量を算出
し、これらの容量値を用いて論理セルをレイアウト上で
近接して配置させ、第１論理セルと第２論理セル間の配
線容量を減らすための制約を容易に導くことができる。
また第１論理セルと該第１論理セルに直接接続している
論理セルをレイアウト上で近接して配置させるための制
約設定手段を用いることで、第１論理セルと該第１論理
セルに直接接続している論理セルまでの配線長を短縮
し、配線容量を減少させることができる。In the second aspect of the present invention, the transistor size reduction ratio determining means determines the size reduction ratio of the transistors forming the first logic cell, and the wiring capacitance and input capacitance calculating means determines the size reduction ratio from the first logic cell. The wiring capacitance up to the second logic cell connected to the next stage of the first logic cell and the input capacitance of the second logic cell are calculated. In order to prevent the driving force of the transistor from decreasing and the delay from increasing due to the reduction of the size of the transistor in the determination, the wiring capacitance between the new first logic cell and the second logic cell is calculated by the wiring capacitance calculation means in consideration of the delay. And calculating the input capacitance of the second logic cell, using these capacitance values to arrange the logic cells close to each other on the layout, and to set a constraint for reducing the wiring capacitance between the first logic cell and the second logic cell. Can be easily guided.
Further, by using the constraint setting means for arranging the first logic cell and the logic cell directly connected to the first logic cell in proximity to each other on the layout, the first logic cell and the first logic cell are directly connected to each other. The wiring length up to the connected logic cell can be shortened and the wiring capacitance can be reduced.

【００２２】[0022]

【実施例】以下、本発明の実施例を図面を用いて説明す
る。以下の実施例を実施するための処理装置には、各種
処理を行うためのＣＰＵと、キーボード等の入力装置
と、メモリやディスク等の補助記憶装置と、ディスプレ
イ等の出力装置等を備えた通常のコンピュータシステム
が用いられ、演算処理等は上記ＣＰＵ内の演算部分で行
われ、各種入力情報や、データ及び出力情報の格納は上
記ＣＰＵ内のレジスタ及び補助記憶装置で行われる。Embodiments of the present invention will be described below with reference to the drawings. A processing device for carrying out the following embodiments is usually provided with a CPU for performing various processes, an input device such as a keyboard, an auxiliary storage device such as a memory or a disk, and an output device such as a display. The computer system is used, the arithmetic processing is performed in the arithmetic part in the CPU, and various input information, data and output information are stored in the register and the auxiliary storage device in the CPU.

【００２３】実施例１ 図１は第１発明に係る一実施例の全体構成を示すブロッ
ク図である。入力情報は、ネットリスト１０１と、ライ
ブラリ情報１０２と、グループ情報１０３とからなり、
補助記憶装置１０９等に格納されている。ネットリスト
１０１は回路の接続情報を格納してあり、ライブラリ情
報１０２は回路の属性等のライブラリ情報を格納してあ
り、またグループ情報１０３は論理セルの初期状態のグ
ループ情報を格納してある。Embodiment 1 FIG. 1 is a block diagram showing the overall configuration of an embodiment according to the first invention. The input information consists of a netlist 101, library information 102, and group information 103,
It is stored in the auxiliary storage device 109 or the like. The net list 101 stores circuit connection information, the library information 102 stores library information such as circuit attributes, and the group information 103 stores initial state group information of logic cells.

【００２４】論理セルグループ生成手段１０４は、仮想
配線長見積り手段１０５と、遅延時間解析手段１０６
と、ネット遅延時間制約設定手段１０７と、論理セルの
所属グループ決定手段１０８とからなる。以下各手段に
ついて説明する。The logic cell group generation means 104 includes a virtual wiring length estimation means 105 and a delay time analysis means 106.
And a net delay time constraint setting means 107 and a logic cell belonging group determination means 108. Each means will be described below.

【００２５】仮想配線長見積り手段１０５では、例えば
以下のような見積り手法等を用いて仮想配線長を算出す
る（文献：出願番号ＰＨ０４０１２９７８“論理セルの
配置方法”）。該方法では、チップの大きさ、グループ
の大きさを各配置領域に仮割り当てし、ファンアウト数
を用いて、未配置セルの仮想配線長を見積もる。The virtual wiring length estimating means 105 calculates the virtual wiring length using, for example, the following estimation method or the like (reference: application number PH04012978 "logical cell placement method"). In this method, the size of a chip and the size of a group are provisionally assigned to each placement area, and the virtual wiring length of an unplaced cell is estimated using the number of fanouts.

【００２６】遅延時間解析手段１０６では、ネット毎の
遅延及びパスの遅延を計算する。ここでは、前記手段１
０５で見積った仮想配線長情報を基に前記ネット及び前
記パスの遅延時間を計算する。The delay time analysis means 106 calculates the delay for each net and the delay of the path. Here, the means 1
The delay time of the net and the path is calculated based on the virtual wiring length information estimated in 05.

【００２７】ネット遅延時間制約設定手段１０７では、
全てのネットに対して、チップサイズとネットファンア
ウト（あるセルから次のセルの間のネットの分岐数）か
ら見積られる配線長を基に、各ネットに遅延時間の上限
制約を設定する。In the net delay time constraint setting means 107,
For all nets, an upper limit constraint of delay time is set for each net based on the wiring length estimated from the chip size and net fanout (the number of branches of the net between one cell and the next cell).

【００２８】論理セルの所属グループ決定手段１０８で
は、前記手段１０５の仮想配線見積り手段で得られた仮
想配線長と各論理セル固有の負荷駆動係数を乗じる事
で、仮想配線長の下での遅延時間が求められ、前記手段
１０７のネット遅延時間上限値との差を取る事により、
それをネット遅延の制約とし、パス遅延の減少が最大と
なるように、また、レイアウトの容易性の指標となる各
論理セル間を結ぶ配線長等を考慮して論理セルの所属す
るグループを決定する。The logical cell belonging group determining means 108 multiplies the virtual wiring length obtained by the virtual wiring estimating means of the means 105 by the load driving coefficient peculiar to each logical cell to obtain the delay under the virtual wiring length. Time is obtained, and by taking the difference with the net delay time upper limit of the means 107,
Using that as a constraint for net delay, the group to which the logic cell belongs is determined so that the reduction in path delay is maximized and the wiring length connecting each logic cell, which is an index of layout ease, is taken into consideration. To do.

【００２９】論理セルのグループ情報１１０は、上記の
論理セルグループ生成手段より確定した論理セルのグル
ープ情報を格納するものである。The logic cell group information 110 stores the logic cell group information determined by the logic cell group generation means.

【００３０】図２は、本発明全体を示すフローチャート
である。ステップ２０１では、回路のネットリスト、ラ
イブラリ情報、グループ情報を読み込み、ステップ２０
２で、母体サイズ及び各グループ内のセル数等を基に、
論理セルグループ内、論理セルグループ間の仮想配線長
見積りを行い、ステップ２０３で、ステップ２０２で求
められた仮想配線長を基に遅延解析を行う。FIG. 2 is a flowchart showing the whole of the present invention. In step 201, the circuit netlist, library information, and group information are read, and step 20
2. Based on the matrix size and the number of cells in each group,
The virtual wiring length is estimated within the logic cell group and between the logic cell groups, and in step 203, delay analysis is performed based on the virtual wiring length obtained in step 202.

【００３１】ステップ２０４では、遅延解析の結果算出
された遅延時間に違反したパス（以下クリティカルパス
という）があるか否か判定を行う。前記判定においてク
リティカルパスが存在しない場合、レイアウトの容易性
を考慮するため、ステップ２０５に進み、各グループ内
のネット数の最小化及び各グループ内ネットの均等化処
理等を行う。また前記判定においてクリティカルパスが
存在する場合、ステップ２０６にて、クリティカルパス
上にあり、かつグループの端点にあるセルを取り出し、
そのセルがあるか否かの判定を行う。前記判定にて前記
セルがある場合にはステップ２０７に進み、また、前記
判定にて前記セルがない場合にはステップ２０５に進
む。In step 204, it is determined whether or not there is a path (hereinafter referred to as a critical path) that violates the delay time calculated as a result of the delay analysis. If there is no critical path in the determination, the process proceeds to step 205, in which the number of nets in each group is minimized and the nets in each group are equalized in order to consider layout ease. If there is a critical path in the determination, in step 206, the cells on the critical path and at the end points of the group are taken out,
It is determined whether the cell exists. When the cell is present in the determination, the process proceeds to step 207, and when the cell is not present in the determination, the process proceeds to step 205.

【００３２】ステップ２０７では、セルの移動先候補を
選択する。前記選択基準は、グループの端点がグループ
の入力側であった場合、セルの入力につながるセルが属
しているグループで現在属しているグループ以外のグル
ープ全てである。また、グループの端点がグループの出
力側であった場合、セルの出力からつながるセルが属し
ているグループで、現在属しているグループ以外のグル
ープ全てである。次にステップ２０８に進み、移動先の
候補となるグループ全てにセルを移動したと仮定して、
移動に伴い変化する仮想配線長から遅延を算出しステッ
プ２０９に進む。In step 207, cell move destination candidates are selected. If the endpoint of the group is on the input side of the group, the selection criterion is all groups other than the group to which the cell connected to the cell input belongs but the group to which the cell currently belongs. When the end point of the group is on the output side of the group, it is the group to which the cells connected from the output of the cell belong, and all the groups other than the group to which the cell currently belongs. Next, in step 208, assuming that the cells have been moved to all the groups that are candidates for the movement destination,
The delay is calculated from the virtual wiring length that changes with the movement, and the process proceeds to step 209.

【００３３】ステップ２０９では、ステップ２０８で算
出された遅延値が前記手段１０７において設定されたネ
ット遅延時間制約を満たすかどうかを判定し、前記制約
を満たすのであればステップ２１０に進み、前記制約を
満たさないのであればステップ２０４に進む。ステップ
２１０では、論理セルの所属グループを決定に際して、
ステップ２０９でネット遅延時間制約を満たす所属グル
ープが複数存在する場合には、クリティカルパスの遅延
が最も減少する所属グループを決定する。In step 209, it is judged whether or not the delay value calculated in step 208 satisfies the net delay time constraint set in the means 107, and if it satisfies the constraint, the process proceeds to step 210 and the constraint is applied. If not satisfied, the process proceeds to step 204. In step 210, when determining the group to which the logic cell belongs,
When there are a plurality of affiliated groups that satisfy the net delay time constraint in step 209, the affiliated group in which the delay of the critical path is most reduced is determined.

【００３４】以上のようにして、パス遅延及びネット遅
延時間制約を満たすまで処理を行う。As described above, processing is performed until the path delay and net delay time constraints are satisfied.

【００３５】ここで例外処理については、例えばループ
カウンター等を準備して一定のループの回数により処理
を中断する方法や、グループの端点のセルのみでなく、
グループの端点のセルを含む複数のセルを同時に移動さ
せる方法等が考えられる。Regarding the exception processing, for example, not only a method of preparing a loop counter or the like to interrupt the processing by a certain number of loops or a cell at an end point of a group,
A method of simultaneously moving a plurality of cells including a cell at the end point of the group can be considered.

【００３６】次に、グループの決定方法について、図面
を用いて説明する。図３．（ａ）は初期的な論理セルグ
ループの構成とそれらの接続関係を示したものである。
図中グループ１からグループ４はセルグループを示し、
各グループ内の丸印は論理セルを示し、また各セル間を
結ぶ線は配線（ネット）であり、矢印は信号の方向を示
す。図３のような接続の構成にある回路について第一発
明を適用する。ここで、図中の太線部分（線分３０７−
３０１−３０５）を論理セル３０１に関するクリティカ
ルパスとすると、論理セル３０１がグループ１の端点に
あるため、論理セル３０１がグループの端点にある論理
セルということになる。従って論理セル３０１をパス遅
延が最小で、かつ他のパスがクリティカルパスにならな
いようなグループに属させたら良い。ここで、一般にグ
ループ内の仮想配線長の方がグループ間の仮想配線長よ
りも短いものとして説明を行う。Next, a method of determining a group will be described with reference to the drawings. Figure 3. (A) shows the initial configuration of logic cell groups and their connection relationship.
In the figure, groups 1 to 4 represent cell groups,
Circles in each group indicate logic cells, lines connecting the cells are wirings (nets), and arrows indicate signal directions. The first invention is applied to a circuit having a connection configuration as shown in FIG. Here, the thick line portion (line segment 307-
(301-305) is a critical path related to the logic cell 301, the logic cell 301 is at the end point of the group 1, so the logic cell 301 is at the end point of the group. Therefore, it suffices to make the logic cell 301 belong to a group in which the path delay is minimum and other paths do not become a critical path. Here, it is assumed that the virtual wiring length within a group is generally shorter than the virtual wiring length between groups.

【００３７】論理セル３０１が他のクラスタに移動する
事で、以下の４種類の論理セルと論理セル３０１の間の
仮想配線長が変化する。論理セル３０１と同一グループ
内にある論理セルについては、 （１）論理セル３０２は論理セル３０１の入力信号を出
力している論理セル （２）論理セル３０３は論理セル３０１の出力信号を入
力している論理セル 論理セル３０１の移動先候補となるのグループ内にある
論理セルついては、 （３）論理セル３０４は論理セル３０１の入力信号を出
力している論理セル （４）論理セル３０６は論理セル３０１の出力信号を入
力している論理セル 従って、上記論理セル以外の論理セルについての仮想配
線長は変化しないため、前記（１）から（４）に該当す
る論理セルのみを対象に仮想配線長から遅延を算出する
ことになる。By moving the logic cell 301 to another cluster, the virtual wiring length between the following four types of logic cells and the logic cell 301 changes. Regarding the logic cells in the same group as the logic cell 301, (1) the logic cell 302 outputs the input signal of the logic cell 301. (2) the logic cell 303 inputs the output signal of the logic cell 301. Regarding the logic cells in the group that is the destination candidate of the logic cell 301, (3) the logic cell 304 is a logic cell which outputs the input signal of the logic cell 301. (4) the logic cell 306 is a logic cell. Therefore, the virtual wiring lengths of the logic cells other than the above logic cells do not change. Therefore, the virtual wiring is applied only to the logic cells corresponding to (1) to (4) above. The delay will be calculated from the length.

【００３８】図３．（ａ）では、ネットリスト・ライブ
ラリ情報・グループ情報が既に読み込まれている初期状
態を示し、まず、論理セルグループ内及びグループ間の
仮想配線長を算出し、それらを基準に遅延を考える。仮
想配線長算出後にタイミング解析を行い、クリティカル
パスが検出されたものとする。FIG. In (a), an initial state in which the netlist, library information, and group information have already been read is shown. First, virtual wiring lengths in and between logical cell groups are calculated, and delays are considered based on these. It is assumed that the critical path is detected by performing the timing analysis after calculating the virtual wiring length.

【００３９】論理セル３０１は現在所属するグループの
以外に２つのグループへ出力しているので、論理セル３
０１の移動先候補となるグループは２つ存在する。Since the logic cell 301 outputs to two groups other than the group to which it currently belongs, the logic cell 3
There are two groups that are candidates for the destination of 01.

【００４０】図３．（ｂ）では、論理セル３０１をグル
ープ２に移動したと仮定して、論理セル（３０２、３０
３、３０４、３０６）について移動に伴い変化する仮想
配線長から遅延を算出する。前記算出された遅延値が既
に設定されているネット遅延時間制約を満たすかどうか
を判定する。ここでは、全て満たしているものとする。FIG. In (b), assuming that the logic cell 301 is moved to the group 2, the logic cells (302, 30
3, 304, 306), the delay is calculated from the virtual wiring length that changes with the movement. It is determined whether the calculated delay value satisfies the already set net delay time constraint. Here, it is assumed that all are satisfied.

【００４１】また、図３．（ｃ）についても同様に論理
セル３０１をグループ３に移動したと仮定してネット遅
延時間制約を満たすかどうかを判定する。Further, as shown in FIG. Similarly for (c), it is determined whether the net delay time constraint is satisfied on the assumption that the logic cell 301 is moved to the group 3.

【００４２】更に、入力側の移動先候補として、図３．
（ｄ）が考えられる。図３．（ｄ）についても図３．
（ｂ）及び（ｃ）と同様に論理セル３０１をグループ４
に移動したと仮定してネット遅延時間制約を満たすかど
うかを判定する。なお、図３についても、ここではネッ
ト遅延時間制約を全て満たしているものとする。Further, as a moving destination candidate on the input side, as shown in FIG.
(D) is considered. Figure 3. Also for (d), FIG.
As in (b) and (c), the logic cells 301 are grouped into groups
It is determined whether or not the net delay time constraint is satisfied assuming that the net delay time constraint is satisfied. Note that, also in FIG. 3, it is assumed that all net delay time constraints are satisfied.

【００４３】上述のように図３．（ｂ）及び図３．
（ｃ）ではどちらに論理セル３０１を移動した場合にも
ネット遅延時間制約を満たすと仮定したので、次にクリ
ティカルパスの値が下がるかどうかを判定する。セル論
理セル３０１に関するクリティカルパスは図の太線で示
したところであるが、図３．（ｂ）、図３．（ｃ）及び
図３．（ｄ）に移動した場合の仮想配線長からクリティ
カルパスの一部である太線部分についても遅延を算出す
る事が可能である。クリティカルパスの値が下がる場合
の移動先グループが複数存在する場合には、最もクリテ
ィカルパスの値が下がるグループへの移動を決定する。
例えば、図３．（ｂ）、図３．（ｃ）及び図３．（ｄ）
では仮想配線長からグループ２を所属グループとして決
定する。As described above, FIG. (B) and FIG.
In (c), it is assumed that whichever the logical cell 301 is moved to satisfies the net delay time constraint, so it is next determined whether the value of the critical path decreases. Although the critical path for the cell logic cell 301 is indicated by the bold line in the figure, the critical path in FIG. (B), FIG. (C) and FIG. It is possible to calculate the delay also for the thick line portion which is a part of the critical path from the virtual wiring length when moving to (d). When there are a plurality of destination groups when the critical path value decreases, the migration to the group with the lowest critical path value is determined.
For example, in FIG. (B), FIG. (C) and FIG. (D)
Then, the group 2 is determined as the belonging group from the virtual wiring length.

【００４４】実施例２ 次に、図４は第２の発明のに係
る一実施例の全体構成を示すブロック図である。本実施
例では信号の変化する確率の高い信号が入力する論理セ
ルとして、フリップフロップを例に説明を行う。Embodiment 2 Next, FIG. 4 is a block diagram showing the overall construction of an embodiment according to the second invention. In this embodiment, a flip-flop will be described as an example of a logic cell to which a signal having a high probability of signal change is input.

【００４５】入力情報は、回路の接続情報であるネット
リスト４０１と、各論理セル固有の物理的情報であるラ
イブラリ情報４０２とからなり、これらは補助記憶装置
４０８等に格納されている。The input information comprises a netlist 401 which is circuit connection information and library information 402 which is physical information peculiar to each logic cell, and these are stored in the auxiliary storage device 408 or the like.

【００４６】フリップフロップのトランジスタ寸法縮小
率決定手段４０４では、フリップフロップを構成するト
ランジスタの寸法を縮小する。とりわけ、クロック信号
を入力とするフリップフロップのトランジスタについて
は、そのトランジスタの縮小率を大きくする。これら縮
小率はプロセスおよびデバイス等に依存する。The transistor size reduction rate determining means 404 of the flip-flop reduces the size of the transistor forming the flip-flop. In particular, for a flip-flop transistor that receives a clock signal as an input, the reduction rate of the transistor is increased. These reduction rates depend on the process, the device, and the like.

【００４７】配線容量及び入力容量算出手段４０５で
は、フリップフロップに接続している論理セルまでの全
ての配線の容量Ｃw およびそれら論理セルの入力容量Ｃ
g を算出する。このＣw とＣg を求める際は、フリップ
フロップの寸法を縮小する前の状態における各負荷容量
を、プロセスに依存する要素とトランジスタの寸法を考
慮して決定する。In the wiring capacity / input capacity calculating means 405, the capacity Cw of all the wires up to the logic cells connected to the flip-flop and the input capacity C of those logic cells are calculated.
Calculate g. When calculating Cw and Cg, each load capacitance in the state before the size of the flip-flop is reduced is determined in consideration of the process-dependent element and the size of the transistor.

【００４８】ここで、フリップフロップを構成するトラ
ンジスタの寸法を縮小する前の遅延時間Ｔを考えると以
下の式にて表すことができる。 Ｔ＝Ｋ・Ｒ・（Ｃw ＋Ｃg ） （ただし、Ｋはデバイスに依存する定数値、Ｒは抵抗） また、抵抗Ｒは次のように表される。 Ｒ∝Ｌ／Ｗ （ただし、Ｌはチャンネル長、Ｗはチ
ャンネル幅） 通常、トランジスタの寸法を小さくする場合、トランジ
スタのチャンネル幅Ｗを小さくする事が多く、抵抗Ｒが
増加する。一方、フリップフロップ内部の遅延はフリッ
プフロップを構成するトランジスタの寸法を縮小したこ
とで抵抗が増加するため、結果としてわずかに遅延時間
が増加（Δｔ）することになる。またＫはデバイスに依
存する定数値であるため、（Ｃw ＋Ｃg ）を減少させる
ことによりフリップフロップを構成するトランジスタを
縮小した後の遅延時間Ｔ’の増加を回避するのである。
従って、これら配線容量の減少のための調節を行う。Here, considering the delay time T before reducing the size of the transistor forming the flip-flop, it can be expressed by the following equation. T = K.R. (Cw + Cg) (where, K is a device-dependent constant value and R is a resistance) Further, the resistance R is expressed as follows. R∝L / W (where L is the channel length and W is the channel width) Normally, when the size of the transistor is reduced, the channel width W of the transistor is often reduced and the resistance R increases. On the other hand, regarding the delay inside the flip-flop, the resistance increases due to the reduction in the size of the transistor forming the flip-flop, and as a result, the delay time slightly increases (Δt). Further, since K is a constant value that depends on the device, by decreasing (Cw + Cg), an increase in the delay time T'after reducing the transistors forming the flip-flop is avoided.
Therefore, adjustments are made to reduce the wiring capacitance.

【００４９】遅延を考慮した配線容量算出手段４０６で
は、フリップフロップのトランジスタ寸法を縮小したこ
とによるフリップフロップ内部の遅延時間の増加をΔｔ
とすると、フリップフロップ内の遅延と次段のセルを駆
動するまでの遅延時間の増加を防ぐための配線容量Ｃw
’を決定する。In the wiring capacity calculating means 406 considering the delay, the increase in the delay time inside the flip-flop due to the reduction of the transistor size of the flip-flop is Δt.
Then, the wiring capacitance Cw for preventing the delay in the flip-flop and the increase in the delay time until the next cell is driven
'Decide.

【００５０】フリップフロップの出力端側にあるトラン
ジスタのチャネル幅Ｗの縮小率α（α＜１）と、前記手
段４０５で求められた配線容量Ｃw 、入力容量Ｃg よ
り、以下の式が導き出せる。From the reduction ratio α (α <1) of the channel width W of the transistor on the output end side of the flip-flop, the wiring capacitance Cw and the input capacitance Cg obtained by the means 405, the following equation can be derived.

【数１】 Ｔ’＝（１／α）・Ｋ・Ｒ・（Ｃw ＋Ｃg ）＋（Δｔ） トランジスタの寸法を縮小した後の遅延時間Ｔ’を縮小
前のＴよりも増加させないために、新たな配線容量Ｃw
’を、以下の関係を満たす範囲内で決定する。## EQU00001 ## T '= (1 / .alpha.). K.R. (Cw + Cg) + (. DELTA.t) Since delay time T'after reducing the size of the transistor is not increased from T before reduction, Wiring capacity Cw
'Is determined within the range that satisfies the following relationship.

【数２】（１／α）・Ｃw ’≦Ｃw ＋（１−１／α）・
Ｃg −（１／（Ｋ・Ｒ））・（Δｔ） 論理セルの近接配置制約設定手段４０７は、前記手段４
０６において配線容量Ｃw ’が、Ｃw ’＜Ｃw となった
場合、レイアウト上でフリップフロップと、フリップフ
ロップから直接接続している論理セルを近接して配置さ
せるための制約を設定する。この近接して配置させるた
めの制約とは、論理セルのグループ制約（クラスタ）な
どである。配線容量が４０６で求められた配線容量Ｃw
’以下になるように、近接して配置させる制約をつけ
る。[Equation 2] (1 / α) ・ Cw '≦ Cw + (1-1 / α) ・
Cg- (1 / (K.R)). (. DELTA.t) Proximity placement constraint setting means 407 for logic cells is the means 4 described above.
When the wiring capacitance Cw ′ is Cw ′ <Cw in 06, a constraint is set for arranging the flip-flop and the logic cell directly connected from the flip-flop in the layout in proximity to each other. The constraint for arranging them in close proximity is a group constraint (cluster) of logic cells. The wiring capacitance Cw obtained by the wiring capacitance 406
'Add a constraint that they are placed close to each other, as shown below.

【００５１】以上の手段により、レイアウト上で近接し
て配置させるための制約４０９と、トランジスタの寸法
４１０を出力する。By the above means, the constraint 409 for arranging them in the layout and the size 410 of the transistor are output.

【００５２】次に、図５は本発明を説明するフリップフ
ロップを用いた例である。図５において、フリップフロ
ップ５０３及び５０４はクロックＣ５０１と反転クロッ
クＣ’５０２を入力とし、素子５０８、５０９、５１０
に出力している。また各素子間を結ぶ配線の矢印は信号
の流れを示し、図中点線は近接して配置させる範囲を示
す。Next, FIG. 5 shows an example using a flip-flop for explaining the present invention. In FIG. 5, flip-flops 503 and 504 receive the clock C501 and the inverted clock C′502 as input, and the elements 508, 509, and 510.
Is output to. Further, the arrows of the wirings connecting the respective elements indicate the flow of signals, and the dotted lines in the figure indicate the areas to be arranged in close proximity.

【００５３】ここで、クロックＣ５０１と反転クロック
Ｃ’５０２が入力されるフリップフロップ５０３及び５
０４を構成するトランジスタの寸法を縮小し、各フリッ
プフロップの出力側のトランジスタの縮小率をそれぞれ
α、βとし、トランジスタの寸法を縮小したことで抵抗
が増加することによる遅延時間の増加をそれぞれΔｔ1
、Δｔ2 とする。フリップフロップを構成するトラン
ジスタを縮小する前のフリップフロップ５０３の配線５
０５にかかる配線容量Ｃw1、およびフリップフロップ５
０４の配線５０６、５０７にかかる配線容量Ｃw2を算出
する。フリップフロップ５０３の次段の論理セル５０８
の入力容量Ｃg1、およびフリップフロップ５０４の次段
の論理セル５０９、５１０の入力容量の和Ｃg2も算出す
る。フリップフロップ５０３の出力側トランジスタの縮
小率αに合わせ、新たな配線容量Ｃw1’を以下の式が成
り立つ範囲で決定する。Here, the flip-flops 503 and 5 to which the clock C501 and the inverted clock C'502 are input.
The size of the transistor constituting 04 is reduced, the reduction ratios of the transistors on the output side of the flip-flops are set to α and β, respectively, and the increase in the delay time due to the increase in the resistance due to the reduction in the size of the transistor is Δt1.
, Δt2. Wiring 5 of the flip-flop 503 before reducing the transistors forming the flip-flop
Wiring capacitance Cw1 and flip-flop 5
The wiring capacitance Cw2 applied to the wirings 506 and 507 of No. 04 is calculated. Next logic cell 508 of flip-flop 503
Of the input capacitance Cg1 of the flip-flop 504 and the input capacitance Cg2 of the logic cells 509 and 510 of the next stage of the flip-flop 504 are also calculated. A new wiring capacitance Cw1 ′ is determined in accordance with the reduction rate α of the output-side transistor of the flip-flop 503 within the range where the following equation holds.

【数３】（１／α）・Ｃw1’≦Ｃw1＋（１−１／α）・
Ｃg1−（１／（Ｋ・Ｒ））・（Δｔ1 ） また、フリップフロップ５０４の出力側のトランジスタ
の縮小率βに合わせ、新たな配線容量Ｃw2’を以下の式
が成り立つ範囲で決定する。[Equation 3] (1 / α) ・ Cw1 ′ ≦ Cw1 + (1-1 / α) ・
Cg1− (1 / (K · R)) · (Δt1) Further, according to the reduction ratio β of the transistor on the output side of the flip-flop 504, a new wiring capacitance Cw2 ′ is determined within the range where the following equation holds.

【数４】（１／β）・Ｃw2’≦Ｃw 2 ＋（１−１／β）
・Ｃg 2 −（１／（Ｋ・Ｒ））・（Δｔ2 ） 配線容量Ｃw1’およびＣw2’が決定されそれぞれＣw1’
＜Ｃw1、Ｃw2’＜Ｃw2の関係が成り立つ場合には、フリ
ップフロップ５０３と次段につながる論理セル５０８、
およびフリップフロップ５０４と次段につながる論理セ
ル５０９、５１０をそれぞれ論理セル所属グループ５１
１、５１２に属させる事で、論理セルをフリップフロッ
プと近づけて配置し、フリップフロップ５０３、５０４
が駆動する配線容量を新たに求めた配線容量値Ｃw1’、
Ｃw2’以下に抑える。[Equation 4] (1 / β) · Cw2 ′ ≦ Cw2 + (1-1 / β)
-Cg2- (1 / (K.R))-(. DELTA.t2) The wiring capacitances Cw1 'and Cw2' are determined and are respectively Cw1 '.
When the relationship <Cw1, Cw2 '<Cw2 is established, the flip-flop 503 and the logic cell 508 connected to the next stage,
And the logic cells 509 and 510 connected to the next stage with the flip-flop 504, respectively.
The logic cells are arranged close to the flip-flops by making them belong to the flip-flops 503 and 504.
, The wiring capacitance value Cw1 ′ newly obtained by
Keep it below Cw2 '.

【００５４】このようにして、配線容量を低減する事
で、フリップフロップ内部で増加した遅延に代わり、配
線遅延が減る事から、回路の遅延時間を減少させる事が
できる。By thus reducing the wiring capacitance, the wiring delay is reduced instead of the delay increased inside the flip-flop, so that the delay time of the circuit can be reduced.

【００５５】本実施例では、常に信号の変化する確率が
１であるクロック信号が入力するフリップフロップを例
に挙げて説明を行ったが、これに限定されるものではな
い。信号の変化する確率の高い信号が入力する全ての論
理セルに対し適用する事が可能である。例えば、マルチ
プレクサは他の論理セルと比べ信号の変化する確率の高
い信号が入力する場合が多いが、この場合でも本発明を
マルチプレクサに適用する事で、上記実施例と同等の効
果が期待できる。In the present embodiment, the description has been given by exemplifying the flip-flop to which the clock signal whose probability of signal change is always 1 is input, but the present invention is not limited to this. It can be applied to all logic cells to which a signal having a high probability of signal change is input. For example, a multiplexer often inputs a signal having a higher probability of signal change than other logic cells. Even in this case, by applying the present invention to the multiplexer, the same effect as that of the above embodiment can be expected.

【００５６】[0056]

【発明の効果】第一発明においては、論理セルグループ
内、論理セルグループ間のネットの遅延時間及び回路全
体のパス遅延を考慮して、各論理セルの所属グループを
決定あるいは変更するので、本発明で得られた論理セル
グループを用いれば、タイミングを最適とするレイアウ
ト結果を得ることができる。また、遅延時間だけでな
く、レイアウトの容易性を考慮して論理セルの属するグ
ループを決定するので、本発明による論理セルグループ
を用いれば高集積なレイアウトを短時間で得る事が期待
できる。According to the first aspect of the invention, the group to which each logic cell belongs is determined or changed in consideration of the delay time of the net within the logic cell group, the net delay time between the logic cell groups, and the path delay of the entire circuit. By using the logic cell group obtained by the present invention, it is possible to obtain a layout result that optimizes the timing. Further, since the group to which the logic cell belongs is determined in consideration of not only the delay time but also the ease of layout, it is expected that a highly integrated layout can be obtained in a short time by using the logic cell group according to the present invention.

【００５７】第二発明においては、信号の変化する確率
の高い論理セルのトランジスタ寸法を小さくする事で、
該論理セル内部の面積と消費電力を抑えることができ
る。また、該論理セルのトランジスタを縮小した事によ
る該論理セル内部と該論理セルから該論理セルの次段の
論理セルまでの間の遅延の増加を、該論理セルから該論
理セルにつながる論理セルまでの配線容量を調節し、該
論理セルに直接接続しているセルを駆動するまでの時間
を抑える事ができ、結果として該論理セルを構成するト
ランジスタの寸法を縮小する以前の遅延時間以下に回路
の遅延時間を減少させる事ができる。以上から、信号の
変化する確率の高い論理セル内のトランジスタ寸法の最
適化と、該論理セルから該論理セルにつながる論理セル
までの間の距離の制約として近接配置制約を決定する事
で、遅延を増加させずに消費電力の低減化を行う事がで
きる。In the second invention, by reducing the transistor size of the logic cell in which the probability of signal change is high,
The area and power consumption inside the logic cell can be suppressed. Also, an increase in the delay between the inside of the logic cell and the logic cell to the logic cell at the next stage of the logic cell due to the reduction of the transistor of the logic cell causes the logic cell connected from the logic cell to the logic cell. It is possible to adjust the wiring capacitance up to, and to suppress the time until the cell directly connected to the logic cell is driven, and as a result, to reduce the delay time before the size of the transistor forming the logic cell is reduced. The delay time of the circuit can be reduced. From the above, by optimizing the transistor size in the logic cell in which the probability of signal change is high and determining the proximity placement constraint as the constraint of the distance from the logic cell to the logic cell connected to the logic cell, the delay The power consumption can be reduced without increasing the power consumption.

【図面の簡単な説明】[Brief description of drawings]

【図１】第１発明の実施例全体を示すブロック図であ
る。FIG. 1 is a block diagram showing an entire embodiment of a first invention.

【図２】第１発明の実施例全体を示すフローチャートで
ある。FIG. 2 is a flowchart showing an entire embodiment of the first invention.

【図３】第１発明の実施例を説明する図であり、（ａ）
はグループ１を指定したと仮定したときの論理セル及び
グループを示す図であり、（ｂ）は（ａ）の論理セル３
０１をグループ２に移動させた場合を示す図であり、
（ｃ）は（ａ）の論理セル３０１をグループ３に移動し
た場合を示す図であり、（ｄ）は（ａ）の論理セル３０
１をグループ４に移動した場合の図である。FIG. 3 is a diagram illustrating an embodiment of the first invention, (a)
Is a diagram showing logic cells and groups when it is assumed that group 1 is designated, and (b) is a logic cell 3 of (a).
It is a figure showing the case where 01 is moved to group 2,
(C) is a figure which shows the case where the logic cell 301 of (a) is moved to the group 3, (d) is the logic cell 30 of (a).
It is a figure when 1 is moved to group 4.

【図４】第２発明の実施例全体を示すブロック図であ
る。FIG. 4 is a block diagram showing an entire embodiment of the second invention.

【図５】フリップフロップを構成するトランジスタ図で
ある。FIG. 5 is a transistor diagram of a flip-flop.

【図６】第２発明を実施した論理セルグループ図であ
る。FIG. 6 is a logic cell group diagram in which the second invention is implemented.

【符号の説明】[Explanation of symbols]

３０１ クリティカルパス上にあり、かつグループの端
点にある論理セル ３０２ 論理セル３０１の入力信号を出力している論理
セル ３０３ 論理セル３０１の出力信号を入力している論理
セル ３０４ 論理セル３０１の入力信号を出力している論理
セル ３０５ 論理セル３０１に関するクリティカルパスの終
点 ３０６ 論理セル３０１の出力信号を入力している論理
セル ３０７ 論理セル３０１に関するクリティカルパスの始
点 ５０１ クロック ５０２ 反転クロック ５０３ ネットファンアウトが１の場合のフリップフロ
ップ（ＦＦ） ５０４ ネットファンアウトが２の場合のフリップフロ
ップ（ＦＦ） ５０５ ＦＦ５０３と素子５０８の配線 ５０６ ＦＦ５０４と素子５０９の配線 ５０７ ＦＦ５０４と素子５０９の配線 ５０８ 素子 ５０９ 素子 ５１０ 素子 ５１１ 論理セル所属グループ ５１２ 論理セル所属グループ ６０１ クロック信号を入力とするトランジスタ ６０２ 反転クロック信号を入力とするトランジスタ ６０３ 反転クロック信号を入力とするトランジスタ ６０４ クロック信号を入力とするトランジスタ ６０５ トランジスタ６０１、６０２の次段のトランジ
スタ ６０６ トランジスタ６０１、６０２の次段のトランジ
スタ301 Logic Cell on Critical Path and at End of Group 302 Logic Cell Outputting Input Signal of Logic Cell 301 303 Logic Cell Inputting Output Signal of Logic Cell 301 304 Input Signal of Logic Cell 301 Outputting logic cell 305 End point of critical path related to logic cell 301 306 Logic cell inputting output signal of logic cell 301 307 Start point of critical path related to logic cell 301 501 clock 502 Inverted clock 503 Net fanout is 1 Flip-flop (FF) 504 in case of net fan-out 2 Flip-flop (FF) in case of 2 505 FF 503 and wiring of element 508 506 FF 504 and wiring of element 509 507 FF 504 and wiring of element 509 508 element 509 element 510 element 511 logic cell belonging group 512 logic cell belonging group 601 transistor with clock signal input 602 transistor with inverted clock signal input 603 transistor with inverted clock signal input 604 transistor with clock signal input 605 transistor 601, 602 next-stage transistor 606 transistors 601 and 602 next-stage transistor

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【手続補正書】[Procedure amendment]

【提出日】平成６年５月１８日[Submission date] May 18, 1994

【手続補正１】[Procedure Amendment 1]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】０００９[Correction target item name] 0009

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【０００９】以上のように、従来の論理セルグループ化
は、局所的な遅延短縮を目的としたもの、あるいは処理
時間の短縮とレイアウト容易性を考慮したものであっ
た。そのため、局所的な遅延の短縮は実現できるが回路
全体としては遅延の要求を満足できなかったり、一回の
レイアウト設計の処理時間は短縮できるものの、回路の
動作速度の要求を満足できない場合が起きる等の問題が
あった。更に、これらの問題を解決するためには、結果
として再レイアウトを行う必要があり、レイアウト設計
全体の処理時間の増加を招く等の問題があった。As described above, the conventional logical cell grouping is intended for the purpose of locally reducing the delay, or considering the reduction of the processing time and the ease of layout. Therefore, the local delay can be reduced, but the delay requirement cannot be satisfied for the entire circuit, or the processing time for one layout design can be reduced, but the demand for the circuit operation speed cannot be satisfied. There was a problem such as. Furthermore, in order to solve these problems, it is necessary to re-layout as a result <br/>, there is a problem such as causing an increase in the processing time of the entire layout design.

【手続補正２】[Procedure Amendment 2]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００１０[Correction target item name] 0010

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【００１０】第１の発明の目的は、レイアウト設計の処
理時間の短縮と信号遅延短縮のための集積回路設計装置
を提供することにある。An object of the first invention is to provide an integrated circuit design apparatus for shortening the processing time of the layout design and signal delay shortened.

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 複数の論理セルからなる論理セルグルー
プの内部配線及び各論理セルグループ間の配線の長さを
見積る仮配線長見積り手段と、 前記配線長を基に、各論理セル間の遅延時間を計算する
遅延時間解析手段と、 前記解析手段の結果遅延時間に違反している経路である
クリティカルパスに関係しているネットに対して、前記
配線長を基に、ネットに遅延時間の上限制約を設定する
ネット遅延時間制約設定手段とを備え、 前記ネット遅延時間制約の下で、パス遅延が最小になる
ように論理セルの所属グループを決定あるいは変更する
所属グループ決定手段を設けたことを特徴とする集積回
路設計装置。1. Temporary wiring length estimation means for estimating the internal wiring of a logical cell group composed of a plurality of logical cells and the wiring length between the respective logical cell groups, and a delay between the respective logical cells based on the wiring length. A delay time analysis unit for calculating time, and for a net related to a critical path that is a route violating the delay time as a result of the analysis unit, an upper limit of the delay time to the net based on the wiring length. A net delay time constraint setting means for setting a constraint, and under the net delay time constraint, a belonging group determining means for determining or changing a belonging group of a logical cell so that a path delay is minimized is provided. Characterized integrated circuit design device. 【請求項２】 第１論理セルを構成するトランジスタの
寸法の縮小率を決定するトランジスタ寸法縮小率決定手
段と、 該第１論理セルから該第１論理セルの次段につながる第
２論理セルまでの配線容量と、該第２論理セルの入力容
量を算出する配線容量及び入力容量算出手段と、 前記配線容量と入力容量および前記第１論理セルのトラ
ンジスタ寸法縮小率を用いて、前記トランジスタの寸法
を縮小した後の遅延時間を該縮小前の遅延時間以下とな
るように配線容量を新たに算出する遅延を考慮した配線
容量算出手段と、 該新たに算出された配線容量を基に、該第１論理セルと
該第２論理セルをレイアウト上で近接して配置させるた
めの制約を設定する設定制約設定手段とを備えたことを
特徴とする集積回路設計装置。2. A transistor size reduction ratio determining means for determining a size reduction ratio of a transistor constituting a first logic cell, and from the first logic cell to a second logic cell connected to the next stage of the first logic cell. Size of the transistor, the line capacity and the input capacity calculating means for calculating the input capacity of the second logic cell, and the wiring capacity and the input capacity and the transistor size reduction rate of the first logic cell. And a wiring capacitance calculating unit that considers a delay for newly calculating the wiring capacitance so that the delay time after reduction is less than or equal to the delay time before the reduction, and the wiring capacitance calculation unit based on the newly calculated wiring capacitance. An integrated circuit designing device comprising: one logic cell and setting constraint setting means for setting a constraint for arranging the second logic cell close to each other on a layout.