JPH07240640A - 半導体差動増幅器 - Google Patents
半導体差動増幅器Info
- Publication number
- JPH07240640A JPH07240640A JP6029760A JP2976094A JPH07240640A JP H07240640 A JPH07240640 A JP H07240640A JP 6029760 A JP6029760 A JP 6029760A JP 2976094 A JP2976094 A JP 2976094A JP H07240640 A JPH07240640 A JP H07240640A
- Authority
- JP
- Japan
- Prior art keywords
- differential amplifier
- voltage
- bias
- circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 サイズの小さなオフセット補償回路によって
直流オフセットを補償（抑制）するようにした半導体差
動増幅器を提供する。 【構成】 カップリングコンデンサを介して入力される
入力信号を差動増幅する差動増幅部を備える半導体差動
増幅器において、差動増幅部から出力される差動出力信
号より所定の低域カットオフ周波数以下の電圧を検出す
る低域通過フィルタと、その低域通過フィルタから出力
される電圧に応じて差動増幅部の入力直流バイアスを調
整するバイアス調整回路とを有するオフセット補償回路
を設けた。
直流オフセットを補償（抑制）するようにした半導体差
動増幅器を提供する。 【構成】 カップリングコンデンサを介して入力される
入力信号を差動増幅する差動増幅部を備える半導体差動
増幅器において、差動増幅部から出力される差動出力信
号より所定の低域カットオフ周波数以下の電圧を検出す
る低域通過フィルタと、その低域通過フィルタから出力
される電圧に応じて差動増幅部の入力直流バイアスを調
整するバイアス調整回路とを有するオフセット補償回路
を設けた。
Description
【０００１】
【産業上の分野】本発明は、オフセットを補償するオフ
セット補償回路を備えた半導体差動増幅器に関する。
セット補償回路を備えた半導体差動増幅器に関する。
【０００２】
【従来の技術】例えば、光通信網中の中継器や送受信機
に内蔵される半導体増幅器について述べれば、高速伝送
を実現するために、バイポーラトランジスタを適用した
ＥＣＬ形式の半導体差動増幅器や、化合物半導体デバイ
スを適用したＳＣＦＬ形式の半導体差動増幅器が使用さ
れている。ところが、これらＥＣＬ形式やＳＣＦＬ形式
の半導体差動増幅器は、有効論理振幅が小さいので、小
振幅の入力信号に対して確実に動作するように動作マー
ジンを大きくする必要があり、かかる課題に対しては、
特に、出力オフセット電圧を低減するためのオフセット
補償回路を備えることが効果的である。
に内蔵される半導体増幅器について述べれば、高速伝送
を実現するために、バイポーラトランジスタを適用した
ＥＣＬ形式の半導体差動増幅器や、化合物半導体デバイ
スを適用したＳＣＦＬ形式の半導体差動増幅器が使用さ
れている。ところが、これらＥＣＬ形式やＳＣＦＬ形式
の半導体差動増幅器は、有効論理振幅が小さいので、小
振幅の入力信号に対して確実に動作するように動作マー
ジンを大きくする必要があり、かかる課題に対しては、
特に、出力オフセット電圧を低減するためのオフセット
補償回路を備えることが効果的である。
【０００３】このようなオフセット補償回路を備えた半
導体差動増幅器の従来例を図３と図４と共に説明する。
まず、図３に示すように、オフセット補償回路及び帰還
回路を備えずに、電圧増幅率（オープンループゲイン）
ＧのＥＣＬ又はＳＣＦＬ形式の差動増幅器ＯＰで直接に
電圧増幅する場合には、例えば、ＶSS＜ＶDDの関係にあ
る電源電圧で作動させ且つ、入力信号Ｓinをカップリン
グコンデンサＣin及び入力バイアス設定用の抵抗Ｒ1 ，
Ｒ2 から成る回路を介して差動増幅器ＯＰの非反転入力
端子へ供給すると共に、他方の反転入力端子にも上記回
路と等しい回路が接続されて、その反転入力端子側のカ
ップリングコンデンサＣinの入力端はグランド端子に接
続される。かかる半導体差動増幅器では、理想的には、
入力信号Ｓinに対して、２ＧＳinに電圧増幅された差動
出力信号が反転及び非反転出力端子間に発生することと
なる。
導体差動増幅器の従来例を図３と図４と共に説明する。
まず、図３に示すように、オフセット補償回路及び帰還
回路を備えずに、電圧増幅率（オープンループゲイン）
ＧのＥＣＬ又はＳＣＦＬ形式の差動増幅器ＯＰで直接に
電圧増幅する場合には、例えば、ＶSS＜ＶDDの関係にあ
る電源電圧で作動させ且つ、入力信号Ｓinをカップリン
グコンデンサＣin及び入力バイアス設定用の抵抗Ｒ1 ，
Ｒ2 から成る回路を介して差動増幅器ＯＰの非反転入力
端子へ供給すると共に、他方の反転入力端子にも上記回
路と等しい回路が接続されて、その反転入力端子側のカ
ップリングコンデンサＣinの入力端はグランド端子に接
続される。かかる半導体差動増幅器では、理想的には、
入力信号Ｓinに対して、２ＧＳinに電圧増幅された差動
出力信号が反転及び非反転出力端子間に発生することと
なる。
【０００４】しかし、実際の差動増幅器ＯＰは、内部回
路を構成しているトランジスタや抵抗の製造バラツキ、
特に差動入力段のトランジスタの特性バラツキのため
に、入力オフセット電圧ＶISが存在するので、実際の差
動出力信号の振幅は、２Ｇ（Ｓin＋ＶIS）となり、出力
オフセット電圧ＶOS（＝２ＧＶIS）が重乗するという問
題を招来する。
路を構成しているトランジスタや抵抗の製造バラツキ、
特に差動入力段のトランジスタの特性バラツキのため
に、入力オフセット電圧ＶISが存在するので、実際の差
動出力信号の振幅は、２Ｇ（Ｓin＋ＶIS）となり、出力
オフセット電圧ＶOS（＝２ＧＶIS）が重乗するという問
題を招来する。
【０００５】そこで、従来は、図４に示すようなオフセ
ット補償回路を備えた半導体差動増幅器が用いられてい
た。図４において、入力信号Ｓinは、カップリングコン
デンサＣA1を介して差動増幅器（本体部分）ＯＰの非反
転入力端子へ供給され、その反転入力端子は、コンデン
サＣA1と等しい容量のカップリングコンデンサＣB1を介
してグランド端子に接続されている。又、差動増幅器Ｏ
Ｐの非反転入力端子と反転出力端子の間に帰還抵抗ＲA1
とＲA2が直列接続されると共に、帰還抵抗ＲA1とＲA2の
接続接点とグランド端子間に帰還コンデンサＣA2が接続
されている。更に、反転入力端子と非反転出力端子の間
にも、同様に帰還抵抗ＲB1とＲB2が直列接続されると共
に、帰還抵抗ＲB1とＲB2の接続接点とグランド端子間に
帰還コンデンサＣB2が接続されている。尚、抵抗ＲA1と
ＲB1、抵抗ＲA2とＲB2、コンデンサＣA2とＣB2の夫々が
等しい抵抗値若しくは容量値に設定されている。したが
って、かかるオフセット補償回路は、抵抗ＲA1とＲA2及
びコンデンサＣA2から成るローパスフィルタと、抵抗Ｒ
B1とＲB2及びコンデンサＣB2から成るローパスフィルタ
とを有することによって、反転及び非反転出力端子に発
生する直流電圧成分（出力オフセット電圧）を負帰還さ
せている。
ット補償回路を備えた半導体差動増幅器が用いられてい
た。図４において、入力信号Ｓinは、カップリングコン
デンサＣA1を介して差動増幅器（本体部分）ＯＰの非反
転入力端子へ供給され、その反転入力端子は、コンデン
サＣA1と等しい容量のカップリングコンデンサＣB1を介
してグランド端子に接続されている。又、差動増幅器Ｏ
Ｐの非反転入力端子と反転出力端子の間に帰還抵抗ＲA1
とＲA2が直列接続されると共に、帰還抵抗ＲA1とＲA2の
接続接点とグランド端子間に帰還コンデンサＣA2が接続
されている。更に、反転入力端子と非反転出力端子の間
にも、同様に帰還抵抗ＲB1とＲB2が直列接続されると共
に、帰還抵抗ＲB1とＲB2の接続接点とグランド端子間に
帰還コンデンサＣB2が接続されている。尚、抵抗ＲA1と
ＲB1、抵抗ＲA2とＲB2、コンデンサＣA2とＣB2の夫々が
等しい抵抗値若しくは容量値に設定されている。したが
って、かかるオフセット補償回路は、抵抗ＲA1とＲA2及
びコンデンサＣA2から成るローパスフィルタと、抵抗Ｒ
B1とＲB2及びコンデンサＣB2から成るローパスフィルタ
とを有することによって、反転及び非反転出力端子に発
生する直流電圧成分（出力オフセット電圧）を負帰還さ
せている。
【０００６】このオフセット補償回路を備えると、入力
オフセット電圧ＶISに対する出力オフセット電圧Ｖ
OSは、ＶOS＝｛２Ｇ／（１＋２Ｇ）｝ＶISとなるので、
図３に示した回路と比較して、大幅に低減されることと
なる。
オフセット電圧ＶISに対する出力オフセット電圧Ｖ
OSは、ＶOS＝｛２Ｇ／（１＋２Ｇ）｝ＶISとなるので、
図３に示した回路と比較して、大幅に低減されることと
なる。
【０００７】
【発明が解決しようとする課題】しかしながら、図４に
示したようなオフセット補償回路を含めた従来の半導体
差動増幅器にあっては、大容量のコンデンサＣA2とＣB2
が必要となるために、大型になる問題があった。
示したようなオフセット補償回路を含めた従来の半導体
差動増幅器にあっては、大容量のコンデンサＣA2とＣB2
が必要となるために、大型になる問題があった。
【０００８】この問題点を更に詳述すると、まず、オフ
セット補償回路を含めた従来の半導体差動増幅器（図４
参照）の低域カットオフ周波数ｆc は、 ｆc ＝（ＣA1＋ＣA2）／（２πＲA1ＣA1ＣA2） ＝（ＣB1＋ＣB2）／（２πＲB1ＣB1ＣB2） となり、一方、オフセット補償回路を備えない半導体増
幅器（図３参照）の低域カットオフ周波数ｆc ’は、 ｆc ’＝１／｛２πＲ1 Ｒ2 ／（Ｒ1 ＋Ｒ2 ）Ｃ1 ｝ となる。このことは、カップリングコンデンサＣ1 とＣ
A1の容量値を等しく設計した場合には、低域カットオフ
周波数ｆc が低域カットオフ周波数ｆc ’の約（ＣA1＋
ＣA2）／ＣA2倍になることを意味する。したがって、入
力信号Ｓinに影響を及ぼすことなくオフセットだけを補
償するために低域カットオフ周波数ｆcを下げようとす
ると、大容量のコンデンサＣA2とＣB2が必要となる。特
に、半導体デバイス技術によって図４の半導体増幅器を
形成すると、半導体チップにおけるコンデンサＣA2とＣ
B2の占有面積が他のトランジスタ等に較べて大きくなる
ことから、半導体集積回路装置（ＩＣやＬＳＩなど）と
して実現する場合には大きな問題となっていた。
セット補償回路を含めた従来の半導体差動増幅器（図４
参照）の低域カットオフ周波数ｆc は、 ｆc ＝（ＣA1＋ＣA2）／（２πＲA1ＣA1ＣA2） ＝（ＣB1＋ＣB2）／（２πＲB1ＣB1ＣB2） となり、一方、オフセット補償回路を備えない半導体増
幅器（図３参照）の低域カットオフ周波数ｆc ’は、 ｆc ’＝１／｛２πＲ1 Ｒ2 ／（Ｒ1 ＋Ｒ2 ）Ｃ1 ｝ となる。このことは、カップリングコンデンサＣ1 とＣ
A1の容量値を等しく設計した場合には、低域カットオフ
周波数ｆc が低域カットオフ周波数ｆc ’の約（ＣA1＋
ＣA2）／ＣA2倍になることを意味する。したがって、入
力信号Ｓinに影響を及ぼすことなくオフセットだけを補
償するために低域カットオフ周波数ｆcを下げようとす
ると、大容量のコンデンサＣA2とＣB2が必要となる。特
に、半導体デバイス技術によって図４の半導体増幅器を
形成すると、半導体チップにおけるコンデンサＣA2とＣ
B2の占有面積が他のトランジスタ等に較べて大きくなる
ことから、半導体集積回路装置（ＩＣやＬＳＩなど）と
して実現する場合には大きな問題となっていた。
【０００９】本発明はこのような課題に鑑みてなされた
ものであり、オフセット補償（抑圧）を小さな回路で実
現する半導体差動増幅器を提供することを目的とする。
ものであり、オフセット補償（抑圧）を小さな回路で実
現する半導体差動増幅器を提供することを目的とする。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために本発明は、カップリングコンデンサを介して入
力される入力信号を差動増幅する差動増幅部を備える半
導体差動増幅器において、前記差動増幅部から出力され
る差動出力信号より所定の低域カットオフ周波数以下の
電圧を検出する低域通過フィルタと、該低域通過フィル
タから出力される前記電圧に応じて前記差動増幅部の入
力直流バイアスを調整するバイアス調整回路とを有する
オフセット補償回路を具備する構成とした。
るために本発明は、カップリングコンデンサを介して入
力される入力信号を差動増幅する差動増幅部を備える半
導体差動増幅器において、前記差動増幅部から出力され
る差動出力信号より所定の低域カットオフ周波数以下の
電圧を検出する低域通過フィルタと、該低域通過フィル
タから出力される前記電圧に応じて前記差動増幅部の入
力直流バイアスを調整するバイアス調整回路とを有する
オフセット補償回路を具備する構成とした。
【００１１】
【作用】かかる構成のオフセット補償回路を具備する半
導体差動増幅器は、差動増幅部に存在する入力オフセッ
ト電圧に起因してその差動増幅部から出力オフセット電
圧が発生しても、前記低域通過フィルタがこの出力オフ
セット電圧を検出し、更に、前記バイアス調整回路がそ
の出力オフセット電圧の増減変化に応じて差動増幅部の
入力直流バイアスを調整する。即ち、出力オフセット電
圧が増加すると入力直流バイアスの電圧レベルを下げる
ことで、入力オフセット電圧を低減する方向へ入力直流
バイアスを調整するので、出力オフセット電圧を自動的
に抑制する。更に、前記バイアス調整回路の内部インピ
ーダンスを高くすることにより、差動増幅部の入力段と
前記低域通過フィルタとを効果的に分離でき、前記カッ
プリングコンデンサ及び低域通過フィルタを構成するの
に必要なコンデンサを小容量にすることができ、その結
果、小型の半導体差動増幅器を実現することができる。
導体差動増幅器は、差動増幅部に存在する入力オフセッ
ト電圧に起因してその差動増幅部から出力オフセット電
圧が発生しても、前記低域通過フィルタがこの出力オフ
セット電圧を検出し、更に、前記バイアス調整回路がそ
の出力オフセット電圧の増減変化に応じて差動増幅部の
入力直流バイアスを調整する。即ち、出力オフセット電
圧が増加すると入力直流バイアスの電圧レベルを下げる
ことで、入力オフセット電圧を低減する方向へ入力直流
バイアスを調整するので、出力オフセット電圧を自動的
に抑制する。更に、前記バイアス調整回路の内部インピ
ーダンスを高くすることにより、差動増幅部の入力段と
前記低域通過フィルタとを効果的に分離でき、前記カッ
プリングコンデンサ及び低域通過フィルタを構成するの
に必要なコンデンサを小容量にすることができ、その結
果、小型の半導体差動増幅器を実現することができる。
【００１２】
【実施例】本発明の第１の実施例を、本発明の原理と共
に説明する。まず、図１に基いて回路構成を説明する。
差動増幅器（本体）ＯＰは２電源ＶDDとＶSS（ＶSS＜Ｖ
DD）によって作動し、その非反転入力端子と信号入力端
子との間にカップリングコンデンサＣAIが接続されると
共に、反転入力端子とグランド端子との間にカップリン
グコンデンサＣBIが接続されている。尚、各容量値は、
ＣAI＝ＣBIの関係に在る。
に説明する。まず、図１に基いて回路構成を説明する。
差動増幅器（本体）ＯＰは２電源ＶDDとＶSS（ＶSS＜Ｖ
DD）によって作動し、その非反転入力端子と信号入力端
子との間にカップリングコンデンサＣAIが接続されると
共に、反転入力端子とグランド端子との間にカップリン
グコンデンサＣBIが接続されている。尚、各容量値は、
ＣAI＝ＣBIの関係に在る。
【００１３】又、非反転入力端子には、入力バイアスを
設定するための第１のインピーダンス回路（又はインピ
ーダンス素子、以下同様）ＺA1と第２のインピーダンス
回路ＺA2が接続されると共に、反転入力端子にも同様
に、入力バイアスを設定するための第３のインピーダン
ス回路ＺB1と第４のインピーダンス回路ＺB2が接続され
ている。更に、非反転入力端子とグランド端子間には、
後述する第１の帰還信号ＶAFによって電流が変化する第
１の可変電流源ＩA が接続されると共に、反転入力端子
とグランド端子間には、後述する第２の帰還信号ＶBFに
よって電流が変化する第２の可変電流源ＩB が接続され
ている。尚、第１，第２のインピーダンス回路ＺA1，Ｚ
B1が共に等しく、第３，第４のインピーダンス回路
ＺA2，ＺB2が共に等しく、且つ第１，第２の可変電流源
ＩA ，ＩB が共に等しい回路構成又は素子で実現されて
いる。又、図１中、入力オフセット電圧ＶISが非反転入
力端子側に掛かるものとして示している。
設定するための第１のインピーダンス回路（又はインピ
ーダンス素子、以下同様）ＺA1と第２のインピーダンス
回路ＺA2が接続されると共に、反転入力端子にも同様
に、入力バイアスを設定するための第３のインピーダン
ス回路ＺB1と第４のインピーダンス回路ＺB2が接続され
ている。更に、非反転入力端子とグランド端子間には、
後述する第１の帰還信号ＶAFによって電流が変化する第
１の可変電流源ＩA が接続されると共に、反転入力端子
とグランド端子間には、後述する第２の帰還信号ＶBFに
よって電流が変化する第２の可変電流源ＩB が接続され
ている。尚、第１，第２のインピーダンス回路ＺA1，Ｚ
B1が共に等しく、第３，第４のインピーダンス回路
ＺA2，ＺB2が共に等しく、且つ第１，第２の可変電流源
ＩA ，ＩB が共に等しい回路構成又は素子で実現されて
いる。又、図１中、入力オフセット電圧ＶISが非反転入
力端子側に掛かるものとして示している。
【００１４】差動増幅器ＯＰの非反転出力端子ＱA とグ
ランド端子間には、第１の帰還抵抗ＲAFと帰還コンデン
サＣAFが直列に接続されると共に、これらの接続接点ｘ
A に発生する電圧の信号ＶAFが第１の可変電流源ＩA に
供給され、同様に、反転出力端子ＱB とグランド端子間
には、第２の帰還抵抗ＲBFと帰還コンデンサＣBFが直列
接続されると共に、これらの接続接点ｘB に発生する電
圧の信号ＶBFが第２の可変電流源ＩB に供給されてい
る。帰還抵抗ＲAF，ＲBFが共に等しく、帰還コンデンサ
ＣAFとＣBFが共に等しい抵抗値若しくは容量値に設定さ
れている。
ランド端子間には、第１の帰還抵抗ＲAFと帰還コンデン
サＣAFが直列に接続されると共に、これらの接続接点ｘ
A に発生する電圧の信号ＶAFが第１の可変電流源ＩA に
供給され、同様に、反転出力端子ＱB とグランド端子間
には、第２の帰還抵抗ＲBFと帰還コンデンサＣBFが直列
接続されると共に、これらの接続接点ｘB に発生する電
圧の信号ＶBFが第２の可変電流源ＩB に供給されてい
る。帰還抵抗ＲAF，ＲBFが共に等しく、帰還コンデンサ
ＣAFとＣBFが共に等しい抵抗値若しくは容量値に設定さ
れている。
【００１５】次に、かかる構成の差動増幅器の動作を説
明する。まず、入力信号Ｓinは、カップリングコンデン
サＣAIによって直流成分がカットされ、第１，第２のイ
ンピーダンス回路ＺA1，ＺA2で直流バイアスされて差動
増幅器ＯＰの非反転入力端子に供給される。ここで、第
１，第２のインピーダンス回路ＺA1，ＺA2の接続接点に
おける直流バイアス電圧は、夫々のインピーダンスをＺ
A1，ＺA2、第１の可変定電流源ＩA の電流値をＩA とす
れば、｛ＺA2／（ＺA1＋ＺA2）｝ＶDD−ＺA1ＩA であ
り、更に、帰還信号ＶAFに対する電流ＩA の増幅率ｇmA
（＝ＩA ／ＶAF）を用いて表せば、｛ＺA2／（ＺA1＋Ｚ
A2）｝ＶDD−ＺA1ｇmAＶAFである。したがって、非反転
入力端子に入力される電圧信号（Ｖ+ とする）は、交流
成分だけの入力信号Ｓinと、上記直流バイアス電圧と、
入力オフセット電圧ＶISの和になるので、 Ｖ+ ＝Ｓin＋｛ＺA2／（ＺA1＋ＺA2）｝ＶDD−ＺA1ｇmAＶAF＋ＶIS …(1) の関係式で表すことができる。
明する。まず、入力信号Ｓinは、カップリングコンデン
サＣAIによって直流成分がカットされ、第１，第２のイ
ンピーダンス回路ＺA1，ＺA2で直流バイアスされて差動
増幅器ＯＰの非反転入力端子に供給される。ここで、第
１，第２のインピーダンス回路ＺA1，ＺA2の接続接点に
おける直流バイアス電圧は、夫々のインピーダンスをＺ
A1，ＺA2、第１の可変定電流源ＩA の電流値をＩA とす
れば、｛ＺA2／（ＺA1＋ＺA2）｝ＶDD−ＺA1ＩA であ
り、更に、帰還信号ＶAFに対する電流ＩA の増幅率ｇmA
（＝ＩA ／ＶAF）を用いて表せば、｛ＺA2／（ＺA1＋Ｚ
A2）｝ＶDD−ＺA1ｇmAＶAFである。したがって、非反転
入力端子に入力される電圧信号（Ｖ+ とする）は、交流
成分だけの入力信号Ｓinと、上記直流バイアス電圧と、
入力オフセット電圧ＶISの和になるので、 Ｖ+ ＝Ｓin＋｛ＺA2／（ＺA1＋ＺA2）｝ＶDD−ＺA1ｇmAＶAF＋ＶIS …(1) の関係式で表すことができる。
【００１６】一方、第３，第４のインピーダンス回路Ｚ
B1，ＺB2の接続接点における直流バイアス電圧は、夫々
のインピーダンスをＺB1，ＺB2、第２の可変定電流源Ｉ
B の電流値をＩB とすれば、｛ＺB2／（ＺB1＋ＺB2）｝
ＶDD−ＺB1ＩB であり、更に、帰還信号ＶBFに対する電
流ＩB の増幅率ｇmB（＝ＩB ／ＶBF）を用いて表せば、
｛ＺB2／（ＺB1＋ＺB2）｝ＶDD−ＺB1ｇmBＶBFである。
したがって、反転入力端子の入力電圧（Ｖ- とする）
は、 Ｖ- ＝｛ＺB2／（ＺB1＋ＺB2）｝ＶDD−ＺB1ｇmBＶBF …(2) の関係式で表すことができる。
B1，ＺB2の接続接点における直流バイアス電圧は、夫々
のインピーダンスをＺB1，ＺB2、第２の可変定電流源Ｉ
B の電流値をＩB とすれば、｛ＺB2／（ＺB1＋ＺB2）｝
ＶDD−ＺB1ＩB であり、更に、帰還信号ＶBFに対する電
流ＩB の増幅率ｇmB（＝ＩB ／ＶBF）を用いて表せば、
｛ＺB2／（ＺB1＋ＺB2）｝ＶDD−ＺB1ｇmBＶBFである。
したがって、反転入力端子の入力電圧（Ｖ- とする）
は、 Ｖ- ＝｛ＺB2／（ＺB1＋ＺB2）｝ＶDD−ＺB1ｇmBＶBF …(2) の関係式で表すことができる。
【００１７】そして、電圧利得（オープンループゲイ
ン）Ｇの差動増幅器ＯＰの非反転出力端子ＱA と反転出
力端子ＱB 間に発生する差動出力信号（Ｓout とする）
は、上記式(1),(2) を適用することによって、 Ｓout ＝２Ｇ（Ｖ+ −Ｖ- ） ＝２Ｇ［［Ｓin＋｛ＺA2／（ＺA1＋ＺA2）｝ＶDD−ＺA1ｇmAＶAF＋ＶIS］ −［｛ＺB2／（ＺB1＋ＺB2）｝ＶDD−ＺB1ｇmBＶBF］］ となる。更に、前述したように、非反転入力端子と反転
入力端子に接続されている夫々の回路は互いに等しい特
性の構成要素で実現されているので、非反転入力端子側
に接続されている回路の素子定数を用いて上記式を簡略
化すると、 Ｓout ＝２Ｇ｛Ｓin−ＺA1ｇmA（ＶAF−ＶBF）＋ＶIS｝ …(3) で表される。
ン）Ｇの差動増幅器ＯＰの非反転出力端子ＱA と反転出
力端子ＱB 間に発生する差動出力信号（Ｓout とする）
は、上記式(1),(2) を適用することによって、 Ｓout ＝２Ｇ（Ｖ+ −Ｖ- ） ＝２Ｇ［［Ｓin＋｛ＺA2／（ＺA1＋ＺA2）｝ＶDD−ＺA1ｇmAＶAF＋ＶIS］ −［｛ＺB2／（ＺB1＋ＺB2）｝ＶDD−ＺB1ｇmBＶBF］］ となる。更に、前述したように、非反転入力端子と反転
入力端子に接続されている夫々の回路は互いに等しい特
性の構成要素で実現されているので、非反転入力端子側
に接続されている回路の素子定数を用いて上記式を簡略
化すると、 Ｓout ＝２Ｇ｛Ｓin−ＺA1ｇmA（ＶAF−ＶBF）＋ＶIS｝ …(3) で表される。
【００１８】ここで、上記式(3) 中の電圧ＶAFは帰還抵
抗ＲAFとコンデンサＣAFで構成される低域通過フィルタ
によって発生される直流電圧であり、且つ、電圧ＶBFは
帰還抵抗ＲBF（ＲAFと抵抗値が等しい）とコンデンサＣ
BF（ＣAFと容量値が等しい）で構成される低域通過フィ
ルタによって発生される直流電圧であるので、これらの
電圧差（ＶAF−ＶBF）は、出力端子ＱA ，ＱB 間に発生
する出力オフセット電圧ＶOSと等しい。したがって、上
記式(3) 中の出力オフセット電圧ＶOSに着目すると、Ｖ
OS＝２Ｇ（−ＺA1ｇmAＶOS＋ＶIS）となり、更に、出力
オフセット電圧ＶOSは、 ＶOS＝｛２Ｇ／（１＋２ＧＺA1ｇmA）｝ＶIS ＝１／｛（１／２Ｇ）＋ＺA1ｇmA｝ＶIS …(4) で表され、更に、１＜＜２Ｇであるので、入力オフセッ
ト電圧ＶISはほぼ、１／ＺA1ｇmAに低減されることとな
る。
抗ＲAFとコンデンサＣAFで構成される低域通過フィルタ
によって発生される直流電圧であり、且つ、電圧ＶBFは
帰還抵抗ＲBF（ＲAFと抵抗値が等しい）とコンデンサＣ
BF（ＣAFと容量値が等しい）で構成される低域通過フィ
ルタによって発生される直流電圧であるので、これらの
電圧差（ＶAF−ＶBF）は、出力端子ＱA ，ＱB 間に発生
する出力オフセット電圧ＶOSと等しい。したがって、上
記式(3) 中の出力オフセット電圧ＶOSに着目すると、Ｖ
OS＝２Ｇ（−ＺA1ｇmAＶOS＋ＶIS）となり、更に、出力
オフセット電圧ＶOSは、 ＶOS＝｛２Ｇ／（１＋２ＧＺA1ｇmA）｝ＶIS ＝１／｛（１／２Ｇ）＋ＺA1ｇmA｝ＶIS …(4) で表され、更に、１＜＜２Ｇであるので、入力オフセッ
ト電圧ＶISはほぼ、１／ＺA1ｇmAに低減されることとな
る。
【００１９】更に、この実施例によれば、従来の半導体
差動増幅器（図４参照）におけるコンデンサの大型化の
問題が改善されている。まず、図１に示す本実施例にお
いて、差動増幅器ＯＰの入力側に設けられているカップ
リングコンデンサＣAIとインピーダンス回路ＺA1，ＺA2
及び可変定電流源ＩA によって決まる低域カットオフ周
波数ｆcin は、可変定電流源ＩA のインピーダンス及び
差動増幅器ＯＰの入力インピーダンスが極めて高いの
で、ほぼインピーダンス回路ＺA1，ＺA2とカップリング
コンデンサＣAIによって決まるので、 ｆcin ＝１／｛２πＣAIＺA1ＺA2／（ＺA1＋ＺA2）｝ …(5) であり、同様に、カップリングコンデンサＣBIとインピ
ーダンス回路ＺB1，ＺB2及び可変定電流源ＩB によって
決まる低域カットオフ周波数もｆcin と等しくなる。
差動増幅器（図４参照）におけるコンデンサの大型化の
問題が改善されている。まず、図１に示す本実施例にお
いて、差動増幅器ＯＰの入力側に設けられているカップ
リングコンデンサＣAIとインピーダンス回路ＺA1，ＺA2
及び可変定電流源ＩA によって決まる低域カットオフ周
波数ｆcin は、可変定電流源ＩA のインピーダンス及び
差動増幅器ＯＰの入力インピーダンスが極めて高いの
で、ほぼインピーダンス回路ＺA1，ＺA2とカップリング
コンデンサＣAIによって決まるので、 ｆcin ＝１／｛２πＣAIＺA1ＺA2／（ＺA1＋ＺA2）｝ …(5) であり、同様に、カップリングコンデンサＣBIとインピ
ーダンス回路ＺB1，ＺB2及び可変定電流源ＩB によって
決まる低域カットオフ周波数もｆcin と等しくなる。
【００２０】更に、帰還抵抗ＲAFとコンデンサＣAFによ
って決まる高域カットオフ周波数ｆcAF は、 ｆcAF ＝１／２πＣAFＲAF …(6) であり、帰還抵抗ＲBFとコンデンサＣBFによって決まる
高域カットオフ周波数ｆcBF もｆcAF と等しくなる。
って決まる高域カットオフ周波数ｆcAF は、 ｆcAF ＝１／２πＣAFＲAF …(6) であり、帰還抵抗ＲBFとコンデンサＣBFによって決まる
高域カットオフ周波数ｆcBF もｆcAF と等しくなる。
【００２１】一方、図４に示した従来の差動増幅器の入
力側に設けられているカップリングコンデンサＣA1と抵
抗ＲA1及び帰還コンデンサＣA2によって決まる、入力信
号の低域カットオフ周波数ｆc は、前述した如く、 ｆc ＝（ＣA1＋ＣA2）／（２πＲA1ＣA1ＣA2） …(7) である。そして、この式(7) から明らかなように、従来
の差動増幅器にあっては、カップリングコンデンサＣA1
と帰還コンデンサＣA2の容量値を等しくした場合（ＣA1
＝ＣA2）に、これらのコンデンサを最も小さくすること
が可能となり、その場合の低域カットオフ周波数ｆ
c は、 ｆc ＝１／πＣA1ＲA1 …(8) となる。
力側に設けられているカップリングコンデンサＣA1と抵
抗ＲA1及び帰還コンデンサＣA2によって決まる、入力信
号の低域カットオフ周波数ｆc は、前述した如く、 ｆc ＝（ＣA1＋ＣA2）／（２πＲA1ＣA1ＣA2） …(7) である。そして、この式(7) から明らかなように、従来
の差動増幅器にあっては、カップリングコンデンサＣA1
と帰還コンデンサＣA2の容量値を等しくした場合（ＣA1
＝ＣA2）に、これらのコンデンサを最も小さくすること
が可能となり、その場合の低域カットオフ周波数ｆ
c は、 ｆc ＝１／πＣA1ＲA1 …(8) となる。
【００２２】したがって、上記式(5) と(8) を比較すれ
ば、回路の大型化を招来することなく、ＲA1＝ＺA1ＺA2
／（ＺA1＋ＺA2）の関係と成るようにインピーダンス回
路の抵抗値を決めることが容易なことは半導体製造技術
では明らかであるので、本実施例では、カップリングコ
ンデンサＣAIを従来と較べて２分の１（即ち、ＣAI＝Ｃ
A1／２）にすることができる。
ば、回路の大型化を招来することなく、ＲA1＝ＺA1ＺA2
／（ＺA1＋ＺA2）の関係と成るようにインピーダンス回
路の抵抗値を決めることが容易なことは半導体製造技術
では明らかであるので、本実施例では、カップリングコ
ンデンサＣAIを従来と較べて２分の１（即ち、ＣAI＝Ｃ
A1／２）にすることができる。
【００２３】尚、本実施例において入出力間のアイソレ
ーションが十分に取れるようにするために、低域カット
オフ周波数ｆcin と高域カットオフ周波数ｆcAF を、例
えば一般的に使用される条件に基づいて、ｆcin ＝１０
×ｆcAF に設定したとしても、ＺA1ＺA2／（ＺA1＋
ＺA2）の抵抗値は通常５０Ω程度であり、更に、帰還抵
抗ＲAFは通常５０ｋΩ程度とすることができるので、帰
還コンデンサＣAFとカップリングコンデンサＣAIの値
は、ＣAF＝０．０１×ＣAI程度となる。
ーションが十分に取れるようにするために、低域カット
オフ周波数ｆcin と高域カットオフ周波数ｆcAF を、例
えば一般的に使用される条件に基づいて、ｆcin ＝１０
×ｆcAF に設定したとしても、ＺA1ＺA2／（ＺA1＋
ＺA2）の抵抗値は通常５０Ω程度であり、更に、帰還抵
抗ＲAFは通常５０ｋΩ程度とすることができるので、帰
還コンデンサＣAFとカップリングコンデンサＣAIの値
は、ＣAF＝０．０１×ＣAI程度となる。
【００２４】この結果、本実施例によれば、帰還コンデ
ンサＣAFとカップリングコンデンサＣAIの両方とも、従
来の技術（図４参照）と較べて小さくすることができ
る。
ンサＣAFとカップリングコンデンサＣAIの両方とも、従
来の技術（図４参照）と較べて小さくすることができ
る。
【００２５】このように、この実施例によれば、カップ
リングコンデンサＣAI及びオフセット補償用の帰還コン
デンサＣAFを小容量にすることができるので、オフセッ
ト補償回路を備えた小型の半導体差動増幅器を提供する
ことができる。特に、ＩＣ化やＬＳＩ化などを行う場合
には、半導体チップのサイズを小さくすることが可能と
成るので、極めて優れた効果を発揮する。
リングコンデンサＣAI及びオフセット補償用の帰還コン
デンサＣAFを小容量にすることができるので、オフセッ
ト補償回路を備えた小型の半導体差動増幅器を提供する
ことができる。特に、ＩＣ化やＬＳＩ化などを行う場合
には、半導体チップのサイズを小さくすることが可能と
成るので、極めて優れた効果を発揮する。
【００２６】次に、第２の実施例を図２に基いて説明す
る。尚、この実施例は図１に示した第１の実施例に基く
より具体的な例であり、ＧａＡｓＭＥＳＦＥＴで形成さ
れたＳＣＦＬ形式の半導体差動増幅器である。又、図２
において図１と同一又は相当する部分を同一符号で示し
ている。
る。尚、この実施例は図１に示した第１の実施例に基く
より具体的な例であり、ＧａＡｓＭＥＳＦＥＴで形成さ
れたＳＣＦＬ形式の半導体差動増幅器である。又、図２
において図１と同一又は相当する部分を同一符号で示し
ている。
【００２７】まず、図１の差動増幅器（本体部分）ＯＰ
に対応する回路構成を説明すると、図２において、電源
ＶDDに２個の大電力型ダイオードＤp1，Ｄp2が順方向接
続されており、差動対を構成するＧａＡｓＭＥＳＦＥＴ
（以下、ＦＥＴという）ｑ1，ｑ2 の各ドレインが、負
荷抵抗ＲL1，ＲL2を介して、ダイオードＤp2のカソード
に接続されている。又、ＦＥＴ ｑ1 ，ｑ2 の共通ソー
ス接点がＦＥＴ ｑ3のドレインソース路ないし抵抗ｒ
1 を介して電源ＶSSに接続されており、ＦＥＴｑ3 がゲ
ートに常に印加される定電圧ＶCSよって決まる定電流Ｉ
c1を流すことによって、上記差動対を構成するＦＥＴ
ｑ1 ，ｑ2 及び負荷抵抗ＲL1，ＲL2の直流バイアスを設
定している。
に対応する回路構成を説明すると、図２において、電源
ＶDDに２個の大電力型ダイオードＤp1，Ｄp2が順方向接
続されており、差動対を構成するＧａＡｓＭＥＳＦＥＴ
（以下、ＦＥＴという）ｑ1，ｑ2 の各ドレインが、負
荷抵抗ＲL1，ＲL2を介して、ダイオードＤp2のカソード
に接続されている。又、ＦＥＴ ｑ1 ，ｑ2 の共通ソー
ス接点がＦＥＴ ｑ3のドレインソース路ないし抵抗ｒ
1 を介して電源ＶSSに接続されており、ＦＥＴｑ3 がゲ
ートに常に印加される定電圧ＶCSよって決まる定電流Ｉ
c1を流すことによって、上記差動対を構成するＦＥＴ
ｑ1 ，ｑ2 及び負荷抵抗ＲL1，ＲL2の直流バイアスを設
定している。
【００２８】ＦＥＴ ｑ1 のドレインに発生する信号Ｓ
L1は、ＦＥＴ ｑ4 ，ｑ5 とダイオードＤ1 ，Ｄ2 及び
抵抗ｒ2 によって形成されているソースホロワ形式の第
１のレベルシフト回路と、ＦＥＴ ｑ6 ，ｑ7 及び抵抗
ｒ3 によって形成されているソースフォロワ形式の第１
の出力段を介して反転出力端子ＱB に出力される。
L1は、ＦＥＴ ｑ4 ，ｑ5 とダイオードＤ1 ，Ｄ2 及び
抵抗ｒ2 によって形成されているソースホロワ形式の第
１のレベルシフト回路と、ＦＥＴ ｑ6 ，ｑ7 及び抵抗
ｒ3 によって形成されているソースフォロワ形式の第１
の出力段を介して反転出力端子ＱB に出力される。
【００２９】即ち、第１のレベルシフト回路において
は、ゲートに定電圧ＶCSが印加されるＦＥＴ ｑ5 が流
す定電流Ｉc2によって、ＦＥＴ ｑ4 及びダイオードＤ
1 ，Ｄ2 の直流バイアスが設定されているので、信号Ｓ
L1はＦＥＴ ｑ4 によって電力増幅されると共に、ダイ
オードＤ1 ，Ｄ2 の順方向電圧分だけレベルシフトされ
て、第１の出力段のＦＥＴ ｑ6 のゲートに供給され
る。第１の出力段においては、ゲートに定電圧ＶCSが印
加されるＦＥＴ ｑ7 が流す定電流Ｉc3によってＦＥＴ
ｑ6 の直流バイアスが設定されているので、ＦＥＴ
ｑ6 は、ゲートに供給された信号を電力増幅して反転出
力端子ＱB へ出力する。
は、ゲートに定電圧ＶCSが印加されるＦＥＴ ｑ5 が流
す定電流Ｉc2によって、ＦＥＴ ｑ4 及びダイオードＤ
1 ，Ｄ2 の直流バイアスが設定されているので、信号Ｓ
L1はＦＥＴ ｑ4 によって電力増幅されると共に、ダイ
オードＤ1 ，Ｄ2 の順方向電圧分だけレベルシフトされ
て、第１の出力段のＦＥＴ ｑ6 のゲートに供給され
る。第１の出力段においては、ゲートに定電圧ＶCSが印
加されるＦＥＴ ｑ7 が流す定電流Ｉc3によってＦＥＴ
ｑ6 の直流バイアスが設定されているので、ＦＥＴ
ｑ6 は、ゲートに供給された信号を電力増幅して反転出
力端子ＱB へ出力する。
【００３０】一方、ＦＥＴ ｑ2 のドレインに発生する
信号ＳL2は、ＦＥＴ ｑ8 ，ｑ9 とダイオードＤ3 ，Ｄ
4 及び抵抗ｒ4 によって形成されているソースホロワ形
式の第２のレベルシフト回路と、ＦＥＴ ｑ10，ｑ11及
び抵抗ｒ5 によって形成されているソースフォロワ形式
の第２の出力段を介して非反転出力端子ＱA に出力され
る。
信号ＳL2は、ＦＥＴ ｑ8 ，ｑ9 とダイオードＤ3 ，Ｄ
4 及び抵抗ｒ4 によって形成されているソースホロワ形
式の第２のレベルシフト回路と、ＦＥＴ ｑ10，ｑ11及
び抵抗ｒ5 によって形成されているソースフォロワ形式
の第２の出力段を介して非反転出力端子ＱA に出力され
る。
【００３１】即ち、第２のレベルシフト回路において
は、ゲートに定電圧ＶCSが印加されるＦＥＴ ｑ9 が流
す定電流Ｉc4によって、ＦＥＴ ｑ8 及びダイオードＤ
3 ，Ｄ4 の直流バイアスが設定されているので、信号Ｓ
L2はＦＥＴ ｑ8 によって電力増幅されると共に、ダイ
オードＤ3 ，Ｄ4 の順方向電圧分だけレベルシフトされ
て、第２の出力段のＦＥＴ ｑ10のゲートに供給され
る。第２の出力段においては、ゲートに定電圧ＶCSが印
加されるＦＥＴ ｑ11が流す定電流Ｉc5によってＦＥＴ
ｑ10の直流バイアスが設定されているので、ＦＥＴ
ｑ10は、ゲートに供給された信号を電力増幅して非反転
出力端子ＱA へ出力する。
は、ゲートに定電圧ＶCSが印加されるＦＥＴ ｑ9 が流
す定電流Ｉc4によって、ＦＥＴ ｑ8 及びダイオードＤ
3 ，Ｄ4 の直流バイアスが設定されているので、信号Ｓ
L2はＦＥＴ ｑ8 によって電力増幅されると共に、ダイ
オードＤ3 ，Ｄ4 の順方向電圧分だけレベルシフトされ
て、第２の出力段のＦＥＴ ｑ10のゲートに供給され
る。第２の出力段においては、ゲートに定電圧ＶCSが印
加されるＦＥＴ ｑ11が流す定電流Ｉc5によってＦＥＴ
ｑ10の直流バイアスが設定されているので、ＦＥＴ
ｑ10は、ゲートに供給された信号を電力増幅して非反転
出力端子ＱA へ出力する。
【００３２】このように、本実施例の差動増幅器（本体
部分）は、ＦＥＴ ｑ1 〜ｑ11と、ダイオードＤp1，Ｄ
p2，Ｄ1 〜Ｄ4 、及び抵抗ＲL1，ＲL2，ｒ1 〜ｒ5 によ
って構成されている。
部分）は、ＦＥＴ ｑ1 〜ｑ11と、ダイオードＤp1，Ｄ
p2，Ｄ1 〜Ｄ4 、及び抵抗ＲL1，ＲL2，ｒ1 〜ｒ5 によ
って構成されている。
【００３３】次に、図１中の差動増幅器ＯＰの入力側に
接続されている入力バイアス設定回路及びオフセット補
償回路の一部分に対応する構成を説明する。図２におい
て、電源ＶDDとグランド端子間に直列接続されている抵
抗ＲA1，ＲA2及びダイオードＤA1〜ＤA6によって、第
１，第２のインピーダンス回路（図１参照）ＺA1，ＺA2
が形成され、同様に、電源ＶDDとグランド端子間に直列
接続されている抵抗ＲB1，ＲB2及びダイオードＤB1〜Ｄ
B6によって、第３，第４のインピーダンス回路（図１参
照）ＺB1，ＺB2が形成されている。そして、ダイオード
ＤA4のカソードがＦＥＴ ｑ1 のゲート（非反転入力端
子に相当する）に接続されると共に、カップリングコン
デンサＣAIを介して入力信号Ｓinの入力端子に接続され
ている。又、ダイオードＤB4のカソードがＦＥＴ ｑ2
のゲート（反転入力端子に相当する）に接続されると共
に、カップリングコンデンサＣBIを介してグランド端子
に接続されている。
接続されている入力バイアス設定回路及びオフセット補
償回路の一部分に対応する構成を説明する。図２におい
て、電源ＶDDとグランド端子間に直列接続されている抵
抗ＲA1，ＲA2及びダイオードＤA1〜ＤA6によって、第
１，第２のインピーダンス回路（図１参照）ＺA1，ＺA2
が形成され、同様に、電源ＶDDとグランド端子間に直列
接続されている抵抗ＲB1，ＲB2及びダイオードＤB1〜Ｄ
B6によって、第３，第４のインピーダンス回路（図１参
照）ＺB1，ＺB2が形成されている。そして、ダイオード
ＤA4のカソードがＦＥＴ ｑ1 のゲート（非反転入力端
子に相当する）に接続されると共に、カップリングコン
デンサＣAIを介して入力信号Ｓinの入力端子に接続され
ている。又、ダイオードＤB4のカソードがＦＥＴ ｑ2
のゲート（反転入力端子に相当する）に接続されると共
に、カップリングコンデンサＣBIを介してグランド端子
に接続されている。
【００３４】更に、ＦＥＴ ｑA ，ｑB ，ｑAB及び抵抗
ｒABによって、第１，第２の可変定電流源（図１参照）
ＩA ，ＩB が形成されている。即ち、図２において、差
動対を構成するＦＥＴ ｑA ，ｑB の共通ソース接点が
ＦＥＴ ｑABのドレインソース路ないし抵抗ｒABを介し
て電源ＶSSに接続され、ＦＥＴ ｑA のドレインがダイ
オードＤA2のカソードに接続されると共に、ＦＥＴ ｑ
B のドレインがダイオードＤB2のカソードに接続されて
いる。そして、ゲートに定電圧ＶCSが印加されているＦ
ＥＴ ｑABが流す定電流ＩABによってＦＥＴ ｑA ，ｑ
B の直流バイアスが設定されると共に、ＦＥＴ ｑA ，
ｑB の各ドレイン電流ＩA ，ＩB が、後述する帰還回路
を介してゲートに入力される帰還電圧ＶAF，ＶBFに従っ
て流れるようになっている。
ｒABによって、第１，第２の可変定電流源（図１参照）
ＩA ，ＩB が形成されている。即ち、図２において、差
動対を構成するＦＥＴ ｑA ，ｑB の共通ソース接点が
ＦＥＴ ｑABのドレインソース路ないし抵抗ｒABを介し
て電源ＶSSに接続され、ＦＥＴ ｑA のドレインがダイ
オードＤA2のカソードに接続されると共に、ＦＥＴ ｑ
B のドレインがダイオードＤB2のカソードに接続されて
いる。そして、ゲートに定電圧ＶCSが印加されているＦ
ＥＴ ｑABが流す定電流ＩABによってＦＥＴ ｑA ，ｑ
B の直流バイアスが設定されると共に、ＦＥＴ ｑA ，
ｑB の各ドレイン電流ＩA ，ＩB が、後述する帰還回路
を介してゲートに入力される帰還電圧ＶAF，ＶBFに従っ
て流れるようになっている。
【００３５】次に、図１中の帰還回路に対応する部分
（オフセット補償回路の残余の部分）に対応する回路構
成を説明すると、反転出力端子ＱB とＦＥＴ ｑA のゲ
ート間に、帰還抵抗ＲAFと帰還コンデンサＣAFから成る
低域通過型フィルタが接続され、この抵抗ＲAFとコンデ
ンサＣAFの接続接点ｘA に発生する帰還電圧ＶAFがＦＥ
Ｔ ｑA のゲートに供給されると共に、非反転出力端子
ＱA とＦＥＴ ｑB のゲート間に、帰還抵抗ＲBFと帰還
コンデンサＣBFから成る低域通過型フィルタが接続さ
れ、この抵抗ＲBFとコンデンサＣBFの接続接点ｘB に発
生する帰還電圧ＶBFがＦＥＴ ｑB のゲートに供給され
ている。
（オフセット補償回路の残余の部分）に対応する回路構
成を説明すると、反転出力端子ＱB とＦＥＴ ｑA のゲ
ート間に、帰還抵抗ＲAFと帰還コンデンサＣAFから成る
低域通過型フィルタが接続され、この抵抗ＲAFとコンデ
ンサＣAFの接続接点ｘA に発生する帰還電圧ＶAFがＦＥ
Ｔ ｑA のゲートに供給されると共に、非反転出力端子
ＱA とＦＥＴ ｑB のゲート間に、帰還抵抗ＲBFと帰還
コンデンサＣBFから成る低域通過型フィルタが接続さ
れ、この抵抗ＲBFとコンデンサＣBFの接続接点ｘB に発
生する帰還電圧ＶBFがＦＥＴ ｑB のゲートに供給され
ている。
【００３６】尚、これらの帰還抵抗ＲAFとＲBFは、夫々
２分の１の抵抗値ＲAF／２とＲAF／２及び抵抗値ＲBF／
２とＲBF／２となる中点の間に、小容量のコデンデンサ
Ｃcup が接続されている。かかるコンデンサＣcup を設
ける理由は次の通りである。この実施例の半導体差動増
幅器を例えばＩＣやＬＳＩ等のように同一の半導体チッ
プ上に形成して高周波増幅器とする場合に、配線自体の
ワイヤインダクタンスとＦＥＴ ｑA ，ｑB のゲート容
量等に起因して、ギガヘルツ（ＧＨｚ）帯域内に共振点
が存在し、発振等の現象を引き起こす場合があり、帰還
回路内にこのようなコンデンサＣcup を設けることによ
って、ギガヘルツ（ＧＨｚ）帯域の信号成分を除去して
発振等の発生を防止している。尚、化合物半導体プロセ
スで製造する場合には、コンデンサＣcup をＭＩＭ容量
で実現することができる。
２分の１の抵抗値ＲAF／２とＲAF／２及び抵抗値ＲBF／
２とＲBF／２となる中点の間に、小容量のコデンデンサ
Ｃcup が接続されている。かかるコンデンサＣcup を設
ける理由は次の通りである。この実施例の半導体差動増
幅器を例えばＩＣやＬＳＩ等のように同一の半導体チッ
プ上に形成して高周波増幅器とする場合に、配線自体の
ワイヤインダクタンスとＦＥＴ ｑA ，ｑB のゲート容
量等に起因して、ギガヘルツ（ＧＨｚ）帯域内に共振点
が存在し、発振等の現象を引き起こす場合があり、帰還
回路内にこのようなコンデンサＣcup を設けることによ
って、ギガヘルツ（ＧＨｚ）帯域の信号成分を除去して
発振等の発生を防止している。尚、化合物半導体プロセ
スで製造する場合には、コンデンサＣcup をＭＩＭ容量
で実現することができる。
【００３７】次に、かかる実施例の動作を説明する。差
動増幅器（本体部分）の電圧利得（オープンループゲイ
ン）Ｇは、ＦＥＴ ｑA ，ｑB の相互コンダクタンスを
共にｇm 、負荷抵抗ＲL1，ＲL2の抵抗値を共にＲL で表
すと、ほぼＧ＝ｇm ＲL となる。入力信号Ｓinは、カッ
プリングコンデンサＣAIによって所定の直流成分が除去
された後、抵抗ＲA1，ＲA2及びダイオードＤA1〜ＤA6に
よって直流バイスされてＦＥＴ ｑ1 のゲートに入力さ
れ、増幅された差動出力信号が出力端子ＱA，ＱB 間に
出力される。
動増幅器（本体部分）の電圧利得（オープンループゲイ
ン）Ｇは、ＦＥＴ ｑA ，ｑB の相互コンダクタンスを
共にｇm 、負荷抵抗ＲL1，ＲL2の抵抗値を共にＲL で表
すと、ほぼＧ＝ｇm ＲL となる。入力信号Ｓinは、カッ
プリングコンデンサＣAIによって所定の直流成分が除去
された後、抵抗ＲA1，ＲA2及びダイオードＤA1〜ＤA6に
よって直流バイスされてＦＥＴ ｑ1 のゲートに入力さ
れ、増幅された差動出力信号が出力端子ＱA，ＱB 間に
出力される。
【００３８】出力端子ＱA ，ＱB 間に生じる差動出力信
号中の出力オフセット電圧ＶOSが帰還抵抗ＲAF，ＲBF及
びコンデンサＣAF，ＣBFより形成されている帰還回路を
通過し、帰還電圧ＶA ，ＶB としてＦＥＴ ｑA ，ｑB
のゲートに供給される。そして、ＦＥＴ ｑA ，ｑB の
ゲート入力電圧ＶA ，ＶB 対ドレイン電流ＩA ，ＩBの
夫々の比をｇmA，ｇmB（＝ｇmA）と表すと、この実施例
においても前記式(4)が満足されて、出力オフセット電
圧ＶOSが低減される。更に、前記第１の実施例において
説明した原理に基づいて、カップリングコンデンサ
ＣAI，ＣBI及び帰還コンデンサＣAF，ＣBFの容量を小さ
くすることができるので、例えば、ＩＣ化やＬＳＩ化な
どを行った場合に、半導体チップを小さくすることがで
きる。
号中の出力オフセット電圧ＶOSが帰還抵抗ＲAF，ＲBF及
びコンデンサＣAF，ＣBFより形成されている帰還回路を
通過し、帰還電圧ＶA ，ＶB としてＦＥＴ ｑA ，ｑB
のゲートに供給される。そして、ＦＥＴ ｑA ，ｑB の
ゲート入力電圧ＶA ，ＶB 対ドレイン電流ＩA ，ＩBの
夫々の比をｇmA，ｇmB（＝ｇmA）と表すと、この実施例
においても前記式(4)が満足されて、出力オフセット電
圧ＶOSが低減される。更に、前記第１の実施例において
説明した原理に基づいて、カップリングコンデンサ
ＣAI，ＣBI及び帰還コンデンサＣAF，ＣBFの容量を小さ
くすることができるので、例えば、ＩＣ化やＬＳＩ化な
どを行った場合に、半導体チップを小さくすることがで
きる。
【００３９】尚、この実施例では、入力側のインピーダ
ンス回路を複数のダイオードで実現したが、抵抗やＦＥ
Ｔその他のデバイスによって形成してもよい。
ンス回路を複数のダイオードで実現したが、抵抗やＦＥ
Ｔその他のデバイスによって形成してもよい。
【００４０】
【発明の効果】以上説明したように本発明によれば、カ
ップリングコンデンサを介して入力される入力信号を差
動増幅する差動増幅部を備える半導体差動増幅器におい
て、前記差動増幅部から出力される差動出力信号より所
定の低域カットオフ周波数以下の電圧を検出する低域通
過フィルタと、該低域通過フィルタから出力される前記
電圧に応じて前記差動増幅部の入力直流バイアスを調整
するバイアス調整回路とを有するオフセット補償回路を
具備する構成としたので、差動増幅部に存在する入力オ
フセット電圧に起因してその差動増幅部から出力オフセ
ット電圧が発生しても、前記低域通過フィルタがこの出
力オフセット電圧を検出し、更に、前記バイアス調整回
路がその出力オフセット電圧の増減変化に応じて差動増
幅部の入力直流バイアスを調整する。即ち、出力オフセ
ット電圧が増加すると入力直流バイアスの電圧レベルを
下げることで、入力オフセット電圧を低減する方向へ入
力直流バイアスを調整するので、出力オフセット電圧を
自動的に抑制する。更に、前記バイアス調整回路の内部
インピーダンスを高くすることにより、差動増幅部の入
力段と前記低域通過フィルタとを効果的に分離でき、前
記カップリングコンデンサ及び低域通過フィルタを構成
するのに必要なコンデンサを小容量にすることができ、
その結果、小型の半導体差動増幅器を提供することがで
きる。
ップリングコンデンサを介して入力される入力信号を差
動増幅する差動増幅部を備える半導体差動増幅器におい
て、前記差動増幅部から出力される差動出力信号より所
定の低域カットオフ周波数以下の電圧を検出する低域通
過フィルタと、該低域通過フィルタから出力される前記
電圧に応じて前記差動増幅部の入力直流バイアスを調整
するバイアス調整回路とを有するオフセット補償回路を
具備する構成としたので、差動増幅部に存在する入力オ
フセット電圧に起因してその差動増幅部から出力オフセ
ット電圧が発生しても、前記低域通過フィルタがこの出
力オフセット電圧を検出し、更に、前記バイアス調整回
路がその出力オフセット電圧の増減変化に応じて差動増
幅部の入力直流バイアスを調整する。即ち、出力オフセ
ット電圧が増加すると入力直流バイアスの電圧レベルを
下げることで、入力オフセット電圧を低減する方向へ入
力直流バイアスを調整するので、出力オフセット電圧を
自動的に抑制する。更に、前記バイアス調整回路の内部
インピーダンスを高くすることにより、差動増幅部の入
力段と前記低域通過フィルタとを効果的に分離でき、前
記カップリングコンデンサ及び低域通過フィルタを構成
するのに必要なコンデンサを小容量にすることができ、
その結果、小型の半導体差動増幅器を提供することがで
きる。
【図１】本発明による第１の実施例を示す回路図であ
る。
る。
【図２】本発明による第２の実施例を示す回路図であ
る。
る。
【図３】従来の半導体差動増幅器における問題点を説明
するための回路図である。
するための回路図である。
【図４】従来の半導体差動増幅器における問題点を更に
説明するための回路図である。
説明するための回路図である。
ＯＰ…差動増幅器（本体部分）、ＺA1，ＺA2，ＺB1，Ｚ
B2…インピーダンス回路、ＣAI，ＣBI……カップリング
コンデンサ、ＩA ，ＩB …可変電流源回路、ＲAF，ＲBF
…帰還抵抗、ＣAF，ＣBF…帰還コンデンサ、ｑ1 〜
ｑ11，ｑA ，ｑB ，ｑAB…ＦＥＴ、Ｄp1，Ｄp2，Ｄ1 〜
Ｄ3 ，ＤA1〜ＤA6，ＤB1〜ＤB6…ダイオード、ＲL1，Ｒ
L2…負荷抵抗、ｒ1 〜ｒ5 ，ｒAB，ＲA1，ＲA2，ＲB1，
ＲB2…抵抗、Ｃcup …コンデンサ。
B2…インピーダンス回路、ＣAI，ＣBI……カップリング
コンデンサ、ＩA ，ＩB …可変電流源回路、ＲAF，ＲBF
…帰還抵抗、ＣAF，ＣBF…帰還コンデンサ、ｑ1 〜
ｑ11，ｑA ，ｑB ，ｑAB…ＦＥＴ、Ｄp1，Ｄp2，Ｄ1 〜
Ｄ3 ，ＤA1〜ＤA6，ＤB1〜ＤB6…ダイオード、ＲL1，Ｒ
L2…負荷抵抗、ｒ1 〜ｒ5 ，ｒAB，ＲA1，ＲA2，ＲB1，
ＲB2…抵抗、Ｃcup …コンデンサ。
Claims (3)
- 【請求項１】 カップリングコンデンサを介して入力さ
れる入力信号を差動増幅する差動増幅部を備える半導体
差動増幅器において、 前記差動増幅部から出力される差動出力信号より所定の
低域カットオフ周波数以下の電圧を検出する低域通過フ
ィルタと、該低域通過フィルタから出力される前記電圧
に応じて前記差動増幅部の入力直流バイアスを調整する
バイアス調整回路とを有するオフセット補償回路を具備
することを特徴とする半導体差動増幅器。 - 【請求項２】 カップリングコンデンサを介して入力さ
れる入力信号を所定の直流バイアスする直流バイアス回
路と、該直流バイアス回路に発生する信号を差動増幅す
る差動増幅部とを備える半導体差動増幅器において、 前記差動増幅部から出力される差動出力信号より所定の
低域カットオフ周波数以下の電圧を検出する低域通過フ
ィルタと、該低域通過フィルタから出力される前記電圧
に応じて前記直流バイアス回路の直流バイアス電圧を調
整すると共に、該直流バイアス回路の内部インピーダン
スより高い内部インピーダンスを有するバイアス調整回
路とを有するオフセット補償回路を具備することを特徴
とする半導体差動増幅器。 - 【請求項３】 前記半導体差動増幅器は、ＧａＡｓ化合
物半導体デバイスで形成されていることを特徴とする請
求項１又は請求項２に記載の半導体差動増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6029760A JPH07240640A (ja) | 1994-02-28 | 1994-02-28 | 半導体差動増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6029760A JPH07240640A (ja) | 1994-02-28 | 1994-02-28 | 半導体差動増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07240640A true JPH07240640A (ja) | 1995-09-12 |
Family
ID=12285033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6029760A Pending JPH07240640A (ja) | 1994-02-28 | 1994-02-28 | 半導体差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07240640A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6771122B2 (en) | 2002-05-03 | 2004-08-03 | Samsung Electronics, Co., Ltd. | DC offset compensation circuit of closed loop operational amplifier and method of compensating for DC offset |
| EP1820270A2 (en) * | 2004-12-07 | 2007-08-22 | World Energy Labs (2), Inc. | Amplifier system with current-mode servo feedback |
| US7532065B2 (en) * | 2005-07-12 | 2009-05-12 | Agere Systems Inc. | Analog amplifier having DC offset cancellation circuit and method of offset cancellation for analog amplifiers |
| US7560957B2 (en) | 2005-07-12 | 2009-07-14 | Agere Systems Inc. | High-speed CML circuit design |
| JP2013078051A (ja) * | 2011-09-30 | 2013-04-25 | Sumitomo Electric Ind Ltd | 増幅装置 |
| JP2013141084A (ja) * | 2011-12-28 | 2013-07-18 | Fujitsu Ltd | エンファシス回路 |
| US8742852B2 (en) | 2011-05-06 | 2014-06-03 | Sumitomo Electric Industries, Ltd. | Optical receiver compensating input offset |
| US8941440B2 (en) | 2012-03-02 | 2015-01-27 | Sumitomo Electric Industries, Ltd. | Differential circuit compensating gain enhancement due to self heating of transistors |
| US9030257B2 (en) | 2011-12-02 | 2015-05-12 | Sumitomo Electric Industries, Ltd. | Differential circuit compensated with self-heating effect of active device |
| JP2016005067A (ja) * | 2014-06-16 | 2016-01-12 | 日本電信電話株式会社 | センサインターフェース装置とその方法 |
| US9660601B2 (en) | 2015-05-08 | 2017-05-23 | Sumitomo Electric Industries, Ltd. | Amplifier with compensation of gain in low frequencies |
-
1994
- 1994-02-28 JP JP6029760A patent/JPH07240640A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6771122B2 (en) | 2002-05-03 | 2004-08-03 | Samsung Electronics, Co., Ltd. | DC offset compensation circuit of closed loop operational amplifier and method of compensating for DC offset |
| EP1820270A2 (en) * | 2004-12-07 | 2007-08-22 | World Energy Labs (2), Inc. | Amplifier system with current-mode servo feedback |
| EP1820270A4 (en) * | 2004-12-07 | 2009-09-30 | World Energy Labs 2 Inc | RETENTION AMPLIFIER SYSTEM WITH CURRENT MODE |
| US7532065B2 (en) * | 2005-07-12 | 2009-05-12 | Agere Systems Inc. | Analog amplifier having DC offset cancellation circuit and method of offset cancellation for analog amplifiers |
| US7560957B2 (en) | 2005-07-12 | 2009-07-14 | Agere Systems Inc. | High-speed CML circuit design |
| US7755421B2 (en) | 2005-07-12 | 2010-07-13 | Agere Systems Inc. | Analog amplifier having DC offset cancellation circuit and method of offset cancellation for analog amplifiers |
| US8742852B2 (en) | 2011-05-06 | 2014-06-03 | Sumitomo Electric Industries, Ltd. | Optical receiver compensating input offset |
| JP2013078051A (ja) * | 2011-09-30 | 2013-04-25 | Sumitomo Electric Ind Ltd | 増幅装置 |
| US8872585B2 (en) | 2011-09-30 | 2014-10-28 | Sumitomo Electric Industries, Ltd. | Amplifier for receiving optical signals complementary to each other |
| US9030257B2 (en) | 2011-12-02 | 2015-05-12 | Sumitomo Electric Industries, Ltd. | Differential circuit compensated with self-heating effect of active device |
| JP2013141084A (ja) * | 2011-12-28 | 2013-07-18 | Fujitsu Ltd | エンファシス回路 |
| US8941440B2 (en) | 2012-03-02 | 2015-01-27 | Sumitomo Electric Industries, Ltd. | Differential circuit compensating gain enhancement due to self heating of transistors |
| JP2016005067A (ja) * | 2014-06-16 | 2016-01-12 | 日本電信電話株式会社 | センサインターフェース装置とその方法 |
| US9660601B2 (en) | 2015-05-08 | 2017-05-23 | Sumitomo Electric Industries, Ltd. | Amplifier with compensation of gain in low frequencies |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6748204B1 (en) | Mixer noise reduction technique | |
| US7362174B2 (en) | Current-controlled CMOS (C3MOS) wideband input data amplifier for reduced differential and common-mode reflection | |
| US6943631B2 (en) | DC-coupled multi-stage amplifier using all-pass resistive/capacitive network for level shifting | |
| US6472941B2 (en) | Distributed amplifier with terminating circuit capable of improving gain flatness at low frequencies | |
| US7576587B2 (en) | On-chip source termination in communication systems | |
| US20030184384A1 (en) | Voltage-limited distributed current source for ultra-broadband impedance termination | |
| US20060066399A1 (en) | Amplifier arrangement having an adjustable gain, and use thereof | |
| JPH07240640A (ja) | 半導体差動増幅器 | |
| US6784749B1 (en) | Limiting amplifier with active inductor | |
| US6437612B1 (en) | Inductor-less RF/IF CMOS buffer for 50Ω off-chip load driving | |
| US6441688B1 (en) | Single-to-differential buffer amplifier | |
| EP1039629B1 (en) | An amplifier circuit arrangement | |
| Voinigescu et al. | Design methodology and applications of SiGe BiCMOS cascode opamps with up to 37-GHz unity gain bandwidth | |
| JP3470797B2 (ja) | バッファ回路 | |
| JPH0851318A (ja) | 利得可変回路とその集積回路 | |
| US6624704B1 (en) | High speed high current gain operational amplifier | |
| JPH01188112A (ja) | マイクロ波線形増幅器 | |
| US20070146078A1 (en) | Selective amplifier | |
| US7612609B1 (en) | Self-stabilizing differential load circuit with well controlled complex impedance | |
| US20210367558A1 (en) | Doherty amplifier | |
| US20240154608A1 (en) | High-speed wide-band low-power level shifter for high-speed applications | |
| EP4318944A1 (en) | Biasing of travelling wave amplifiers | |
| US11929539B2 (en) | Directional coupler and semiconductor chip | |
| Maxim | A 54 dBO+ 42 dB 10 Gb/s SiGe Transimpedance-Limiting Amplifier Using Bootstrap Photodiode Capacitance Neutralization and Vertical Threshold Adjustment | |
| Ng et al. | 1 GHz opamp-based bandpass filter |