JPH07240633A - Semiconductor amplifier - Google Patents

Abstract

PURPOSE:To provide a semiconductor amplifier capable of substantially suppressing the fluctuation of a voltage amplification factor against the change of an ambient temperature or the like and performing a high-speed operation. CONSTITUTION:Output loads (5, 6) are connected through cascade-connected electric field-effect transistors (q3, q4) to the electric field effect transistors (q1, q2) constituting a differential pair. Further, input signals (Vin, VBin) are inputted through prescribed level shifting circuits (3, 4) to the gates of the electric field effect transistors (q1, q2) and DC bias circuits (7, 8) for impressing a DC bias voltage (Vref) are connected to the gate of the electric field effect transistors (q3, q4). The DC bias circuits (7, 8) are constituted of elements or circuits provided with a temperature coefficient for cancelling the temperature coefficients of the level shifting circuits (3, 4) and the loads (5, 6).

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の分野】本発明は、カスケード接続を用いた差
動増幅回路を有する半導体増幅器に関し、特に、温度変
動に起因する電圧増幅率の変動を低減する半導体増幅器
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor amplifier having a differential amplifier circuit using cascade connection, and more particularly to a semiconductor amplifier which reduces fluctuations in voltage amplification factor due to temperature fluctuations.

【０００２】[0002]

【従来の技術】カスケード接続を用いた差動増幅回路を
有する半導体増幅器の従来例を図５と共に説明する。か
かる半導体増幅器は、ＧａＡｓＭＥＳＦＥＴを適用した
ＳＣＦＬ形式の回路で構成されている。まず、差動増幅
回路の構成を説明すると、相互に差動対を構成するＭＥ
ＳＦＥＴ（以下、単にＦＥＴという）Ｔｒ₁ ，Ｔｒ₂ の
共通ソース接点がＦＥＴ Ｔｒ₃ のドレインソース路な
いし抵抗Ｒ_c1を介して所定電圧Ｖ_SSの電源に接続される
と共に、ＦＥＴ Ｔｒ₁ のドレインがそれにカスケード
接続されたＦＥＴ Ｔｒ₄ のソースドレイン路ないし負
荷抵抗ＲＬ₁ を介して所定の駆動電源電圧Ｖ_DD’の接点
ｐに接続され、更に、ＦＥＴ Ｔｒ₂ のドレインがそれ
にカスケード接続されたＦＥＴ Ｔｒ₅ のソースドレイ
ン路ないし負荷抵抗ＲＬ₂ を介して所定の駆動電源電圧
Ｖ_DD’の接点ｐに接続されている。尚、ＦＥＴ Ｔｒ₃
は、そのゲートに一定の直流電圧Ｖ_B が印加されること
によって、ドレインソース路に直流バイアス電流Ｉ_c1を
流す定電流源として機能している。2. Description of the Related Art A conventional example of a semiconductor amplifier having a differential amplifier circuit using cascade connection will be described with reference to FIG. Such a semiconductor amplifier is composed of a SCFL type circuit to which a GaAs MESFET is applied. First, the configuration of the differential amplifier circuit will be described. MEs that form a differential pair mutually.
The common source contact of SFETs (hereinafter simply referred to as FETs) Tr ₁ and Tr ₂ is connected to the power source of a predetermined voltage V _SS via the drain source path of the FET Tr ₃ or the resistor R _c1, and the drain of the FET Tr ₁ is It is connected to a contact p of a predetermined drive power supply voltage V _DD 'via a source / drain path of a FET Tr ₄ cascaded thereto or a load resistor RL ₁ , and further, a drain of the FET Tr ₂ is cascaded to the FET Tr. It is connected to the contact p of the predetermined driving power supply voltage V _DD 'through the source / drain path of ₅ or the load resistance RL ₂ . In addition, FET Tr ₃
Applies a constant DC voltage V _B to its gate to function as a constant current source for supplying a DC bias current I _c1 to the drain-source path.

【０００３】更に、接点ｐの駆動電源電圧Ｖ_DD’は、電
源電圧Ｖ_DD（Ｖ_DD＞Ｖ_DD’＞Ｖ_SS）に対して順方向に接
続された電力ダイオードＤ_p で設定される順方向電圧Ｖ
_p 分だけ低い電圧（Ｖ_DD−Ｖ_p ）となっている。更に
又、電源電圧Ｖ_DDとＶ_SS間に分圧抵抗Ｒ_b1，Ｒ_b2が直列
に接続され、その共通接続接点ｘに発生する直流バイア
ス電圧Ｖ_ref が、ＦＥＴ Ｔｒ₄ ，Ｔｒ₅ のゲートに印
加されている。このように、かかる差動増幅回路の動作
点は、ＦＥＴ Ｔｒ₃ によって設定される直流バイアス
電流Ｉ_c1と、分圧抵抗Ｒ_b1，Ｒ_b2によって設定される直
流バイアス電圧Ｖ_ref 等によって規定されている。Further, the drive power supply voltage V _DD 'of the contact _p is set in the forward direction by the power diode D _p connected in the forward direction with respect to the power supply voltage V _DD (V _DD > V _DD '> V _SS ). Voltage V
_The voltage (V _DD −V _p ) is lower by _p . Furthermore, the voltage _dividing resistors R _b1 and R _b2 are connected in series between the power supply voltages V _DD and V _SS, and the DC bias voltage V _ref generated at the common connection contact x is applied to the gates of the FETs Tr ₄ and Tr ₅ . Is being applied. As described above, the operating point of the differential amplifier circuit is defined by the DC bias current I _c1 set by the FET Tr ₃ and the DC bias voltage V _ref set by the voltage _dividing resistors R _b1 and R _b2 . There is.

【０００４】更に、入力信号Ｖ_inとそれに逆相関係にあ
る入力信号ＶＢ_in（即ち、Ｖ_inとＶＢ_inは差動入力信
号）をレベルシフトしてＦＥＴ Ｔｒ₁ ，Ｔｒ₂ のゲー
トに供給するための２個のレベルシフト回路が、ＦＥＴ
Ｔｒ₆ ，Ｔｒ₇ ，Ｔｒ₈ ，Ｔｒ₉ と抵抗Ｒ_c2，Ｒ_c3及
びレベルシフトダイオードＤ₁ ，Ｄ₂ ，Ｄ₃ ，Ｄ₄ ，Ｄ
₅ ，Ｄ₆ で構成されている。Further, the input signal V_inAnd the opposite relationship
Input signal VB_in(Ie V_inAnd VB_inIs the differential input signal
No.) is level-shifted and FET Tr₁, Tr₂The game
Two level shift circuits for supplying
 Tr₆, Tr₇, Tr₈, Tr₉And resistance R_c2, R_c3Over
And level shift diode D₁, D₂, D₃, D_Four, D
_Five, D₆It is composed of.

【０００５】即ち、第１のレベルシフト回路は、ゲート
に入力信号Ｖ_inが入力されるＦＥＴＴｒ₆ のドレインが
電源電圧Ｖ_DDに接続し且つ、そのソースが、順方向に直
列接続されたレベルシフトダイオードＤ₁ ，Ｄ₂ ，Ｄ₃
を介してＦＥＴ Ｔｒ₈ のドレインに接続し、更に、Ｆ
ＥＴ Ｔｒ₈ のゲートに直流電圧Ｖ_B が印加され且つそ
のソースが抵抗Ｒ_c2を介して電源Ｖ_SSに接続した回路構
成となっている。That is, in the first level shift circuit, the drain of the FET Tr ₆ whose gate receives the input signal V _in is connected to the power supply voltage V _DD , and the source is connected in series in the forward direction. Diodes D ₁ , D ₂ , D ₃
Connected to the drain of FET Tr ₈ via
A direct current voltage V _B is applied to the gate of the ET Tr ₈ and its source is connected to the power supply V _SS via the resistor R _c2 .

【０００６】第２のレベルシフト回路は、ゲートに入力
信号ＶＢ_inが入力されるＦＥＴ Ｔｒ₇ のドレインが電
源電圧Ｖ_DDに接続し且つ、そのソースが、順方向に直列
接続されたレベルシフトダイオードＤ₄ ，Ｄ₅ ，Ｄ₆ を
介してＦＥＴ Ｔｒ₉ のドレインに接続し、更に、ＦＥ
Ｔ Ｔｒ₉ のゲートに直流電圧Ｖ_B が印加され且つその
ソースが抵抗Ｒ_c3を介して電源Ｖ_SSに接続した回路構成
となっている。In the second level shift circuit, the drain of the FET Tr ₇ whose gate receives the input signal VB _in is connected to the power supply voltage V _DD , and the source thereof is connected in series in the forward direction. Connect to the drain of FET Tr ₉ through D ₄ , D ₅ , and D ₆ , and further
A direct current voltage V _B is applied to the gate of T Tr ₉ and its source is connected to the power supply V _SS via a resistor R _c3 .

【０００７】そして、ＦＥＴ Ｔｒ₈ のドレイン接点ｙ
に発生するレベルシフト信号Ｖ_in’がＦＥＴ Ｔｒ₁ の
ゲートに入力され、ＦＥＴ Ｔｒ₉ のドレイン接点ｚに
発生するレベルシフト信号ＶＢ_in’がＦＥＴ Ｔｒ₂ の
ゲートに入力される。尚、ＦＥＴ Ｔｒ₈ は、ゲートに
印加される一定の直流電圧Ｖ_B で決まるドレインソース
電流Ｉ_c2によって、ＦＥＴ Ｔｒ₆ 及びレベルシフトダ
イオードＤ₁ ，Ｄ₂ ，Ｄ₃ の直流バイアスを規定し、Ｆ
ＥＴ Ｔｒ₉ は、ゲートに印加される一定の直流電圧Ｖ
_B で決まるドレインソース電流Ｉ_c3によって、ＦＥＴ
Ｔｒ₇ 及びレベルシフトダイオードＤ₄ ，Ｄ₅ ，Ｄ₆ の
直流バイアスを規定している。Then, the drain contact y of the FET Tr ₈
Level shift signal V _in to be generated 'is input to the gate of the FET Tr _1, the level shift signal VB _in which occurs the drain contact z of the FET Tr _9' is input to the gate of the FET Tr ₂ in. The FET Tr ₈ defines the DC bias of the FET Tr ₆ and the level shift diodes D ₁ , D ₂ and D ₃ by the drain source current I _c2 determined by the constant DC voltage V _B applied to the gate, and F
ET Tr ₉ is a constant DC voltage V applied to the gate
_{With the} drain source current I _c3 determined by _B , the FET
The DC bias of Tr ₇ and the level shift diodes D ₄ , D ₅ and D ₆ is specified.

【０００８】かかる回路構成の半導体増幅器にあって
は、差動入力信号Ｖ_in，ＶＢ_inを上記第１，第２のレベ
ルシフト回路でレベルシフトしてＦＥＴ Ｔｒ₁ ，Ｔｒ
₂ に差動入力し、ＦＥＴ Ｔｒ₄ ，Ｔｒ₅ の両ドレイン
間に設けられている出力接点間に差動出力Ｖ_o を出力す
る。このときの電圧増幅率Ａ_v は、負荷抵抗ＲＬ₁ とＲ
Ｌ₂ の抵抗値がＲＬ₁ ＝ＲＬ₂ ＝ＲＬの関係にあり、Ｆ
ＥＴ Ｔｒ₁ ，Ｔｒ₂ の特性が等しく且つ相互コンダク
タンスが共にｇ_m 、更にＦＥＴ Ｔｒ₄ ，Ｔｒ_５の特性
が等しいものとすると、ほぼ、 Ａ_ｖ ＝Ｖ_o ／（Ｖ_in−ＶＢ_in）＝ｇ_m ×ＲＬ となる。In the semiconductor amplifier having such a circuit structure, the differential input signals V _in and VB _in are level-shifted by the first and second level shift circuits, and FET Tr ₁ and Tr
₂ and differential inputs, and outputs a differential output V _o between the output contacts are provided between both the drain of the FET Tr _4, Tr _5. At this time, the voltage amplification factor _Av is the load resistances RL ₁ and R
The resistance value of L ₂ is RL ₁ = RL ₂ = RL, and F
Assuming that ET Tr ₁ and Tr _{2 have} the same characteristics and both transconductances are g _m , and further that FETs Tr ₄ and Tr _{5 have} the same characteristics, then A _v = V _o / (V _in −VB _in ) = g _m × RL.

【０００９】又、このようなＳＣＦＬ形式の差動増幅回
路を有する半導体増幅器は、バイポーラトランジスタを
適用したＥＣＬ形式の種々の回路と組み合わせられて、
光通信網中の中継器や送受信装置のような高速処理を必
要とする機器などに適用されている。A semiconductor amplifier having such an SCFL type differential amplifier circuit is combined with various ECL type circuits to which bipolar transistors are applied.
It is applied to devices that require high-speed processing, such as repeaters and transceivers in optical communication networks.

【００１０】[0010]

【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体増幅器は、環境温度の変化などに従っ
て電圧増幅率Ａ_v が変動し易いという欠点があり、特
に、環境温度などが上昇するほど、電圧増幅率Ａ_v が低
下するので、小振幅の差動入力信号Ｄ_in，ＤＢ_inを処理
することができない場合を生じるという問題があった。However, such a conventional semiconductor amplifier is disadvantageous in that the voltage amplification factor Av _tends to fluctuate according to changes in the ambient temperature. Particularly, as the ambient temperature rises, Since the voltage amplification factor A _v decreases, there is a problem _in that the small-amplitude differential input signals D _in and DB _in cannot be processed.

【００１１】即ち、この半導体増幅器中のカスケード接
続型の差動増幅回路は、直流バイアス電圧Ｖ_ref の温度
依存性に較べてレベルシフトダイオードＤ₁ 〜Ｄ₃ 等の
温度依存性が大きいので、このアンバランスに起因し
て、ＦＥＴ Ｔｒ₁ のドレイン・ソース間電圧Ｖ_DS1 と
ＦＥＴ Ｔｒ₄ のドレイン・ソース間電圧Ｖ_DS4 との電
圧比（Ｖ_DS4 ／Ｖ_DS1 ）が環境温度などの変化に応じて
大きく変動してしまい、電圧増幅率Ａ_v の変動を引き起
こす。更に、電圧増幅率Ａ_v の変動は、直流バイアス電
圧Ｖ_ref の温度依存性に較べてレベルシフトダイオード
Ｄ₄ 〜Ｄ₆ 等の温度依存性が大きいので、このアンバラ
ンスに起因して、ＦＥＴ Ｔｒ₂ のドレイン・ソース間
電圧Ｖ_DS2 とＦＥＴ Ｔｒ₅ のドレイン・ソース間電圧
Ｖ_DS5 との電圧比（Ｖ_DS5 ／Ｖ_DS2 ）が環境温度などの
変化に応じて大きく変動することにも原因がある。That is, since the cascade connection type differential amplifier circuit in this semiconductor amplifier has a greater temperature dependency of the level shift diodes D _{1 to} D ₃ than the temperature dependency of the DC bias voltage V _ref. Due to the imbalance, the voltage ratio (V _DS4 / V _DS1 ) between the drain-source voltage V _{DS1 of the} FET Tr _{1 and} the drain-source voltage V _DS4 of the FET Tr ₄ changes according to changes in the environmental temperature. It fluctuates greatly, causing fluctuations in the voltage gain a _v. Moreover, variations in the voltage gain A _v is a DC bias since the voltage V Temperature dependence of the level such as a shift diode D ₄ to D ₆ as compared to the temperature dependence of the _ref is large, due to this unbalance, FET Tr is caused to fluctuate greatly depending voltage ratio between the drain-source voltage V _DS5 between _second drain-source voltage V _DS2 and _{FET Tr 5 (V DS5 / V} DS2) is the change in environmental temperature .

【００１２】光通信網中の中継器などに適用される場合
の具体的な事例を述べれば、数ｍＶ程度の小振幅の差動
入力信号Ｄ_in，ＤＢ_inを数１００ｍＶ程度の差動出力信
号Ｖ _o に増幅することが要求され、更に増幅処理し得る
差動入力信号Ｄ_in，ＤＢ_inが小振幅であればあるほど、
最小受信感度の優れた増幅器と言うことができるけれど
も、かかる従来の半導体増幅器は、上述の如く、環境温
度などの上昇に従って電圧増幅率Ａ_v が低下するので、
増幅処理し得る差動入力信号Ｄ_in，ＤＢ_inの最小振幅レ
ベルをワーストケース（電圧増幅率Ａ_v が最低となる場
合）に合わせて決めることとなり、この結果、十分に小
振幅の差動入力信号に対処し得る増幅器を実現すること
が困難であった。因みに、最大電圧増幅率の得られる条
件に合わせてかかる最小振幅レベルを決定すれば、環境
温度などの上昇に伴って、対ノイズ特性が悪化すること
となるので、光通信網の信頼性や伝送品質の低下を招く
こととなる。When applied to a repeater in an optical communication network
To give a concrete example of, a small-amplitude differential of about several mV
Input signal D_in, DB_inDifferential output signal of several hundred mV
Issue V _oIs required to be amplified and can be further amplified.
Differential input signal D_in, DB_inThe smaller the amplitude of, the more
It can be said that it is an amplifier with excellent minimum reception sensitivity,
However, such a conventional semiconductor amplifier is
Voltage amplification rate A as the degree increases_vIs reduced,
Differential input signal D that can be amplified_in, DB_inMinimum amplitude of
The bell is the worst case (voltage amplification rate A_vWhere is the lowest
It will be decided according to
Realizing an amplifier capable of handling differential input signals of amplitude
Was difficult. By the way, the maximum voltage amplification factor can be obtained.
If you decide the minimum amplitude level according to the situation,
Noise characteristics deteriorate as temperature rises.
As a result, the reliability and transmission quality of the optical communication network will deteriorate.
It will be.

【００１３】本発明はこのような課題に鑑みてなされた
ものであり、環境温度などの変化に対して電圧増幅率の
変動を大幅に抑制することができ、且つ高速動作が可能
な半導体増幅器を提供することを目的とする。The present invention has been made in view of the above problems, and provides a semiconductor amplifier capable of significantly suppressing the fluctuation of the voltage amplification factor with respect to the change of the environmental temperature and capable of high-speed operation. The purpose is to provide.

【００１４】[0014]

【課題を解決するための手段】このような目的を達成す
るために本発明は、ソース接点が共通接続されて差動対
を構成する第１，第２の電界効果トランジスタと、前記
ソース接点に接続されて一定電流を流す第１の定電流回
路と、前記第１，第２の電界効果トランジスタの各ドレ
インにカスケード接続される第３，第４の電界効果トラ
ンジスタと、前記第３，第４の電界効果トランジスタの
夫々に接続された負荷と、前記第３，第４の電界効果ト
ランジスタのゲートに直流バイアス電圧を印加する直流
バイアス回路と、差動入力信号を所定電圧分レベルシフ
トして前記第１，第２の電界効果トランジスタのゲート
間に供給するレベルシフト回路とを具備し、前記直流バ
イアス回路は、前記レベルシフト回路の温度係数に対し
てその２分の１の温度係数を有する第１の定電圧発生手
段と、前記負荷に発生する直流の降下電圧と等しい直流
電圧を発生する第２の定電圧発生手段とを有する構成と
した。In order to achieve such an object, the present invention relates to first and second field effect transistors having source contacts commonly connected to form a differential pair, and the source contacts. A first constant current circuit connected to allow a constant current to flow, third and fourth field effect transistors cascade-connected to the drains of the first and second field effect transistors, and the third and fourth field effect transistors, respectively. Load connected to each of the field effect transistors, a DC bias circuit for applying a DC bias voltage to the gates of the third and fourth field effect transistors, and a differential input signal level-shifted by a predetermined voltage, A level shift circuit for supplying between the gates of the first and second field effect transistors, wherein the DC bias circuit has a half of the temperature coefficient of the level shift circuit. A first constant voltage generating means having a degree coefficients, and configured to have a second constant voltage generating means for generating a DC voltage drop equal to the DC voltage generated in the load.

【００１５】尚、前記レベルシフト回路は、偶数個の直
列接続された定電圧発生素子から成り、前記第１の定電
圧発生手段は、該レベルシフト回路の半分の個数の定電
圧発生素子から成り、前記負荷と前記第２の定電圧発生
手段は、共に等しい温度係数を有するインピーダンス素
子から成る構成とした。The level shift circuit is composed of an even number of constant voltage generating elements connected in series, and the first constant voltage generating means is composed of half the number of constant voltage generating elements of the level shift circuit. The load and the second constant voltage generating means are both composed of impedance elements having the same temperature coefficient.

【００１６】更に具体的な態様としては、前記定電圧発
生素子にはダイオードを、前記インピーダンス素子には
抵抗を適用した。As a more specific mode, a diode is applied to the constant voltage generating element and a resistor is applied to the impedance element.

【００１７】[0017]

【作用】このような構成を有する半導体増幅器は、前記
レベルシフト回路が自らの温度係数に依存して発生する
レベルシフト電圧の変化と、第１の定電圧手段が自らの
温度係数に依存して発生する電圧の変化とが相殺され、
同時に、前記負荷が自らの温度係数に依存して発生する
電圧の変化と、第２の定電圧手段が自らの温度係数に依
存して発生する電圧の変化とが相殺される。この結果、
前記カスケード接続される第３，第４の電界効果トラン
ジスタのゲートに印加される直流バイアス電圧の温度に
よる電圧変化が、前記レベルシフト回路及び負荷の温度
による電圧変化に追従することとなり、前記第３，第４
の電界効果トランジスタのドレインソース間電圧に対す
る前記第１，第２の電界効果トランジスタのドレインソ
ース間電圧の比が温度変化に関わらず一定に保たれるの
で、温度変動による電圧増幅率（電圧利得）の少ない半
導体増幅器が実現される。In the semiconductor amplifier having such a structure, the level shift circuit changes the level shift voltage depending on its own temperature coefficient, and the first constant voltage means depends on its own temperature coefficient. The change in the generated voltage is canceled out,
At the same time, the change in voltage generated by the load depending on its own temperature coefficient and the change in voltage generated by the second constant voltage means depending on its own temperature coefficient are offset. As a result,
The voltage change due to the temperature of the DC bias voltage applied to the gates of the third and fourth field effect transistors connected in cascade follows the voltage change due to the temperature of the level shift circuit and the load. , 4th
Since the ratio of the drain-source voltage of the first and second field-effect transistors to the drain-source voltage of the field-effect transistor is kept constant regardless of temperature change, the voltage amplification factor (voltage gain) due to temperature fluctuation A semiconductor amplifier with less power consumption is realized.

【００１８】[0018]

【実施例】本発明の第１の実施例を、本発明の原理と共
に説明する。まず、図１に基いて回路構成を説明する。
相互に差動対を構成するＦＥＴ ｑ₁ ，ｑ₂ の共通ソー
ス接点が定電流源（定電流Ｉ₁ を設定する定電流源）１
を介して電源電圧Ｖ_SSに接続され、ＦＥＴ ｑ₁ のゲー
トには、定電圧素子や定電圧回路などより成るレベルシ
フト回路３を介して入力信号Ｖ_inが入力され、ＦＥＴ
ｑ₂ のゲートには、同様に定電圧素子や定電圧回路など
より成るレベルシフト回路４を介して入力信号（入力信
号Ｖ_inと相互に差動関係にある）ＶＢ_inが入力される。
更に、ＦＥＴｑ₁ のドレインは、それにカスケード接続
されたＦＥＴ ｑ₃ のソースドレイン路ないし負荷５を
介して電源電圧Ｖ_DD（Ｖ_DD＞Ｖ_SS）に接続され、ＦＥＴ
ｑ₂ のドレインは、それにカスケード接続されたＦＥ
Ｔ ｑ₄ のソースドレイン路ないし負荷６を介して電源
電圧Ｖ_DDに接続されている。The first embodiment of the present invention will be described together with the principle of the present invention. First, the circuit configuration will be described with reference to FIG.
The common source contact of the FETs q ₁ and q ₂ forming a differential pair mutually is a constant current source (constant current source for setting a constant current I ₁ ) 1
Via is connected to a power supply voltage V _SS, the gate of the FET q _1, input signal V _in through a level shift circuit 3 consisting of such as a constant voltage element and the constant voltage circuit is input, FET
The input signal VB _{in (} which is in a differential relationship with the input signal V _in ) is input to the gate of q ₂ via the level shift circuit 4 which is also composed of a constant voltage element and a constant voltage circuit.
Further, the drain of the FET q ₁ is connected to the power supply voltage V _DD (V _DD > V _SS ) via the source / drain path or the load 5 of the FET q ₃ cascade-connected thereto, and the FET
The drain of q ₂ has an FE cascaded to it.
It is connected to the power supply voltage V _DD through the source / drain path of T q ₄ or the load 6.

【００１９】電源電圧Ｖ_DDとＶ_SSとの間には、所定の定
電流Ｉ₂ を設定する定電流源２と、その定電流Ｉ₂ が流
れることによって所定の電圧降下を発生する第１の電圧
発生回路７及び第２の電圧発生回路８とが直列接続され
ている。そして、第２の電圧発生回路８と定電流源２と
の接続接点ｘに生じる直流バイアス電圧Ｖ_ref が、ＦＥ
Ｔ ｑ₁ ，ｑ₂ のゲートに共通に印加されている。A constant current source 2 for setting a predetermined constant current I ₂ between the power supply voltages V _DD and V _SS, and a first voltage drop which causes a predetermined voltage drop due to the flow of the constant current I ₂ . The voltage generating circuit 7 and the second voltage generating circuit 8 are connected in series. Then, the DC bias voltage V _ref generated at the connection contact x between the second voltage generating circuit 8 and the constant current source 2 is FE
It is commonly applied to the gates of T q ₁ and q ₂ .

【００２０】尚、この実施例では、第１，第２の電圧発
生回路７，８によって直流バイアス回路が実現されてい
るが、直流バイアス回路は、第１，第２の電圧発生回路
７，８の両者の特性を有していれば一体の回路構成にし
ても良い。更に、レベルシフト回路３と４、ＦＥＴ ｑ
₁ とｑ₂ 、ＦＥＴ ｑ₃ とｑ₄ 、負荷５と６が、同一の
電気的特性及び温度依存性を有して相互に整合性を持つ
素子又は回路となっている。例えば、半導体集積回路装
置（ＩＣなど）で形成する場合には、夫々の素子や回路
の形状や機構学的構造を等しくした設計を行うことによ
って、このような整合性を実現する。又、差動入力信号
Ｖ_in，ＶＢ_inに対して得られる差動出力信号Ｖ_o が電源
電圧Ｖ_DDとＶ_SSとの動作電圧範囲内で所謂クリッピング
等の波形歪みを生じないように、動作点についての直流
バイアス設計がなされる。In this embodiment, the DC bias circuit is realized by the first and second voltage generating circuits 7 and 8. However, the DC bias circuit is the first and second voltage generating circuits 7 and 8. If both characteristics are provided, an integrated circuit configuration may be used. Furthermore, the level shift circuits 3 and 4, FET q
_The elements ₁ and q ₂ , the FETs q ₃ and q ₄ , and the loads 5 and 6 are elements or circuits having the same electrical characteristics and temperature dependences and having mutual compatibility. For example, when a semiconductor integrated circuit device (IC or the like) is used, such matching is achieved by designing the elements and circuits to have the same shape and mechanical structure. Further, the differential output signal V _o obtained with respect to the differential input signals V _in and VB _in operates so that waveform distortion such as so-called clipping does not occur within the operating voltage range of the power supply voltages V _DD and V _SS. A DC bias design for the points is made.

【００２１】そして、差動入力信号Ｖ_inが、レベルシフ
ト回路３の定電圧分だけレベルシフトされてＦＥＴ ｑ
₁ のゲートに入力されると共に、差動入力信号ＶＢ
_inが、レベルシフト回路４の定電圧分だけレベルシフト
されてＦＥＴ ｑ₂ のゲートに入力されることによっ
て、ＦＥＴ ｑ₃ ，ｑ₄ の各ドレイン間に、増幅された
差動出力信号Ｖ_o が発生する。かかる半導体増幅器の電
圧増幅率Ａ_v は、負荷５と６の抵抗値を共にＺ_L 、ＦＥ
Ｔ ｑ₁ ，ｑ₂ の相互コンダクタンスを共にｇ_m で表わ
すと、 Ａ_v ＝Ｖ_o ／（Ｖ_in−ＶＢ_in）＝ｇ_m ×Ｚ_L …（１） である。Then, the differential input signal V _in is level-shifted by the constant voltage of the level shift circuit 3 and the FET q
Input to the gate of ₁ and differential input signal VB
_{The in} is level-shifted by the constant voltage of the level shift circuit 4 and input to the gate of the FET q ₂ , so that the amplified differential output signal V _o is applied between the drains of the FETs q ₃ and q _4. Occur. The voltage amplification factor A _v of such a semiconductor amplifier is such that the resistance values of the loads 5 and 6 are both Z _L and FE.
When the transconductances of T q ₁ and q ₂ are both represented by g _m , A _v = V _o / (V _in −VB _in ) = g _m × Z _L (1)

【００２２】更に、図１に示す夫々の素子及び回路は、
次に述べる設計条件に従って決められている。まず、レ
ベルシフト回路３と４は共に等しいレベルシフト電圧Ｖ
_ＬＳに決められており、絶対零度におけるレベルシフト
電圧をＶ_LS0 、温度係数をｋ_LS、絶対温度をＴとする
と、 Ｖ_LS（Ｔ）＝Ｖ_LS0 ×（１＋ｋ_LS×Ｔ） …(2) の関係式で表される特性を有している。又、負荷５と６
は共に等しいインピーダンスＺ_L に設定されており、絶
対零度におけるインピーダンスをＺ_L0、温度係数を
ｋ_ZL、絶対温度をＴとすると、 Ｚ_L （Ｔ）＝Ｚ_L0×（１＋ｋ_ZL×Ｔ） …(3) の関係式で表される特性を有している。又、第１の電圧
発生回路７のインピーダンスをＺ_A 、絶対零度における
インピーダンスをＺ_A0、温度係数をｋ_ZA、絶対温度をＴ
とすると、 Ｚ_A （Ｔ）＝Ｚ_A0×（１＋ｋ_ZA×Ｔ） …(4) の関係式で表される特性を有している。又、第２の電圧
発生回路８のインピーダンスをＺ_B 、絶対零度における
インピーダンスをＺ_B0、温度係数をｋ_ZB、絶対温度をＴ
とすると、 Ｚ_B （Ｔ）＝Ｚ_B0×（１＋ｋ_ZB×Ｔ） …(5) の関係式で表される特性を有している。又、接点ｘの直
流バイアス電圧Ｖ_ref の、絶対零度における電圧をＶ
_ref0、温度係数をｋ_ref 、絶対温度をＴとすると、 Ｖ_ref （Ｔ）＝Ｖ_ref0×（１＋ｋ_ref ×Ｔ） …(6) の関係式で表される特性を有している。そして、この実
施例では、第１の電圧発生回路７の温度係数ｋ_ZAとレベ
ルシフト回路３及びレベルシフト回路４の温度係数ｋ_LS
が次式(7) の条件を満足し、且つ第２の電圧発生回路８
の温度係数ｋ_ZBと負荷５及び負荷６の温度係数ｋ_ZLが次
式(8) の条件を満足するように、上記の回路３，４，
７，８及び負荷５，６が設計されている。 ｋ_ZA＝−（Ｖ_LS0 ×ｋ_LS）／（２×Ｚ_A0×Ｉ₂ ） …(7) ｋ_ZB＝（Ｚ_L0×ｋ_ZL×Ｉ₁ ）／（２×Ｚ_B0×Ｉ₂ ） ＝（Ｇ_I ×Ｚ_L0×ｋ_ZL）／（２×Ｚ_B0） …(8) 但し、上記式(8) 中の係数Ｇ_I は、Ｇ_I ＝Ｉ₁ ／Ｉ₂ で
ある。かかる関係式(7) と(8) を同時に満足するように
図１を設計することにより、環境温度などが変化して
も、ＦＥＴ ｑ₂ のドレインソース間電圧Ｖ_DS2 とＦＥ
Ｔ ｑ₄ のドレインソース間電圧Ｖ_DS4 との比（Ｖ_DS4
／Ｖ_DS2 ）を一定に保つことができるので、電圧利得Ａ
_v （＝Ｖ_o ／（Ｖ_in−ＶＢ_in））の変動が大幅に低減さ
れ、最小受信感度の優れた増幅器を実現することができ
る。ＦＥＴ ｑ₁とｑ₃ とのドレインソース間電圧の比
（Ｖ_DS3 ／Ｖ_DS1 ）も、上記式(7) と(8)を同時に満足
することによって、温度変動に関わり無く一定に保たれ
る。Further, the respective elements and circuits shown in FIG.
It is determined according to the design conditions described below. First, the level shift circuits 3 and 4 have the same level shift voltage V.
_LS , the level shift voltage at absolute zero is V _LS0 , the temperature coefficient is k _LS , and the absolute temperature is T. V _LS (T) = V _LS0 × (1 + k _LS × T) (2) It has a characteristic expressed by a relational expression. Also, load 5 and 6
Are set to the same impedance Z _L , where Z _L0 is the impedance at absolute zero, k _{ZL is} the temperature coefficient, and T is the absolute temperature. Z _L (T) = Z _L0 × (1 + k _ZL × T) ( It has the characteristics represented by the relational expression in 3). Further, the impedance of the first voltage generating circuit 7 is Z _A , the impedance at absolute zero is Z _A0 , the temperature coefficient is k _ZA , and the absolute temperature is T.
Then, it has the characteristic represented by the relational expression of Z _A (T) = Z _A0 × (1 + k _ZA × T) (4). The impedance of the second voltage generating circuit 8 is Z _B , the impedance at absolute zero is Z _B0 , the temperature coefficient is k _ZB , and the absolute temperature is T.
Then, it has the characteristic represented by the relational expression of Z _B (T) = Z _B0 × (1 + k _ZB × T) (5). Further, the voltage at the absolute zero degree of the DC bias voltage V _ref of the contact x is V
_ref0, the temperature coefficient k _ref, when the absolute temperature is T, has a characteristic represented by the equation of _{V ref (T) = V ref0} × (1 + k ref × T) ... (6). Further, in this embodiment, the temperature coefficient k _{ZA of} the first voltage generating circuit 7 and the temperature coefficient k _{LS of the} level shift circuit 3 and the level shift circuit 4 are set.
Satisfies the condition of the following expression (7), and the second voltage generating circuit 8
_So that the temperature coefficient k _{ZB of} and the temperature coefficient k _ZL of the load 5 and the load 6 satisfy the condition of the following equation (8).
7, 8 and loads 5, 6 are designed. _{k ZA = - (V LS0 ×} k LS) / (2 × Z A0 × I 2) ... (7) k ZB = (Z L0 × k ZL × I 1) / (2 × Z B0 × I 2) = ( _{G I × Z L0 × k ZL} ) / (2 × Z B0) ... (8) where the coefficient G _I in the formula (8) is a _{G I = I 1 / I 2} . By designing FIG. 1 so that the relational expressions (7) and (8) are satisfied at the same time, the drain-source voltage V _{DS2 of} the FET q ₂ and the FE
The ratio of T q _{4 to} the drain-source voltage V _DS4 (V _DS4
/ V _DS2 ) can be kept constant, the voltage gain A
The variation of _v (= V _o / (V _in −VB _in )) is significantly reduced, and an amplifier with excellent minimum receiving sensitivity can be realized. The drain-source voltage ratio (V _DS3 / V _DS1 ) of the FETs q ₁ and q ₃ is also kept constant regardless of temperature fluctuations by simultaneously satisfying the above expressions (7) and (8).

【００２３】次に、上記の関係式(7) と(8) を同時に満
足することによって、最小受信感度の優れた増幅器を実
現することができる理由を理論的に説明する。まず、出
力信号Ｖ_o を上記式(3）を用いると共に絶対温度Ｔの関
数として表すと、 Ｖ_o （Ｔ）＝Ｖ_DD−Ｚ_L （Ｔ）×Ｉ₁ ＝（Ｖ_DD−Ｚ_L0）×Ｉ₁ −（ｋ_ZL×Ｚ_L0×Ｉ₁ ）×Ｔ …(9) と なる。又、ＦＥＴ ｑ₂ のゲートに入力する信号Ｖ
Ｂ_in’は、上記式(2) から、 ＶＢ_in’（Ｔ）＝ＶＢ_in＋Ｖ_LS（Ｔ） ＝ＶＢ_in＋Ｖ_LS0 ＋ｋ_LS×Ｖ_LS0 ×Ｔ …(10) となる。Next, the reason why an amplifier having an excellent minimum receiving sensitivity can be realized theoretically by simultaneously satisfying the above relational expressions (7) and (8) will be theoretically explained. First, when the output signal V _o is expressed as a function of the absolute temperature T using the above equation (3), V _o (T) = V _DD −Z _L (T) × I ₁ = (V _DD −Z _L0 ) × I ₁ − (k _ZL × Z _L0 × I ₁ ) × T (9) Also, the signal V input to the gate of the FET q ₂
From the equation (2), B _in 'is VB _in ' (T) = VB _in + V _LS (T) = VB _in + V _LS0 + k _LS × V _LS0 × T (10)

【００２４】ここで、ＦＥＴ ｑ₂ のドレインソース間
電圧Ｖ_DS2 とＦＥＴ ｑ₄ のドレインソース間電圧Ｖ
_DS4 との比（Ｖ_DS4 ／Ｖ_DS2 ）を一定に保つためには、
上記式(6) 中の温度依存性に関わる項（ｋ_ref ×
Ｖ_ref0）と、上記式(9) 中の温度依存性に関わる項（ｋ
_ZL×Ｚ_L0×Ｉ₁ ）と、上記式(10)中の温度依存性に関わ
る項（ｋ_LS×Ｖ_LS0 ）について、次式(11)の条件を満足
する必要がある。 ｋ_ref ×Ｖ_ref0＝（ｋ_LS×Ｖ_LS0 −ｋ_ZL×Ｚ_L0×Ｉ₁ ）／２ …(11) 更に、この式(11)の左辺を、上記式(4) と(5) を用いて
表すと、 ｋ_ref ×Ｖ_ref0＝−ｋ_ZA×Ｚ_A0×Ｉ₂ −ｋ_ZB×Ｚ_B0×Ｉ₂ …(12) となる。Here, the drain-source voltage V _DS2 of the FET q _{2 and} the drain-source voltage V FET of the FET q _4
In order to keep the ratio with _DS4 (V _DS4 / V _DS2 ) constant,
A term (k _ref ×
V _ref0 ) and the term (k) relating to the temperature dependence in the above equation (9).
_ZL × Z _L0 × I ₁ ) and the term relating to temperature dependence (k _LS × V _LS0 ) in the above equation (10) need to satisfy the condition of the following equation (11). k _ref × V _ref0 = (k _LS × V _LS0 −k _ZL × Z _L0 × I ₁ ) / 2 (11) Further, the left side of this equation (11) is calculated using the above equations (4) and (5). In other _words , k _ref × V _ref0 = −k _ZA × _{ZA 0} × I ₂ −k _ZB × Z _B0 × I ₂ (12)

【００２５】そして、上記式(11)の右辺第１項の部分
（ｋ_LS×Ｖ_LS0 ／２）と上記式(12)の右辺第１項の部分
（−ｋ_ZA×Ｚ_A0×Ｉ₂ ）が等しく、且つ、上記式(11)の
右辺第２項の部分（−ｋ_ZL×Ｚ_L0×Ｉ₁ ／２）と上記式
(12)の右辺第２項の部分（−ｋ_ZB×Ｚ_B0×Ｉ₂ ）が等し
くなるという条件を満足すれば、温度変動に関わらず、
比（Ｖ_DS4 ／Ｖ_DS2 ）を一定に保つことができる直流バ
イアス電圧Ｖ_ref を発生させることができる。即ち、 ｋ_LS×Ｖ_LS0 ／２＝−ｋ_ZA×Ｚ_A0×Ｉ₂ …(13) の関係式から、第１の設計条件である前記式(7) が求ま
り、更に、 −ｋ_ZL×Ｚ_L0×Ｉ₁ ／２＝−ｋ_ZB×Ｚ_B0×Ｉ₂ …(14) の関係式から、第２の設計条件である前記式(8) が求め
られている。そして、これらの第１，第２の設計条件を
同時に満足するように、図１の各構成要素が決められて
いるので、環境温度などの変化に対して、ＦＥＴ ｑ₂
のドレインソース間電圧Ｖ_DS2 とＦＥＴ ｑ₄ のドレイ
ンソース間電圧Ｖ_DS4 との比（Ｖ_DS4 ／Ｖ_DS2 ）を一定
に保ち、そして、電圧利得Ａ_v の変動が大幅に低減さ
れ、最小受信感度の優れた増幅器を実現することができ
る。尚、ここでは、電圧利得Ａ_v の温度依存性の補償原
理を、ＦＥＴ ｑ₂ とｑ₄ とのドレインソース間電圧の
比（Ｖ_DS4 ／Ｖ_DS2 ）が一定に保たれることを代表して
説明したが、上記式(7) と(8)の条件を満足することに
よって、ＦＥＴ ｑ₁ とｑ₃ とのドレインソース間電圧
の比（Ｖ_DS3 ／Ｖ_DS1 ）も一定に保持されることは明ら
かであるので、電圧利得Ａ_v の変動が大幅に低減され、
最小受信感度の優れた増幅器を実現することができる。
又、入力信号ＶＢ_inに対して電圧利得Ａ_v が一定に保持
されることを説明したが、入力信号Ｖ_inに対する電圧利
得Ａ_v の関係で説明することとしても電圧利得Ａ_v は一
定に保持される。即ち、相互に差動関係にある入力信号
Ｖ_in，ＶＢ_inに対する出力信号Ｖ_o の電圧利得の温度依
存性が補償されることとなる。The portion of the first term on the right side of equation (11) (k _LS × V _LS0 / 2) and the portion of the first term on the right side of equation (12) (−k _ZA × Z _A0 × I ₂ ). equal, and, the second term on the right side portion of the formula _{(11) (-k ZL × Z} L0 × I 1/2) and the formula
If the condition that the second term on the right side of (12) (−k _ZB × Z _B0 × I ₂ ) is satisfied, regardless of temperature fluctuation,
It is possible to generate the DC bias voltage V _ref that can keep the ratio (V _DS4 / V _DS2 ) constant. That is, from the relational expression of k _LS × V _LS0 / 2 = −k _ZA × Z _A0 × I ₂ (13), the above-mentioned expression (7) which is the first design condition is obtained, and further −k _ZL × Z from the relational expression _{L0 × I 1/2 = -k} ZB × Z B0 × I 2 ... (14), the equation is a second design condition (8) is demanded. Since each constituent element of FIG. 1 is determined so as to satisfy these first and second design conditions at the same time, the FET q ₂
Maintaining the ratio of the drain-source voltage V _DS4 of the drain-source voltage V _DS2 and FET q ₄ of the (V _DS4 / V _DS2) constant, and the variation of the voltage gain A _v is greatly reduced, the minimum receiver sensitivity An excellent amplifier can be realized. Incidentally, here, the compensation principle of the temperature dependence of the voltage gain A _v is represented on the basis that the ratio of the drain-source voltage of the FETs q ₂ and q ₄ (V _DS4 / V _DS2 ) is kept constant. As described above, by satisfying the conditions of the above formulas (7) and (8), the ratio of the drain-source voltage of the FETs q ₁ and q ₃ (V _DS3 / V _DS1 ) is also kept constant. since it is apparent, variation of the voltage gain a _v is greatly reduced,
An amplifier with excellent minimum receiving sensitivity can be realized.
Also has been described that the voltage gain A _v with respect to the input signal VB _in is kept constant, the voltage gain A _v as that described in the relationship between the voltage gain A _v for the input signal V _in is maintained constant To be done. That is, the temperature dependence of the voltage gain of the output signal V _o with respect to the input signals V _in and VB _in having a differential relationship with each other is compensated.

【００２６】次に、第２の実施例を図２に基いて説明す
る。尚、この実施例は第１の実施例に基いた更に具体的
な半導体増幅器であり、図２において図１と同一又は相
当する部分を同一符号で示す。まず回路構成を説明する
と、差動対を構成するＦＥＴｑ₁ ，ｑ₂ のドレインにＦ
ＥＴ ｑ₃ ，ｑ₄ がカスケード接続されると共に、抵抗
負荷Ｒ₁ ，Ｒ₂ を介して電源Ｖ_DDに接続されている。Ｆ
ＥＴ ｑ₁ ，ｑ₂ の共通ソース接点が、ＦＥＴ ｑ₅ の
ドレインソース路ないし抵抗ｒ₁ を介して電源Ｖ_SSに接
続している。ＦＥＴ ｑ₅ は、ゲートに常に印加される
一定電圧Ｖ_CSによって決まる定電流Ｉ₁ を流すことによ
り、上記のＦＥＴ ｑ₁ 〜ｑ₄ 及び抵抗負荷Ｒ₁ ，Ｒ₂
などから成る差動増幅部の直流バイアスを設定する。よ
って、ＦＥＴ ｑ₅ と抵抗ｒ₁ によって、図１中の定電
流源１が実現されている。又、負荷抵抗Ｒ₁ ，Ｒ₂ は共
に等しい抵抗値Ｒ_L に設定されており、図１中の負荷
５，６に相当している。Next, a second embodiment will be described with reference to FIG. Note that this embodiment is a more specific semiconductor amplifier based on the first embodiment, and in FIG. 2, the same or corresponding parts as in FIG. First, the circuit configuration will be described. In the drains of the FETs q ₁ and q ₂ that form a differential pair, F
ET q ₃ and q ₄ are connected in cascade and connected to the power supply V _DD via the resistive loads R ₁ and R ₂ . F
The common source contact of ET q ₁ and q ₂ is connected to the power supply V _SS via the drain-source path of FET q ₅ or resistor r ₁ . The FET q ₅ causes the constant current I ₁ determined by the constant voltage V _CS constantly applied to the gate to flow, thereby causing the FETs q _{1 to} q ₄ and the resistive loads R ₁ and R ₂ described above.
Set the DC bias of the differential amplifier that consists of Therefore, the constant current source 1 in FIG. 1 is realized by the FET q ₅ and the resistor r ₁ . Further, the load resistances R ₁ and R ₂ are both set to the same resistance value _RL , which corresponds to the loads 5 and 6 in FIG.

【００２７】図１中の第１の電圧発生回路７は、直列接
続された１個のダイオードＤ_A で実現され、第２の電圧
発生回路８は抵抗Ｒ_B で実現され、定電流源２は、ＦＥ
Ｔｑ₆ と抵抗ｒ₂ で実現されている。即ち、一定電圧Ｖ
_CSがゲートに印加されたＦＥＴ ｑ₆ のソースが抵抗ｒ
₂ を介して電源Ｖ_SSに接続されることによってそのＦＥ
Ｔ ｑ₆ に定電流Ｉ₂ が流れ、この定電流Ｉ₂ によって
ダイオードＤ_A に所定の順方向電圧が発生すると共に、
抵抗Ｒ_B には電圧降下が発生する。そして、抵抗Ｒ_B と
ＦＥＴ ｑ₆ のドレインとの接続接点ｘに生じる直流バ
イアス電圧Ｖ_ref が、ＦＥＴ ｑ₃ ，ｑ₄ のゲートに印
加されている。The first voltage generating circuit 7 in FIG. 1 is realized by one diode D _A connected in series, the second voltage generating circuit 8 is realized by a resistor R _B , and the constant current source 2 is realized. , FE
It is realized by Tq ₆ and resistance r ₂ . That is, the constant voltage V
The source of the FET q ₆ in which _CS is applied to the gate is the resistance r
Its FE by being connected to the power supply V _SS via ₂
A constant current I ₂ flows through T q ₆ , and a predetermined forward voltage is generated in the diode D _A by this constant current I ₂ and
A voltage drop occurs in the resistor R _B. Then, the DC bias voltage V _ref generated at the connection contact x between the resistor R _B and the drain of the FET q ₆ is applied to the gates of the FETs q ₃ and q ₄ .

【００２８】差動入力信号Ｖ_inは、ＦＥＴ ｑ₇ と２個
直列に接続されたダイオードＤ₁ ，Ｄ₂ 、ＦＥＴ ｑ₈
及び抵抗ｒ₃ から成る第１のレベルシフト段を介してＦ
ＥＴｑ₁ に供給され、差動信号ＶＢ_inは、ＦＥＴ ｑ₉
と２個直列に接続されたダイオードＤ₃ ，Ｄ₄ 、ＦＥＴ
ｑ₁₀及び抵抗ｒ₄ から成る第２のレベルシフト段を介
してＦＥＴ ｑ₂ に供給される。The differential input signal V _in has two diodes D ₁ and D ₂ and FET q ₈ which are connected in series with the FET q _7.
And via the first level shift stage consisting of resistor r ₃ F
The differential signal VB _in supplied to ETq ₁ is fed to the FET q ₉
And two diodes D ₃ , D ₄ and FET connected in series
It is fed to the FET q ₂ through a second level shift stage consisting of q ₁₀ and a resistor r ₄ .

【００２９】まず、第１のレベルシフト段の構成を述べ
ると、ゲートに差動入力信号Ｖ_inが入力されるＦＥＴ
ｑ₇ のドレインが電源Ｖ_DDに接続され、更に、そのソー
スがダイオードＤ₁ ，Ｄ₂ を介してＦＥＴ ｑ₁ のゲー
トに接続されると共に、ＦＥＴ ｑ₈ のドレインソース
路ないし抵抗ｒ₃ を介して電源Ｖ_SSにも接続されてい
る。そして、ＦＥＴ ｑ₈ は、ゲートに常に印加される
一定電圧Ｖ_CSによって定電流Ｉ₃ を流し、この定電流Ｉ
₃ によってＦＥＴ ｑ₁ ，ｑ₇ 及びダイオードＤ₁ ，Ｄ
₂ の直流バイアスが設定されている。更に、ダイオード
Ｄ₁ ，Ｄ₂ が、図１中のレベルシフト回路３に相当して
いる。First, the structure of the first level shift stage will be described. The FET whose gate receives the differential input signal V _in
The drain of q ₇ is connected to the power supply V _DD , and its source is connected to the gate of the FET q ₁ through the diodes D ₁ and D ₂ and the drain-source path of the FET q ₈ or the resistor r ₃ . _Is also connected to the power supply V _SS . Then, the FET q ₈ causes a constant current I ₃ to flow by the constant voltage V _CS constantly applied to the gate, and the constant current I ₃
FET q ₁ by _3, q ₇ and diode D _1, D
₂ DC bias is set. Further, the diodes D ₁ and D ₂ correspond to the level shift circuit 3 in FIG.

【００３０】次に、第２のレベルシフト段の構成を述べ
ると、ゲートに差動入力信号ＶＢ_inが入力されるＦＥＴ
ｑ₉ のドレインが電源Ｖ_DDに接続され、更に、そのソ
ースがダイオードＤ₃ ，Ｄ₄ を介してＦＥＴ ｑ₂ のゲ
ートに接続されると共に、ＦＥＴ ｑ₁₀のドレインソー
ス路ないし抵抗ｒ₄ を介して電源Ｖ_SSにも接続されてい
る。そして、ＦＥＴ ｑ₁₀は、ゲートに常に印加される
一定電圧Ｖ_CSによって定電流Ｉ₄ を流し、この定電流Ｉ
₄ によって、ＦＥＴ ｑ₂ ，ｑ₉ 及びダイオードＤ₃ ，
Ｄ₄ の直流バイアスが設定されている。更に、ダイオー
ドＤ₃ ，Ｄ₄ が図１中のレベルシフト回路４に相当して
いる。Next, the structure of the second level shift stage will be described. The FET whose gate receives the differential input signal VB _in.
The drain of q ₉ is connected to the power supply V _DD , and the source thereof is connected to the gate of the FET q ₂ through the diodes D ₃ and D ₄ and the drain-source path of the FET q ₁₀ or the resistor r ₄ . _Is also connected to the power supply V _SS . Then, the FET q ₁₀ causes a constant current I ₄ to flow by the constant voltage V _CS constantly applied to the gate, and the constant current I _4
4 , the FETs q ₂ , q ₉ and the diode D ₃ ,
The DC bias of D ₄ is set. Further, the diodes D ₃ and D ₄ correspond to the level shift circuit 4 in FIG.

【００３１】尚、この実施例では、ＦＥＴ ｑ₅ ，
ｑ₆ ，ｑ₈ ，ｑ₁₀と抵抗ｒ₁ 〜ｒ₄ 及び一定電圧Ｖ_CSは
例えば周知のカレントミラー回路の構成となっており、
かかるミラー回路構成によって定電流Ｉ₁ 〜Ｉ₄ が設定
されている。更に、定電流Ｉ₃ とＩ₄ の電流値が等し
く、定電流Ｉ₁ とＩ₂ は所定の比例関係（Ｇ_I ＝Ｉ₁ ／
Ｉ₂）に設定されている。又、ダイオードＤ₁ 〜Ｄ₄ 及
びＤ_A は全て機構学的に等しく設計されると共に、ＦＥ
Ｔ ｑ₇ とｑ₉ も機構学的に等しく設計されている。よ
って、第１のレベルシフト段と第２のレベルシフト段
は、電気的特性と温度依存性が共に等しくなっている。
更に、抵抗Ｒ_B の値は、抵抗負荷の値Ｒ_L に対して、Ｒ
_B ＝Ｒ_L ×Ｉ₁ ／２×Ｉ₂ ＝Ｇ_I ×Ｒ_L ／２の関係に決
められている。In this embodiment, FET q ₅ ,
The q ₆ , q ₈ , q ₁₀ and the resistors r _{1 to} r ₄ and the constant voltage V _CS have, for example, a well-known current mirror circuit configuration.
The constant currents I _{1 to} I ₄ are set by the mirror circuit configuration. Furthermore, equal current value of the constant current I ₃ and I _4, a constant current I ₁ and I ₂ are predetermined proportional relationship (G _I = I ₁ /
I ₂ ) is set. Further, the diodes D _{1 to} D ₄ and D _A are all mechanically designed to be equal and
T q ₇ and q ₉ are also designed to be mechanistically equivalent. Therefore, the first level shift stage and the second level shift stage have the same electrical characteristics and temperature dependence.
Further, the value of the resistor R _B is R with respect to the value R _{L of the} resistive load.
_B = are determined to _{R L × I 1/2 ×} I 2 = G I × R L / 2 relationship.

【００３２】次に、かかる回路構成を有する第２実施例
の作用を説明する。まず、図１中のレベルシフト回路３
に相当するダイオードＤ₁ ，Ｄ₂ と、図１中の第１の電
圧発生回路７に相当するダイオードＤ_A について考察す
ると、ダイオードＤ₁ ，Ｄ₂に対するダイオードＤ_A の
温度係数の関係が、前記式(7) の条件（第１の条件）を
満足している。即ち、前記式(7) を参照して、ダイオー
ドＤ₁ とＤ₂ の順方向電圧の和をＶ_LS0 、更に、ダイオ
ードＤ₁ とＤ₂ の総合の温度係数をｋ_LS、一方、ダイオ
ードＤ_A の順方向電圧をＺ_A0×Ｉ₂ 、ダイオードＤ_A の
温度係数をｋ_ZAと対応付けると、Ｖ_LS0 ＝−Ｚ_A0×Ｉ₂
より、ｋ_ZA＝ｋ_LS／２となる。この実施例では、２個の
ダイオードＤ₁ ，Ｄ₂ に対して１個のダイオードＤ_A が
対応付けられているので、夫々の温度係数の関係が、ｋ
_ZA＝ｋ_LS／２の条件に合致しており、したがって第１の
条件を満足している。又、明らかに、他方のレベルシフ
ト回路４に相当するダイオードＤ₃ ，Ｄ₄ に対するダイ
オードＤ_A の関係についても第１の条件を満足してい
る。Next, the operation of the second embodiment having such a circuit configuration will be described. First, the level shift circuit 3 in FIG.
A diode D _1, D ₂ which corresponds to, when considered diode D _A corresponding to the first voltage generating circuit 7 in FIG. 1, the temperature coefficient of the diode D _A for the diodes D _1, D ₂ relationship, the The condition (first condition) of Expression (7) is satisfied. That is, referring to the equation (7), the sum of the forward voltages of the diodes D ₁ and D ₂ is V _LS0 , the total temperature coefficient of the diodes D ₁ and D ₂ is k _LS , and the diode D _{A is} When the forward voltage of _ZA is associated with Z _A0 × I ₂ and the temperature coefficient of the diode D _A is associated with k _ZA , V _LS0 = −ZA ₀ × I _2
Therefore , k _ZA = k _LS / 2. In this embodiment, since one diode D _A is associated with the _two diodes D ₁ and D ₂ , the temperature coefficient relationship between them is k
The condition of _ZA = k _LS / 2 is satisfied, and therefore the first condition is satisfied. Further, obviously, the relationship of the diode D _A with respect to the diodes D ₃ and D ₄ corresponding to the other level shift circuit 4 also satisfies the first condition.

【００３３】更に、図１中の負荷５，６に相当する負荷
抵抗Ｒ₁ ，Ｒ₂ と、図１中の第２の電圧発生回路８に相
当する抵抗Ｒ_B について考察すると、これらの温度係数
の関係が、前記式(8) の条件（第２の条件）を満足して
いる。即ち、前記式(8) を参照して、負荷抵抗Ｒ₁ ，Ｒ
₂ の抵抗値をＺ_L0（＝Ｒ_L ）、その温度係数をｋ_ZL、抵
抗Ｒ_B の値をＺ_BO、その温度係数をｋ_ZBと対応付ける
と、抵抗Ｒ₁ ，Ｒ₂ 及びＲ_B はいずれも抵抗素子である
ので、ｋ_ZL＝ｋ_ZBであり、更に、前述したように、抵抗
値はＲ_B ＝Ｇ_I ×Ｒ_L ／２に決められているので、前記
式(8) の条件（第２の条件）を満足している。Further, considering load resistors R ₁ and R ₂ corresponding to the loads 5 and 6 in FIG. 1 and a resistor R _B corresponding to the second voltage generating circuit 8 in FIG. Relationship satisfies the condition (second condition) of the equation (8). That is, referring to the equation (8), the load resistances R ₁ , R
₂ of the resistance value Z _L0 (= R _L), either the temperature coefficient k _ZL, the value of Z _BO resistor R _B, when associating the temperature coefficient k _ZB, resistors R _1, R ₂ and R _B Is also a resistance element, k _ZL = k _ZB , and as described above, the resistance value is determined to be R _B = G _I × R _L / 2, so the condition (8) The second condition) is satisfied.

【００３４】このように、この実施例は、前記の第１，
第２の条件を同時に満足するように構成されているの
で、ＦＥＴ ｑ₂ のドレインソース間電圧Ｖ_DS2 とＦＥ
Ｔ ｑ₄ のドレインソース間電圧Ｖ_DS4 との比（Ｖ_DS4
／Ｖ_DS2 ）及び、ＦＥＴ ｑ₁のドレインソース間電圧
Ｖ_DS1 とＦＥＴ ｑ₃ のドレインソース間電圧Ｖ_DS3 と
の比（Ｖ_DS3 ／Ｖ_DS1 ）が、温度変動に関わらず一定に
保たれるので、電圧利得の変動が大幅に低減され、最小
受信感度の優れた増幅器を実現することができる。As described above, this embodiment is the same as the first
Since the second condition is satisfied at the same time, the drain-source voltage V _{DS2 of} the FET q ₂ and the FE
The ratio of T q _{4 to} the drain-source voltage V _DS4 (V _DS4
/ V _DS2) and the ratio of the drain-source voltage V _DS3 drain-source voltage V _DS1 and FET q ₃ of _{FET q 1 (V DS3 / V} DS1) is, so is kept constant regardless of the temperature variation It is possible to realize an amplifier with excellent minimum reception sensitivity, in which fluctuations in voltage gain are significantly reduced.

【００３５】次に、第３の実施例を図３と共に説明す
る。尚、この実施例は第２の実施例（図２を参照）の変
形例であり、図３において図２と同一又は相当する部分
は同一符号で示している。そして、この実施例は、定電
流Ｉ₁ によって直流バイアスされるＦＥＴ ｑ₁ 〜ｑ₄
と負荷抵抗Ｒ₁ ，Ｒ₂ などによって形成されている差動
増幅部を、大電力ダイオードＤ_p1を介して電源電圧Ｖ_DD
に接続している。Next, a third embodiment will be described with reference to FIG. It should be noted that this embodiment is a modification of the second embodiment (see FIG. 2), and the same or corresponding portions in FIG. 3 as those in FIG. Then, this embodiment, FET q ₁ to q _4, which is DC biased by a constant current I ₁
The differential amplifier formed by the load resistances R ₁ and R ₂ is connected to the power supply voltage V _DD via the high power diode D _p1.
Connected to.

【００３６】更に、ダイオードＤ_A にダイオードＤ_p2が
直列接続されると共に、レベルシフト回路を構成してい
るダイオードＤ₁ ，Ｄ₂ に対して、ダイオードＤ_p3が直
列接続され、且つダイオードＤ₃ ，Ｄ₄ に対して、ダイ
オードＤ_p4が直列接続されている。したがって、大電力
ダイオードＤ_p1に生じる順方向電圧Ｖ_Dp1 による直流バ
イアスのシフト（移動）分を、ダイオードＤ_p2，Ｄ_p3，
Ｄ_p4によって補償するので、ＦＥＴ ｑ₁ 〜ｑ₅ などに
よる差動増幅部の動作点は、図２に示した第２の実施例
とほぼ同じになっている。更に、抵抗Ｒ_B と負荷抵抗Ｒ
_L の関係、及びダイオードＤ₁ ，Ｄ₂ （若しくはＤ₃ ，
Ｄ₄ ）に対するダイオードＤ_A の関係も第２の実施例と
同じ条件に設定されている。Furthermore, the diode D with the diode D _p2 are connected in series to the _A, relative to the diode D _1, D ₂ constituting the level shift circuit, the diode D _p3 are connected in series, and a diode D _3, A diode D _p4 is connected in series with D ₄ . Therefore, the amount of shift (movement) of the DC bias due to the forward voltage V _Dp1 generated in the high power diode D _p1 is set to the diodes D _p2 , D _p3 ,
Since the compensation is performed by D _p4 , the operating point of the differential amplifier section including the FETs q _{1 to} q ₅ is almost the same as that of the second embodiment shown in FIG. Furthermore, the resistance R _B and the load resistance R
The relationship between _L and the diodes D ₁ , D ₂ (or D ₃ ,
The relationship of the diode D _A with respect to D ₄ ) is also set to the same condition as in the second embodiment.

【００３７】この実施例によれば、環境温度などの変化
に関わらず電圧利得を一定に保持することができると共
に、ダイオードＤ_p1を設けたことによって、上記差動増
幅部を構成しているＦＥＴを飽和させることなく動作さ
せるので、高周波増幅器を実現することができる。According to this embodiment, the voltage gain can be kept constant irrespective of changes in the environmental temperature and the diode D _p1 is provided, so that the FET constituting the differential amplification section is constituted. Since it operates without being saturated, a high frequency amplifier can be realized.

【００３８】次に、第４の実施例を図４と共に説明す
る。尚、この実施例は、図２に示す抵抗負荷Ｒ₁ ，Ｒ₂
の代わりに、相互に同一の電気的特性を有するＦＥＴ
ｑ_L1とｑ_L2の夫々のゲートソース間を接続して成る能動
負荷を使用すると共に、ＦＥＴｑ_L1とｑ_L2のソース間に
クランプダイオードＤ_C1とＤ_C2が接続されている。残余
の構成要素は、図２に示す実施例と同じである。したが
って、レベルシフト回路を構成するダイオードＤ₁ とＤ
₂ （若しくはＤ₃ とＤ₄ ）に対するダイオードＤ_A の関
係は、前記式(7) に示した第１の条件を満足しており、
更に、ＦＥＴｑ_L1（若しくはｑ_L2）をソース側から見た
ときのインピーダンスＺ_out に対する抵抗Ｒ_B の関係
は、前記式(8) に示す第２の条件を満足している。Next, a fourth embodiment will be described with reference to FIG. In this embodiment, the resistance loads R ₁ and R ₂ shown in FIG.
FETs having the same electrical characteristics as each other instead of
Clamp diodes D _C1 and D _C2 are connected between the sources of FETs q _L1 and q _L2 while using an active load formed by connecting the respective gate sources of q _L1 and q _L2 . The remaining components are the same as in the embodiment shown in FIG. Therefore, the diodes D ₁ and D constituting the level shift circuit are
The relationship of the diode D _A with respect to ₂ (or D ₃ and D ₄ ) satisfies the first condition shown in the equation (7),
Furthermore, the relationship between the resistance R _{B and} the impedance Z _out when the FET q _L1 (or q _L2 ) is viewed from the source side satisfies the second condition shown in the above equation (8).

【００３９】この実施例によっても、ＦＥＴ ｑ₁ 〜ｑ
₅ 及びｑ_L1，ｑ_L2などから成る差動増幅部の電圧利得が
温度変動に関わらず一定に保持される。更に、ＦＥＴ
ｑ_L1，ｑ_L2の能動負荷を用いるので、プレーナ型半導体
製造技術を適用することによって、歩留まりの向上を図
ることができるなどの効果がある。又、クランプダイオ
ードＤ_C1，Ｄ_C2を設けたことにより、過大な入力信号Ｖ
_in，ＶＢ_inが入力されても、出力信号Ｖ_o を所定の出力
振幅範囲内に治めることができるので、上記差動増幅部
を構成しているＦＥＴを飽和させることの無い高周波増
幅器を実現することができる。Also according to this embodiment, the FETs q _{1 to} q
The voltage gain of the differential amplification unit composed of ₅ and q _L1 , q _L2, etc. is kept constant regardless of temperature fluctuations. In addition, FET
Since active loads of q _L1 and q _L2 are used, there is an effect that the yield can be improved by applying the planar semiconductor manufacturing technique. Also, because the clamp diodes D _C1 and D _C2 are provided, an excessive input signal V
_{Even if in} and VB _in are input, the output signal V _o can be controlled within a predetermined output amplitude range, so that a high-frequency amplifier that does not saturate the FETs constituting the differential amplification section is realized. be able to.

【００４０】[0040]

【発明の効果】以上説明したように本発明によれば、ソ
ース接点が共通接続されて差動対を構成する第１，第２
の電界効果トランジスタと、前記ソース接点に接続され
て一定電流を流す第１の定電流回路と、前記第１，第２
の電界効果トランジスタの各ドレインにカスケード接続
される第３，第４の電界効果トランジスタと、前記第
３，第４の電界効果トランジスタの夫々に接続された負
荷と、前記第３，第４の電界効果トランジスタのゲート
に直流バイアス電圧を印加する直流バイアス回路と、差
動入力信号を所定電圧分レベルシフトして前記第１，第
２の電界効果トランジスタのゲート間に供給するレベル
シフト回路とを具備し、前記直流バイアス回路は、前記
レベルシフト回路の温度係数に対してその２分の１の温
度係数を有する第１の定電圧発生手段と、前記負荷に発
生する直流の降下電圧と等しい直流電圧を発生する第２
の定電圧発生手段とを有する構成としたので、前記レベ
ルシフト回路が自らの温度係数に依存して発生するレベ
ルシフト電圧の変化と、第１の定電圧手段が自らの温度
係数に依存して発生する電圧の変化とが相殺され、同時
に、前記負荷が自らの温度係数に依存して発生する電圧
の変化と、第２の定電圧手段が自らの温度係数に依存し
て発生する電圧の変化とが相殺される。この結果、前記
カスケード接続される第３，第４の電界効果トランジス
タのゲートに印加される直流バイアス電圧の温度による
電圧変化が、前記レベルシフト回路及び負荷の温度によ
る電圧変化に追従することとなり、前記第３，第４の電
界効果トランジスタのドレインソース間電圧に対する前
記第１，第２の電界効果トランジスタのドレインソース
間電圧の比が温度変化に関わらず一定に保たれるので、
温度変動による電圧増幅率（電圧利得）が低減され且つ
最小受信感度の優れた半導体増幅器を提供することがで
きる。更に、差動対を有するＥＣＬ形式やＳＣＦＬ形式
の回路構成となっているので、高速の半導体増幅器を提
供することができる。As described above, according to the present invention, the source contacts are commonly connected to form the differential pair.
Field effect transistor, a first constant current circuit connected to the source contact and flowing a constant current, the first and second
Third and fourth field effect transistors cascade-connected to the respective drains of the field effect transistors, load connected to each of the third and fourth field effect transistors, and the third and fourth field effect transistors. A DC bias circuit for applying a DC bias voltage to the gate of the effect transistor, and a level shift circuit for level-shifting the differential input signal by a predetermined voltage and supplying it between the gates of the first and second field effect transistors. The DC bias circuit includes a first constant voltage generating means having a temperature coefficient that is ½ of the temperature coefficient of the level shift circuit, and a DC voltage equal to the DC drop voltage generated in the load. Second to generate
And the first constant voltage means depends on its own temperature coefficient and the change of the level shift voltage generated by the level shift circuit depending on its own temperature coefficient. The change in the generated voltage is offset, and at the same time, the change in the voltage generated by the load depending on its own temperature coefficient and the change in the voltage generated by the second constant voltage means depending on its own temperature coefficient. And are offset. As a result, the voltage change due to the temperature of the DC bias voltage applied to the gates of the third and fourth field effect transistors connected in cascade follows the voltage change due to the temperature of the level shift circuit and the load. Since the ratio of the drain-source voltage of the first and second field-effect transistors to the drain-source voltage of the third and fourth field-effect transistors is kept constant regardless of temperature change,
It is possible to provide a semiconductor amplifier in which the voltage amplification factor (voltage gain) due to temperature fluctuation is reduced and which has excellent minimum receiving sensitivity. Furthermore, since the circuit configuration is an ECL format or SCFL format having a differential pair, a high speed semiconductor amplifier can be provided.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明による第１の実施例を示す回路図であ
る。FIG. 1 is a circuit diagram showing a first embodiment according to the present invention.

【図２】本発明による第２の実施例を示す回路図であ
る。FIG. 2 is a circuit diagram showing a second embodiment according to the present invention.

【図３】本発明による第３の実施例を示す回路図であ
る。FIG. 3 is a circuit diagram showing a third embodiment according to the present invention.

【図４】本発明による第４の実施例を示す回路図であ
る。FIG. 4 is a circuit diagram showing a fourth embodiment according to the present invention.

【図５】従来の半導体増幅器の一例を示す回路図であ
る。FIG. 5 is a circuit diagram showing an example of a conventional semiconductor amplifier.

【符号の説明】[Explanation of symbols]

１，２…定電流源、３，４……レベルシフト回路、５，
６…負荷、７，８…電圧発生回路、ｑ₁ 〜ｑ₁₀，ｑ_L1，
ｑ_L2…ＦＥＴ、Ｄ₁ 〜Ｄ₄ ，Ｄ_A ，Ｄ_p1，Ｄ_p2，Ｄ_p3，
Ｄ_p4，Ｄ_C1，Ｄ_C2…ダイオード、ｒ₁ 〜ｒ₄ ，Ｒ_B …抵
抗、Ｒ₁ ，Ｒ₂…負荷抵抗。1, 2 ... Constant current source, 3, 4 ... Level shift circuit, 5,
6 ... load, 7,8 ... voltage generation _{circuit, q 1 ~q 10, q L1} ,
q _L2 ... FET, D _{1 to} D ₄ , D _A , D _p1 , D _p2 , D _p3 ,
_{D p4, D C1, D C2} ... _{diodes, r 1 ~r 4, R B} ... resistor, R _1, R ₂ ... load resistor.

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 ソース接点が共通接続されて差動対を構
成する第１，第２の電界効果トランジスタと、前記ソー
ス接点に接続されて一定電流を流す第１の定電流回路
と、前記第１，第２の電界効果トランジスタの各ドレイ
ンにカスケード接続される第３，第４の電界効果トラン
ジスタと、前記第３，第４の電界効果トランジスタの夫
々に接続された負荷と、前記第３，第４の電界効果トラ
ンジスタのゲートに直流バイアス電圧を印加する直流バ
イアス回路と、差動入力信号を所定電圧分レベルシフト
して前記第１，第２の電界効果トランジスタのゲート間
に供給するレベルシフト回路とを具備し、 前記直流バイアス回路は、前記レベルシフト回路の温度
係数に対してその２分の１の温度係数を有する第１の定
電圧発生手段と、前記負荷に発生する直流の降下電圧と
等しい直流電圧を発生する第２の定電圧発生手段とを有
すること、を特徴とする半導体増幅器。1. A first and a second field effect transistor having source contacts commonly connected to form a differential pair, a first constant current circuit connected to the source contact to flow a constant current, and the first field effect transistor. First and third field effect transistors cascade-connected to the drains of the first and second field effect transistors, loads connected to the third and fourth field effect transistors, and the third and fourth field effect transistors, respectively. A DC bias circuit for applying a DC bias voltage to the gate of the fourth field-effect transistor, and a level shift for level-shifting the differential input signal by a predetermined voltage and supplying it between the gates of the first and second field-effect transistors. A first constant voltage generating means having a temperature coefficient that is ½ of the temperature coefficient of the level shift circuit, and the DC bias circuit is generated in the load. That DC voltage drop equal to the DC voltage to a second constant voltage generating means for generating, semiconductor amplifiers, characterized in. 【請求項２】 前記レベルシフト回路は、偶数個の直列
接続された定電圧発生素子から成り、前記第１の定電圧
発生手段は、該レベルシフト回路の半分の個数の定電圧
発生素子から成り、前記負荷と前記第２の定電圧発生手
段は、共に等しい温度係数を有するインピーダンス素子
から成ることを特徴とする請求項１に記載の半導体増幅
器。2. The level shift circuit comprises an even number of constant voltage generators connected in series, and the first constant voltage generator comprises half the number of constant voltage generators of the level shift circuit. 2. The semiconductor amplifier according to claim 1, wherein the load and the second constant voltage generating means are both impedance elements having the same temperature coefficient. 【請求項３】 前記定電圧発生素子はダイオードであ
り、前記インピーダンス素子は抵抗であることを特徴と
する請求項２に記載の半導体増幅器。3. The semiconductor amplifier according to claim 2, wherein the constant voltage generating element is a diode and the impedance element is a resistor.