JPH07240446A - Probing/navigation method for ic analyzer - Google Patents
Probing/navigation method for ic analyzerInfo
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- JPH07240446A JPH07240446A JP6054929A JP5492994A JPH07240446A JP H07240446 A JPH07240446 A JP H07240446A JP 6054929 A JP6054929 A JP 6054929A JP 5492994 A JP5492994 A JP 5492994A JP H07240446 A JPH07240446 A JP H07240446A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＥＢテスタなどの解析
装置で、ＬＳＩチップ内部の動作検証や不良解析を行う
際に、ＬＳＩ設計時のプロービング領域レイアウトデー
タを用いて、プロービング領域を容易に見い出すナビゲ
ーションの方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an analysis device such as an EB tester, which facilitates the probing area by using the probing area layout data at the time of LSI design, when performing the operation verification or the failure analysis inside the LSI chip. Regarding the navigation method to find out.
【０００２】[0002]
【従来の技術】従来技術においては、ＥＢ（Electron B
eam） テスタなどの解析装置を用いてＬＳＩ内部の動作
検証や不良解析を行うが、効率よく行うために当該ＥＢ
テスタなどの解析装置にナビゲーションツールを搭載し
て行っている。この解析を行う場合に、ＬＳＩ回路設計
用のレイアウトCAD データのみを用いてナビゲーション
を行っている。2. Description of the Related Art In the prior art, EB (Electron B
eam) Operation verification and failure analysis inside the LSI are performed using an analysis device such as a tester.
Navigation tools are installed in analysis devices such as testers. When performing this analysis, navigation is performed using only layout CAD data for LSI circuit design.
【０００３】一方、ＬＳＩ内部の動作検証や不良解析を
行う際に、ＬＳＩ回路設計用のレイアウトCADデータと
は別に、特別に設計したレイアウトCADデータ、即ち、
プロービング領域の存在を示すデータが、ＬＳＩ設計者
によって用意されている場合がある。しかし、従来ナビ
ゲーションツールとして取り込んでいなかったために最
適なプロービング領域がどこに存在するのか容易に判明
しなかった。つまり、ＬＳＩ内部の動作検証や不良解析
のために観測するプロービング領域に到達するのに、非
常に時間がかかり、動作検証や不良解析に多大な時間を
費やしていた。On the other hand, when performing operation verification or failure analysis inside the LSI, layout CAD data specially designed, that is, in addition to the layout CAD data for LSI circuit design,
Data indicating the presence of the probing area may be prepared by the LSI designer. However, since it has not been imported as a navigation tool in the past, it was not easy to find out where the optimum probing area exists. That is, it takes a very long time to reach the probing region to be observed for operation verification and failure analysis inside the LSI, and it takes a lot of time for operation verification and failure analysis.
【０００４】[0004]
【発明が解決しようとする課題】近時、ますます半導体
ＬＳＩが大規模化するのに伴い、その回路構成が高密度
化してパターン幅が小さくなり、かつ配線が多層化して
いる。そのため、回路設計用レイアウトCAD パターンに
おいて、より下層の信号配線パターンは、半導体試験装
置の金属ピンやＥＢテスタの電子ビームプローブによる
測定が困難となるため、可能な限り最上層に測定用パッ
ドを設け、そのパッドと配線パターンを接続しておくな
ど工夫されている。また、パッドを設けることはできな
いが、パターンの間隙を通して測定できる配線パターン
は、その間隙が所定の幅以上を満足する場合、その領域
をＥＢテスタなど解析装置のプロービング可能領域とし
て定義するなどして、プロービング領域の存在を示すレ
イアウトデータとして組み込むことができるようになっ
てきた。Recently, as semiconductor LSIs have become larger in scale, their circuit configurations have become higher in density, pattern widths have become smaller, and wirings have become multi-layered. Therefore, in the layout CAD pattern for circuit design, it is difficult to measure the signal wiring pattern in the lower layer with the metal pin of the semiconductor test equipment or the electron beam probe of the EB tester. , The pad and the wiring pattern are connected. In addition, a pad cannot be provided, but a wiring pattern that can be measured through a gap in the pattern is defined as a probable region of an analyzer such as an EB tester if the gap satisfies a predetermined width or more. , It has become possible to incorporate it as layout data indicating the existence of a probing area.
【０００５】上記のような、プロービング領域として最
適な領域の存在を示すレイアウトCADデータは、回路設
計用レイアウトCADデータとは別に、ＬＳＩ設計者がCAD
を用いてデータを生成することができるCAD 用ツール
として定着しつつある。従って、そのデータを用いて半
導体試験装置による測定が行えるので、専用試験装置と
してのテスタビリティ（Testability）が格段に向上し
た。しかし、そのCADデータはＥＢテスタなどの解析装
置によるプロービングのためのナビゲーション方法とし
てのナビゲーションツールとしては、取り込めていなか
った。The layout CAD data indicating the existence of the optimum area as the probing area as described above is provided by the LSI designer in addition to the layout CAD data for circuit design.
It is becoming established as a CAD tool that can generate data using. Therefore, since the measurement can be performed by the semiconductor test device using the data, the testability as a dedicated test device is significantly improved. However, the CAD data has not been imported as a navigation tool as a navigation method for probing with an analysis device such as an EB tester.
【０００６】そこで、本発明においては、解析装置とし
てのプロービングのためのナビゲーション方法におい
て、プロービングするのに最適なプローブ領域を示すレ
イアウトCAD データを、ナビゲーションツールとして取
り込み、回路設計用のレイアウトCAD データと共に併用
することによって、ＬＳＩ内部の動作検証や不良解析を
行う方法を提供する。そして、観測ための領域、即ちプ
ロービング可能領域に短時間で到達できるようにし、解
析装置としてのテスタビリティを向上させることを目的
とした。Therefore, in the present invention, in the navigation method for probing as the analysis device, the layout CAD data indicating the optimum probe area for probing is taken in as the navigation tool, and the layout CAD data for the circuit design is acquired together with the layout CAD data. By using together, a method for performing operation verification and failure analysis inside the LSI is provided. Then, it was made possible to reach the region for observation, that is, the probing region in a short time, and to improve the testability as an analyzer.
【０００７】[0007]
【課題を解決するための手段】本発明においては、従来
技術のように、回路設計用のレイアウトCAD データのみ
を用いてナビゲーションするのではなく、ＬＳＩ内部の
動作検証や不良解析を効率よく行うためにＬＳＩ設計者
がＬＳＩ設計時に特別に設計したレイアウトCAD デー
タ、即ち、ＬＳＩチップの内部を観測するために、ＥＢ
テスタなどの解析装置でプロービングするのに最適なプ
ロービング領域を示すレイアウトCAD データをも、解析
装置でのナビゲーションツールとして取り込むこととし
た。In the present invention, in order to efficiently perform operation verification and defect analysis inside an LSI, instead of performing navigation using only layout CAD data for circuit design as in the prior art. In order to observe the layout CAD data specially designed by the LSI designer at the time of LSI design, that is, the inside of the LSI chip, EB
Layout CAD data indicating the optimum probing area for probing with an analysis device such as a tester was also imported as a navigation tool in the analysis device.
【０００８】つまり、最適なプロービング領域がどこに
存在するかについて容易に探査できるようにするために
標準ファイル３による回路設計用レイアウトCAD データ
に加えて、ＬＳＩ設計者などの解析装置のユーザが、Ｌ
ＳＩチップ内部の動作検証や不良解析には最適なプロー
ビング領域として定義したレイアウトCAD データであ
る、プローブレイヤファイル２を取り込んで提供し、ナ
ビゲーションツールとして併用できるフォーマットと表
示仕様とし、目的とする観測のためのプロービング領域
に短時間に到達できるナビゲーションの方法とした。That is, in addition to the layout CAD data for circuit design by the standard file 3 in order to easily search where the optimum probing area exists, a user of the analysis device such as an LSI designer can select L
The probe layer file 2, which is the layout CAD data defined as the optimum probing area for the operation verification and failure analysis inside the SI chip, is provided and provided, and the format and display specifications that can be used together as a navigation tool are provided to achieve the desired observation. The navigation method that can reach the probing area in a short time.
【０００９】[0009]
（1） ＬＳＩ内部の、その動作検証や不良解析のための
観測をする際に、解析装置がプロービングするのに最適
なプローブ領域は、ＬＳＩ設計者が設計時に組み込んだ
レイアウトCAD データであるが、それを標準ファイル３
の回路設計用レイアウトCAD データと共にナビゲーショ
ンツールとして併用することで、観測するためにプロー
ブ領域を極めて短時間に見いだすことができるナビゲー
ションの方法となった。 （2） 図２に、設計段階で、例えば解析装置の１つであ
るＥＢテスタの、プローバビリティ（Probeability）を
考慮した設計を行う事例を示す。即ち、例えば、回路設
計用レイアウトCAD パターンにおいて、下層に配線され
た信号用パターンはプロービングが困難であるため、プ
ロービングのためのパッドを最上層に設け、そのパッド
と下層の配線パターンを接続しておいたり或いは、上層
に電源用の幅広のパターンがあってパッドが設けられな
い場合には、上層のパターンに穴８をあけておくなどが
行われる。(1) The most suitable probe area for probing by the analyzer when observing the operation inside the LSI for its operation verification and failure analysis is the layout CAD data that the LSI designer installed at the time of design. Standard file 3
By using it together with the layout CAD data for circuit design as a navigation tool, it became a navigation method that can find the probe area for observation in an extremely short time. (2) FIG. 2 shows an example of designing the EB tester, which is one of the analysis devices, at the designing stage in consideration of the probeability. That is, for example, in the layout CAD pattern for circuit design, it is difficult to prob the signal pattern wired in the lower layer. Therefore, a pad for probing is provided in the uppermost layer, and the pad is connected to the wiring pattern in the lower layer. Alternatively, if there is a wide power source pattern on the upper layer and no pad is provided, holes 8 may be formed in the upper layer pattern.
【００１０】（3） また、パッドを設けることはできな
いが、ギャップを通してしか見えない下層配線７に対す
るプロービングのためには、隣接する下層配線間のギャ
ップを可能な限り拡げておくことなどが考慮される。そ
して、それらの諸条件によって生成された最適なプロー
ビングのためのプローブ領域が、ユーザ定義の最適なプ
ロービング領域として、しかも優先順位がつけられてプ
ローブレイヤファイル２に取り込まれ、ナビゲーション
ツールとして用いられる。(3) Further, for probing the lower layer wiring 7 which cannot be provided with a pad but can be seen only through the gap, it is considered to widen the gap between adjacent lower layer wirings as much as possible. It Then, the probe area for the optimum probing generated under these various conditions is taken into the probe layer file 2 as a user-defined optimum probing area, and also prioritized, and used as a navigation tool.
【００１１】[0011]
【実施例】図１は、本発明によるナビゲーションの方法
を示す概念図である。FIG. 1 is a conceptual diagram showing a navigation method according to the present invention.
【００１２】（1） 図１に示すように、本発明では、ナ
ビゲーションツール４に動作環境として、表示変換部９
と表示部を設けた。先ず、回路設計用レイアウトCAD デ
ータは、通常の標準ファイル３から読み込まれる。すな
わち、解析装置のナビゲーションツールとして取り込ま
れ表示部であるメインウインドウ５や、バードビュー６
に表示する。さらに、ユーザが定義した、優先順位がつ
けられたプロービング領域のレイアウトCAD データが、
本発明によるプローブレイヤファイル２に読み込まれ
る。すなわち、当該解析装置に新たなナビゲーションツ
ールとして取り込まれ、同じく表示部５・６に表示でき
る。従って、動作検証や不良解析のためにＬＳＩ内部を
観測するのに最適なプロービング領域レイアウトCAD デ
ータがナビゲーションのためのナビゲーションツールと
して使えるようになった。(1) As shown in FIG. 1, in the present invention, the navigation tool 4 has a display conversion unit 9 as an operating environment.
And a display is provided. First, the layout CAD data for circuit design is read from the normal standard file 3. That is, the main window 5 which is taken in as a navigation tool of the analysis device and is a display unit, and the bird view 6
To display. In addition, user-defined, prioritized layout CAD data for the probing area is
It is read into the probe layer file 2 according to the invention. That is, it can be taken into the analysis device as a new navigation tool and displayed on the display units 5 and 6 as well. Therefore, the optimum probing area layout CAD data for observing the inside of the LSI for operation verification and failure analysis can be used as a navigation tool for navigation.
【００１３】（2） プローブレイヤファイル２からのデ
ータは、信号トレーシング用の通常の回路設計用レイア
ウトCAD データによるレイヤ上に、プローブレイヤを生
成でき、かつ、どのプローブレイヤもその表示がオン又
はオフできる。ある特定のプローブレイヤがオンされ、
回路網であるネットがトレースされると、そのレイヤ上
のそのネットの最適プロービング可能領域を、バードビ
ュー６、すなわちグローバルチップ表示ウィンドウ内に
白点で示すことができる。更に、本システムは自動的に
最初の最適なプロービング可能領域にパンする。つま
り、バードビュー６内にプロービング可能領域が表示さ
れるので、当該解析装置のユーザーは、ＬＳＩチップ画
面全体を眺めながらＬＳＩチップ内のどこにプロービン
グ可能な領域があるか簡単に見分けることができる。こ
のことは、本発明の重要な特徴の一つである。(2) The data from the probe layer file 2 can be used to generate a probe layer on a layer based on normal circuit design layout CAD data for signal tracing, and the display of any probe layer can be turned on or off. You can turn it off. A particular probe layer is turned on,
When a net, which is a network, is traced, the optimal probable area of that net on that layer can be shown as a white dot in the bird view 6, the global chip display window. In addition, the system automatically pans to the first optimal probable area. That is, since the probable area is displayed in the bird view 6, the user of the analysis apparatus can easily discriminate where in the LSI chip the probable area is, while looking at the entire LSI chip screen. This is one of the important features of the present invention.
【００１４】（3） また、信号をプロービングすること
が可能な位置がＬＳＩチップ内にたった一つだけの時に
は、その点がバードビュー６内で一つの明確な白点とし
て現れ、表示部メインウィンドウ５に自動的にその点を
パンする。そして、複数点があるときは、それらの全て
を小さな白点で表示し、そのうちの一点にパンする。バ
ードビューウィンドウ６内でのパンニングとズーミング
により、ユーザはどのプロービング可能領域位置にも速
やかに移動できる。(3) Also, when there is only one position where the signal can be probed in the LSI chip, that point appears as one clear white dot in the bird view 6, and the display main window Automatically pan the point to 5. When there are multiple points, all of them are displayed as small white dots and one of them is panned. By panning and zooming in the bird view window 6, the user can quickly move to any probable area position.
【００１５】（4） プロービング可能な領域も最適なも
のから優先順位をつけるが、その具体例は、例えば次の
ようなものが考えられる。 先ず、例えばメタル第４層（M4）である、最上層部の
信号とプローブパッド全てを持つレイヤのみをオンす
る。もしその信号がM4レイヤに存在しない場合には、ユ
ーザは次にM4レイヤをオフして、M3レイヤの最適と思わ
れるケースから階層的にオンしていく。なぜなら、次の
ようなプロービング可能領域の優先順位が生成されると
考えられるからである。 すなわち、先ず、７μmM4ギャップ。次に、５μmM4ギ
ャップへ、又は７μmVSSギャップ。次に、５μmVSSギャ
ップ。次に、３μmVSSギャップ。次に、非最適プローブ
レイヤ、つまり、良好な波形が得られることは保証され
ないが、論理レベルは得られるかもしれないという期待
度のもの、といった順位である。(4) The probing area is also prioritized from the most suitable area. Specific examples thereof are as follows. First, for example, only the metal fourth layer (M4), that is, the layer having the signal and the probe pad of the uppermost layer is turned on. If the signal is not present in the M4 layer, the user then turns off the M4 layer and then turns it on hierarchically starting with the most likely case of the M3 layer. This is because the following probable area priorities are considered to be generated. That is, first, the 7 μm M4 gap. Then to the 5 μm M4 gap or 7 μm VSS gap. Next, 5μmVSS gap. Next, 3μm VSS gap. Next is the non-optimal probe layer, that is, the degree of expectation that a good waveform is not guaranteed, but a logic level may be obtained.
【００１６】ユーザーが、プロービング可能領域が存
在する階層、すなわちレイヤに、オン又はオフして信号
をトレースするためのサーチは、ユーザが定義した優先
順位の階層リストに基づき自動的に行われる。 また、プロービングレイヤで指定されたプロービング
可能領域が、ハイライトとされた同一ネットポリゴンの
中で、特別に強調し、一目で見分けられるようになっ
た。The search for the user to trace the signal on or off the hierarchy in which the probable region exists, ie the layer, is automatically performed based on the hierarchy list of user defined priorities. In addition, the probable area specified by the probing layer has been specially emphasized in the highlighted same net polygon so that it can be distinguished at a glance.
【００１７】[0017]
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。 （1） ＥＢテスタなどの解析装置によって各ユーザが、
ＬＳＩチップ内部の動作検証や不良解析するために観測
するプロービング領域について設計段階で最適なプロー
ビング可能領域として、それぞれに定義したレイアウト
CAD データを、プローブレイヤファイル２として、提供
することによって、当該解析装置のナビゲーションツー
ルとして取り込むことができるようにし、最適なプロー
ビング領域が高速に見いだせるナビゲーション方法とし
た。このため、当該解析装置のテスタビリティ（Testab
ility）すなわち、プロバビリティ（Probeability）が
格段に向上した。Since the present invention is constructed as described above, it has the following effects. (1) Each user uses an analysis device such as an EB tester
Layouts defined for each probing area that is the optimum probing area at the design stage for the probing area to be observed for operation verification and failure analysis inside the LSI chip.
By providing the CAD data as the probe layer file 2, it was possible to import it as the navigation tool of the analysis device, and the navigation method was found to find the optimum probing area at high speed. Therefore, the testability (Testab
ility), that is, probeability (Probeability) has improved significantly.
【００１８】（2）また、ナビゲーションツール４環境
の中に取り込まれると、プロービング可能な領域の全体
がバードビュー６として表示され、当該解析装置の同一
画面の表示部のメインウィンドウ５に、一つづつプロー
ブ領域のレイヤが自動的に表示されて、優先順位に従っ
て最適なプロービング領域に短時間に到達できるので、
より高精度な観測が可能となった。(2) When the navigation tool 4 is incorporated into the environment, the entire probable area is displayed as a bird view 6, and one is displayed in the main window 5 of the display unit on the same screen of the analyzer. Since the layers of the probe area are automatically displayed, you can reach the optimum probing area in a short time according to the priority.
Higher precision observation became possible.
【図１】本発明の実施例のナビゲーションの方法を示す
概念図である。FIG. 1 is a conceptual diagram showing a navigation method according to an embodiment of the present invention.
【図２】本発明によるプロービング領域の配線レイヤの
構造が各種の状況にあることを示す。FIG. 2 illustrates that the structure of the wiring layer of the probing area according to the present invention is in various situations.
１ 優先順位ごとのプローブ座標リスト ２ プローブレイヤファイル ３ 標準ファイル ４ ナビゲーションツール ５ メインウインドウ ６ バードビュー ７ ギャップを通してしか見えない下層配線 ８ 穴のあけられた上層配線 ９ 表示変換部 1 Probe coordinate list for each priority 2 Probe layer file 3 Standard file 4 Navigation tool 5 Main window 6 Bird view 7 Lower layer wiring that can be seen only through the gap 8 Upper layer wiring with holes 9 Display converter
Claims (2)
作検証や不良解析を行う際のプロービング領域を見い出
すナビゲーション方法において、 優先順位ごとのプローブ座標リスト（１）のCADデータ
を、プローブレイヤファイル（２）に取り込み、 表示変換手段（９）において、当該CADデータと、標準
ファイル（３）による回路設計用レイアウトCADデータ
とを合成し、 当該合成レイアウトＣＡＤデータを、表示画面として、
メインウインドウ（５）に表示し、以上を特徴とするＩ
Ｃ解析装置用プロービング・ナビゲーションの方法。1. A navigation method for finding a probing area when performing operation verification or failure analysis inside an LSI chip in an IC analysis device, wherein CAD data of a probe coordinate list (1) for each priority order is converted into a probe layer file ( 2), and the display conversion means (9) synthesizes the CAD data with the layout CAD data for circuit design by the standard file (3), and the synthesized layout CAD data is used as a display screen.
Displayed in the main window (5), characterized by the above
Method of probing navigation for C analyzer.
ウインドウ（５）に表示し、バードビュー（６）にも表
示することを特徴とする、ＩＣ解析装置用プロービング
・ナビゲーションの方法。2. A method of probing navigation for an IC analysis device, comprising displaying the display screen according to claim 1 in a main window (5) and also in a bird's eye view (6).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6054929A JPH07240446A (en) | 1994-02-28 | 1994-02-28 | Probing/navigation method for ic analyzer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6054929A JPH07240446A (en) | 1994-02-28 | 1994-02-28 | Probing/navigation method for ic analyzer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07240446A true JPH07240446A (en) | 1995-09-12 |
Family
ID=12984321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6054929A Withdrawn JPH07240446A (en) | 1994-02-28 | 1994-02-28 | Probing/navigation method for ic analyzer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07240446A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6031985A (en) * | 1996-08-21 | 2000-02-29 | Mitsubishi Denki Kabushiki Kaisha | Method, apparatus and system for analyzing failure of measured device |
| US7071713B2 (en) | 2003-12-24 | 2006-07-04 | Hitachi High-Technologies Corpoartion | Probe navigation method and device and defect inspection device |
-
1994
- 1994-02-28 JP JP6054929A patent/JPH07240446A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6031985A (en) * | 1996-08-21 | 2000-02-29 | Mitsubishi Denki Kabushiki Kaisha | Method, apparatus and system for analyzing failure of measured device |
| US7071713B2 (en) | 2003-12-24 | 2006-07-04 | Hitachi High-Technologies Corpoartion | Probe navigation method and device and defect inspection device |
| US7372283B2 (en) | 2003-12-24 | 2008-05-13 | Hitachi High-Technologies Corporation | Probe navigation method and device and defect inspection device |
| US7598755B2 (en) | 2003-12-24 | 2009-10-06 | Hitachi High-Technologies Corporation | Probe navigation method and device and defect inspection device |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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