JPH07239348A - Power-on reset circuit and source voltage detection circuit - Google Patents
Power-on reset circuit and source voltage detection circuitInfo
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- JPH07239348A JPH07239348A JP6030449A JP3044994A JPH07239348A JP H07239348 A JPH07239348 A JP H07239348A JP 6030449 A JP6030449 A JP 6030449A JP 3044994 A JP3044994 A JP 3044994A JP H07239348 A JPH07239348 A JP H07239348A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路装置に設
けられたパワーオンリセット回路及び電源電圧検出回路
に係り、詳しくは電源投入時においてフリップフロップ
回路等の内部回路を所定の状態に初期セットするパワー
オンリセット回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power-on reset circuit and a power supply voltage detection circuit provided in a semiconductor integrated circuit device, and more specifically, an internal circuit such as a flip-flop circuit is initially set to a predetermined state when the power is turned on. The present invention relates to a power-on reset circuit that operates.
【０００２】フリップフロップ回路、ラッチ回路等を内
部回路として備えた半導体集積回路装置においては、パ
ワーオンリセット回路が設けられ、電源投入時にパワー
オンリセット回路にてフリップフロップ回路、ラッチ回
路等を初期セットさせて半導体集積回路装置の誤動作を
防止している。そして、この種の半導体集積回路装置に
おいては、電源投入時以外の例えば瞬断等によって一瞬
電源が切れたときにおいても、フリップフロップ回路、
ラッチ回路等の内部回路を初期セットさせる必要があ
る。そのため、パワーオンリセット回路はその瞬断等に
よって一瞬電源が切れたときでも必ずは半導体集積回路
装置を初期セットすることができるものが要求されてい
る。In a semiconductor integrated circuit device having a flip-flop circuit, a latch circuit, etc. as internal circuits, a power-on reset circuit is provided, and when the power is turned on, the power-on reset circuit initially sets the flip-flop circuit, the latch circuit, etc. This prevents malfunction of the semiconductor integrated circuit device. Then, in this type of semiconductor integrated circuit device, even when the power is momentarily cut off due to momentary interruption or the like other than when the power is turned on, the flip-flop circuit,
It is necessary to initially set internal circuits such as a latch circuit. Therefore, the power-on reset circuit is required to be able to always set the semiconductor integrated circuit device to the initial state even when the power is momentarily cut off due to the momentary interruption or the like.
【０００３】[0003]
【従来の技術】図９は、半導体集積回路装置の一部回路
図であって、パワーオンリセット回路図である。パワー
オンリセット回路５１は、エンハンスメント型Ｎチャネ
ルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと
いう）５２，５３、コンデンサ５４、抵抗５５及びイン
バータ回路５６，５７により構成されている。ＮＭＯＳ
トランジスタ５２のドレインは高電位側電源ＶIIに接続
され、ソースはコンデンサ５４を介して低電位側電源Ｖ
ssに接続されている。また、ＮＭＯＳトランジスタ５２
のゲートは高電位側電源ＶIIに接続されている。2. Description of the Related Art FIG. 9 is a partial circuit diagram of a semiconductor integrated circuit device and is a power-on reset circuit diagram. The power-on reset circuit 51 includes enhancement type N-channel MOS transistors (hereinafter referred to as NMOS transistors) 52 and 53, a capacitor 54, a resistor 55, and inverter circuits 56 and 57. NMOS
The drain of the transistor 52 is connected to the high potential power supply V II , and the source is connected to the low potential power supply V II via the capacitor 54.
connected to ss. In addition, the NMOS transistor 52
Is connected to the high-potential-side power supply V II .
【０００４】ＮＭＯＳトランジスタ５２とコンデンサ５
４との間のノードＮ1 にはＮＭＯＳトランジスタ５３の
ゲートが接続されている。ＮＭＯＳトランジスタ５３の
ソースは低電位側電源Ｖssに接続され、ドレインは抵抗
５５を介して高電位側電源Ｖ IIに接続されている。ＮＭ
ＯＳトランジスタ５３と抵抗５５との間にはインバータ
回路５６，５７を介して図示しない内部回路に接続さ
れ、その内部回路にパワーオンリセット信号（以下、単
にリセット信号という）ＰＯＲを出力している。尚、抵
抗５５はポリシリコンよりなる高抵抗である。コンデン
サ５４は流れる電流を抑え、スタンバイ状態の半導体集
積回路装置の低消費化を行っている。内部回路には図示
しない制御信号が入力され、Ｈレベルの制御信号を入力
すると待機状態（スタンバイ）となり、Ｌレベルの制御
信号を入力すると能動状態（アクティブ）となる。NMOS transistor 52 and capacitor 5
The NMOS transistor 53 is connected to the node N1 between
The gate is connected. Of the NMOS transistor 53
The source is connected to the low potential side power supply Vss, and the drain is a resistor
High-potential side power supply V via 55 IIIt is connected to the. NM
An inverter is provided between the OS transistor 53 and the resistor 55.
Connected to internal circuits (not shown) via circuits 56 and 57.
The power-on reset signal (hereinafter, single
POR is output). In addition,
The anti-55 is a high resistance made of polysilicon. Conden
The server 54 suppresses the flowing current and collects the semiconductors in the standby state.
We are reducing the consumption of integrated circuit devices. Shown in the internal circuit
Not input control signal, input H level control signal
Then, it will be in a standby state (standby) and control at L level.
When a signal is input, it becomes active.
【０００５】この半導体集積回路装置に外部電源が供給
されると、その外部電源に基づいて高電位側電源ＶIIが
生成され、その電位は上昇する。すると、図１０に示す
ように、この高電位側電源ＶIIの上昇にともなってコン
デンサ５４に電荷が蓄積され、ノードＮ1 の電位Ｖ1 が
上昇する。また、リセット信号ＰＯＲの電位も同様に上
昇する。そして、ノードＮ1 の電位Ｖ1 が所定の電位を
越えると、ＮＭＯＳトランジスタ５３がオンとなり、リ
セット信号ＰＯＲはＬレベルとなる。この所定の電位は
予め設定されており、高電位側電源ＶIIが上昇して内部
回路が動作し始める電圧より低い電圧、例えばＶII／２
に設定されている。そして、内部回路はこのリセット信
号ＰＯＲの立ち下がりに基づいて初期セットされる。そ
の後、高電位側電源ＶIIが更に上昇すると、内部回路が
初期セットされた状態から動作し始めるようになってい
る。When an external power source is supplied to this semiconductor integrated circuit device, a high potential side power source V II is generated based on the external power source and its potential rises. Then, as shown in FIG. 10, the charge on the capacitor 54 in accordance with the increase of the high-potential power supply V II is accumulated, the potential V1 of the node N1 rises. Further, the potential of the reset signal POR similarly rises. When the potential V1 of the node N1 exceeds a predetermined potential, the NMOS transistor 53 is turned on and the reset signal POR becomes L level. This predetermined potential is set in advance, and the voltage is lower than the voltage at which the high-potential-side power supply V II rises and the internal circuit starts operating, for example, V II / 2
Is set to. Then, the internal circuit is initially set based on the fall of the reset signal POR. After that, when the high-potential-side power supply V II further rises, the internal circuit starts to operate from the initially set state.
【０００６】[0006]
【発明が解決しようとする課題】ところで、瞬断等によ
り一瞬外部電源が低下すると、図１０に示すようにその
外部電源に基づいて高電位側電源ＶIIも低下する。しか
しながら、ノードＮ1 の電位はコンデンサ５４に蓄積さ
れた電荷により徐々に低下する。そして、ＶII／２以下
には容易に低下しない。そして、高電位側電源ＶIIが再
び上昇すると、ノードＮ1 の電位も同様に上昇する。そ
の結果、ＮＭＯＳトランジスタ５３はオンのままとな
り、リセット信号ＰＯＲはＬレベルのままとなる。その
結果、リセット信号ＰＯＲは立ち下がらないので、内部
回路は初期セットされない。その結果、内部回路のフリ
ップフロップ回路等の出力端子は電源投入時と同様にＨ
レベル又はＬレベルの何れかにあるか不明な状態とな
り、誤動作を起こす要因となっていた。By the way, when the external power supply is momentarily lowered due to a momentary interruption or the like, the high-potential-side power supply V II is also lowered due to the external power supply as shown in FIG. However, the potential of the node N1 gradually decreases due to the electric charge accumulated in the capacitor 54. And it does not easily drop below V II / 2. When the high potential side power supply V II rises again and likewise increases the potential of the node N1. As a result, the NMOS transistor 53 remains on and the reset signal POR remains L level. As a result, since the reset signal POR does not fall, the internal circuit is not initially set. As a result, the output terminals of the flip-flop circuit and the like of the internal circuit are set to H level as when the power is turned on.
It was unclear whether it was at the L level or at the L level, which was a cause of malfunction.
【０００７】また、制御信号ＣＳがＬレベル、即ち内部
回路がアクティブに設定された状態で外部電源が供給さ
れると、リセット信号ＰＯＲにかかわらず内部回路は動
作し始める。そのため、外部電源の上昇中にこの半導体
集積回路装置に多くの電流（貫通電流）が流れることに
なる。そのため、高電位側電源ＶIIの上昇がおくれて、
その分だけリセット信号ＰＯＲの立ち下がりが遅れるこ
とになる。その結果、半導体集積回路装置は初期セット
されないので、貫通電流が流れ続けて外部電源の多くが
この半導体集積回路装置により消費され、外部電源が低
下して電子機器を使用することができなくなる場合があ
った。When the control signal CS is at L level, that is, when the external power is supplied while the internal circuit is set to active, the internal circuit starts to operate regardless of the reset signal POR. Therefore, a large amount of current (through current) flows through this semiconductor integrated circuit device while the external power supply is rising. Therefore, the rise of the high-potential-side power supply V II is delayed,
The fall of the reset signal POR is delayed by that amount. As a result, since the semiconductor integrated circuit device is not initially set, a through current may continue to flow and most of the external power supply may be consumed by this semiconductor integrated circuit device, and the external power supply may drop, making it impossible to use the electronic device. there were.
【０００８】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、瞬断等においてもパワ
ーオンリセット信号を生成し、確実に半導体集積回路装
置を初期セットすることのできるパワーオンリセット回
路を提供することにある。また、別の目的は、温度変化
による依存の少ない検出電圧を生成することのできる電
源電圧検出回路を提供することにある。The present invention has been made to solve the above problems, and an object of the present invention is to generate a power-on reset signal even in the event of a momentary interruption or the like and to reliably set the semiconductor integrated circuit device in the initial setting. It is to provide a power-on reset circuit that can perform. Another object of the present invention is to provide a power supply voltage detection circuit that can generate a detection voltage that is less dependent on temperature changes.
【０００９】[0009]
【課題を解決するための手段】図１は本発明の原理説明
図である。パワーオンリセット回路は電源電圧検出回路
１、制御信号検出回路２、フリップフロップ回路３及び
信号合成回路４により構成されている。電源電圧検出回
路１は、高電位側電源ＶIIを入力し、その高電位側電源
ＶIIが予め設定された所定の電圧以上の場合にはＬレベ
ルとなる検出電圧Ｖr を生成し出力する。制御信号検出
回路２は、制御信号ＣＳを入力し、電源電圧検出回路１
にて生成された検出電圧Ｖr に基づいて、検出電圧Ｖr
がＬレベルの場合には制御信号ＣＳと同様の内部制御信
号ＣＳ１を出力し、検出電圧ＶrがＨレベルの場合には
Ｌレベルの内部制御信号ＣＳ１を出力する。フリップフ
ロップ回路３は、検出電圧Ｖr に基づいて制御信号検出
回路２から出力される内部制御信号ＣＳ１をラッチした
ラッチ信号Ｌ１を生成する。そして、信号合成回路４
は、フリップフロップ回路３によりラッチされたラッチ
信号Ｌ１と検出電圧Ｖr とを論理合成し、その合成した
リセット信号ＰＯＲを出力する。FIG. 1 is a diagram for explaining the principle of the present invention. The power-on reset circuit includes a power supply voltage detection circuit 1, a control signal detection circuit 2, a flip-flop circuit 3, and a signal synthesis circuit 4. The power supply voltage detection circuit 1 inputs the high-potential-side power supply V II , and when the high-potential-side power supply V II is equal to or higher than a predetermined voltage set in advance, generates and outputs a detection voltage Vr that becomes L level. The control signal detection circuit 2 inputs the control signal CS, and the power supply voltage detection circuit 1
The detection voltage Vr is generated based on the detection voltage Vr generated in
When the detected voltage Vr is H level, the internal control signal CS1 similar to the control signal CS is output, and when the detected voltage Vr is H level, the internal control signal CS1 is output. The flip-flop circuit 3 generates a latch signal L1 obtained by latching the internal control signal CS1 output from the control signal detection circuit 2 based on the detection voltage Vr. Then, the signal synthesis circuit 4
Outputs a logically synthesized latch signal L1 latched by the flip-flop circuit 3 and the detection voltage Vr, and outputs the synthesized reset signal POR.
【００１０】[0010]
【作用】従って、本発明によれば、高電位側電源ＶIIは
電源電圧検出回路１によりその変化が検出される。そし
て、高電位側電源ＶIIが所定の電圧以上に上昇すると、
電源電圧検出回路１からＬレベルに立ち下がる検出電圧
Ｖr が出力される。この時、制御信号ＣＳがＨレベルの
ときには、この検出電圧Ｖr と制御信号ＣＳのラッチさ
れたラッチ信号Ｌ１とが論理合成され、Ｌレベルに立ち
下がるリセット信号ＰＯＲが出力される。Therefore, according to the present invention, the change of the high-potential-side power supply V II is detected by the power supply voltage detection circuit 1. Then, when the high-potential-side power supply V II rises above a predetermined voltage,
The power supply voltage detection circuit 1 outputs the detection voltage Vr falling to the L level. At this time, when the control signal CS is at the H level, the detection voltage Vr and the latch signal L1 in which the control signal CS is latched are logically combined, and the reset signal POR which falls to the L level is output.
【００１１】又、内部回路が動作中に高電位側電源ＶII
が瞬断等により一瞬低下すると、電源電圧検出回路１は
高電位側電源ＶIIの低下を検出し、検出信号Ｖr をＨレ
ベルに立ち上げる。そして、高電位側電源ＶIIが上昇し
て所定の電圧以上になると、検出電圧Ｖr が再びＬレベ
ルに立ち下がる。この時、フリップフロップ回路３は制
御信号ＣＳにかかわらずにＬレベルのラッチ信号Ｌ１を
ラッチしている。そして、このＬレベルのラッチ信号Ｌ
１と検出電圧Ｖr とが論理合成される。その結果、リセ
ット信号ＰＯＲは高電位側電源ＶIIが所定の電圧以下に
なると一旦立ち上がり、再び高電位側電源ＶIIが上昇し
て所定の電圧以上になるとＬレベルに立ち下がる。Further, the high potential side power source V II is operated while the internal circuit is operating.
When There lowered instantaneously by interruption or the like, the power supply voltage detecting circuit 1 detects the lowering of the high-potential power supply V II, raises the detection signal Vr to H level. When the high potential side power supply V II is equal to or higher than a predetermined voltage rises, the detection voltage Vr falls again to an L level. At this time, the flip-flop circuit 3 latches the L-level latch signal L1 regardless of the control signal CS. Then, this L-level latch signal L
1 and the detection voltage Vr are logically synthesized. As a result, the reset signal POR rises Once the high potential side power source V II is below the predetermined voltage, the high-potential side power source V II rises falls to L level becomes more than a predetermined voltage again.
【００１２】[0012]
【実施例】以下、本発明を具体化した一実施例を図２及
び図３に従って説明する。図２は、半導体集積回路装置
の一部回路図であって、パワーオンリセット回路図であ
る。パワーオンリセット回路は電源電圧検出回路１１と
制御信号検出回路１２とフリップフロップ回路（以下、
Ｆ／Ｆ回路という）１３及び信号合成回路１４とから構
成されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment embodying the present invention will be described below with reference to FIGS. FIG. 2 is a partial circuit diagram of the semiconductor integrated circuit device and is a power-on reset circuit diagram. The power-on reset circuit includes a power supply voltage detection circuit 11, a control signal detection circuit 12, a flip-flop circuit (hereinafter,
It is composed of an F / F circuit) 13 and a signal synthesizing circuit 14.
【００１３】電源電圧検出回路１１は、デプレッション
型ＮチャネルＭＯＳトランジスタ（以下、ＤｐＮＭＯＳ
トランジスタという）２１〜２４、ＮＭＯＳトランジス
タ２５及びインバータ回路２６，２７により構成されて
いる。各ＤｐＮＭＯＳトランジスタ２１〜２４はそのソ
ースとドレインをそれぞれ互いに接続し、ソース・ゲー
ト間の電位差をゼロボルトにしている。即ち、各ＤｐＮ
ＭＯＳトランジスタ２１〜２４はソース・ゲート間の電
圧Ｖgsがゼロボルトのときにテーリング領域（電圧Ｖgs
がしきい値電圧以下の領域であって、サブスレッショル
ド領域）付近で動作するように形成されている。そし
て、各ＤｐＮＭＯＳトランジスタ２１〜２４はオンとな
り、そのソース・ドレイン間が高抵抗となるようになっ
ている。The power supply voltage detection circuit 11 includes a depletion type N channel MOS transistor (hereinafter referred to as DpNMOS).
21 to 24, referred to as transistors, an NMOS transistor 25, and inverter circuits 26 and 27. The sources and drains of the DpNMOS transistors 21 to 24 are connected to each other, and the potential difference between the source and the gate is set to zero volt. That is, each DpN
The MOS transistors 21 to 24 have a tailing region (voltage Vgs) when the voltage Vgs between the source and gate is zero volt.
Is a region equal to or lower than the threshold voltage and is formed so as to operate near the subthreshold region. Then, each of the DpNMOS transistors 21 to 24 is turned on, and the resistance between the source and the drain is high.
【００１４】ＤｐＮＭＯＳトランジスタ２１〜２３は高
電位側電源ＶIIと低電位側電源Ｖssとの間に直列に接続
されている。ＤｐＮＭＯＳトランジスタ２２，２３間に
はＮＭＯＳトランジスタ２５のゲートが接続されてい
る。ＮＭＯＳトランジスタ２５のソースは低電位側電源
Ｖssに接続され、ドレインはＤｐＮＭＯＳトランジスタ
２４を介して高電位側電源ＶIIに接続されている。ま
た、ＮＭＯＳトランジスタ２５のドレインはインバータ
回路２６，２７を介して制御信号検出回路１２に接続さ
れている。[0014] DpNMOS transistor 21 to 23 are connected in series between the high-potential power supply V II and the low-potential-side power supply Vss. The gate of the NMOS transistor 25 is connected between the DpNMOS transistors 22 and 23. The source of the NMOS transistor 25 is connected to the low potential side power source Vss, and the drain is connected to the high potential side power source V II via the Dp NMOS transistor 24. The drain of the NMOS transistor 25 is connected to the control signal detection circuit 12 via the inverter circuits 26 and 27.
【００１５】各ＤｐＮＭＯＳトランジスタ２１〜２３は
高電位側電源ＶIIを各ＤｐＮＭＯＳトランジスタ２１〜
２３の抵抗値により分圧する。そして、ＤｐＮＭＯＳト
ランジスタ２２，２３間のノードＮ1 の分圧電圧Ｖ1 が
ＮＭＯＳトランジスタ２５のゲートに入力される。The DpNMOS transistors 21 to 23 are connected to the high-potential-side power source V II by the DpNMOS transistors 21 to 21.
The voltage is divided by the resistance value of 23. Then, the divided voltage V1 of the node N1 between the Dp NMOS transistors 22 and 23 is input to the gate of the NMOS transistor 25.
【００１６】そして、分圧電圧Ｖ1 がＮＭＯＳトランジ
スタ２５のしきい値Ｖthより高くなると、ＮＭＯＳトラ
ンジスタ２５はオンとなる。尚、各ＤｐＮＭＯＳトラン
ジスタ２１〜２３のチャネル幅及びチャネル長は高電位
側電源ＶIIが所定の電圧（本実施例ではＶII／２）にな
ったときにＮＭＯＳトランジスタ２５をオンさせるよう
に設定されている。そして、ＤｐＮＭＯＳトランジスタ
２４とＮＭＯＳトランジスタ２５との間の電圧がインバ
ータ回路２６，２７を介して電源電圧の検出電圧Ｖr と
して各回路１２〜１４に出力されるようになっている。When the divided voltage V1 becomes higher than the threshold value Vth of the NMOS transistor 25, the NMOS transistor 25 is turned on. The channel width and channel length of each DpNMOS transistors 21 to 23 is set as the high potential side power source V II is to turn on the NMOS transistor 25 when it is (V II / 2 in this embodiment) predetermined voltage ing. Then, the voltage between the DpNMOS transistor 24 and the NMOS transistor 25 is output to each of the circuits 12 to 14 as the detection voltage Vr of the power supply voltage via the inverter circuits 26 and 27.
【００１７】即ち、ＮＭＯＳトランジスタ２５のゲート
にはＤｐＮＭＯＳトランジスタ２１〜２３の高抵抗によ
る分圧電圧Ｖ1 が入力されるので、検出電圧Ｖr は外部
電源が供給され高電位側電源ＶIIが上昇すると、その高
電位側電源ＶIIの上昇と同様に上昇する。そして、高電
位側電源ＶIIがＶII／２を越えるとＮＭＯＳトランジス
タ２５がオンとなり、検出電圧Ｖr はＬレベルとなる。
また、高電位側電源Ｖ IIが低下してＶII／２以下になる
とＮＭＯＳトランジスタ２５がオフとなり、検出電圧Ｖ
r はその時の高電位側電源ＶIIの電位と等しくなり低下
する。That is, the gate of the NMOS transistor 25
Is due to the high resistance of the Dp NMOS transistors 21-23.
Since the divided voltage V1 is input, the detection voltage Vr is
Power is supplied and high-potential side power VIIRises, its high
Power source VIIRises as well as rises. And high power
Power supply VIIIs VIIIf it exceeds / 2, NMOS transistor
The switch 25 is turned on, and the detection voltage Vr becomes L level.
In addition, the high potential side power source V IILowers and VII/ 2 or less
And the NMOS transistor 25 are turned off, and the detection voltage V
r is the high potential side power supply V at that timeIIBecomes equal to the potential of
To do.
【００１８】制御信号検出回路１２は、インバータ回路
２８及びノア回路２９により構成されている。インバー
タ回路２８はその入力端子に制御信号ＣＳを入力し、出
力端子はノア回路２９に接続されている。ノア回路２９
は２入力素子であって、その一方の入力端子はインバー
タ回路２８を介して制御信号ＣＳを入力し、他方の入力
端子は前記電源電圧検出回路１１に接続され検出電圧Ｖ
r を入力する。そして、ノア回路２９の出力端子はラッ
チ回路１３に接続されている。The control signal detection circuit 12 is composed of an inverter circuit 28 and a NOR circuit 29. The inverter circuit 28 inputs the control signal CS into its input terminal, and its output terminal is connected to the NOR circuit 29. Noah circuit 29
Is a two-input element, one input terminal of which receives the control signal CS via the inverter circuit 28, and the other input terminal of which is connected to the power supply voltage detection circuit 11 to detect the detection voltage V.
Enter r. The output terminal of the NOR circuit 29 is connected to the latch circuit 13.
【００１９】制御信号検出回路１２は検出電圧Ｖr と制
御信号ＣＳとに基づいて内部制御信号ＣＳ１を生成しＦ
／Ｆ回路１３に出力するようになっている。即ち、検出
電圧Ｖr がＨレベルの時、制御信号検出回路１２はＬレ
ベルの内部制御信号ＣＳ１を生成し出力する。一方、検
出電圧Ｖr がＬレベルの時、制御信号検出回路１２は制
御信号ＣＳと同じレベルの内部制御信号ＣＳ１をＦ／Ｆ
回路１３に出力する。従って、制御信号ＣＳがＬレベル
のときには内部制御信号ＣＳ１もＬレベルとなり、制御
信号ＣＳがＨレベルのときには内部制御信号ＣＳ１もＨ
レベルとなる。The control signal detection circuit 12 generates an internal control signal CS1 based on the detection voltage Vr and the control signal CS to generate F
The data is output to the / F circuit 13. That is, when the detection voltage Vr is at the H level, the control signal detection circuit 12 generates and outputs the L level internal control signal CS1. On the other hand, when the detection voltage Vr is at the L level, the control signal detection circuit 12 outputs the internal control signal CS1 having the same level as the control signal CS to the F / F.
Output to the circuit 13. Therefore, when the control signal CS is L level, the internal control signal CS1 is also L level, and when the control signal CS is H level, the internal control signal CS1 is also H level.
It becomes a level.
【００２０】Ｆ／Ｆ回路１３は、ＤｐＮＭＯＳトランジ
スタ３０、ＮＭＯＳトランジスタ３１，３２、ラッチ回
路３３及びコンデンサ３４により構成されている。Ｄｐ
ＮＭＯＳトランジスタ３０はドレインが高電位側電源Ｖ
IIに接続され、ソースはＮＭＯＳトランジスタ３１のゲ
ートに接続されている。また、ＤｐＮＭＯＳトランジス
タ３０はそのゲートとソースとを互いに接続し、高抵抗
となるようになっている。従って、ＤｐＮＭＯＳトラン
ジスタ３０はＮＭＯＳトランジスタ３１のゲートを高電
位側電源ＶIIにプルアップしている。The F / F circuit 13 is composed of a DpNMOS transistor 30, NMOS transistors 31, 32, a latch circuit 33 and a capacitor 34. Dp
The drain of the NMOS transistor 30 has a high-potential side power supply V
It is connected to II and the source is connected to the gate of the NMOS transistor 31. Further, the DpNMOS transistor 30 has its gate and source connected to each other to have a high resistance. Therefore, the DpNMOS transistor 30 pulls up the gate of the NMOS transistor 31 to the high potential power supply V II .
【００２１】ＮＭＯＳトランジスタ３１のソースは低電
位側電源Ｖssに接続され、ドレインはラッチ回路３３に
接続されている。ラッチ回路３３は入力端子と出力端子
とを互いに接続した一対のＣＭＯＳインバータ回路によ
り構成されている。ラッチ回路３３のノードＮ2 にはＮ
ＭＯＳトランジスタ３１のドレインが接続され、ノード
Ｎ3 にはＮＭＯＳトランジスタ３２のドレインが接続さ
れている。また、ラッチ回路３３のノードＮ3 にはコン
デンサ３４の一端が接続されるとともに信号合成回路１
４に接続され、コンデンサ３４の他端は高電位側電源Ｖ
IIに接続されている。ＮＭＯＳトランジスタ３２のソー
スは低電位側電源Ｖssに接続され、そのゲートには前記
制御信号検出回路１２からの内部制御信号ＣＳ１を入力
している。The source of the NMOS transistor 31 is connected to the low potential side power source Vss, and the drain is connected to the latch circuit 33. The latch circuit 33 is composed of a pair of CMOS inverter circuits whose input terminals and output terminals are connected to each other. N is applied to the node N2 of the latch circuit 33.
The drain of the MOS transistor 31 is connected, and the drain of the NMOS transistor 32 is connected to the node N3. Further, one end of the capacitor 34 is connected to the node N3 of the latch circuit 33 and the signal synthesizing circuit 1
4 and the other end of the capacitor 34 is connected to the high potential side power source V
It is connected to II . The source of the NMOS transistor 32 is connected to the low potential side power source Vss, and the internal control signal CS1 from the control signal detection circuit 12 is input to the gate thereof.
【００２２】Ｆ／Ｆ回路１３は検出電圧Ｖr と内部制御
信号ＣＳ１とに基づいたラッチ信号Ｌ１を信号合成回路
１４に出力するようになっている。即ち、ＮＭＯＳトラ
ンジスタ３１のゲートには検出電圧Ｖr が入力され、そ
の検出電圧Ｖr が上昇してＮＭＯＳトランジスタ３１の
ゲート電圧がしきい値を越える、即ちＨレベルになる
と、ＮＭＯＳトランジスタ３１がオンになる。すると、
ラッチ回路３３のノードＮ2 はＬレベルとなり、ノード
Ｎ3 はＨレベルとなる。そして、ＮＭＯＳトランジスタ
３１のゲートにＬレベルの検出電圧Ｖr が入力される
と、ＮＭＯＳトランジスタ３１はオフとなる。このと
き、ノードＮ3 のＨレベルは保持される。The F / F circuit 13 outputs a latch signal L1 based on the detection voltage Vr and the internal control signal CS1 to the signal synthesizing circuit 14. That is, the detection voltage Vr is input to the gate of the NMOS transistor 31, and when the detection voltage Vr rises and the gate voltage of the NMOS transistor 31 exceeds the threshold value, that is, H level, the NMOS transistor 31 is turned on. . Then,
The node N2 of the latch circuit 33 becomes L level and the node N3 becomes H level. When the L level detection voltage Vr is input to the gate of the NMOS transistor 31, the NMOS transistor 31 is turned off. At this time, the H level of the node N3 is maintained.
【００２３】一方、Ｌレベルの内部制御信号ＣＳ１が入
力されると、ＮＭＯＳトランジスタ３２はオフとなる。
このとき、ラッチ回路３３のノードＮ3 のレベルはＨレ
ベルに保持される。そして、Ｈレベルの内部制御信号Ｃ
Ｓ１が入力されると、ＮＭＯＳトランジスタ３２はオン
となる。その結果、ラッチ回路３３のノードＮ3 はＬレ
ベルとなり、ノードＮ2 はＨレベルとなる。On the other hand, when the L level internal control signal CS1 is input, the NMOS transistor 32 is turned off.
At this time, the level of the node N3 of the latch circuit 33 is held at the H level. Then, the internal control signal C of H level
When S1 is input, the NMOS transistor 32 turns on. As a result, the node N3 of the latch circuit 33 becomes L level and the node N2 becomes H level.
【００２４】従って、検出電圧Ｖr がＨレベルであっ
て、内部制御信号ＣＳ１がＬレベルのとき、Ｆ／Ｆ回路
１３はＨレベルのラッチ信号Ｌ１を出力する。一方、検
出電圧Ｖr がＬレベルであって内部制御信号ＣＳ１がＨ
レベルのとき、Ｆ／Ｆ回路１３はＬレベルのラッチ信号
Ｌ１が出力される。そして、このラッチ信号Ｌ１は信号
合成回路１４に入力される。Therefore, when the detection voltage Vr is at H level and the internal control signal CS1 is at L level, the F / F circuit 13 outputs the latch signal L1 at H level. On the other hand, the detection voltage Vr is at L level and the internal control signal CS1 is at H level.
At the level, the F / F circuit 13 outputs the L-level latch signal L1. Then, the latch signal L1 is input to the signal synthesis circuit 14.
【００２５】信号合成回路１４は、ノア回路３５、イン
バータ回路３６及びコンデンサ３７により構成されてい
る。ノア回路３５は２入力素子であって、その一方には
前記電源電圧検出回路１１の検出電圧Ｖr を入力し、他
方には前記Ｆ／Ｆ回路１３のラッチ信号Ｌ１を入力して
いる。ノア回路３５の出力端子はインバータ回路３６の
入力端子に接続されている。インバータ回路３６の出力
はコンデンサ３７の一端に接続され、コンデンサ３７の
他端は高電位側電源ＶIIに接続されている。また、イン
バータ回路３６の出力端子は内部回路に接続されてい
る。The signal synthesis circuit 14 is composed of a NOR circuit 35, an inverter circuit 36 and a capacitor 37. The NOR circuit 35 is a two-input element, one of which receives the detection voltage Vr of the power supply voltage detection circuit 11 and the other of which inputs the latch signal L1 of the F / F circuit 13. The output terminal of the NOR circuit 35 is connected to the input terminal of the inverter circuit 36. The output of the inverter circuit 36 is connected to one end of the capacitor 37, and the other end of the capacitor 37 is connected to the high potential side power source V II . The output terminal of the inverter circuit 36 is connected to the internal circuit.
【００２６】信号合成回路１４は検出電圧Ｖr とラッチ
信号Ｌ１とを論理合成したリセット信号ＰＯＲを生成す
る。そして、信号合成回路１４はその生成したリセット
信号ＰＯＲを内部回路に出力する。内部回路はリセット
信号ＰＯＲがＨレベルからＬレベルに立ち下がると、そ
の立ち下がりに基づいて初期セットするようになってい
る。The signal synthesizing circuit 14 logically synthesizes the detection voltage Vr and the latch signal L1 to generate a reset signal POR. Then, the signal synthesizing circuit 14 outputs the generated reset signal POR to the internal circuit. When the reset signal POR falls from the H level to the L level, the internal circuit is initially set based on the fall.
【００２７】即ち、検出電圧Ｖr がＨレベルの時には、
ラッチ信号Ｌ１にかかわらずＨレベルのリセット信号Ｐ
ＯＲが出力される。一方、検出電圧Ｖr がＬレベルであ
る場合には、ラッチ信号Ｌ１のレベルに基づいてリセッ
ト信号ＰＯＲが出力される。このラッチ信号Ｌ１は内部
制御信号ＣＳ１、即ち制御信号ＣＳをラッチしている。
従って、制御信号ＣＳがＨレベルになると、Ｌレベルの
ラッチ信号Ｌ１が出力される。That is, when the detection voltage Vr is at the H level,
H-level reset signal P regardless of latch signal L1
OR is output. On the other hand, when the detection voltage Vr is at L level, the reset signal POR is output based on the level of the latch signal L1. The latch signal L1 latches the internal control signal CS1, that is, the control signal CS.
Therefore, when the control signal CS becomes H level, the L level latch signal L1 is output.
【００２８】次に、上記のように構成されたパワーオン
リセット回路の作用を図３に従って説明する。図３
（ａ）に示すように、上記のように構成されたパワーオ
ンリセット回路を備えた半導体集積回路装置に外部電源
が供給されると、その外部電源に基づいて高電位側電源
ＶIIが生成され上昇する。その高電位側電源ＶIIがＶII
／２を越えるとＮＭＯＳトランジスタ２５がオンとなり
検出電圧Ｖr がＬレベルとなる。この検出電圧Ｖr は各
回路１２〜１４に入力される。Next, the operation of the power-on reset circuit configured as described above will be described with reference to FIG. Figure 3
As shown in (a), when the external power supply is supplied to the semiconductor integrated circuit device having the power-on reset circuit configured as described above, the high potential side power supply V II is generated based on the external power supply. To rise. The high potential power supply V II is V II
When it exceeds / 2, the NMOS transistor 25 is turned on and the detection voltage Vr becomes L level. This detection voltage Vr is input to each circuit 12-14.
【００２９】このとき、制御信号ＣＳが高電位側電源Ｖ
IIと同様に上昇するが、検出検出電圧Ｖr がＬレベルと
なるので、内部制御信号ＣＳ１は制御信号ＣＳと同様に
レベルが変化する。そして、内部制御信号ＣＳ１はＦ／
Ｆ回路１３に入力される。Ｆ／Ｆ回路１３は検出電圧Ｖ
r と内部制御信号ＣＳ１とに基づいてＬレベルのラッチ
信号Ｌ１を生成し出力する。そして、信号合成回路１４
は検出電圧Ｖr とＬレベルのラッチ信号Ｌ１とに基づい
てリセット信号ＰＯＲを生成する。このとき、検出電圧
Ｖr は高電位側電源ＶIIがＶII／２を越えたときにＬレ
ベルとなり、リセット信号ＰＯＲも同様にＬレベルに立
ち下がる。このリセット信号ＰＯＲ、即ち高電位側電源
ＶIIがＶII／２を越えると、内部回路は初期セットす
る。At this time, the control signal CS is the high potential side power source V
Although it rises similarly to II , since the detection voltage Vr becomes L level, the level of the internal control signal CS1 changes like the control signal CS. The internal control signal CS1 is F /
It is input to the F circuit 13. The F / F circuit 13 detects the detection voltage V
An L level latch signal L1 is generated and output based on r and the internal control signal CS1. Then, the signal synthesis circuit 14
Generates a reset signal POR based on the detection voltage Vr and the L-level latch signal L1. At this time, the detection voltage Vr becomes L level when the high-potential side power supply V II exceeds V II / 2, and the reset signal POR also falls to L level. When this reset signal POR, that is, the high-potential-side power supply V II exceeds V II / 2, the internal circuit is initially set.
【００３０】そして、内部回路は高電位側電源ＶIIに基
づいて動作する。制御信号ＣＳは内部回路をアクティブ
又はスタンバイにするべくＨレベル又はＬレベルとな
る。このとき、検出電圧Ｖr はＬレベルであるので、ラ
ッチ信号Ｌ１、即ち制御信号ＣＳにかかわらずリセット
信号ＰＯＲはＬレベルとなる。従って、内部回路は初期
セットを行わずにアクティブ又はスタンバイに切換制御
される。Then, the internal circuit operates based on the high potential side power source V II . The control signal CS becomes H level or L level in order to make the internal circuit active or standby. At this time, since the detection voltage Vr is at L level, the reset signal POR becomes L level regardless of the latch signal L1, that is, the control signal CS. Therefore, the internal circuit is controlled to switch to active or standby without performing initial setting.
【００３１】ところで、図３（ａ）に示すように、制御
信号ＣＳがＨレベル、即ち内部回路がスタンバイのとき
に高電位側電源ＶIIが瞬断等により一瞬低下すると、Ｄ
ｐＮＭＯＳトランジスタ２１〜２３が高抵抗として動作
するので、ノードＮ1 の分圧電圧Ｖ1 同様に低下する。
また、制御信号ＣＳも高電位側電源ＶIIと同様に低下す
る。By the way, as shown in FIG. 3 (a), the control signal CS is at H level, that is, the high-potential power supply V II when the internal circuit is in a standby is reduced momentarily by interruption or the like, D
Since the pNMOS transistors 21 to 23 operate as high resistances, the divided voltage V1 at the node N1 drops as well.
Further, the control signal CS also drops like the high-potential power supply V II .
【００３２】そして、高電位側電源ＶIIがＶII／２より
低下すると、ノードＮ1 の分圧電圧Ｖ1 がＮＭＯＳトラ
ンジスタ２５のしきい値Ｖthより低下するので、ＮＭＯ
Ｓトランジスタ２５はオフとなる。その結果、検出電圧
Ｖr は一旦立ち上がり、その後は高電位側電源ＶIIと同
様に低下する。このとき、制御信号ＣＳはＨレベルであ
るので、ラッチ信号Ｌ１はＬレベルである。このＬレベ
ルのラッチ信号Ｌ１とＨレベルの検出電圧Ｖr とが論理
合成されるので、リセット信号ＰＯＲは一旦立ち上が
り、高電位側電源ＶIIと同様に低下する。When the high-potential-side power supply V II drops below V II / 2, the divided voltage V 1 at the node N 1 drops below the threshold Vth of the NMOS transistor 25, so NMO
The S transistor 25 is turned off. As a result, the detected voltage Vr rises once, then decreases similarly to the high-potential power supply V II. At this time, since the control signal CS is at H level, the latch signal L1 is at L level. Since the detection voltage Vr of the L level of the latch signal L1 and the H level is logic synthesis, the reset signal POR rises once lowered similarly to the high potential power supply V II.
【００３３】そして、再び高電位側電源ＶIIが上昇する
と、電源電圧の立ち上がりと同様に動作し、高電位側電
源ＶIIがＶII／２を越えたときにリセット信号ＰＯＲが
立ち下がる。このリセット信号ＰＯＲの立ち下がりによ
り内部回路は初期セットする。When the high-potential-side power supply V II rises again, the high-potential-side power supply V II operates similarly to the rise of the power-supply voltage, and when the high-potential-side power supply V II exceeds V II / 2, the reset signal POR falls. The internal circuit is initially set by the fall of the reset signal POR.
【００３４】一方、図３（ｂ）に示すように、制御信号
ＣＳがＬレベル、即ち内部回路がアクティブのときに高
電位側電源ＶIIが瞬断等により一瞬低下すると、制御信
号ＣＳがＨレベルと時と同様に検出電圧Ｖr も高電位側
電源ＶIIと同様に低下する。この時、制御信号ＣＳに基
づいて制御信号検出回路１２より出力される内部制御信
号ＣＳ１もＬレベルである。従って、Ｆ／Ｆ回路１３の
出力はＬレベルが保持される。その結果、検出電圧Ｖr
と同様のリセット信号ＰＯＲが生成され出力される。従
って、内部回路がアクティブのときにも、このリセット
信号ＰＯＲにより確実に内部セットされる。On the other hand, as shown in FIG. 3 (b), the control signal CS is at the L level, that is, the internal circuit is a high potential power supply V II is reduced momentarily by instantaneous interruption or the like when active, the control signal CS is H Similarly detection voltage Vr level and the time is also reduced similarly to the high-potential power supply V II. At this time, the internal control signal CS1 output from the control signal detection circuit 12 based on the control signal CS is also at L level. Therefore, the output of the F / F circuit 13 is held at the L level. As a result, the detection voltage Vr
A reset signal POR similar to that is generated and output. Therefore, even when the internal circuit is active, it is reliably set internally by the reset signal POR.
【００３５】ところで、図３（ｃ）に示すように、外部
電源が供給され高電位側電源ＶIIが上昇するときに制御
信号ＣＳがＬレベルのまま内部回路に入力される場合が
ある。このとき、検出電圧Ｖr は高電位側電源ＶIIがＶ
II／２を越えるとＬレベルとなる。制御信号ＣＳは制御
信号検出回路１２に入力され、Ｌレベルの内部制御信号
ＣＳ１が出力される。すると、Ｆ／Ｆ回路１３のＮＭＯ
Ｓトランジスタ３２がオフのままであるので、ラッチ信
号Ｌ１は高電位側電源ＶIIと同様に上昇しＨレベルとな
る。そして、信号合成回路１４はこのＨレベルのラッチ
信号Ｌ１と検出電圧Ｖr とを論理合成する。従って、リ
セット信号ＰＯＲは高電位側電源ＶIIと同様に上昇しＨ
レベルとなる。その結果、内部回路は初期セットされな
いので、内部回路が動作することなく異常貫通電流が流
れることはない。By the way, as shown in FIG. 3C, the control signal CS may be input to the internal circuit at the L level when the external power supply is supplied and the high potential side power supply V II rises. In this case, the detection voltage Vr higher voltage power supply V II is V
When it exceeds II / 2, it becomes L level. The control signal CS is input to the control signal detection circuit 12, and the L level internal control signal CS1 is output. Then, the NMO of the F / F circuit 13
Since S transistor 32 remains off, the latch signal L1 is a high potential power supply V II similarly elevated H level. Then, the signal synthesizing circuit 14 logically synthesizes the H-level latch signal L1 and the detection voltage Vr. Therefore, the reset signal POR rises in the same manner as the high-potential-side power supply V II ,
It becomes a level. As a result, the internal circuit is not initially set, so that the abnormal through current does not flow without operating the internal circuit.
【００３６】また、図３（ｄ）に示すように、高電位側
電源ＶIIが上昇してしまった後に制御信号ＣＳをＨレベ
ルにした場合、この制御信号ＣＳは制御信号検出回路１
２により検出され、内部制御信号ＣＳ１もＨレベルとな
る。すると、Ｆ／Ｆ回路１３のＮＭＯＳトランジスタ３
２がオンとなり、ラッチ信号Ｌ１はＬレベルとなる。そ
して、このＬレベルのラッチ信号Ｌ１と検出電圧Ｖr と
が信号合成回路１４により論理合成され、リセット信号
ＰＯＲはＬレベルに立ち下がる。この立ち下がりにより
内部回路は初期セットし、動作するようになる。Further, as shown in FIG. 3D, when the control signal CS is set to the H level after the high-potential-side power source V II has risen, the control signal CS is the control signal detection circuit 1.
2 and the internal control signal CS1 also becomes H level. Then, the NMOS transistor 3 of the F / F circuit 13
2 is turned on, and the latch signal L1 becomes L level. Then, the L level latch signal L1 and the detection voltage Vr are logically combined by the signal combining circuit 14, and the reset signal POR falls to the L level. By this fall, the internal circuit is initially set and operates.
【００３７】このように、本実施例では、電源電圧検出
回路１１のＤｐＮＭＯＳトランジスタ２１〜２３を直列
に接続するとともに、そのゲートとソースと互いに接続
してテーリング領域付近で動作させ、高抵抗とする。そ
して、この高抵抗により高電位側電源ＶIIの電圧を検出
するようにした。その結果、検出電圧Ｖr は高電位側電
源ＶIIの変化に応じて変化することができる。そして、
この検出電圧Ｖr に基づいてリセット信号ＰＯＲを生成
するので、瞬断等による高電位側電源ＶIIの低下におい
ても確実に内部回路を初期セットすることができる。As described above, in this embodiment, the DpNMOS transistors 21 to 23 of the power supply voltage detection circuit 11 are connected in series, and their gates and sources are connected to each other so that they operate in the vicinity of the tailing region to have a high resistance. . The high resistance is used to detect the voltage of the high-potential power supply V II . As a result, the detected voltage Vr may be changed according to changes in the high-potential power supply V II. And
Since the reset signal POR is generated based on the detected voltage Vr, the internal circuit can be surely set to the initial stage even when the high-potential-side power source V II is lowered due to a momentary interruption or the like.
【００３８】また、制御信号ＣＳと検出電圧Ｖr とに基
づいて制御信号検出回路１２により内部制御信号ＣＳ１
を生成する。そして、この内部制御信号ＣＳ１をＦ／Ｆ
回路１３により検出電圧Ｖr に基づいてラッチしラッチ
信号Ｌ１を生成する。更に、Ｆ／Ｆ回路１３により生成
されるラッチ信号Ｌ１と検出電圧Ｖr とを信号合成回路
１４により論理合成する。そして、この合成したリセッ
ト信号ＰＯＲを内部回路に出力するようにした。その結
果、高電位側電源ＶIIが上昇するときに制御信号ＣＳが
Ｌレベルのときにはリセット信号ＰＯＲをＨレベルにす
る。このリセット信号ＰＯＲにより内部回路は初期セッ
トしないので、内部回路の異常貫通電流を防止すること
ができる。The control signal detection circuit 12 controls the internal control signal CS1 based on the control signal CS and the detection voltage Vr.
To generate. Then, the internal control signal CS1 is set to F / F.
The circuit 13 latches based on the detection voltage Vr to generate a latch signal L1. Further, the signal synthesizing circuit 14 logically synthesizes the latch signal L1 generated by the F / F circuit 13 and the detection voltage Vr. Then, the synthesized reset signal POR is output to the internal circuit. As a result, the reset signal POR is set to H level when the control signal CS is at L level when the high-potential-side power supply V II rises. Since the internal signal is not initially set by the reset signal POR, abnormal through current of the internal circuit can be prevented.
【００３９】尚、本発明は前記実施例の他、以下の態様
で実施するようにしてもよい。 （１）前記実施例において、図４に示すように、電源電
圧検出回路１１のＤｐＮＭＯＳトランジスタ２１〜２３
をそのチャネル幅Ｗ及びチャネル長Ｌを同じに形成す
る。各ＤｐＮＭＯＳトランジスタ２１〜２３の温度変化
に対する抵抗特性は同じである。従って、温度が変化し
ても分圧比は変わらず分圧電圧Ｖ1 の値は変動しない。
しかしながら、ＮＭＯＳトランジスタ２５は温度に対し
てそのしきい値が変化する。The present invention may be carried out in the following modes other than the above embodiment. (1) In the above embodiment, as shown in FIG. 4, the DpNMOS transistors 21 to 23 of the power supply voltage detection circuit 11 are used.
To have the same channel width W and channel length L. The resistance characteristics of the DpNMOS transistors 21 to 23 with respect to temperature changes are the same. Therefore, even if the temperature changes, the voltage division ratio does not change and the value of the divided voltage V1 does not change.
However, the threshold value of the NMOS transistor 25 changes with temperature.
【００４０】例えば、常温ＲＴにおいてＮＭＯＳトラン
ジスタ２５のしきい値Ｖth2 ＝０．８ボルト、高温ＨＴ
においてはしきい値Ｖth1 ＝０．５ボルトとする。する
と、図５に示すように検出電圧Ｖr がＬレベルに立ち下
がるときの高電位側電源ＶIIの電圧値が高温ＨＴにおい
てはＶII／２であるものが、常温ＲＴでは高電位側電源
ＶIIに近い値（例えば３・ＶII／４）となる。その結
果、常温ＲＴにおいて高電位側電源ＶIIのマージンが小
さくなり、高電位側電源ＶIIが少し低下するだけで内部
回路が初期セットされてしまうことになる。For example, at room temperature RT, the threshold voltage Vth2 of the NMOS transistor 25 is 0.8 volt, and the high temperature HT is HT.
, The threshold value Vth1 is 0.5 volt. Then, as shown in FIG. 5, the voltage value of the high-potential-side power supply V II when the detection voltage Vr falls to the L level is V II / 2 at the high temperature HT, but at the room temperature RT, the high-potential-side power supply V II is generated. The value is close to II (for example, 3 · V II / 4). As a result, the margin of the high-potential power supply V II is reduced at room temperature RT, the internal circuit is that would be initially set by simply high-potential power supply V II is reduced slightly.
【００４１】そのため、図６に示すように、ＤｐＮＭＯ
Ｓトランジスタ２２のチャネル長をＬ１として他のＤｐ
ＮＭＯＳトランジスタ２１，２３のチャネル長Ｌより短
くし、その抵抗値が他のＤｐＮＭＯＳトランジスタ２
１，２３より小さくなるように形成する。すると、各Ｄ
ｐＮＭＯＳトランジスタ２１〜２３は図８に示すよう
に、ＤｐＮＭＯＳトランジスタ２１，２３を抵抗値Ｒ
１、ＤｐＮＭＯＳトランジスタ２２を抵抗値Ｒ２と見な
すことができる。すると、ＤｐＮＭＯＳトランジスタ２
２はＤｐＮＭＯＳトランジスタ２１，２３に比べて抵抗
値が小さくなる。更に、ＤｐＮＭＯＳトランジスタ２２
は温度に変化に対してその抵抗値の変化がＤｐＮＭＯＳ
トランジスタ２１，２３の抵抗値の変化に比べて大きく
なる。すると、ＤｐＮＭＯＳトランジスタ２２，２３間
のノードＮ1 の分圧電圧Ｖ1 は、図７に示すように常温
ＲＴのほうが高温ＨＴよりも高い値となる。その結果、
ＮＭＯＳトランジスタ２５は常温ＲＴと高温ＨＴとにお
いて高電位側電源ＶIIが近い値（ＶII／２付近）でオン
となり、検出電圧Ｖr が立ち下がる。従って、常温ＲＴ
における高電位側電源ＶIIのマージンを大きくすること
ができるので、内部回路が不用意に初期セットする誤動
作を防止することができる。Therefore, as shown in FIG. 6, DpNMO
Set the channel length of the S transistor 22 to L1 and set another Dp
The channel length L of each of the NMOS transistors 21 and 23 is set to be shorter than that of another DpNMOS transistor 2
It is formed to be smaller than 1 and 23. Then each D
As shown in FIG. 8, the pNMOS transistors 21 to 23 connect the DpNMOS transistors 21 and 23 with a resistance value R.
1, DpNMOS transistor 22 can be regarded as resistance value R2. Then, the DpNMOS transistor 2
2 has a smaller resistance value than the DpNMOS transistors 21 and 23. Furthermore, the DpNMOS transistor 22
Shows that the change in its resistance value with respect to temperature changes is DpNMOS
It becomes larger than the change in the resistance value of the transistors 21 and 23. Then, the divided voltage V1 at the node N1 between the DpNMOS transistors 22 and 23 becomes higher at room temperature RT than at high temperature HT, as shown in FIG. as a result,
The NMOS transistor 25 is turned on at a room temperature RT and a high temperature HT when the high-potential-side power source V II is close (near V II / 2), and the detection voltage Vr falls. Therefore, room temperature RT
Since it is possible to increase the margin of the high-potential-side power supply V II in the above, it is possible to prevent an erroneous operation in which the internal circuit is carelessly initially set.
【００４２】このように構成した温度依存性のない電源
電圧検出回路１１は、パワーオンリセット回路に使用さ
れる以外にも、その他の電圧検出するための回路に使用
することも無論可能である。尚、この場合ＤｐＮＭＯＳ
トランジスタ２２のチャネル長を他と異なるように形成
したが、これに限定されるものではなく、用途に応じて
他のＤｐＮＭＯＳトランジスタのチャネル長を変えても
よい。The power supply voltage detection circuit 11 having no temperature dependency configured as described above can be used not only for the power-on reset circuit but also for other voltage detection circuits. In this case, DpNMOS
Although the channel length of the transistor 22 is formed to be different from the others, the invention is not limited to this, and the channel length of other DpNMOS transistors may be changed according to the application.
【００４３】（２）上記実施例の電源電圧検出回路１１
において高電位側電源ＶIIと低電位側電源Ｖssとの間に
３つのＤｐＮＭＯＳトランジスタ２１〜２３を直列に接
続して分圧電圧Ｖ1 をＬレベルようにしたが、２つ又は
４つ以上の複数のＤｐＮＭＯＳトランジスタを直列に接
続して実施してもよい。これにより、ＮチャネルＭＯＳ
トランジスタ２５がオンとなるタイミング、即ちリセッ
ト信号ＰＯＲが立ち下がるときのタイミングを温度変化
に対応して任意に変更することができる。(2) Power supply voltage detection circuit 11 of the above embodiment
While the high-potential power supply V II and three DpNMOS transistors 21 to 23 connected in series divided voltage V1 between the low-potential power source Vss and the L level so in two or four or more plural Alternatively, the DpNMOS transistors may be connected in series. This enables N-channel MOS
The timing when the transistor 25 is turned on, that is, the timing when the reset signal POR falls can be arbitrarily changed in accordance with the temperature change.
【００４４】（３）上記実施例のＤｐＮＭＯＳトランジ
スタ２１〜２４及び３０のゲートを低電位側電源Ｖssに
接続して実施する。このとき、ＤｐＮＭＯＳトランジス
タ２１〜２４及び３０はテーリング領域付近にて動作す
る。(3) The gates of the DpNMOS transistors 21 to 24 and 30 of the above embodiment are connected to the low potential side power source Vss for implementation. At this time, the DpNMOS transistors 21 to 24 and 30 operate near the tailing region.
【００４５】また、ＤｐＮＭＯＳトランジスタ２１〜２
４及び３０に代えてデプレッション型ＰチャネルＭＯＳ
トランジスタ（以下、ＤｐＰＭＯＳトランジスタとい
う）と用いて実施する。このとき、ＤｐＰＭＯＳトラン
ジスタはゲートとソースとを互いに接続して使用する。
このとき、ＤｐＰＭＯＳトランジスタはテーリング領域
付近にて動作する。また、ＤｐＰＭＯＳトランジスタの
ゲートを高電位側電源Ｖ IIに接続して実施する。このと
き、ＤｐＰＭＯＳトランジスタはテーリング領域付近で
動作する。Further, the DpNMOS transistors 21 to 2
Depletion type P-channel MOS instead of 4 and 30
Transistor (hereinafter referred to as DpPMOS transistor
U) and implement. At this time, the Dp PMOS transistor
The transistor is used by connecting the gate and the source to each other.
At this time, the Dp PMOS transistor has a tailing region.
Operates in the vicinity. Also, the Dp PMOS transistor
The gate is the high potential side power supply V IIConnect to and carry out. This and
The DpPMOS transistor near the tailing region.
Operate.
【００４６】また、ＤｐＮＭＯＳトランジスタ２１〜２
４及び３０を用いた抵抗素子に代えて、ＮＭＯＳトラン
ジスタ又はＰＭＯＳトランジスタのＮＳＤ（Ｎ型ソース
／ドレイン），ＰＳＤ（Ｐ型ソース／ドレイン），Ｎ型
ウェル，Ｐ型ウェル等の拡散領域を抵抗素子として使用
し、その領域に拡散する濃度を変えることによりその領
域の抵抗値を変えて実施してもよい。また、それぞれの
拡散領域を組み合わせて実施してもよい。Further, the DpNMOS transistors 21 to 2
Instead of the resistance element using 4 and 30, diffusion regions such as NSD (N type source / drain), PSD (P type source / drain), N type well, and P type well of the NMOS transistor or the PMOS transistor are used as the resistance element. Alternatively, the resistance value of the region may be changed by changing the concentration diffused in the region. Moreover, you may implement combining each diffusion area.
【００４７】更に、ＤｐＮＭＯＳトランジスタ２１〜２
４及び３０をポリシリコン等の抵抗値の温度依存性の少
ない素子に代えて実施する。 （４）上記実施例のパワーオンリセット回路をスタティ
ックランダムアクセスメモリ（ＳＲＡＭ）やダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）等のメモリに応
用する。ＤＲＡＭの場合には制御信号ＣＳに代えてロウ
選択信号（RowAddress Strobe）バーＲＡＳを制御信号
検出回路１２に入力してリセット信号ＰＯＲを生成す
る。Further, DpNMOS transistors 21 to 2
4 and 30 are carried out by substituting elements such as polysilicon having a low temperature dependence of the resistance value. (4) The power-on reset circuit of the above embodiment is applied to memories such as static random access memory (SRAM) and dynamic random access memory (DRAM). In the case of a DRAM, a row selection signal (Row Address Strobe) bar RAS is input to the control signal detection circuit 12 instead of the control signal CS to generate the reset signal POR.
【００４８】（５）上記実施例では、外部電源から高電
位側電源ＶIIを生成し、その高電位側電源ＶIIによりパ
ワーオンリセット回路及び内部回路を駆動させるように
したが、外部電源により直接駆動させるようにしてもよ
い。このとき、電源電圧検出回路１１は外部電源の電圧
を直接監視することになる。また、生成したリセット信
号ＰＯＲを出力する出力端子を設け、生成したリセット
信号ＰＯＲにより他の半導体集積回路装置を初期セット
するようにしてもよい。[0048] (5) In the above embodiment, generates a higher voltage power supply V II from an external power source, but so as to drive the power-on reset circuit and the internal circuit by the higher voltage power supply V II, by the external power supply You may make it drive directly. At this time, the power supply voltage detection circuit 11 directly monitors the voltage of the external power supply. Further, an output terminal for outputting the generated reset signal POR may be provided, and another semiconductor integrated circuit device may be initially set by the generated reset signal POR.
【００４９】[0049]
【発明の効果】以上詳述したように、本発明によれば、
瞬断等においてもパワーオンリセット信号を生成し、確
実に半導体集積回路装置を初期セットすることができる
優れた効果がある。また、温度変化による依存の少ない
検出電圧を生成することのできる。As described in detail above, according to the present invention,
There is an excellent effect that the power-on reset signal is generated even in the case of a momentary interruption or the like, and the semiconductor integrated circuit device can be surely initially set. Further, it is possible to generate a detection voltage that is less dependent on temperature changes.
【図１】本発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.
【図２】本発明の一実施例のパワーオンリセット回路図
である。FIG. 2 is a power-on reset circuit diagram of an embodiment of the present invention.
【図３】（ａ）〜（ｄ）はそれぞれ一実施例のパワーオ
ンリセット回路の動作を説明する波形図である。3 (a) to 3 (d) are waveform charts for explaining the operation of the power-on reset circuit of one embodiment, respectively.
【図４】温度依存性のある電源電圧検出回路の回路図で
ある。FIG. 4 is a circuit diagram of a power supply voltage detection circuit having temperature dependence.
【図５】図４の電源電圧検出回路の動作を説明する波形
図である。5 is a waveform diagram illustrating the operation of the power supply voltage detection circuit of FIG.
【図６】温度依存性を改善した電源電圧検出回路の回路
図である。FIG. 6 is a circuit diagram of a power supply voltage detection circuit with improved temperature dependence.
【図７】図６の電源電圧検出回路の動作を説明する波形
図である。7 is a waveform diagram illustrating the operation of the power supply voltage detection circuit of FIG.
【図８】電源電圧検出回路のデプレッション型Ｎチャネ
ルＭＯＳトランジスタの等価回路図である。FIG. 8 is an equivalent circuit diagram of a depletion type N-channel MOS transistor of the power supply voltage detection circuit.
【図９】従来のパワーオンリセット回路図である。FIG. 9 is a conventional power-on reset circuit diagram.
【図１０】従来のパワーオンリセット回路の動作を説明
する波形図である。FIG. 10 is a waveform diagram illustrating the operation of the conventional power-on reset circuit.
１ 電源電圧検出回路 ２ 制御信号検出回路 ３ フリップフロップ回路 ４ 信号合成回路 ＶII 高電位側電源 ＣＳ 制御信号 ＰＯＲ リセット信号 Ｌ１ ラッチ信号 Ｖｒ 検出電圧 ＣＳ１ 内部制御信号1 power supply voltage detection circuit 2 control signal detection circuit 3 flip-flop circuit 4 signal synthesis circuit VII high potential side power supply CS control signal POR reset signal L1 latch signal Vr detection voltage CS1 internal control signal
Claims (4)
信号（ＣＳ）に基づいて動作する内部回路をリセット信
号（ＰＯＲ）により初期セットするパワーオンリセット
回路において、 前記高電位側電源（ＶII）を入力し、その高電位側電源
（ＶII）が予め設定された所定の電圧以上の場合にはＬ
レベルとなる検出電圧（Ｖr ）を生成する電源電圧検出
回路（１）と、 前記制御信号（ＣＳ）を入力し、前記電源電圧検出回路
（１）にて生成された検出電圧（Ｖr ）に基づいて、該
検出電圧（Ｖr ）がＬレベルの場合には前記制御信号
（ＣＳ）をそのまま出力し、同検出電圧（Ｖr ）がＨレ
ベルの場合にはＬレベルの内部制御信号（ＣＳ１）を出
力する制御信号検出回路（２）と、 前記検出電圧（Ｖr ）に基づいて前記制御信号検出回路
（２）から出力される内部制御信号（ＣＳ１）をラッチ
したラッチ信号（Ｌ１）を生成するフリップフロップ回
路（３）と、 前記フリップフロップ回路（３）によりラッチされた信
号と前記ラッチ信号（Ｌ１）とを論理合成し、その合成
したリセット信号（ＰＯＲ）を出力する信号合成回路
（４）とを備えたことを特徴とするパワーオンリセット
回路。1. A power-on reset circuit which is initially supplied with a reset signal (POR) and which is supplied with a high-potential-side power supply (V II ) and which operates based on a control signal (CS). (V II ) is input, and when the high-potential side power supply (V II ) is higher than a predetermined voltage set in advance, L
A power supply voltage detection circuit (1) for generating a level detection voltage (Vr) and the control signal (CS) are input, and based on the detection voltage (Vr) generated by the power supply voltage detection circuit (1). When the detection voltage (Vr) is L level, the control signal (CS) is output as it is, and when the detection voltage (Vr) is H level, the L level internal control signal (CS1) is output. And a flip-flop for generating a latch signal (L1) that latches the internal control signal (CS1) output from the control signal detection circuit (2) based on the detection voltage (Vr). A circuit (3) and a signal synthesis circuit (4) for logically synthesizing the signal latched by the flip-flop circuit (3) and the latch signal (L1) and outputting the synthesized reset signal (POR). Prepare A power-on reset circuit characterized in that
（Ｖss）との間に直接に接続された複数のデプレッショ
ン型ＭＯＳトランジスタ（２１〜２３）と、そのＭＯＳ
トランジスタ（２１〜２３）により分圧された分圧電圧
（Ｖ1 ）をそのゲートに入力するとともにそのドレイン
がデプレッション型ＭＯＳトランジスタ（２４）を介し
て高電位側電源（ＶII）に接続されたエンハンスメント
型ＮチャネルＭＯＳトランジスタ（２５）と、そのＮチ
ャネルＭＯＳトランジスタ（２５）とＭＯＳトランジス
タ（２４）との間に接続された複数のインバータ回路
（２６，２７）を介して高電位側電源（ＶII）が所定の
電圧以上のときにはＬレベルとなる検出電圧（Ｖr ）を
出力する電源電圧検出回路において、 前記複数のＭＯＳトランジスタ（２１〜２３）のうち、
少なくとも１つのＭＯＳトランジスタのチャネル長を他
のＭＯＳトランジスタのチャネル長とは異なるように形
成したことを特徴とする電源電圧検出回路。2. A plurality of depletion type MOS transistors (21-23) directly connected between a high potential side power source (V II ) and a low potential side power source (Vss), and its MOS.
Enhancement of its drain receives an input transistor (21 to 23) divided by the divided voltage by (V1) to the gate of which is connected via a depletion type MOS transistor (24) to the high potential side power source (V II) Type N-channel MOS transistor (25) and a high-potential-side power supply (V II ) via a plurality of inverter circuits (26, 27) connected between the N-channel MOS transistor (25) and the MOS transistor (24). Is a predetermined voltage or more, a power supply voltage detection circuit that outputs a detection voltage (Vr) that is at an L level, wherein among the plurality of MOS transistors (21-23),
A power supply voltage detection circuit, characterized in that the channel length of at least one MOS transistor is formed to be different from the channel length of other MOS transistors.
いて、 前記デプレッション型ＭＯＳトランジスタ（２１〜２
４）は、そのゲートとソースとを互いに接続したＮチャ
ネルＭＯＳトランジスタであることを特徴とする電源電
圧検出回路。3. The power supply voltage detection circuit according to claim 2, wherein the depletion type MOS transistor (21 to 2).
4) is a power supply voltage detection circuit characterized by being an N-channel MOS transistor having its gate and source connected to each other.
路において、 前記電源電圧検出回路（１）は、請求項２又は３に記載
の電源電圧検出回路であることを特徴とするパワーオン
リセット回路。4. The power-on reset circuit according to claim 1, wherein the power supply voltage detection circuit (1) is the power supply voltage detection circuit according to claim 2 or 3. .
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|---|---|---|---|
| JP03044994A JP3197735B2 (en) | 1994-02-28 | 1994-02-28 | Power-on reset circuit and power supply voltage detection circuit |
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| JPH07239348A true JPH07239348A (en) | 1995-09-12 |
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