JPH07239348A - Power-on reset circuit and source voltage detection circuit - Google Patents
Power-on reset circuit and source voltage detection circuitInfo
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- JPH07239348A JPH07239348A JP6030449A JP3044994A JPH07239348A JP H07239348 A JPH07239348 A JP H07239348A JP 6030449 A JP6030449 A JP 6030449A JP 3044994 A JP3044994 A JP 3044994A JP H07239348 A JPH07239348 A JP H07239348A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は半導体集積回路装置に設
けられたパワーオンリセット回路及び電源電圧検出回路
に係り、詳しくは電源投入時においてフリップフロップ
回路等の内部回路を所定の状態に初期セットするパワー
オンリセット回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power-on reset circuit and a power supply voltage detection circuit provided in a semiconductor integrated circuit device, and more specifically, an internal circuit such as a flip-flop circuit is initially set to a predetermined state when the power is turned on. The present invention relates to a power-on reset circuit that operates.
【0002】フリップフロップ回路、ラッチ回路等を内
部回路として備えた半導体集積回路装置においては、パ
ワーオンリセット回路が設けられ、電源投入時にパワー
オンリセット回路にてフリップフロップ回路、ラッチ回
路等を初期セットさせて半導体集積回路装置の誤動作を
防止している。そして、この種の半導体集積回路装置に
おいては、電源投入時以外の例えば瞬断等によって一瞬
電源が切れたときにおいても、フリップフロップ回路、
ラッチ回路等の内部回路を初期セットさせる必要があ
る。そのため、パワーオンリセット回路はその瞬断等に
よって一瞬電源が切れたときでも必ずは半導体集積回路
装置を初期セットすることができるものが要求されてい
る。In a semiconductor integrated circuit device having a flip-flop circuit, a latch circuit, etc. as internal circuits, a power-on reset circuit is provided, and when the power is turned on, the power-on reset circuit initially sets the flip-flop circuit, the latch circuit, etc. This prevents malfunction of the semiconductor integrated circuit device. Then, in this type of semiconductor integrated circuit device, even when the power is momentarily cut off due to momentary interruption or the like other than when the power is turned on, the flip-flop circuit,
It is necessary to initially set internal circuits such as a latch circuit. Therefore, the power-on reset circuit is required to be able to always set the semiconductor integrated circuit device to the initial state even when the power is momentarily cut off due to the momentary interruption or the like.
【0003】[0003]
【従来の技術】図9は、半導体集積回路装置の一部回路
図であって、パワーオンリセット回路図である。パワー
オンリセット回路51は、エンハンスメント型Nチャネ
ルMOSトランジスタ(以下、NMOSトランジスタと
いう)52,53、コンデンサ54、抵抗55及びイン
バータ回路56,57により構成されている。NMOS
トランジスタ52のドレインは高電位側電源VIIに接続
され、ソースはコンデンサ54を介して低電位側電源V
ssに接続されている。また、NMOSトランジスタ52
のゲートは高電位側電源VIIに接続されている。2. Description of the Related Art FIG. 9 is a partial circuit diagram of a semiconductor integrated circuit device and is a power-on reset circuit diagram. The power-on reset circuit 51 includes enhancement type N-channel MOS transistors (hereinafter referred to as NMOS transistors) 52 and 53, a capacitor 54, a resistor 55, and inverter circuits 56 and 57. NMOS
The drain of the transistor 52 is connected to the high potential power supply V II , and the source is connected to the low potential power supply V II via the capacitor 54.
connected to ss. In addition, the NMOS transistor 52
Is connected to the high-potential-side power supply V II .
【0004】NMOSトランジスタ52とコンデンサ5
4との間のノードN1 にはNMOSトランジスタ53の
ゲートが接続されている。NMOSトランジスタ53の
ソースは低電位側電源Vssに接続され、ドレインは抵抗
55を介して高電位側電源V IIに接続されている。NM
OSトランジスタ53と抵抗55との間にはインバータ
回路56,57を介して図示しない内部回路に接続さ
れ、その内部回路にパワーオンリセット信号(以下、単
にリセット信号という)PORを出力している。尚、抵
抗55はポリシリコンよりなる高抵抗である。コンデン
サ54は流れる電流を抑え、スタンバイ状態の半導体集
積回路装置の低消費化を行っている。内部回路には図示
しない制御信号が入力され、Hレベルの制御信号を入力
すると待機状態(スタンバイ)となり、Lレベルの制御
信号を入力すると能動状態(アクティブ)となる。NMOS transistor 52 and capacitor 5
The NMOS transistor 53 is connected to the node N1 between
The gate is connected. Of the NMOS transistor 53
The source is connected to the low potential side power supply Vss, and the drain is a resistor
High-potential side power supply V via 55 IIIt is connected to the. NM
An inverter is provided between the OS transistor 53 and the resistor 55.
Connected to internal circuits (not shown) via circuits 56 and 57.
The power-on reset signal (hereinafter, single
POR is output). In addition,
The anti-55 is a high resistance made of polysilicon. Conden
The server 54 suppresses the flowing current and collects the semiconductors in the standby state.
We are reducing the consumption of integrated circuit devices. Shown in the internal circuit
Not input control signal, input H level control signal
Then, it will be in a standby state (standby) and control at L level.
When a signal is input, it becomes active.
【0005】この半導体集積回路装置に外部電源が供給
されると、その外部電源に基づいて高電位側電源VIIが
生成され、その電位は上昇する。すると、図10に示す
ように、この高電位側電源VIIの上昇にともなってコン
デンサ54に電荷が蓄積され、ノードN1 の電位V1 が
上昇する。また、リセット信号PORの電位も同様に上
昇する。そして、ノードN1 の電位V1 が所定の電位を
越えると、NMOSトランジスタ53がオンとなり、リ
セット信号PORはLレベルとなる。この所定の電位は
予め設定されており、高電位側電源VIIが上昇して内部
回路が動作し始める電圧より低い電圧、例えばVII/2
に設定されている。そして、内部回路はこのリセット信
号PORの立ち下がりに基づいて初期セットされる。そ
の後、高電位側電源VIIが更に上昇すると、内部回路が
初期セットされた状態から動作し始めるようになってい
る。When an external power source is supplied to this semiconductor integrated circuit device, a high potential side power source V II is generated based on the external power source and its potential rises. Then, as shown in FIG. 10, the charge on the capacitor 54 in accordance with the increase of the high-potential power supply V II is accumulated, the potential V1 of the node N1 rises. Further, the potential of the reset signal POR similarly rises. When the potential V1 of the node N1 exceeds a predetermined potential, the NMOS transistor 53 is turned on and the reset signal POR becomes L level. This predetermined potential is set in advance, and the voltage is lower than the voltage at which the high-potential-side power supply V II rises and the internal circuit starts operating, for example, V II / 2
Is set to. Then, the internal circuit is initially set based on the fall of the reset signal POR. After that, when the high-potential-side power supply V II further rises, the internal circuit starts to operate from the initially set state.
【0006】[0006]
【発明が解決しようとする課題】ところで、瞬断等によ
り一瞬外部電源が低下すると、図10に示すようにその
外部電源に基づいて高電位側電源VIIも低下する。しか
しながら、ノードN1 の電位はコンデンサ54に蓄積さ
れた電荷により徐々に低下する。そして、VII/2以下
には容易に低下しない。そして、高電位側電源VIIが再
び上昇すると、ノードN1 の電位も同様に上昇する。そ
の結果、NMOSトランジスタ53はオンのままとな
り、リセット信号PORはLレベルのままとなる。その
結果、リセット信号PORは立ち下がらないので、内部
回路は初期セットされない。その結果、内部回路のフリ
ップフロップ回路等の出力端子は電源投入時と同様にH
レベル又はLレベルの何れかにあるか不明な状態とな
り、誤動作を起こす要因となっていた。By the way, when the external power supply is momentarily lowered due to a momentary interruption or the like, the high-potential-side power supply V II is also lowered due to the external power supply as shown in FIG. However, the potential of the node N1 gradually decreases due to the electric charge accumulated in the capacitor 54. And it does not easily drop below V II / 2. When the high potential side power supply V II rises again and likewise increases the potential of the node N1. As a result, the NMOS transistor 53 remains on and the reset signal POR remains L level. As a result, since the reset signal POR does not fall, the internal circuit is not initially set. As a result, the output terminals of the flip-flop circuit and the like of the internal circuit are set to H level as when the power is turned on.
It was unclear whether it was at the L level or at the L level, which was a cause of malfunction.
【0007】また、制御信号CSがLレベル、即ち内部
回路がアクティブに設定された状態で外部電源が供給さ
れると、リセット信号PORにかかわらず内部回路は動
作し始める。そのため、外部電源の上昇中にこの半導体
集積回路装置に多くの電流(貫通電流)が流れることに
なる。そのため、高電位側電源VIIの上昇がおくれて、
その分だけリセット信号PORの立ち下がりが遅れるこ
とになる。その結果、半導体集積回路装置は初期セット
されないので、貫通電流が流れ続けて外部電源の多くが
この半導体集積回路装置により消費され、外部電源が低
下して電子機器を使用することができなくなる場合があ
った。When the control signal CS is at L level, that is, when the external power is supplied while the internal circuit is set to active, the internal circuit starts to operate regardless of the reset signal POR. Therefore, a large amount of current (through current) flows through this semiconductor integrated circuit device while the external power supply is rising. Therefore, the rise of the high-potential-side power supply V II is delayed,
The fall of the reset signal POR is delayed by that amount. As a result, since the semiconductor integrated circuit device is not initially set, a through current may continue to flow and most of the external power supply may be consumed by this semiconductor integrated circuit device, and the external power supply may drop, making it impossible to use the electronic device. there were.
【0008】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、瞬断等においてもパワ
ーオンリセット信号を生成し、確実に半導体集積回路装
置を初期セットすることのできるパワーオンリセット回
路を提供することにある。また、別の目的は、温度変化
による依存の少ない検出電圧を生成することのできる電
源電圧検出回路を提供することにある。The present invention has been made to solve the above problems, and an object of the present invention is to generate a power-on reset signal even in the event of a momentary interruption or the like and to reliably set the semiconductor integrated circuit device in the initial setting. It is to provide a power-on reset circuit that can perform. Another object of the present invention is to provide a power supply voltage detection circuit that can generate a detection voltage that is less dependent on temperature changes.
【0009】[0009]
【課題を解決するための手段】図1は本発明の原理説明
図である。パワーオンリセット回路は電源電圧検出回路
1、制御信号検出回路2、フリップフロップ回路3及び
信号合成回路4により構成されている。電源電圧検出回
路1は、高電位側電源VIIを入力し、その高電位側電源
VIIが予め設定された所定の電圧以上の場合にはLレベ
ルとなる検出電圧Vr を生成し出力する。制御信号検出
回路2は、制御信号CSを入力し、電源電圧検出回路1
にて生成された検出電圧Vr に基づいて、検出電圧Vr
がLレベルの場合には制御信号CSと同様の内部制御信
号CS1を出力し、検出電圧VrがHレベルの場合には
Lレベルの内部制御信号CS1を出力する。フリップフ
ロップ回路3は、検出電圧Vr に基づいて制御信号検出
回路2から出力される内部制御信号CS1をラッチした
ラッチ信号L1を生成する。そして、信号合成回路4
は、フリップフロップ回路3によりラッチされたラッチ
信号L1と検出電圧Vr とを論理合成し、その合成した
リセット信号PORを出力する。FIG. 1 is a diagram for explaining the principle of the present invention. The power-on reset circuit includes a power supply voltage detection circuit 1, a control signal detection circuit 2, a flip-flop circuit 3, and a signal synthesis circuit 4. The power supply voltage detection circuit 1 inputs the high-potential-side power supply V II , and when the high-potential-side power supply V II is equal to or higher than a predetermined voltage set in advance, generates and outputs a detection voltage Vr that becomes L level. The control signal detection circuit 2 inputs the control signal CS, and the power supply voltage detection circuit 1
The detection voltage Vr is generated based on the detection voltage Vr generated in
When the detected voltage Vr is H level, the internal control signal CS1 similar to the control signal CS is output, and when the detected voltage Vr is H level, the internal control signal CS1 is output. The flip-flop circuit 3 generates a latch signal L1 obtained by latching the internal control signal CS1 output from the control signal detection circuit 2 based on the detection voltage Vr. Then, the signal synthesis circuit 4
Outputs a logically synthesized latch signal L1 latched by the flip-flop circuit 3 and the detection voltage Vr, and outputs the synthesized reset signal POR.
【0010】[0010]
【作用】従って、本発明によれば、高電位側電源VIIは
電源電圧検出回路1によりその変化が検出される。そし
て、高電位側電源VIIが所定の電圧以上に上昇すると、
電源電圧検出回路1からLレベルに立ち下がる検出電圧
Vr が出力される。この時、制御信号CSがHレベルの
ときには、この検出電圧Vr と制御信号CSのラッチさ
れたラッチ信号L1とが論理合成され、Lレベルに立ち
下がるリセット信号PORが出力される。Therefore, according to the present invention, the change of the high-potential-side power supply V II is detected by the power supply voltage detection circuit 1. Then, when the high-potential-side power supply V II rises above a predetermined voltage,
The power supply voltage detection circuit 1 outputs the detection voltage Vr falling to the L level. At this time, when the control signal CS is at the H level, the detection voltage Vr and the latch signal L1 in which the control signal CS is latched are logically combined, and the reset signal POR which falls to the L level is output.
【0011】又、内部回路が動作中に高電位側電源VII
が瞬断等により一瞬低下すると、電源電圧検出回路1は
高電位側電源VIIの低下を検出し、検出信号Vr をHレ
ベルに立ち上げる。そして、高電位側電源VIIが上昇し
て所定の電圧以上になると、検出電圧Vr が再びLレベ
ルに立ち下がる。この時、フリップフロップ回路3は制
御信号CSにかかわらずにLレベルのラッチ信号L1を
ラッチしている。そして、このLレベルのラッチ信号L
1と検出電圧Vr とが論理合成される。その結果、リセ
ット信号PORは高電位側電源VIIが所定の電圧以下に
なると一旦立ち上がり、再び高電位側電源VIIが上昇し
て所定の電圧以上になるとLレベルに立ち下がる。Further, the high potential side power source V II is operated while the internal circuit is operating.
When There lowered instantaneously by interruption or the like, the power supply voltage detecting circuit 1 detects the lowering of the high-potential power supply V II, raises the detection signal Vr to H level. When the high potential side power supply V II is equal to or higher than a predetermined voltage rises, the detection voltage Vr falls again to an L level. At this time, the flip-flop circuit 3 latches the L-level latch signal L1 regardless of the control signal CS. Then, this L-level latch signal L
1 and the detection voltage Vr are logically synthesized. As a result, the reset signal POR rises Once the high potential side power source V II is below the predetermined voltage, the high-potential side power source V II rises falls to L level becomes more than a predetermined voltage again.
【0012】[0012]
【実施例】以下、本発明を具体化した一実施例を図2及
び図3に従って説明する。図2は、半導体集積回路装置
の一部回路図であって、パワーオンリセット回路図であ
る。パワーオンリセット回路は電源電圧検出回路11と
制御信号検出回路12とフリップフロップ回路(以下、
F/F回路という)13及び信号合成回路14とから構
成されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment embodying the present invention will be described below with reference to FIGS. FIG. 2 is a partial circuit diagram of the semiconductor integrated circuit device and is a power-on reset circuit diagram. The power-on reset circuit includes a power supply voltage detection circuit 11, a control signal detection circuit 12, a flip-flop circuit (hereinafter,
It is composed of an F / F circuit) 13 and a signal synthesizing circuit 14.
【0013】電源電圧検出回路11は、デプレッション
型NチャネルMOSトランジスタ(以下、DpNMOS
トランジスタという)21〜24、NMOSトランジス
タ25及びインバータ回路26,27により構成されて
いる。各DpNMOSトランジスタ21〜24はそのソ
ースとドレインをそれぞれ互いに接続し、ソース・ゲー
ト間の電位差をゼロボルトにしている。即ち、各DpN
MOSトランジスタ21〜24はソース・ゲート間の電
圧Vgsがゼロボルトのときにテーリング領域(電圧Vgs
がしきい値電圧以下の領域であって、サブスレッショル
ド領域)付近で動作するように形成されている。そし
て、各DpNMOSトランジスタ21〜24はオンとな
り、そのソース・ドレイン間が高抵抗となるようになっ
ている。The power supply voltage detection circuit 11 includes a depletion type N channel MOS transistor (hereinafter referred to as DpNMOS).
21 to 24, referred to as transistors, an NMOS transistor 25, and inverter circuits 26 and 27. The sources and drains of the DpNMOS transistors 21 to 24 are connected to each other, and the potential difference between the source and the gate is set to zero volt. That is, each DpN
The MOS transistors 21 to 24 have a tailing region (voltage Vgs) when the voltage Vgs between the source and gate is zero volt.
Is a region equal to or lower than the threshold voltage and is formed so as to operate near the subthreshold region. Then, each of the DpNMOS transistors 21 to 24 is turned on, and the resistance between the source and the drain is high.
【0014】DpNMOSトランジスタ21〜23は高
電位側電源VIIと低電位側電源Vssとの間に直列に接続
されている。DpNMOSトランジスタ22,23間に
はNMOSトランジスタ25のゲートが接続されてい
る。NMOSトランジスタ25のソースは低電位側電源
Vssに接続され、ドレインはDpNMOSトランジスタ
24を介して高電位側電源VIIに接続されている。ま
た、NMOSトランジスタ25のドレインはインバータ
回路26,27を介して制御信号検出回路12に接続さ
れている。[0014] DpNMOS transistor 21 to 23 are connected in series between the high-potential power supply V II and the low-potential-side power supply Vss. The gate of the NMOS transistor 25 is connected between the DpNMOS transistors 22 and 23. The source of the NMOS transistor 25 is connected to the low potential side power source Vss, and the drain is connected to the high potential side power source V II via the Dp NMOS transistor 24. The drain of the NMOS transistor 25 is connected to the control signal detection circuit 12 via the inverter circuits 26 and 27.
【0015】各DpNMOSトランジスタ21〜23は
高電位側電源VIIを各DpNMOSトランジスタ21〜
23の抵抗値により分圧する。そして、DpNMOSト
ランジスタ22,23間のノードN1 の分圧電圧V1 が
NMOSトランジスタ25のゲートに入力される。The DpNMOS transistors 21 to 23 are connected to the high-potential-side power source V II by the DpNMOS transistors 21 to 21.
The voltage is divided by the resistance value of 23. Then, the divided voltage V1 of the node N1 between the Dp NMOS transistors 22 and 23 is input to the gate of the NMOS transistor 25.
【0016】そして、分圧電圧V1 がNMOSトランジ
スタ25のしきい値Vthより高くなると、NMOSトラ
ンジスタ25はオンとなる。尚、各DpNMOSトラン
ジスタ21〜23のチャネル幅及びチャネル長は高電位
側電源VIIが所定の電圧(本実施例ではVII/2)にな
ったときにNMOSトランジスタ25をオンさせるよう
に設定されている。そして、DpNMOSトランジスタ
24とNMOSトランジスタ25との間の電圧がインバ
ータ回路26,27を介して電源電圧の検出電圧Vr と
して各回路12〜14に出力されるようになっている。When the divided voltage V1 becomes higher than the threshold value Vth of the NMOS transistor 25, the NMOS transistor 25 is turned on. The channel width and channel length of each DpNMOS transistors 21 to 23 is set as the high potential side power source V II is to turn on the NMOS transistor 25 when it is (V II / 2 in this embodiment) predetermined voltage ing. Then, the voltage between the DpNMOS transistor 24 and the NMOS transistor 25 is output to each of the circuits 12 to 14 as the detection voltage Vr of the power supply voltage via the inverter circuits 26 and 27.
【0017】即ち、NMOSトランジスタ25のゲート
にはDpNMOSトランジスタ21〜23の高抵抗によ
る分圧電圧V1 が入力されるので、検出電圧Vr は外部
電源が供給され高電位側電源VIIが上昇すると、その高
電位側電源VIIの上昇と同様に上昇する。そして、高電
位側電源VIIがVII/2を越えるとNMOSトランジス
タ25がオンとなり、検出電圧Vr はLレベルとなる。
また、高電位側電源V IIが低下してVII/2以下になる
とNMOSトランジスタ25がオフとなり、検出電圧V
r はその時の高電位側電源VIIの電位と等しくなり低下
する。That is, the gate of the NMOS transistor 25
Is due to the high resistance of the Dp NMOS transistors 21-23.
Since the divided voltage V1 is input, the detection voltage Vr is
Power is supplied and high-potential side power VIIRises, its high
Power source VIIRises as well as rises. And high power
Power supply VIIIs VIIIf it exceeds / 2, NMOS transistor
The switch 25 is turned on, and the detection voltage Vr becomes L level.
In addition, the high potential side power source V IILowers and VII/ 2 or less
And the NMOS transistor 25 are turned off, and the detection voltage V
r is the high potential side power supply V at that timeIIBecomes equal to the potential of
To do.
【0018】制御信号検出回路12は、インバータ回路
28及びノア回路29により構成されている。インバー
タ回路28はその入力端子に制御信号CSを入力し、出
力端子はノア回路29に接続されている。ノア回路29
は2入力素子であって、その一方の入力端子はインバー
タ回路28を介して制御信号CSを入力し、他方の入力
端子は前記電源電圧検出回路11に接続され検出電圧V
r を入力する。そして、ノア回路29の出力端子はラッ
チ回路13に接続されている。The control signal detection circuit 12 is composed of an inverter circuit 28 and a NOR circuit 29. The inverter circuit 28 inputs the control signal CS into its input terminal, and its output terminal is connected to the NOR circuit 29. Noah circuit 29
Is a two-input element, one input terminal of which receives the control signal CS via the inverter circuit 28, and the other input terminal of which is connected to the power supply voltage detection circuit 11 to detect the detection voltage V.
Enter r. The output terminal of the NOR circuit 29 is connected to the latch circuit 13.
【0019】制御信号検出回路12は検出電圧Vr と制
御信号CSとに基づいて内部制御信号CS1を生成しF
/F回路13に出力するようになっている。即ち、検出
電圧Vr がHレベルの時、制御信号検出回路12はLレ
ベルの内部制御信号CS1を生成し出力する。一方、検
出電圧Vr がLレベルの時、制御信号検出回路12は制
御信号CSと同じレベルの内部制御信号CS1をF/F
回路13に出力する。従って、制御信号CSがLレベル
のときには内部制御信号CS1もLレベルとなり、制御
信号CSがHレベルのときには内部制御信号CS1もH
レベルとなる。The control signal detection circuit 12 generates an internal control signal CS1 based on the detection voltage Vr and the control signal CS to generate F
The data is output to the / F circuit 13. That is, when the detection voltage Vr is at the H level, the control signal detection circuit 12 generates and outputs the L level internal control signal CS1. On the other hand, when the detection voltage Vr is at the L level, the control signal detection circuit 12 outputs the internal control signal CS1 having the same level as the control signal CS to the F / F.
Output to the circuit 13. Therefore, when the control signal CS is L level, the internal control signal CS1 is also L level, and when the control signal CS is H level, the internal control signal CS1 is also H level.
It becomes a level.
【0020】F/F回路13は、DpNMOSトランジ
スタ30、NMOSトランジスタ31,32、ラッチ回
路33及びコンデンサ34により構成されている。Dp
NMOSトランジスタ30はドレインが高電位側電源V
IIに接続され、ソースはNMOSトランジスタ31のゲ
ートに接続されている。また、DpNMOSトランジス
タ30はそのゲートとソースとを互いに接続し、高抵抗
となるようになっている。従って、DpNMOSトラン
ジスタ30はNMOSトランジスタ31のゲートを高電
位側電源VIIにプルアップしている。The F / F circuit 13 is composed of a DpNMOS transistor 30, NMOS transistors 31, 32, a latch circuit 33 and a capacitor 34. Dp
The drain of the NMOS transistor 30 has a high-potential side power supply V
It is connected to II and the source is connected to the gate of the NMOS transistor 31. Further, the DpNMOS transistor 30 has its gate and source connected to each other to have a high resistance. Therefore, the DpNMOS transistor 30 pulls up the gate of the NMOS transistor 31 to the high potential power supply V II .
【0021】NMOSトランジスタ31のソースは低電
位側電源Vssに接続され、ドレインはラッチ回路33に
接続されている。ラッチ回路33は入力端子と出力端子
とを互いに接続した一対のCMOSインバータ回路によ
り構成されている。ラッチ回路33のノードN2 にはN
MOSトランジスタ31のドレインが接続され、ノード
N3 にはNMOSトランジスタ32のドレインが接続さ
れている。また、ラッチ回路33のノードN3 にはコン
デンサ34の一端が接続されるとともに信号合成回路1
4に接続され、コンデンサ34の他端は高電位側電源V
IIに接続されている。NMOSトランジスタ32のソー
スは低電位側電源Vssに接続され、そのゲートには前記
制御信号検出回路12からの内部制御信号CS1を入力
している。The source of the NMOS transistor 31 is connected to the low potential side power source Vss, and the drain is connected to the latch circuit 33. The latch circuit 33 is composed of a pair of CMOS inverter circuits whose input terminals and output terminals are connected to each other. N is applied to the node N2 of the latch circuit 33.
The drain of the MOS transistor 31 is connected, and the drain of the NMOS transistor 32 is connected to the node N3. Further, one end of the capacitor 34 is connected to the node N3 of the latch circuit 33 and the signal synthesizing circuit 1
4 and the other end of the capacitor 34 is connected to the high potential side power source V
It is connected to II . The source of the NMOS transistor 32 is connected to the low potential side power source Vss, and the internal control signal CS1 from the control signal detection circuit 12 is input to the gate thereof.
【0022】F/F回路13は検出電圧Vr と内部制御
信号CS1とに基づいたラッチ信号L1を信号合成回路
14に出力するようになっている。即ち、NMOSトラ
ンジスタ31のゲートには検出電圧Vr が入力され、そ
の検出電圧Vr が上昇してNMOSトランジスタ31の
ゲート電圧がしきい値を越える、即ちHレベルになる
と、NMOSトランジスタ31がオンになる。すると、
ラッチ回路33のノードN2 はLレベルとなり、ノード
N3 はHレベルとなる。そして、NMOSトランジスタ
31のゲートにLレベルの検出電圧Vr が入力される
と、NMOSトランジスタ31はオフとなる。このと
き、ノードN3 のHレベルは保持される。The F / F circuit 13 outputs a latch signal L1 based on the detection voltage Vr and the internal control signal CS1 to the signal synthesizing circuit 14. That is, the detection voltage Vr is input to the gate of the NMOS transistor 31, and when the detection voltage Vr rises and the gate voltage of the NMOS transistor 31 exceeds the threshold value, that is, H level, the NMOS transistor 31 is turned on. . Then,
The node N2 of the latch circuit 33 becomes L level and the node N3 becomes H level. When the L level detection voltage Vr is input to the gate of the NMOS transistor 31, the NMOS transistor 31 is turned off. At this time, the H level of the node N3 is maintained.
【0023】一方、Lレベルの内部制御信号CS1が入
力されると、NMOSトランジスタ32はオフとなる。
このとき、ラッチ回路33のノードN3 のレベルはHレ
ベルに保持される。そして、Hレベルの内部制御信号C
S1が入力されると、NMOSトランジスタ32はオン
となる。その結果、ラッチ回路33のノードN3 はLレ
ベルとなり、ノードN2 はHレベルとなる。On the other hand, when the L level internal control signal CS1 is input, the NMOS transistor 32 is turned off.
At this time, the level of the node N3 of the latch circuit 33 is held at the H level. Then, the internal control signal C of H level
When S1 is input, the NMOS transistor 32 turns on. As a result, the node N3 of the latch circuit 33 becomes L level and the node N2 becomes H level.
【0024】従って、検出電圧Vr がHレベルであっ
て、内部制御信号CS1がLレベルのとき、F/F回路
13はHレベルのラッチ信号L1を出力する。一方、検
出電圧Vr がLレベルであって内部制御信号CS1がH
レベルのとき、F/F回路13はLレベルのラッチ信号
L1が出力される。そして、このラッチ信号L1は信号
合成回路14に入力される。Therefore, when the detection voltage Vr is at H level and the internal control signal CS1 is at L level, the F / F circuit 13 outputs the latch signal L1 at H level. On the other hand, the detection voltage Vr is at L level and the internal control signal CS1 is at H level.
At the level, the F / F circuit 13 outputs the L-level latch signal L1. Then, the latch signal L1 is input to the signal synthesis circuit 14.
【0025】信号合成回路14は、ノア回路35、イン
バータ回路36及びコンデンサ37により構成されてい
る。ノア回路35は2入力素子であって、その一方には
前記電源電圧検出回路11の検出電圧Vr を入力し、他
方には前記F/F回路13のラッチ信号L1を入力して
いる。ノア回路35の出力端子はインバータ回路36の
入力端子に接続されている。インバータ回路36の出力
はコンデンサ37の一端に接続され、コンデンサ37の
他端は高電位側電源VIIに接続されている。また、イン
バータ回路36の出力端子は内部回路に接続されてい
る。The signal synthesis circuit 14 is composed of a NOR circuit 35, an inverter circuit 36 and a capacitor 37. The NOR circuit 35 is a two-input element, one of which receives the detection voltage Vr of the power supply voltage detection circuit 11 and the other of which inputs the latch signal L1 of the F / F circuit 13. The output terminal of the NOR circuit 35 is connected to the input terminal of the inverter circuit 36. The output of the inverter circuit 36 is connected to one end of the capacitor 37, and the other end of the capacitor 37 is connected to the high potential side power source V II . The output terminal of the inverter circuit 36 is connected to the internal circuit.
【0026】信号合成回路14は検出電圧Vr とラッチ
信号L1とを論理合成したリセット信号PORを生成す
る。そして、信号合成回路14はその生成したリセット
信号PORを内部回路に出力する。内部回路はリセット
信号PORがHレベルからLレベルに立ち下がると、そ
の立ち下がりに基づいて初期セットするようになってい
る。The signal synthesizing circuit 14 logically synthesizes the detection voltage Vr and the latch signal L1 to generate a reset signal POR. Then, the signal synthesizing circuit 14 outputs the generated reset signal POR to the internal circuit. When the reset signal POR falls from the H level to the L level, the internal circuit is initially set based on the fall.
【0027】即ち、検出電圧Vr がHレベルの時には、
ラッチ信号L1にかかわらずHレベルのリセット信号P
ORが出力される。一方、検出電圧Vr がLレベルであ
る場合には、ラッチ信号L1のレベルに基づいてリセッ
ト信号PORが出力される。このラッチ信号L1は内部
制御信号CS1、即ち制御信号CSをラッチしている。
従って、制御信号CSがHレベルになると、Lレベルの
ラッチ信号L1が出力される。That is, when the detection voltage Vr is at the H level,
H-level reset signal P regardless of latch signal L1
OR is output. On the other hand, when the detection voltage Vr is at L level, the reset signal POR is output based on the level of the latch signal L1. The latch signal L1 latches the internal control signal CS1, that is, the control signal CS.
Therefore, when the control signal CS becomes H level, the L level latch signal L1 is output.
【0028】次に、上記のように構成されたパワーオン
リセット回路の作用を図3に従って説明する。図3
(a)に示すように、上記のように構成されたパワーオ
ンリセット回路を備えた半導体集積回路装置に外部電源
が供給されると、その外部電源に基づいて高電位側電源
VIIが生成され上昇する。その高電位側電源VIIがVII
/2を越えるとNMOSトランジスタ25がオンとなり
検出電圧Vr がLレベルとなる。この検出電圧Vr は各
回路12〜14に入力される。Next, the operation of the power-on reset circuit configured as described above will be described with reference to FIG. Figure 3
As shown in (a), when the external power supply is supplied to the semiconductor integrated circuit device having the power-on reset circuit configured as described above, the high potential side power supply V II is generated based on the external power supply. To rise. The high potential power supply V II is V II
When it exceeds / 2, the NMOS transistor 25 is turned on and the detection voltage Vr becomes L level. This detection voltage Vr is input to each circuit 12-14.
【0029】このとき、制御信号CSが高電位側電源V
IIと同様に上昇するが、検出検出電圧Vr がLレベルと
なるので、内部制御信号CS1は制御信号CSと同様に
レベルが変化する。そして、内部制御信号CS1はF/
F回路13に入力される。F/F回路13は検出電圧V
r と内部制御信号CS1とに基づいてLレベルのラッチ
信号L1を生成し出力する。そして、信号合成回路14
は検出電圧Vr とLレベルのラッチ信号L1とに基づい
てリセット信号PORを生成する。このとき、検出電圧
Vr は高電位側電源VIIがVII/2を越えたときにLレ
ベルとなり、リセット信号PORも同様にLレベルに立
ち下がる。このリセット信号POR、即ち高電位側電源
VIIがVII/2を越えると、内部回路は初期セットす
る。At this time, the control signal CS is the high potential side power source V
Although it rises similarly to II , since the detection voltage Vr becomes L level, the level of the internal control signal CS1 changes like the control signal CS. The internal control signal CS1 is F /
It is input to the F circuit 13. The F / F circuit 13 detects the detection voltage V
An L level latch signal L1 is generated and output based on r and the internal control signal CS1. Then, the signal synthesis circuit 14
Generates a reset signal POR based on the detection voltage Vr and the L-level latch signal L1. At this time, the detection voltage Vr becomes L level when the high-potential side power supply V II exceeds V II / 2, and the reset signal POR also falls to L level. When this reset signal POR, that is, the high-potential-side power supply V II exceeds V II / 2, the internal circuit is initially set.
【0030】そして、内部回路は高電位側電源VIIに基
づいて動作する。制御信号CSは内部回路をアクティブ
又はスタンバイにするべくHレベル又はLレベルとな
る。このとき、検出電圧Vr はLレベルであるので、ラ
ッチ信号L1、即ち制御信号CSにかかわらずリセット
信号PORはLレベルとなる。従って、内部回路は初期
セットを行わずにアクティブ又はスタンバイに切換制御
される。Then, the internal circuit operates based on the high potential side power source V II . The control signal CS becomes H level or L level in order to make the internal circuit active or standby. At this time, since the detection voltage Vr is at L level, the reset signal POR becomes L level regardless of the latch signal L1, that is, the control signal CS. Therefore, the internal circuit is controlled to switch to active or standby without performing initial setting.
【0031】ところで、図3(a)に示すように、制御
信号CSがHレベル、即ち内部回路がスタンバイのとき
に高電位側電源VIIが瞬断等により一瞬低下すると、D
pNMOSトランジスタ21〜23が高抵抗として動作
するので、ノードN1 の分圧電圧V1 同様に低下する。
また、制御信号CSも高電位側電源VIIと同様に低下す
る。By the way, as shown in FIG. 3 (a), the control signal CS is at H level, that is, the high-potential power supply V II when the internal circuit is in a standby is reduced momentarily by interruption or the like, D
Since the pNMOS transistors 21 to 23 operate as high resistances, the divided voltage V1 at the node N1 drops as well.
Further, the control signal CS also drops like the high-potential power supply V II .
【0032】そして、高電位側電源VIIがVII/2より
低下すると、ノードN1 の分圧電圧V1 がNMOSトラ
ンジスタ25のしきい値Vthより低下するので、NMO
Sトランジスタ25はオフとなる。その結果、検出電圧
Vr は一旦立ち上がり、その後は高電位側電源VIIと同
様に低下する。このとき、制御信号CSはHレベルであ
るので、ラッチ信号L1はLレベルである。このLレベ
ルのラッチ信号L1とHレベルの検出電圧Vr とが論理
合成されるので、リセット信号PORは一旦立ち上が
り、高電位側電源VIIと同様に低下する。When the high-potential-side power supply V II drops below V II / 2, the divided voltage V 1 at the node N 1 drops below the threshold Vth of the NMOS transistor 25, so NMO
The S transistor 25 is turned off. As a result, the detected voltage Vr rises once, then decreases similarly to the high-potential power supply V II. At this time, since the control signal CS is at H level, the latch signal L1 is at L level. Since the detection voltage Vr of the L level of the latch signal L1 and the H level is logic synthesis, the reset signal POR rises once lowered similarly to the high potential power supply V II.
【0033】そして、再び高電位側電源VIIが上昇する
と、電源電圧の立ち上がりと同様に動作し、高電位側電
源VIIがVII/2を越えたときにリセット信号PORが
立ち下がる。このリセット信号PORの立ち下がりによ
り内部回路は初期セットする。When the high-potential-side power supply V II rises again, the high-potential-side power supply V II operates similarly to the rise of the power-supply voltage, and when the high-potential-side power supply V II exceeds V II / 2, the reset signal POR falls. The internal circuit is initially set by the fall of the reset signal POR.
【0034】一方、図3(b)に示すように、制御信号
CSがLレベル、即ち内部回路がアクティブのときに高
電位側電源VIIが瞬断等により一瞬低下すると、制御信
号CSがHレベルと時と同様に検出電圧Vr も高電位側
電源VIIと同様に低下する。この時、制御信号CSに基
づいて制御信号検出回路12より出力される内部制御信
号CS1もLレベルである。従って、F/F回路13の
出力はLレベルが保持される。その結果、検出電圧Vr
と同様のリセット信号PORが生成され出力される。従
って、内部回路がアクティブのときにも、このリセット
信号PORにより確実に内部セットされる。On the other hand, as shown in FIG. 3 (b), the control signal CS is at the L level, that is, the internal circuit is a high potential power supply V II is reduced momentarily by instantaneous interruption or the like when active, the control signal CS is H Similarly detection voltage Vr level and the time is also reduced similarly to the high-potential power supply V II. At this time, the internal control signal CS1 output from the control signal detection circuit 12 based on the control signal CS is also at L level. Therefore, the output of the F / F circuit 13 is held at the L level. As a result, the detection voltage Vr
A reset signal POR similar to that is generated and output. Therefore, even when the internal circuit is active, it is reliably set internally by the reset signal POR.
【0035】ところで、図3(c)に示すように、外部
電源が供給され高電位側電源VIIが上昇するときに制御
信号CSがLレベルのまま内部回路に入力される場合が
ある。このとき、検出電圧Vr は高電位側電源VIIがV
II/2を越えるとLレベルとなる。制御信号CSは制御
信号検出回路12に入力され、Lレベルの内部制御信号
CS1が出力される。すると、F/F回路13のNMO
Sトランジスタ32がオフのままであるので、ラッチ信
号L1は高電位側電源VIIと同様に上昇しHレベルとな
る。そして、信号合成回路14はこのHレベルのラッチ
信号L1と検出電圧Vr とを論理合成する。従って、リ
セット信号PORは高電位側電源VIIと同様に上昇しH
レベルとなる。その結果、内部回路は初期セットされな
いので、内部回路が動作することなく異常貫通電流が流
れることはない。By the way, as shown in FIG. 3C, the control signal CS may be input to the internal circuit at the L level when the external power supply is supplied and the high potential side power supply V II rises. In this case, the detection voltage Vr higher voltage power supply V II is V
When it exceeds II / 2, it becomes L level. The control signal CS is input to the control signal detection circuit 12, and the L level internal control signal CS1 is output. Then, the NMO of the F / F circuit 13
Since S transistor 32 remains off, the latch signal L1 is a high potential power supply V II similarly elevated H level. Then, the signal synthesizing circuit 14 logically synthesizes the H-level latch signal L1 and the detection voltage Vr. Therefore, the reset signal POR rises in the same manner as the high-potential-side power supply V II ,
It becomes a level. As a result, the internal circuit is not initially set, so that the abnormal through current does not flow without operating the internal circuit.
【0036】また、図3(d)に示すように、高電位側
電源VIIが上昇してしまった後に制御信号CSをHレベ
ルにした場合、この制御信号CSは制御信号検出回路1
2により検出され、内部制御信号CS1もHレベルとな
る。すると、F/F回路13のNMOSトランジスタ3
2がオンとなり、ラッチ信号L1はLレベルとなる。そ
して、このLレベルのラッチ信号L1と検出電圧Vr と
が信号合成回路14により論理合成され、リセット信号
PORはLレベルに立ち下がる。この立ち下がりにより
内部回路は初期セットし、動作するようになる。Further, as shown in FIG. 3D, when the control signal CS is set to the H level after the high-potential-side power source V II has risen, the control signal CS is the control signal detection circuit 1.
2 and the internal control signal CS1 also becomes H level. Then, the NMOS transistor 3 of the F / F circuit 13
2 is turned on, and the latch signal L1 becomes L level. Then, the L level latch signal L1 and the detection voltage Vr are logically combined by the signal combining circuit 14, and the reset signal POR falls to the L level. By this fall, the internal circuit is initially set and operates.
【0037】このように、本実施例では、電源電圧検出
回路11のDpNMOSトランジスタ21〜23を直列
に接続するとともに、そのゲートとソースと互いに接続
してテーリング領域付近で動作させ、高抵抗とする。そ
して、この高抵抗により高電位側電源VIIの電圧を検出
するようにした。その結果、検出電圧Vr は高電位側電
源VIIの変化に応じて変化することができる。そして、
この検出電圧Vr に基づいてリセット信号PORを生成
するので、瞬断等による高電位側電源VIIの低下におい
ても確実に内部回路を初期セットすることができる。As described above, in this embodiment, the DpNMOS transistors 21 to 23 of the power supply voltage detection circuit 11 are connected in series, and their gates and sources are connected to each other so that they operate in the vicinity of the tailing region to have a high resistance. . The high resistance is used to detect the voltage of the high-potential power supply V II . As a result, the detected voltage Vr may be changed according to changes in the high-potential power supply V II. And
Since the reset signal POR is generated based on the detected voltage Vr, the internal circuit can be surely set to the initial stage even when the high-potential-side power source V II is lowered due to a momentary interruption or the like.
【0038】また、制御信号CSと検出電圧Vr とに基
づいて制御信号検出回路12により内部制御信号CS1
を生成する。そして、この内部制御信号CS1をF/F
回路13により検出電圧Vr に基づいてラッチしラッチ
信号L1を生成する。更に、F/F回路13により生成
されるラッチ信号L1と検出電圧Vr とを信号合成回路
14により論理合成する。そして、この合成したリセッ
ト信号PORを内部回路に出力するようにした。その結
果、高電位側電源VIIが上昇するときに制御信号CSが
Lレベルのときにはリセット信号PORをHレベルにす
る。このリセット信号PORにより内部回路は初期セッ
トしないので、内部回路の異常貫通電流を防止すること
ができる。The control signal detection circuit 12 controls the internal control signal CS1 based on the control signal CS and the detection voltage Vr.
To generate. Then, the internal control signal CS1 is set to F / F.
The circuit 13 latches based on the detection voltage Vr to generate a latch signal L1. Further, the signal synthesizing circuit 14 logically synthesizes the latch signal L1 generated by the F / F circuit 13 and the detection voltage Vr. Then, the synthesized reset signal POR is output to the internal circuit. As a result, the reset signal POR is set to H level when the control signal CS is at L level when the high-potential-side power supply V II rises. Since the internal signal is not initially set by the reset signal POR, abnormal through current of the internal circuit can be prevented.
【0039】尚、本発明は前記実施例の他、以下の態様
で実施するようにしてもよい。 (1)前記実施例において、図4に示すように、電源電
圧検出回路11のDpNMOSトランジスタ21〜23
をそのチャネル幅W及びチャネル長Lを同じに形成す
る。各DpNMOSトランジスタ21〜23の温度変化
に対する抵抗特性は同じである。従って、温度が変化し
ても分圧比は変わらず分圧電圧V1 の値は変動しない。
しかしながら、NMOSトランジスタ25は温度に対し
てそのしきい値が変化する。The present invention may be carried out in the following modes other than the above embodiment. (1) In the above embodiment, as shown in FIG. 4, the DpNMOS transistors 21 to 23 of the power supply voltage detection circuit 11 are used.
To have the same channel width W and channel length L. The resistance characteristics of the DpNMOS transistors 21 to 23 with respect to temperature changes are the same. Therefore, even if the temperature changes, the voltage division ratio does not change and the value of the divided voltage V1 does not change.
However, the threshold value of the NMOS transistor 25 changes with temperature.
【0040】例えば、常温RTにおいてNMOSトラン
ジスタ25のしきい値Vth2 =0.8ボルト、高温HT
においてはしきい値Vth1 =0.5ボルトとする。する
と、図5に示すように検出電圧Vr がLレベルに立ち下
がるときの高電位側電源VIIの電圧値が高温HTにおい
てはVII/2であるものが、常温RTでは高電位側電源
VIIに近い値(例えば3・VII/4)となる。その結
果、常温RTにおいて高電位側電源VIIのマージンが小
さくなり、高電位側電源VIIが少し低下するだけで内部
回路が初期セットされてしまうことになる。For example, at room temperature RT, the threshold voltage Vth2 of the NMOS transistor 25 is 0.8 volt, and the high temperature HT is HT.
, The threshold value Vth1 is 0.5 volt. Then, as shown in FIG. 5, the voltage value of the high-potential-side power supply V II when the detection voltage Vr falls to the L level is V II / 2 at the high temperature HT, but at the room temperature RT, the high-potential-side power supply V II is generated. The value is close to II (for example, 3 · V II / 4). As a result, the margin of the high-potential power supply V II is reduced at room temperature RT, the internal circuit is that would be initially set by simply high-potential power supply V II is reduced slightly.
【0041】そのため、図6に示すように、DpNMO
Sトランジスタ22のチャネル長をL1として他のDp
NMOSトランジスタ21,23のチャネル長Lより短
くし、その抵抗値が他のDpNMOSトランジスタ2
1,23より小さくなるように形成する。すると、各D
pNMOSトランジスタ21〜23は図8に示すよう
に、DpNMOSトランジスタ21,23を抵抗値R
1、DpNMOSトランジスタ22を抵抗値R2と見な
すことができる。すると、DpNMOSトランジスタ2
2はDpNMOSトランジスタ21,23に比べて抵抗
値が小さくなる。更に、DpNMOSトランジスタ22
は温度に変化に対してその抵抗値の変化がDpNMOS
トランジスタ21,23の抵抗値の変化に比べて大きく
なる。すると、DpNMOSトランジスタ22,23間
のノードN1 の分圧電圧V1 は、図7に示すように常温
RTのほうが高温HTよりも高い値となる。その結果、
NMOSトランジスタ25は常温RTと高温HTとにお
いて高電位側電源VIIが近い値(VII/2付近)でオン
となり、検出電圧Vr が立ち下がる。従って、常温RT
における高電位側電源VIIのマージンを大きくすること
ができるので、内部回路が不用意に初期セットする誤動
作を防止することができる。Therefore, as shown in FIG. 6, DpNMO
Set the channel length of the S transistor 22 to L1 and set another Dp
The channel length L of each of the NMOS transistors 21 and 23 is set to be shorter than that of another DpNMOS transistor 2
It is formed to be smaller than 1 and 23. Then each D
As shown in FIG. 8, the pNMOS transistors 21 to 23 connect the DpNMOS transistors 21 and 23 with a resistance value R.
1, DpNMOS transistor 22 can be regarded as resistance value R2. Then, the DpNMOS transistor 2
2 has a smaller resistance value than the DpNMOS transistors 21 and 23. Furthermore, the DpNMOS transistor 22
Shows that the change in its resistance value with respect to temperature changes is DpNMOS
It becomes larger than the change in the resistance value of the transistors 21 and 23. Then, the divided voltage V1 at the node N1 between the DpNMOS transistors 22 and 23 becomes higher at room temperature RT than at high temperature HT, as shown in FIG. as a result,
The NMOS transistor 25 is turned on at a room temperature RT and a high temperature HT when the high-potential-side power source V II is close (near V II / 2), and the detection voltage Vr falls. Therefore, room temperature RT
Since it is possible to increase the margin of the high-potential-side power supply V II in the above, it is possible to prevent an erroneous operation in which the internal circuit is carelessly initially set.
【0042】このように構成した温度依存性のない電源
電圧検出回路11は、パワーオンリセット回路に使用さ
れる以外にも、その他の電圧検出するための回路に使用
することも無論可能である。尚、この場合DpNMOS
トランジスタ22のチャネル長を他と異なるように形成
したが、これに限定されるものではなく、用途に応じて
他のDpNMOSトランジスタのチャネル長を変えても
よい。The power supply voltage detection circuit 11 having no temperature dependency configured as described above can be used not only for the power-on reset circuit but also for other voltage detection circuits. In this case, DpNMOS
Although the channel length of the transistor 22 is formed to be different from the others, the invention is not limited to this, and the channel length of other DpNMOS transistors may be changed according to the application.
【0043】(2)上記実施例の電源電圧検出回路11
において高電位側電源VIIと低電位側電源Vssとの間に
3つのDpNMOSトランジスタ21〜23を直列に接
続して分圧電圧V1 をLレベルようにしたが、2つ又は
4つ以上の複数のDpNMOSトランジスタを直列に接
続して実施してもよい。これにより、NチャネルMOS
トランジスタ25がオンとなるタイミング、即ちリセッ
ト信号PORが立ち下がるときのタイミングを温度変化
に対応して任意に変更することができる。(2) Power supply voltage detection circuit 11 of the above embodiment
While the high-potential power supply V II and three DpNMOS transistors 21 to 23 connected in series divided voltage V1 between the low-potential power source Vss and the L level so in two or four or more plural Alternatively, the DpNMOS transistors may be connected in series. This enables N-channel MOS
The timing when the transistor 25 is turned on, that is, the timing when the reset signal POR falls can be arbitrarily changed in accordance with the temperature change.
【0044】(3)上記実施例のDpNMOSトランジ
スタ21〜24及び30のゲートを低電位側電源Vssに
接続して実施する。このとき、DpNMOSトランジス
タ21〜24及び30はテーリング領域付近にて動作す
る。(3) The gates of the DpNMOS transistors 21 to 24 and 30 of the above embodiment are connected to the low potential side power source Vss for implementation. At this time, the DpNMOS transistors 21 to 24 and 30 operate near the tailing region.
【0045】また、DpNMOSトランジスタ21〜2
4及び30に代えてデプレッション型PチャネルMOS
トランジスタ(以下、DpPMOSトランジスタとい
う)と用いて実施する。このとき、DpPMOSトラン
ジスタはゲートとソースとを互いに接続して使用する。
このとき、DpPMOSトランジスタはテーリング領域
付近にて動作する。また、DpPMOSトランジスタの
ゲートを高電位側電源V IIに接続して実施する。このと
き、DpPMOSトランジスタはテーリング領域付近で
動作する。Further, the DpNMOS transistors 21 to 2
Depletion type P-channel MOS instead of 4 and 30
Transistor (hereinafter referred to as DpPMOS transistor
U) and implement. At this time, the Dp PMOS transistor
The transistor is used by connecting the gate and the source to each other.
At this time, the Dp PMOS transistor has a tailing region.
Operates in the vicinity. Also, the Dp PMOS transistor
The gate is the high potential side power supply V IIConnect to and carry out. This and
The DpPMOS transistor near the tailing region.
Operate.
【0046】また、DpNMOSトランジスタ21〜2
4及び30を用いた抵抗素子に代えて、NMOSトラン
ジスタ又はPMOSトランジスタのNSD(N型ソース
/ドレイン),PSD(P型ソース/ドレイン),N型
ウェル,P型ウェル等の拡散領域を抵抗素子として使用
し、その領域に拡散する濃度を変えることによりその領
域の抵抗値を変えて実施してもよい。また、それぞれの
拡散領域を組み合わせて実施してもよい。Further, the DpNMOS transistors 21 to 2
Instead of the resistance element using 4 and 30, diffusion regions such as NSD (N type source / drain), PSD (P type source / drain), N type well, and P type well of the NMOS transistor or the PMOS transistor are used as the resistance element. Alternatively, the resistance value of the region may be changed by changing the concentration diffused in the region. Moreover, you may implement combining each diffusion area.
【0047】更に、DpNMOSトランジスタ21〜2
4及び30をポリシリコン等の抵抗値の温度依存性の少
ない素子に代えて実施する。 (4)上記実施例のパワーオンリセット回路をスタティ
ックランダムアクセスメモリ(SRAM)やダイナミッ
クランダムアクセスメモリ(DRAM)等のメモリに応
用する。DRAMの場合には制御信号CSに代えてロウ
選択信号(RowAddress Strobe)バーRASを制御信号
検出回路12に入力してリセット信号PORを生成す
る。Further, DpNMOS transistors 21 to 2
4 and 30 are carried out by substituting elements such as polysilicon having a low temperature dependence of the resistance value. (4) The power-on reset circuit of the above embodiment is applied to memories such as static random access memory (SRAM) and dynamic random access memory (DRAM). In the case of a DRAM, a row selection signal (Row Address Strobe) bar RAS is input to the control signal detection circuit 12 instead of the control signal CS to generate the reset signal POR.
【0048】(5)上記実施例では、外部電源から高電
位側電源VIIを生成し、その高電位側電源VIIによりパ
ワーオンリセット回路及び内部回路を駆動させるように
したが、外部電源により直接駆動させるようにしてもよ
い。このとき、電源電圧検出回路11は外部電源の電圧
を直接監視することになる。また、生成したリセット信
号PORを出力する出力端子を設け、生成したリセット
信号PORにより他の半導体集積回路装置を初期セット
するようにしてもよい。[0048] (5) In the above embodiment, generates a higher voltage power supply V II from an external power source, but so as to drive the power-on reset circuit and the internal circuit by the higher voltage power supply V II, by the external power supply You may make it drive directly. At this time, the power supply voltage detection circuit 11 directly monitors the voltage of the external power supply. Further, an output terminal for outputting the generated reset signal POR may be provided, and another semiconductor integrated circuit device may be initially set by the generated reset signal POR.
【0049】[0049]
【発明の効果】以上詳述したように、本発明によれば、
瞬断等においてもパワーオンリセット信号を生成し、確
実に半導体集積回路装置を初期セットすることができる
優れた効果がある。また、温度変化による依存の少ない
検出電圧を生成することのできる。As described in detail above, according to the present invention,
There is an excellent effect that the power-on reset signal is generated even in the case of a momentary interruption or the like, and the semiconductor integrated circuit device can be surely initially set. Further, it is possible to generate a detection voltage that is less dependent on temperature changes.
【図1】本発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.
【図2】本発明の一実施例のパワーオンリセット回路図
である。FIG. 2 is a power-on reset circuit diagram of an embodiment of the present invention.
【図3】(a)〜(d)はそれぞれ一実施例のパワーオ
ンリセット回路の動作を説明する波形図である。3 (a) to 3 (d) are waveform charts for explaining the operation of the power-on reset circuit of one embodiment, respectively.
【図4】温度依存性のある電源電圧検出回路の回路図で
ある。FIG. 4 is a circuit diagram of a power supply voltage detection circuit having temperature dependence.
【図5】図4の電源電圧検出回路の動作を説明する波形
図である。5 is a waveform diagram illustrating the operation of the power supply voltage detection circuit of FIG.
【図6】温度依存性を改善した電源電圧検出回路の回路
図である。FIG. 6 is a circuit diagram of a power supply voltage detection circuit with improved temperature dependence.
【図7】図6の電源電圧検出回路の動作を説明する波形
図である。7 is a waveform diagram illustrating the operation of the power supply voltage detection circuit of FIG.
【図8】電源電圧検出回路のデプレッション型Nチャネ
ルMOSトランジスタの等価回路図である。FIG. 8 is an equivalent circuit diagram of a depletion type N-channel MOS transistor of the power supply voltage detection circuit.
【図9】従来のパワーオンリセット回路図である。FIG. 9 is a conventional power-on reset circuit diagram.
【図10】従来のパワーオンリセット回路の動作を説明
する波形図である。FIG. 10 is a waveform diagram illustrating the operation of the conventional power-on reset circuit.
1 電源電圧検出回路 2 制御信号検出回路 3 フリップフロップ回路 4 信号合成回路 VII 高電位側電源 CS 制御信号 POR リセット信号 L1 ラッチ信号 Vr 検出電圧 CS1 内部制御信号1 power supply voltage detection circuit 2 control signal detection circuit 3 flip-flop circuit 4 signal synthesis circuit VII high potential side power supply CS control signal POR reset signal L1 latch signal Vr detection voltage CS1 internal control signal
Claims (4)
信号(CS)に基づいて動作する内部回路をリセット信
号(POR)により初期セットするパワーオンリセット
回路において、 前記高電位側電源(VII)を入力し、その高電位側電源
(VII)が予め設定された所定の電圧以上の場合にはL
レベルとなる検出電圧(Vr )を生成する電源電圧検出
回路(1)と、 前記制御信号(CS)を入力し、前記電源電圧検出回路
(1)にて生成された検出電圧(Vr )に基づいて、該
検出電圧(Vr )がLレベルの場合には前記制御信号
(CS)をそのまま出力し、同検出電圧(Vr )がHレ
ベルの場合にはLレベルの内部制御信号(CS1)を出
力する制御信号検出回路(2)と、 前記検出電圧(Vr )に基づいて前記制御信号検出回路
(2)から出力される内部制御信号(CS1)をラッチ
したラッチ信号(L1)を生成するフリップフロップ回
路(3)と、 前記フリップフロップ回路(3)によりラッチされた信
号と前記ラッチ信号(L1)とを論理合成し、その合成
したリセット信号(POR)を出力する信号合成回路
(4)とを備えたことを特徴とするパワーオンリセット
回路。1. A power-on reset circuit which is initially supplied with a reset signal (POR) and which is supplied with a high-potential-side power supply (V II ) and which operates based on a control signal (CS). (V II ) is input, and when the high-potential side power supply (V II ) is higher than a predetermined voltage set in advance, L
A power supply voltage detection circuit (1) for generating a level detection voltage (Vr) and the control signal (CS) are input, and based on the detection voltage (Vr) generated by the power supply voltage detection circuit (1). When the detection voltage (Vr) is L level, the control signal (CS) is output as it is, and when the detection voltage (Vr) is H level, the L level internal control signal (CS1) is output. And a flip-flop for generating a latch signal (L1) that latches the internal control signal (CS1) output from the control signal detection circuit (2) based on the detection voltage (Vr). A circuit (3) and a signal synthesis circuit (4) for logically synthesizing the signal latched by the flip-flop circuit (3) and the latch signal (L1) and outputting the synthesized reset signal (POR). Prepare A power-on reset circuit characterized in that
(Vss)との間に直接に接続された複数のデプレッショ
ン型MOSトランジスタ(21〜23)と、そのMOS
トランジスタ(21〜23)により分圧された分圧電圧
(V1 )をそのゲートに入力するとともにそのドレイン
がデプレッション型MOSトランジスタ(24)を介し
て高電位側電源(VII)に接続されたエンハンスメント
型NチャネルMOSトランジスタ(25)と、そのNチ
ャネルMOSトランジスタ(25)とMOSトランジス
タ(24)との間に接続された複数のインバータ回路
(26,27)を介して高電位側電源(VII)が所定の
電圧以上のときにはLレベルとなる検出電圧(Vr )を
出力する電源電圧検出回路において、 前記複数のMOSトランジスタ(21〜23)のうち、
少なくとも1つのMOSトランジスタのチャネル長を他
のMOSトランジスタのチャネル長とは異なるように形
成したことを特徴とする電源電圧検出回路。2. A plurality of depletion type MOS transistors (21-23) directly connected between a high potential side power source (V II ) and a low potential side power source (Vss), and its MOS.
Enhancement of its drain receives an input transistor (21 to 23) divided by the divided voltage by (V1) to the gate of which is connected via a depletion type MOS transistor (24) to the high potential side power source (V II) Type N-channel MOS transistor (25) and a high-potential-side power supply (V II ) via a plurality of inverter circuits (26, 27) connected between the N-channel MOS transistor (25) and the MOS transistor (24). Is a predetermined voltage or more, a power supply voltage detection circuit that outputs a detection voltage (Vr) that is at an L level, wherein among the plurality of MOS transistors (21-23),
A power supply voltage detection circuit, characterized in that the channel length of at least one MOS transistor is formed to be different from the channel length of other MOS transistors.
いて、 前記デプレッション型MOSトランジスタ(21〜2
4)は、そのゲートとソースとを互いに接続したNチャ
ネルMOSトランジスタであることを特徴とする電源電
圧検出回路。3. The power supply voltage detection circuit according to claim 2, wherein the depletion type MOS transistor (21 to 2).
4) is a power supply voltage detection circuit characterized by being an N-channel MOS transistor having its gate and source connected to each other.
路において、 前記電源電圧検出回路(1)は、請求項2又は3に記載
の電源電圧検出回路であることを特徴とするパワーオン
リセット回路。4. The power-on reset circuit according to claim 1, wherein the power supply voltage detection circuit (1) is the power supply voltage detection circuit according to claim 2 or 3. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03044994A JP3197735B2 (en) | 1994-02-28 | 1994-02-28 | Power-on reset circuit and power supply voltage detection circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03044994A JP3197735B2 (en) | 1994-02-28 | 1994-02-28 | Power-on reset circuit and power supply voltage detection circuit |
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Publication Number | Publication Date |
---|---|
JPH07239348A true JPH07239348A (en) | 1995-09-12 |
JP3197735B2 JP3197735B2 (en) | 2001-08-13 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP3197735B2 (en) |
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