JPH07235960A - Automatic frequency control circuit for pi/4 shift qpsk modulation signal receiver - Google Patents
Automatic frequency control circuit for pi/4 shift qpsk modulation signal receiverInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、受信信号を、所望の中
間周波数の周波数に収束させるための自動周波数制御回
路（以下、ＡＦＣ）に関し、特に、π／４シフトＱＰＳ
Ｋ変調信号受信機のＡＦＣに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an automatic frequency control circuit (hereinafter referred to as AFC) for converging a received signal to a frequency of a desired intermediate frequency, and more particularly to a π / 4 shift QPS.
It relates to the AFC of a K modulated signal receiver.
【０００２】[0002]
【従来の技術】近年、無線信号の変調方式として、PHAC
E SHIFT KEYING（以下ＰＳＫ）変調方式が多用されてい
る。2. Description of the Related Art In recent years, PHAC has been used as a radio signal modulation method.
The E SHIFT KEYING (PSK) modulation method is widely used.
【０００３】中でも、４つのシンボル位相を４５°ずつ
回転させるπ／４シフトＱＰＳＫ（以下、ＱＰＳＫ）変
調方式が注目されている。Among them, a π / 4 shift QPSK (hereinafter, QPSK) modulation system in which four symbol phases are rotated by 45 ° is attracting attention.
【０００４】図８は、ＱＰＳＫ変調方式を説明するため
のＩＱ平面図である。FIG. 8 is an IQ plan view for explaining the QPSK modulation method.
【０００５】図において、送信信号を２ビットの符号、
００、０１、１１、１０とし、シンボルレートを２１ｋ
symbol／Ｓと設定する。これらの送信信号に、ＱＰＳＫ
変調をかけると、ベクトルαが、ＩＱ平面上を、基準点
Ｐを基準とし、それぞれ、４５°、１３５°、−１３５
°、−４５°回転する。すなわち、ＱＰＳＫ変調をかけ
られた搬送波は、ＩＱ平面を回転するベクトルαと、Ｉ
軸とのなす角に等しい角度に位相変位され、相手方無線
機に送信される。In the figure, the transmission signal is a 2-bit code,
00, 01, 11, 10 and symbol rate 21k
Set as symbol / S. For these transmission signals, QPSK
When the modulation is applied, the vector α is on the IQ plane with the reference point P as a reference, and 45 °, 135 °, and −135, respectively.
Rotate by -45 °. That is, a carrier that has undergone QPSK modulation has a vector α that rotates in the IQ plane and an I
It is phase-shifted to an angle equal to the angle formed by the axis and transmitted to the partner radio.
【０００６】また、ＩＱ平面をベクトルαが一周するこ
とは、周波数が１ｈＺ変位することを意味しているた
め、上述した搬送波の角度変位は 、周波数変
位と等価である。Further, the fact that the vector α goes around the IQ plane means that the frequency is displaced by 1 hZ. Therefore, the above-mentioned angular displacement of the carrier is equivalent to the frequency displacement.
【０００７】１例を挙げると、送信信号が、００のとき
は、角度変位が４５°なので、ＩＱ平面をベクトルαが
一周することは、８シンボルレート（４５°／３６０
°）を意味しており、このときの搬送波の周波数変位
は、 ２１［ｋsymbol／Ｓ］×１［ｈｚ］／８［symbol］＝
２．６２５［ｋＨＺ］ になる。[0007] As an example, when the transmission signal is 00, the angular displacement is 45 °, so that the vector α goes around the IQ plane at 8 symbol rates (45 ° / 360).
°), and the frequency shift of the carrier wave at this time is 21 [ksymbol / S] × 1 [hz] / 8 [symbol] =
It becomes 2.625 [kHz].
【０００８】なお、送信信号、搬送波の角度変位、およ
び周波数変位の関係は、図９にまとめて記載する。The relationship between the transmission signal, the angular displacement of the carrier wave, and the frequency displacement is summarized in FIG.
【０００９】図１０は、受信機におけるＱＰＳＫ復調方
法を説明する数直線図である。FIG. 10 is a number line diagram for explaining the QPSK demodulation method in the receiver.
【００１０】通常、ＱＰＳＫ復調は、受信機が、受信信
号を中間周波数信号に変換したのちに行われるため、図
において、ＱＰＳＫ変調により周波数変位がなされない
ときの所望の中間周波数信号の周波数ズレを０として説
明する。Normally, the QPSK demodulation is performed after the receiver converts the received signal into an intermediate frequency signal. Therefore, in the figure, the desired frequency deviation of the intermediate frequency signal when the frequency displacement is not caused by the QPSK modulation is shown. It will be described as 0.
【００１１】いま、中間周波数信号の周波数ズレが、０
〜５．２５ｋＨＺの間とすると、受信側では、送信信号
が００であると認識する。Now, the frequency deviation of the intermediate frequency signal is 0
If it is between 5.25 kHz and 5.25 kHz, the receiving side recognizes that the transmission signal is 00.
【００１２】また、次に受信する送信信号の復調は、現
在受信している中間周波数信号の変位に基づき行われ
る。すなわち、現在受信している送信信号を００と認識
しているので、周波数変位２．６２５ｋＨＺを基準と
し、この基準に対し、次回受信する中間周波数の変位
が、±２．６２５ｋＨＺ以内であると、送信信号００と
認識し、２．６２５ｋＨＺ以上、７．８７５ｋＨＺ以下
だとすると、送信信号０１、−７．８７５ｋＨＺ以上、
−２．６２５ｋＨＺ以下だとすると、送信信号１０、−
１３．１２５ｋＨＺ以上、−７．８７５ｋＨＺ以下だと
すると、送信信号１１と認識する。Further, the demodulation of the transmission signal to be received next is performed based on the displacement of the intermediate frequency signal currently being received. That is, since the currently received transmission signal is recognized as 00, the frequency displacement of 2.625 kHZ is used as a reference, and the displacement of the intermediate frequency to be received next time is within ± 2.625 kHZ with respect to this reference, If it is recognized as the transmission signal 00, and if it is 2.625 kHZ or more and 7.875 kHZ or less, the transmission signal 01, -7.875 kHZ or more,
-If the transmission frequency is less than or equal to 2.625 kHz, the transmission signal 10,-
If it is 13.125 kHZ or more and −7.875 kHZ or less, the transmission signal 11 is recognized.
【００１３】以上説明したような、ＱＰＳＫ復調を行う
受信機のＡＦＣとして、例えば、１９９３年９月３日公
開の特開平５−２２７２３７号公報（以下文献１）が知
られている。As an AFC of a receiver for performing QPSK demodulation as described above, for example, Japanese Patent Laid-Open No. 5-227237 (hereinafter referred to as Document 1) published on September 3, 1993 is known.
【００１４】文献１記載のＡＦＣは、中間周波数信号の
周波数を検出するとともに、ＱＰＳＫ変調による中間周
波数信号の周波数変位をＱＰＳＫ復調することにより、
検出し、補正値とする。さらに、検出した中間周波数信
号の周波数を、上記補正値により補正し、ＱＰＳＫ変調
により周波数偏した分を除去することで、所望の周波数
を有する中間周波数信号を得る。The AFC described in Document 1 detects the frequency of the intermediate frequency signal and QPSK demodulates the frequency displacement of the intermediate frequency signal by QPSK modulation.
It is detected and used as a correction value. Furthermore, the frequency of the detected intermediate frequency signal is corrected by the above correction value, and the frequency biased portion is removed by the QPSK modulation, thereby obtaining an intermediate frequency signal having a desired frequency.
【００１５】しかしながら、中間周波数信号の周波数
が、ＱＰＳＫ変調以外のズレを含む場合には、ＱＰＳＫ
復調に不具合が生じ、文献１のＡＦＣは、所望の周波数
を有する中間周波数信号を得ることができない。However, when the frequency of the intermediate frequency signal includes a shift other than QPSK modulation, QPSK
A problem occurs in demodulation, and the AFC in Reference 1 cannot obtain an intermediate frequency signal having a desired frequency.
【００１６】以下、再び図１０を用い、簡単に説明す
る。なお、送信側は、送信信号を１０、１１、００の順
に送信をしたとする。A brief description will be given below with reference to FIG. 10 again. It is assumed that the transmission side transmits the transmission signals in the order of 10, 11 and 00.
【００１７】同図において、まず、最初に受信する信号
１０によるＱＰＳＫ変調に周波数変位は−２．６２５ｋ
ＨＺであり、所望の中間周波数信号４５０ｋＨＺに対
し、周波数変位、−５．２５ｋＨＺ以上、０ｋＨＺ以下
だとすると、受信側は、送信信号が１０であることを検
出することができるが、中間周波数信号の周波数が、−
２．６２５ｋＨＺ以上ズレてしまうと、検出される中間
周波数の周波数変位が、−２．６２５ｋＨＺ＋（−２．
６２５ｋＨＺ）以上、すなわち、−５．２５ｋＨＺ以上
となり、受信側は、信号０１を受信したと誤検出してし
まう。In the figure, first, the frequency displacement is -2.625k in the QPSK modulation by the first received signal 10.
If it is HZ and the frequency displacement is −5.25 kHZ or more and 0 kHZ or less with respect to the desired intermediate frequency signal 450 kHZ, the reception side can detect that the transmission signal is 10, but the frequency of the intermediate frequency signal is But −
When the deviation of 2.625 kHZ or more, the detected frequency displacement of the intermediate frequency is -2.625 kHZ + (-2.
625 kHz or more, that is, -5.25 kHz or more, and the receiving side erroneously detects that the signal 01 is received.
【００１８】さらに、次回受信する受信信号の復調は、
周波数変位５．２５ｋＨＺを基準として行うため、以
下、正確に復調ができなくなる。Further, the demodulation of the received signal to be received next is
Since the frequency shift is set to 5.25 kHz as a reference, accurate demodulation cannot be performed in the following.
【００１９】[0019]
【発明が解決しようとする課題】上述したように、従来
のＡＦＣは、中間周波数信号の周波数が、ＱＰＳＫ変調
以外に、１シンボルに対し±１／８以上、すなわち基準
となる中間周波数の周波数変位に対し±２．６２５ｋＨ
Ｚ以上ズレてしまうと、正確に復調することができない
ため、所望の中間周波数信号を得ることができない。As described above, in the conventional AFC, the frequency of the intermediate frequency signal is ± 1/8 or more for one symbol, that is, the frequency displacement of the reference intermediate frequency in addition to the QPSK modulation. ± 2.625kH
If there is a deviation of Z or more, the demodulation cannot be performed accurately, and the desired intermediate frequency signal cannot be obtained.
【００２０】本発明の目的は、上述した課題を解決し、
中間周波数信号が、ＱＰＳＫ変調以外の周波数ズレを含
んだとしても、所望の周波数を有する中間周波数を発生
することができるπ／４シフトＱＰＳＫ変調信号受信機
の自動周波数制御回路を提供することにある。The object of the present invention is to solve the above-mentioned problems,
An object of the present invention is to provide an automatic frequency control circuit for a π / 4 shift QPSK modulation signal receiver that can generate an intermediate frequency having a desired frequency even if the intermediate frequency signal includes a frequency shift other than QPSK modulation. .
【００２１】[0021]
【課題を解決するための手段】上述した目的を達成する
ために、本発明によるπ／４シフトＱＰＳＫ変調信号受
信機の自動周波数制御回路は、受信信号の周波数と、局
部発周波数振信号とから、中間周波数信号を発生する中
間周波数信号発生回路と、中間周波数信号の周波数を計
測し、第１の周波数測定信号を出力する計測回路と、第
１の制御信号に応答して、ＱＰＳＫ変調による周波数変
位を検出し、周波数変位信号を出力する検出回路と、検
出回路が、ＱＰＳＫ変調による周波数変位を検出できる
まで、中間周波数信号の周波数が、所望の周波数に収束
されたことを検出し、第１の制御信号を出力する制御回
路から構成される。またさらに、本発明によるπ／４シ
フトＱＰＳＫ変調信号受信機の自動周波数制御回路は、
周波数測定信号と、周波数変位信号とから、ＱＰＳＫ変
調による周波数変位に影響されない中間周波数信号の周
波数を検出し、第２の周波数測定信号を出力する演算回
路と、局部発振周波数信号を、第２の制御信号に基づき
出力する局部発振信号発生回路と、第１の周波数測定信
号、および第２の周波数測定信号を入力し、中間周波数
信号の周波数を、所望の周波数に収束させるために、第
２の制御信号を補正する補正回路とから構成される。In order to achieve the above-mentioned object, an automatic frequency control circuit of a π / 4 shift QPSK modulation signal receiver according to the present invention comprises a frequency of a received signal and a local oscillation frequency signal. An intermediate frequency signal generation circuit for generating an intermediate frequency signal, a measurement circuit for measuring the frequency of the intermediate frequency signal and outputting a first frequency measurement signal, and a frequency by QPSK modulation in response to the first control signal. A detection circuit that detects a displacement and outputs a frequency displacement signal, and detects that the frequency of the intermediate frequency signal has converged to a desired frequency until the detection circuit can detect a frequency displacement due to QPSK modulation. It is composed of a control circuit that outputs the control signal of. Furthermore, the automatic frequency control circuit of the π / 4 shift QPSK modulation signal receiver according to the present invention is
From the frequency measurement signal and the frequency displacement signal, the frequency of the intermediate frequency signal that is not affected by the frequency displacement due to the QPSK modulation is detected, and the arithmetic circuit that outputs the second frequency measurement signal and the local oscillation frequency signal A local oscillation signal generation circuit that outputs based on a control signal, a first frequency measurement signal, and a second frequency measurement signal are input, and in order to converge the frequency of the intermediate frequency signal to a desired frequency, And a correction circuit for correcting the control signal.
【００２２】[0022]
【作用】上述した構成を採用したことにより、制御回路
が、検出回路における、ＱＰＳＫ変調による周波数変位
の検出が可能になるまで、中間周波数信号の周波数が、
所望の周波数に収束されたことを検出し、このとき、第
１の制御信号を出力する。検出回路は、第１の制御信号
を入力したときに、ＱＰＳＫ変調による周波数変位を検
出し、周波数変位信号を出力し、演算回路が、周波数変
位信号を入力したときに、周波数測定信号から、周波数
変位信号を減算し、ＱＰＳＫ変調による周波数変位に影
響されない中間周波数信号の周波数を出力する。補正回
路が、ＱＰＳＫ変調よる周波数変位に影響されない中間
周波数信号の周波数と、中間周波数信号の所望の周波数
とのズレを検出することにより、局部発振周波数信号の
周波数を制御する第２制御信号を補正するため、局部発
振周波数信号により発生される中間周波数信号の周波数
は、所望の周波数に収束される。By adopting the above-mentioned configuration, the frequency of the intermediate frequency signal remains until the control circuit can detect the frequency displacement by the QPSK modulation in the detection circuit.
It is detected that the frequency has converged to a desired frequency, and at this time, the first control signal is output. The detection circuit detects the frequency displacement due to the QPSK modulation when the first control signal is input and outputs the frequency displacement signal, and the arithmetic circuit outputs the frequency displacement signal from the frequency measurement signal when the frequency displacement signal is input. The displacement signal is subtracted, and the frequency of the intermediate frequency signal that is not affected by the frequency displacement due to QPSK modulation is output. A correction circuit corrects the second control signal for controlling the frequency of the local oscillation frequency signal by detecting a deviation between the frequency of the intermediate frequency signal that is not affected by the frequency displacement due to QPSK modulation and the desired frequency of the intermediate frequency signal. Therefore, the frequency of the intermediate frequency signal generated by the local oscillation frequency signal is converged to a desired frequency.
【００２３】[0023]
【実施例】次に本発明について図面を参照して詳細に説
明する。The present invention will be described in detail with reference to the drawings.
【００２４】図１は、本発明の一実施例を示すＱＰＳＫ
変調信号受信機の自動周波数制御回路である。FIG. 1 shows a QPSK showing an embodiment of the present invention.
It is an automatic frequency control circuit of a modulation signal receiver.
【００２５】図において、周波数混合回路１は、図示し
ないアンテナが出力する受信信号の周波数と、局部発振
器（以下、ＰＬＬ回路）１４の出力する局部発振周波数
信号とを混合し、中間周波数信号を出力する。In the figure, a frequency mixing circuit 1 mixes a frequency of a reception signal output from an antenna (not shown) with a local oscillation frequency signal output from a local oscillator (hereinafter, PLL circuit) 14 to output an intermediate frequency signal. To do.
【００２６】基準発振回路１３は、後述するデジタルア
ナログ変換回路（以下、ＤＡＣ）１２の出力する制御電
圧信号に基づき、基準周波数信号をＰＬＬ回路１４に出
力する。The reference oscillation circuit 13 outputs a reference frequency signal to the PLL circuit 14 based on a control voltage signal output from a digital-analog conversion circuit (hereinafter, DAC) 12 which will be described later.
【００２７】周波数測定カウンタ回路８は、中間周波数
信号の周波数を、基準周波数信号に基づきカウントし、
周波数カウント信号を出力する。The frequency measurement counter circuit 8 counts the frequency of the intermediate frequency signal based on the reference frequency signal,
Outputs frequency count signal.
【００２８】ＱＰＳＫ復調回路２は、ＱＰＳＫ変調され
た受信信号を復調し、復調信号を出力する。The QPSK demodulation circuit 2 demodulates the QPSK-modulated received signal and outputs the demodulated signal.
【００２９】第一周波数補正回路３は、復調信号を入力
し、中間周波数信号の周波数変位を出力する。また、第
一の周波数補正回路３は、検出された周波数変位を、基
準周波数信号に基づき積分し、その平均値を求め、周波
数変位カウント信号を出力する。さらに、第一の周波数
補正回路３は、電源が投入されると、その出力である周
波数変位カウント信号が、第一減算回路４に入力しない
ように制御する。The first frequency correction circuit 3 receives the demodulated signal and outputs the frequency displacement of the intermediate frequency signal. Further, the first frequency correction circuit 3 integrates the detected frequency displacement based on the reference frequency signal, obtains an average value thereof, and outputs a frequency displacement count signal. Further, when the power is turned on, the first frequency correction circuit 3 controls so that the frequency displacement count signal which is the output thereof is not input to the first subtraction circuit 4.
【００３０】第一の減算回路４は、周波数カウント信号
から、周波数変位カウント信号を減算する。すなわち、
中間周波数信号の周波数から、ＱＰＳＫ変調により変位
された中間周波数信号の周波数変位分を減算し、補正信
号を出力する。The first subtraction circuit 4 subtracts the frequency displacement count signal from the frequency count signal. That is,
The frequency displacement of the intermediate frequency signal displaced by the QPSK modulation is subtracted from the frequency of the intermediate frequency signal, and the correction signal is output.
【００３１】第一の周波数補正制御回路５は、ＱＰＳＫ
復調回路２が、中間周波数信号から、復調を行うことが
できる周波数のズレまで、中間周波数信号が、所望の周
波数に収束されたことを検出し、第１制御信号を出力す
る。すなわち、第一の周波数補正制御回路５は、中間周
波数信号の周波数が、ＱＰＳＫ変調による周波数変位以
外に温度変化に起因する基準周波数信号の周波数変位に
よっても、ズレを生じているため、基準周波数信号の周
波数のズレが大きいときは、既に論述したとおり、ＱＰ
ＳＫ復調回路２が復調を行うことができないという不具
合を解決するために用いられるものである。第一周波数
補正制御回路５は、ＱＰＳＫ復調回路２が、復調するこ
とができる中間周波数信号の周波数のズレの範囲が、
２．６２５ｋＨＺ以内であるため、この範囲内に、中間
周波数信号の周波数が収束したときに、第１制御信号を
出力し、第一の周波数補正回路３の出力する周波数変位
カウント信号が、第一の減算回路４に入力するように制
御する。The first frequency correction control circuit 5 uses the QPSK
The demodulation circuit 2 detects that the intermediate frequency signal has converged to a desired frequency from the intermediate frequency signal to the frequency shift where demodulation can be performed, and outputs the first control signal. That is, in the first frequency correction control circuit 5, the frequency of the intermediate frequency signal is displaced due to the frequency displacement of the reference frequency signal caused by the temperature change other than the frequency displacement due to the QPSK modulation. When there is a large frequency deviation, the QP
This is used to solve the problem that the SK demodulation circuit 2 cannot perform demodulation. In the first frequency correction control circuit 5, the range of frequency deviation of the intermediate frequency signal that the QPSK demodulation circuit 2 can demodulate is
Since it is within 2.625 kHz, when the frequency of the intermediate frequency signal converges within this range, the first control signal is output, and the frequency displacement count signal output by the first frequency correction circuit 3 is The subtraction circuit 4 is controlled so as to be input.
【００３２】追い込み判定回路７は、補正信号を入力
し、中間周波数信号の周波数が、最終的に収束すべき値
に対し、許容されている誤差内に、収束されているか否
かを判定し、収束されているときは、追い込み終了信号
を出力する。すなわち、追い込み判定回路７は、中間周
波数信号の周波数のズレの許容誤差範囲が、図示しな
い、アンテナが受信する受信信号の周波数に対して、３
ｐｐｍ内であるため、中間周波数信号の周波数のズレ
が、この範囲内に収束したときに、追い込み終了信号を
出力する。The drive-in determination circuit 7 inputs the correction signal and determines whether or not the frequency of the intermediate frequency signal has converged within an allowable error with respect to the value to be finally converged. When it is converged, the drive-in end signal is output. That is, the drive-in determination circuit 7 determines that the allowable error range of the frequency deviation of the intermediate frequency signal is 3 with respect to the frequency of the reception signal received by the antenna (not shown).
Since it is within ppm, when the frequency shift of the intermediate frequency signal converges within this range, the drive-in end signal is output.
【００３３】第二の周波数補正回路６は、温度変化等に
起因する、基準周波数信号の周波数のズレを補正するた
めに、補正信号に一定値を加減算し、第２制御信号を出
力する。The second frequency correction circuit 6 adds and subtracts a fixed value to and from the correction signal in order to correct the deviation of the frequency of the reference frequency signal due to the temperature change and the like, and outputs the second control signal.
【００３４】スイッチ信号発生回路１０は、周波数カウ
ント信号を入力し、第二の周波数補正回路６が第２制御
信号を出力するタイミングに同期したスイッチ信号を出
力する。The switch signal generation circuit 10 inputs the frequency count signal and outputs a switch signal synchronized with the timing at which the second frequency correction circuit 6 outputs the second control signal.
【００３５】スイッチ回路１１は、追い込み終了信号を
入力したときに、スイッチ信号が保持回路９に入力する
のを遮断する。The switch circuit 11 cuts off the switch signal from being input to the holding circuit 9 when the drive-in end signal is input.
【００３６】保持回路９は、Ｄフリップフロップにより
構成され、そのクロック端子ＣＫにはスイッチ信号が入
力される。また、保持回路８を構成するフリップフロッ
プのＰＲ端子には、電源からの電源制御信号が入力さ
れ、電源投入時に、初期値にセットされる。さらに、保
持回路９は、Ｄ端子に、第２制御を入力し、出力端子Ｑ
から、保持している値を保持信号として出力する。The holding circuit 9 is composed of a D flip-flop, and a switch signal is input to its clock terminal CK. Further, a power supply control signal from a power supply is input to the PR terminal of the flip-flop that constitutes the holding circuit 8, and is set to an initial value when the power is turned on. Further, the holding circuit 9 inputs the second control to the D terminal and outputs the output terminal Q.
Outputs the held value as a holding signal.
【００３７】ＤＡＣ１２は、保持信号をデジタルアナロ
グ変換し、制御電圧信号を出力する。The DAC 12 digital-analog converts the holding signal and outputs a control voltage signal.
【００３８】図２は、図１に示したＰＬＬ回路１４の詳
細を説明するブロック図である。FIG. 2 is a block diagram illustrating details of the PLL circuit 14 shown in FIG.
【００３９】図において、ＰＬＬ回路１４は、分周回路
１３、位相比較回路１６、低域通過フィルタ１７、電圧
制御回路１８とから構成される。分周回路１５は、電圧
制御発振回路１８の出力する局部発振周波数信号の周波
数を分周し、分周信号を出力する。位相比較回路１６
は、分周信号と、基準周波数信号とを入力し、両者の位
相差を示す位相差信号を出力する。低域通過フィルタ１
７は、位相差信号の高周波成分を遮断、すなわち、位相
差信号を一定時間積分し、積分信号を出力する。In the figure, the PLL circuit 14 comprises a frequency divider circuit 13, a phase comparison circuit 16, a low-pass filter 17, and a voltage control circuit 18. The frequency divider circuit 15 divides the frequency of the local oscillation frequency signal output from the voltage controlled oscillator circuit 18, and outputs the frequency divided signal. Phase comparison circuit 16
Inputs a frequency-divided signal and a reference frequency signal, and outputs a phase difference signal indicating the phase difference between the two. Low pass filter 1
Reference numeral 7 cuts off the high frequency component of the phase difference signal, that is, integrates the phase difference signal for a certain period of time and outputs an integrated signal.
【００４０】電圧制御発振回路１８は、積分信号に制御
される発振周波数を有する局部発振周波数信号を出力す
る。図３は、図１に示した第一の周波数補正回路３の詳
細を説明するブロック図である。The voltage controlled oscillator circuit 18 outputs a local oscillation frequency signal having an oscillation frequency controlled by the integral signal. FIG. 3 is a block diagram for explaining the details of the first frequency correction circuit 3 shown in FIG.
【００４１】図において、第一の周波数補正回路３は、
第一の記憶回路１９、積分回路２０、除算回路２１とか
ら構成される。第一の記憶回路１９は、復調信号をアド
レスとし、ＱＰＳＫ変調により周波数変位した中間周波
数信号の周波数変位を示す周波数変位デジタル信号を出
力する。積分回路２０は、基準周波数信号をクロックと
することにより、周波数測定カウンタ回路８の周波数カ
ウントに同期して、周波数変位デジタル信号を積分し、
周波数変位積分信号を出力する。除算回路２１は、周波
数変位積分信号を、第一の記憶回路１９の出力した、周
波数変位デジタル信号の個数で除算する。すなわち、出
力された周波数変位デジタル信号の平均値を算出し、周
波数変位カウント信号を出力する。また、除算回路２１
は、第１制御信号を入力し、ＱＰＳＫ復調回路２が、正
確に、中間周波数信号を復調することができるときの
み、周波数変位カウント信号を、第一の減算回路２１に
出力する。さらに、除算回路２１は、電源が投入された
ときには、周波数変位カウント信号を出力しないように
制御される。In the figure, the first frequency correction circuit 3 is
It is composed of a first memory circuit 19, an integration circuit 20, and a division circuit 21. The first memory circuit 19 outputs the frequency displacement digital signal indicating the frequency displacement of the intermediate frequency signal frequency-shifted by QPSK modulation, using the demodulated signal as an address. The integration circuit 20 uses the reference frequency signal as a clock to integrate the frequency displacement digital signal in synchronization with the frequency count of the frequency measurement counter circuit 8,
Outputs the frequency displacement integrated signal. The division circuit 21 divides the frequency displacement integrated signal by the number of frequency displacement digital signals output from the first storage circuit 19. That is, the average value of the output frequency displacement digital signals is calculated, and the frequency displacement count signal is output. Also, the division circuit 21
Inputs the first control signal, and outputs the frequency displacement count signal to the first subtraction circuit 21 only when the QPSK demodulation circuit 2 can accurately demodulate the intermediate frequency signal. Further, the division circuit 21 is controlled so as not to output the frequency displacement count signal when the power is turned on.
【００４２】図４は、図１に示した第一の周波数補正制
御回路５の詳細を説明するブロック図である。FIG. 4 is a block diagram for explaining the details of the first frequency correction control circuit 5 shown in FIG.
【００４３】図において、第一周波数補正制御回路５
は、第二の減算回路２２、第一の比較回路２３、第二の
記憶回路２４、第三の記憶回路２５とから構成される。
第二の記憶回路２４は、中間周波数信号の周波数が収束
すべき値である真理値信号を記憶しており、第二の減算
回路２２に出力する。第二の減算回路２２は、補正信号
から、真理値信号を減算し、第１周波数変位信号を出力
する。第三の記憶回路２５は、ＱＰＳＫ復調回路２が、
中間周波数信号を復調できる範囲内の周波数のズレ、す
なわち、２．６２５ｋＨＺを、第１周波数変位許容信号
として、記憶し、これを第一の比較回路２３に出力す
る。第一の比較回路２３は、第１周波数変位信号と、第
１周波数許容信号とを比較し、第１周波数変位信号が、
第１周波数変位許容信号内であるとき、ハイレベルの信
号である第１制御信号を出力し、除算回路２１が、第一
減算回路４に、補正信号を出力するように制御する。な
お、第一の比較回路２３は、第１制御信号を出力してい
ないときは、ローレベルの信号を出力し、除算回路２１
が、第一の減算回路４に、補正信号を出力しないように
制御する。In the figure, the first frequency correction control circuit 5
Is composed of a second subtraction circuit 22, a first comparison circuit 23, a second storage circuit 24, and a third storage circuit 25.
The second storage circuit 24 stores the truth value signal, which is the value at which the frequency of the intermediate frequency signal should converge, and outputs it to the second subtraction circuit 22. The second subtraction circuit 22 subtracts the truth value signal from the correction signal and outputs the first frequency displacement signal. In the third storage circuit 25, the QPSK demodulation circuit 2
A frequency shift within a range in which the intermediate frequency signal can be demodulated, that is, 2.625 kHz is stored as a first frequency displacement allowance signal, and this is output to the first comparison circuit 23. The first comparison circuit 23 compares the first frequency displacement signal and the first frequency allowance signal, and the first frequency displacement signal is
When it is within the first frequency displacement allowance signal, it outputs the first control signal which is a high level signal, and the division circuit 21 controls the first subtraction circuit 4 to output the correction signal. The first comparison circuit 23 outputs a low level signal when the first control signal is not output, and the division circuit 21
Controls the first subtraction circuit 4 not to output the correction signal.
【００４４】図５は、図１に示した追い込み判定回路７
の詳細を説明するブロック図である。FIG. 5 is a drawing-in determination circuit 7 shown in FIG.
It is a block diagram explaining the detail of.
【００４５】図において、追い込み判定回路７は、以下
に詳述する、第三の減算回路２６、第二の比較回路２
７、第四の記憶回路２８、第五の記憶回路２９とから構
成される。第四の記憶回路２８は、中間周波数信号の周
波数が収束すべき値である、真理値信号を記憶してお
り、第三の減算回路２２に出力する。第三の減算回路２
６は、補正信号から、真理値信号を減算し、第２周波数
変位信号を出力する（なお、第２周波数変位信号の値
は、前述した第１周波数変位信号の値と同等である）。
第四の記憶回路２８は、図示しない、アンテナが受信す
る受信信号の周波数に対する３ｐｐｍのズレを、第２周
波数変位許容信号として記憶、第三の減算回路２６に出
力する。第二の比較回路２７は、第２周波数変位信号
と、第２周波数許容信号とを比較し、第２周波数変位信
号が、第２周波数変位許容信号内であるとき、ローレベ
ルの信号である追い込み終了信号を出力し、スイッチ信
号が、保持回路９に入力するのを遮断する。なお、第二
の比較回路２７は、追い込み終了信号を出力していない
ときは、ハイレベルの信号を出力し、スイッチ信号が、
保持回路９に入力するように制御する。In the figure, the drive-in determination circuit 7 includes a third subtraction circuit 26 and a second comparison circuit 2 which will be described in detail below.
7, a fourth memory circuit 28, and a fifth memory circuit 29. The fourth storage circuit 28 stores a truth value signal, which is a value at which the frequency of the intermediate frequency signal should converge, and outputs it to the third subtraction circuit 22. Third subtraction circuit 2
6 subtracts the truth value signal from the correction signal and outputs the second frequency displacement signal (the value of the second frequency displacement signal is equivalent to the value of the first frequency displacement signal described above).
The fourth storage circuit 28 stores a deviation of 3 ppm with respect to the frequency of a reception signal received by the antenna (not shown) as a second frequency displacement allowance signal and outputs it to the third subtraction circuit 26. The second comparison circuit 27 compares the second frequency displacement signal with the second frequency tolerance signal, and when the second frequency displacement signal is within the second frequency tolerance signal, it is a low-level signal. The end signal is output and the switch signal is blocked from being input to the holding circuit 9. The second comparison circuit 27 outputs a high-level signal when the drive-in end signal is not output, and the switch signal is
The holding circuit 9 is controlled to be input.
【００４６】図６は、図１に示した第二の周波数補正回
路６の詳細を説明するブロック図である。FIG. 6 is a block diagram for explaining the details of the second frequency correction circuit 6 shown in FIG.
【００４７】図において、第二の周波数補正回路６は、
第四の減算回路３０、第六の記憶回路３１、加減算回路
３２、第七の記憶回路３３とから構成される。第六の記
憶回路３１は、中間周波数信号の周波数が収束すべき値
である真理値信号を記憶しており、第四の減算回路２２
に出力する。第四の減算回路２６は、補正信号から、真
理値信号を減算し、第３周波数変位信号を出力する（な
お、第３周波数変位信号の値は、前述した第１および第
２周波数変位信号の値と同等である）。第七の記憶回路
３３は、一定のステップ幅を有するステップ幅信号を記
憶しており、加減算回路３３に出力する。加減算回路３
２は、保持信号と、ステップ信号とを、第３周波数変位
信号を制御信号として加減算する。すなわち、加減算回
路３２は、第３周波数変位信号が、正の値のとき、第３
周波数変位信号から、ステップ幅信号を減算し、第３周
波数変位信号が、負の値のとき、第３周波数変位信号
と、ステップ幅信号とを加算し、第２制御信号を出力す
る。In the figure, the second frequency correction circuit 6 is
It is composed of a fourth subtraction circuit 30, a sixth storage circuit 31, an addition / subtraction circuit 32, and a seventh storage circuit 33. The sixth storage circuit 31 stores a truth value signal, which is a value at which the frequency of the intermediate frequency signal should converge, and the fourth subtraction circuit 22.
Output to. The fourth subtraction circuit 26 subtracts the truth value signal from the correction signal, and outputs a third frequency displacement signal (note that the value of the third frequency displacement signal is the same as that of the first and second frequency displacement signals described above). Is equivalent to the value). The seventh memory circuit 33 stores a step width signal having a constant step width and outputs it to the adder / subtractor circuit 33. Adder / subtractor circuit 3
2 adds and subtracts the hold signal and the step signal using the third frequency displacement signal as a control signal. That is, when the third frequency displacement signal has a positive value, the adder / subtractor circuit 32 outputs the third frequency displacement signal.
The step width signal is subtracted from the frequency displacement signal, and when the third frequency displacement signal has a negative value, the third frequency displacement signal and the step width signal are added, and the second control signal is output.
【００４８】図７は、図１に示したスイッチ信号発生回
路の詳細を説明するブロック図である。FIG. 7 is a block diagram illustrating details of the switch signal generating circuit shown in FIG.
【００４９】図において、スイッチ信号発生回路１０
は、パルス発生回路３４と、遅延回路３５とから構成さ
れる。パルス発生回路３４は、周波数測定カウント値信
号を入力し、周波数測定カウント値信号が０にリセット
される毎に、パルス信号を発生する。遅延回路３５は、
スイッチ信号を遅延し、クロック信号を出力する。な
お、遅延回路３５の遅延量は、第２制御信号が、保持回
路９に入力されるタイミングに同期して、スイッチ信号
が、スイッチ回路１を介し、保持回路９に入力するよう
に設定されている。In the figure, a switch signal generation circuit 10
Is composed of a pulse generation circuit 34 and a delay circuit 35. The pulse generation circuit 34 inputs the frequency measurement count value signal and generates a pulse signal every time the frequency measurement count value signal is reset to zero. The delay circuit 35 is
The switch signal is delayed and the clock signal is output. The delay amount of the delay circuit 35 is set so that the switch signal is input to the holding circuit 9 through the switch circuit 1 in synchronization with the timing when the second control signal is input to the holding circuit 9. There is.
【００５０】次に、動作について詳細に説明する。Next, the operation will be described in detail.
【００５１】まず、電源が投入されると、電源回路から
電源制御信号が保持回路９のＰＲ端子に入力され、保持
回路９が、初期値に設定される。この初期値は、基準発
振回路１３が出力する基準周波数信号のうち、発振可能
な発振周波数範囲の中間の周波数を出力するカウント値
に設定される。すなわち、保持回路９の出力する保持信
号が８ビットのデジタル信号であるならば、基準発振回
路１３の出力する基準周波数信号の周波数は、８ビット
のデジタル信号の最大値である２５５カウントの時に、
最高値となり、０カウントの時に、最低値となるため、
１２８カウントが、保持回路９の初期値となる。また、
電源が投入されると、第一周波数回路３を構成する除算
回路２１の出力する、周波数変位カウント信号が、第１
減算回路１４に出力されるのが遮断される。First, when the power is turned on, the power supply control signal is input from the power supply circuit to the PR terminal of the holding circuit 9, and the holding circuit 9 is set to the initial value. This initial value is set to a count value that outputs an intermediate frequency in the oscillation frequency range in which oscillation is possible in the reference frequency signal output by the reference oscillation circuit 13. That is, if the holding signal output from the holding circuit 9 is an 8-bit digital signal, the frequency of the reference frequency signal output from the reference oscillating circuit 13 is 255 when the maximum value of the 8-bit digital signal is 255 counts.
Since it becomes the highest value and becomes the lowest value at 0 count,
The 128 count is the initial value of the holding circuit 9. Also,
When the power is turned on, the frequency displacement count signal output from the division circuit 21 included in the first frequency circuit 3 is
The output to the subtraction circuit 14 is blocked.
【００５２】デジタル信号である保持信号は、ＤＡＣ１
２により、アナログ信号に変換され、制御電圧信号とし
て、基準発振回路７に出力される。基準発振回路７で
は、入力する制御電圧信号に応答した周波数を有する基
準周波数信号を出力する。ＰＬＬ回路１４を構成する電
圧制御発振回路１８は、電源投入以前にロックされてい
た値を初期値として出力し、この初期値である局部発振
周波数信号は、分周回路１５により分周され、分周信号
が位相比較回路１６に出力される。また、位相比較回路
１６は、基準周波数信号も入力とし、分周信号との位相
差分に相当する位相差信号を低域通過フィルタ５に出力
する。低域通過フィルタ１７では、位相差信号の高周波
成分を、抑圧、すなわち、積分し、積分信号を出力す
る。電圧制御発振回路１８では、積分信号を制御信号と
して取り込み、基準周波数信号の位相と同期した局部発
振周波数信号を出力する。なお、基準周波数信号の周波
数と、局部発振周波数信号の周波数とは、正比例の関係
にある。したがって、基準周波数信号を所望の周波数に
設定することにより、局部発振周波数信号の周波数、中
間周波数信号を所望の周波数に設定することができる。The hold signal which is a digital signal is the DAC1
2 is converted into an analog signal and is output to the reference oscillation circuit 7 as a control voltage signal. The reference oscillation circuit 7 outputs a reference frequency signal having a frequency responsive to the input control voltage signal. The voltage controlled oscillator circuit 18 constituting the PLL circuit 14 outputs a value locked before power-on as an initial value, and the local oscillation frequency signal, which is the initial value, is divided by the frequency divider circuit 15 and divided. The frequency signal is output to the phase comparison circuit 16. The phase comparison circuit 16 also receives the reference frequency signal as an input, and outputs a phase difference signal corresponding to the phase difference from the frequency-divided signal to the low-pass filter 5. The low-pass filter 17 suppresses, that is, integrates the high frequency component of the phase difference signal, and outputs the integrated signal. The voltage controlled oscillator circuit 18 takes in the integrated signal as a control signal and outputs a local oscillation frequency signal synchronized with the phase of the reference frequency signal. The frequency of the reference frequency signal and the frequency of the local oscillation frequency signal are in direct proportion. Therefore, by setting the reference frequency signal to the desired frequency, the frequency of the local oscillation frequency signal and the intermediate frequency signal can be set to the desired frequency.
【００５３】局部発振周波数信号は、周波数混合回路１
に入力され、周波数混合回路１は、図示しない、アンテ
ナからの受信信号と周波数混合し、中間周波数信号を出
力する。なお、本実施例では、この周波数混合はアッパ
ーローカルとし、局部発振数信号の周波数から、受信信
号の周波数を減算することにより中間周波数信号を発生
する。The local oscillation frequency signal is supplied to the frequency mixing circuit 1
The frequency mixing circuit 1 frequency-mixes the received signal from the antenna (not shown) and outputs an intermediate frequency signal. In this embodiment, this frequency mixing is upper local, and the intermediate frequency signal is generated by subtracting the frequency of the received signal from the frequency of the local oscillation number signal.
【００５４】中間周波数信号は、周波数測定カウンタ回
路８において、基準周波数信号をクロック信号として周
波数カウントされ、周波数カウント信号が、第一の減算
回路４に出力される。なお、本実施例では、周波数測定
カウンタ回路８が、中間周波数信号の周波数をカウント
する時間を１秒間とする。The intermediate frequency signal is frequency-counted in the frequency measurement counter circuit 8 using the reference frequency signal as a clock signal, and the frequency count signal is output to the first subtraction circuit 4. In the present embodiment, the frequency measurement counter circuit 8 counts the frequency of the intermediate frequency signal for 1 second.
【００５５】中間周波数信号は、また、ＱＰＳＫ復調回
路２にも入力され、信号の復調が行われる。このとき行
われる復調は、いま、送信側が送信する送信信号のシン
ボルレートを２１ｋsymbolとすると、１秒間に、中間周
波数信号に含まれる送信信号は、２１ｋ、すなわち、２
１、０００シンボルとなっており、π／４ＱＰＳＫ復調
回路２は、１秒間に２１、０００個の復調を行い、復調
信号を出力する。The intermediate frequency signal is also input to the QPSK demodulation circuit 2 to demodulate the signal. The demodulation performed at this time is such that the transmission signal included in the intermediate frequency signal is 21 k, that is, 2 k per second, assuming that the symbol rate of the transmission signal transmitted by the transmission side is 21 ksymbol.
The number of symbols is 1,000, and the π / 4QPSK demodulation circuit 2 demodulates 21,000 pieces per second and outputs a demodulated signal.
【００５６】復調信号は、第一の周波数補正回路３を構
成する第一の記憶回路１９に、アドレス信号として、入
力される。第一の記憶回路１９は、このアドレス信号に
より指定される周波数変位デジタル信号を出力する。周
波数変位デジタル信号は、積分回路２０に入力され、基
準周波数信号をクロックとして、積分される。基準周波
数信号は、周波数測定カウンタ回路８にも入力されてい
るため、積分回路２０で行われる積分は、周波数測定カ
ウンタ回路８で行われる周波数カウントと同期が取られ
ており、積分回路は、入力する周波数変位デジタル信号
を１秒間、すなわち、２１、０００個の周波数変位デジ
タル信号を積分し、積分信号を出力する。積分信号は、
除算回路２１に入力され、積分された周波数変位デジタ
ル信号の平均値、すなわち、積分信号の値を、２１、０
００で除算し、周波数変位カウント信号を出力する。し
かしながら、いま、周波数変位カウント信号は、電源投
入時に、第一減算回路４への出力が遮断されている。The demodulated signal is input as an address signal to the first memory circuit 19 which constitutes the first frequency correction circuit 3. The first memory circuit 19 outputs the frequency displacement digital signal designated by this address signal. The frequency displacement digital signal is input to the integration circuit 20 and integrated using the reference frequency signal as a clock. Since the reference frequency signal is also input to the frequency measurement counter circuit 8, the integration performed by the integration circuit 20 is synchronized with the frequency count performed by the frequency measurement counter circuit 8, and the integration circuit inputs The frequency displacement digital signal is integrated for 1 second, that is, 21,000 frequency displacement digital signals are integrated, and the integrated signal is output. The integrated signal is
The average value of the frequency displacement digital signals input to the division circuit 21 and integrated, that is, the value of the integrated signal is
Then, the frequency displacement count signal is output. However, now, the output of the frequency displacement count signal to the first subtraction circuit 4 is cut off when the power is turned on.
【００５７】周波数カウント信号は、第一の減算回路４
に入力されるが、周波数変位カウント信号が入力されて
いないため、そのまま補正信号として出力される。The frequency count signal is the first subtraction circuit 4
However, since the frequency displacement count signal is not input, it is directly output as a correction signal.
【００５８】補正信号は、第一の周波数補正制御回路５
を構成する第二の減算回路２２に入力され、補正信号か
ら、真理値信号が減算され、所望の中間周波数信号の周
波数に対するズレが検出、第１周波変位信号が出力され
る。第１周波数変位信号は、第一の比較回路２３に入力
され、第１周波数変位信号が、第１周波数変位許容信号
内であるならば、ハイレベルの信号である第１制御信号
が出力され、周波数カウンタ回路８が、次回の周波数カ
ウント信号を出力するときに、除算回路２１が、補正信
号を第一の減算回路４に出力するように制御される。一
方、第１周波数変位信号が、第１周波数変位許容信号内
でないならば、ローレベルの信号が出力され、周波数カ
ウンタ回路８が、次回の周波数カウント信号を出力する
ときも、電源が投入されたときと同じ状態の設定、すな
わち、除算回路２１の出力が遮断された状態が保持され
る。いま、第１周波数変位信号は、第１周波数変位許容
信号内でなく、第一の比較回路２３が、ローレベルの信
号を出力し、周波数カウンタ回路８が、次回の周波数カ
ウント信号を出力するときも、除算回路２１が、補正信
号を第一の減算回路４に出力しないように制御されてい
るものとする。The correction signal is the first frequency correction control circuit 5
The truth value signal is subtracted from the correction signal which is input to the second subtraction circuit 22 that configures the second subtraction circuit 22. The deviation from the frequency of the desired intermediate frequency signal is detected, and the first frequency displacement signal is output. The first frequency displacement signal is input to the first comparison circuit 23, and if the first frequency displacement signal is within the first frequency displacement allowance signal, the first control signal that is a high level signal is output, When the frequency counter circuit 8 outputs the next frequency count signal, the division circuit 21 is controlled to output the correction signal to the first subtraction circuit 4. On the other hand, if the first frequency displacement signal is not within the first frequency displacement allowance signal, a low level signal is output, and the power is turned on also when the frequency counter circuit 8 outputs the next frequency count signal. The same state setting as that at the time, that is, the state in which the output of the division circuit 21 is cut off is held. Now, when the first frequency displacement signal is not within the first frequency displacement allowance signal, the first comparison circuit 23 outputs a low level signal, and the frequency counter circuit 8 outputs the next frequency count signal. Also, it is assumed that the division circuit 21 is controlled so as not to output the correction signal to the first subtraction circuit 4.
【００５９】補正信号、すなわち、現在、除算回路２１
の出力が遮断されているため、周波数カウント信号が、
追い込み判定回路７を構成する第三の減算回路２６にも
入力される。第三減算回路２６は、補正信号から、真理
値信号を減算し、所望の中間周波数信号の周波数に対す
るズレを検出、第２周波変位信号を出力する。第２周波
数変位信号は、第二の比較回路２７に入力され、第２周
波数変位信号が、第２周波数変位許容信号内であるなら
ば、ローレベルの信号である追い込み終了信号が出力さ
れ、保持回路９に保持されている保持信号の書き代えが
停止される。一方、第２周波数変位信号が、第２周波数
変位許容信号内でないならば、ハイレベルの信号が出力
され、保持回路９にクロック信号が入力される度に、保
持されている保持信号が、書き代えられ、基準周波数信
号の周波数のズレが段階的に補正される。いま、第２周
波数変位信号は、第２周波数変位許容信号内でなく、第
二の比較回路２７が、ハイレベルの信号を出力し、保持
回路９にクロック信号が入力される度に、保持されてい
る保持信号が、書き代えられるように制御されているも
のとする。The correction signal, that is, the division circuit 21 at present.
Since the output of is cut off, the frequency count signal is
It is also input to the third subtraction circuit 26 that constitutes the drive-in determination circuit 7. The third subtraction circuit 26 subtracts the truth value signal from the correction signal, detects a deviation from the frequency of the desired intermediate frequency signal, and outputs the second frequency displacement signal. The second frequency displacement signal is input to the second comparison circuit 27, and if the second frequency displacement signal is within the second frequency displacement allowance signal, the drive-in end signal which is a low level signal is output and held. The rewriting of the hold signal held in the circuit 9 is stopped. On the other hand, if the second frequency displacement signal is not within the second frequency displacement allowance signal, a high level signal is output and the held signal held is written each time the clock signal is input to the holding circuit 9. Instead, the frequency shift of the reference frequency signal is corrected stepwise. Now, the second frequency displacement signal is not held in the second frequency displacement allowance signal, but is held each time the second comparison circuit 27 outputs a high level signal and the clock signal is input to the holding circuit 9. It is assumed that the holding signal is controlled to be rewritten.
【００６０】また、補正信号、すなわち、現在、除算回
路２１の出力が遮断されているため、周波数カウント信
号が、第二周波数補正回路６を構成する第四の減算回路
３０にも入力される。第三の減算回路３０は、補正信号
から、真理値信号を減算し、所望の中間周波数信号の周
波数に対するズレを検出、第３周波変位信号を出力す
る。いま、中間周波数信号の周波数が、所望の中間周波
数信号の周波数に対し、低い値であるとすると、周波数
変位信号を制御信号として、加減算回路３３が、保持回
路９の保持している保持信号、すなわち、いま、保持回
路９には、電源投入時に初期設定された初期値が保持さ
れているため、初期値に、第七の記憶回路３３の記憶し
ているステップ幅信号を加算して、第２制御信号を保持
回路９に出力する。第２制御信号は、いま、スイッチ回
路１１が、閉じられているため、スイッチ信号の入力に
同期して、第２制御信号を取り込み、デジタルアナログ
変換回路１２に、第２制御信号を、保持信号として出力
する。Further, since the correction signal, that is, the output of the division circuit 21 is currently cut off, the frequency count signal is also input to the fourth subtraction circuit 30 which constitutes the second frequency correction circuit 6. The third subtraction circuit 30 subtracts the truth value signal from the correction signal, detects the deviation from the frequency of the desired intermediate frequency signal, and outputs the third frequency displacement signal. Now, assuming that the frequency of the intermediate frequency signal has a lower value than the frequency of the desired intermediate frequency signal, the addition / subtraction circuit 33 uses the frequency displacement signal as a control signal, the holding signal held by the holding circuit 9, That is, since the holding circuit 9 holds the initial value which is initially set when the power is turned on, the step width signal stored in the seventh memory circuit 33 is added to the initial value to obtain the first value. 2 The control signal is output to the holding circuit 9. Since the switch circuit 11 is now closed, the second control signal takes in the second control signal in synchronization with the input of the switch signal, and the digital-analog conversion circuit 12 receives the second control signal and holds the second control signal. Output as.
【００６１】保持信号は、ＤＡＣ１２により、アナログ
信号に変換され、制御電圧信号として、基準発振回路７
に出力される。The hold signal is converted into an analog signal by the DAC 12, and the reference oscillation circuit 7 is used as a control voltage signal.
Is output to.
【００６２】以降、上述した動作と同様の動作が繰り返
され、第１周波数補正制御回路５を構成する第一の比較
回路２３における比較、すなわち、第１周波数変位信号
が、第１周波数変位許容信号内になり、第一の比較回路
２３が、ハイレベルの信号である第１制御信号を出力す
るまで、続けられる。第１周波数変位信号が、第１周波
数変位許容信号内になり、第一の比較回路２３が、ハイ
レベルの信号である第１制御信号を出力するときは、Ｑ
ＰＳＫ復調回路２が、中間周波数信号から、復調を行う
ことができるようになったときであって、除算回路２１
が、第１制御信号に制御され、周波数変位カウント信号
を、第一の減算回路４に出力する。したがって、周波数
変位カウント信号が、第一の減算回路４に入力されてか
ら以降の動作は、中間周波数信号の周波数から、ＱＰＳ
Ｋ変調により周波数変位された変位分が減算された補正
信号が、第二の周波数補正回路６を構成する第四の減算
回路３０に入力される。After that, the same operation as described above is repeated, and the comparison in the first comparison circuit 23 constituting the first frequency correction control circuit 5, that is, the first frequency displacement signal is the first frequency displacement allowance signal. Then, the process is continued until the first comparison circuit 23 outputs the first control signal which is a high level signal. When the first frequency displacement signal is within the first frequency displacement allowance signal and the first comparison circuit 23 outputs the first control signal which is a high level signal, Q
When the PSK demodulation circuit 2 becomes able to perform demodulation from the intermediate frequency signal, the division circuit 21
Is controlled by the first control signal to output the frequency displacement count signal to the first subtraction circuit 4. Therefore, the operation after the frequency displacement count signal is input to the first subtraction circuit 4 starts from the frequency of the intermediate frequency signal,
The correction signal obtained by subtracting the displacement amount that has been frequency-shifted by the K modulation is input to the fourth subtraction circuit 30 included in the second frequency correction circuit 6.
【００６３】ここで、周波数変位カウント信号、および
ＱＰＳＫ変調により周波数変位された変位分が減算され
た補正信号に関し、詳細に説明する 周波数測定カウンタ回路８が測定を行う１秒間の中間周
波数信号の周波数のうち、ＱＰＳＫシフト変調により周
波数変位された値は、積分信号の値に相当し、この積分
信号の値を除算した周波数変位カウント信号は、１つの
送信信号、すなわち、１シンボルにより、周波数変位さ
れる値の平均値に相当する。なお、積分信号の値は、送
信信号にスクランブルがかけられているため、際だって
大きな値、例えば、シンボル００で、１０回連続して、
ＱＰＳＫシフト変調をかけることによる周波数変位、 ２．６２５×１０＝２６．６２５ｋＨＺ も周波数が変位するということはなく、最大でも、１／
８πシンボルに相当する周波数変位２．６２５ｋＨＺぐ
らいの周波数変位しかおこさない。Here, the frequency displacement count signal and the correction signal obtained by subtracting the displacement displaced by the frequency displacement by the QPSK modulation will be described in detail. The frequency of the intermediate frequency signal for one second measured by the frequency measurement counter circuit 8 Of these, the value displaced by the QPSK shift modulation corresponds to the value of the integrated signal, and the frequency displacement count signal obtained by dividing the value of this integrated signal is displaced by one transmission signal, that is, one symbol. Corresponding to the average value of the values. Since the value of the integrated signal is scrambled to the transmission signal, it is a significantly large value, for example, the symbol 00, the value is 10 times consecutively,
The frequency displacement caused by applying QPSK shift modulation, 2.625 × 10 = 26.625 kHz does not cause frequency displacement, and at the maximum, 1 /
The frequency displacement corresponding to 8π symbols causes only the frequency displacement of about 2.625 kHz.
【００６４】一方、１秒間、周波数測定カウンタ回路８
が、中間周波数信号の周波数を測定するということは、
１秒間出力される中間周波数信号の周波数を積算し、そ
の、受信信号の１シンボル分に相当する周波数、すなわ
ち、周波数測定カウンタ回路８が、 １［Ｓ］／２１［ｋsymbol］＝４．７６×１０-5［Ｓ／
symbol］ 間、中間周波数信号の周波数をカウントした値を、周波
数カウント信号として出力することに相当する。したが
って、周波数カウント信号から、周波数変位カウント信
号を減算した補正信号は、送信信号の１シンボルによ
り、中間周波数信号の周波数が変位された分を減算した
信号を意味する。したがって、周波数変位カウント信号
を減算した補正信号を、従来のＡＦＣ回路にかけてあげ
れば、所望の中間周波数信号の周波数を得ることができ
る。以下、その後の動作について説明する。On the other hand, the frequency measuring counter circuit 8 for 1 second
However, measuring the frequency of an intermediate frequency signal means
The frequency of the intermediate frequency signal output for 1 second is integrated, and the frequency corresponding to one symbol of the received signal, that is, the frequency measurement counter circuit 8 is 1 [S] / 21 [ksymbol] = 4.76 × 10 -5 [S /
symbol], the value obtained by counting the frequency of the intermediate frequency signal is output as a frequency count signal. Therefore, the correction signal obtained by subtracting the frequency displacement count signal from the frequency count signal means a signal obtained by subtracting the displacement of the frequency of the intermediate frequency signal by one symbol of the transmission signal. Therefore, if the correction signal obtained by subtracting the frequency displacement count signal is applied to the conventional AFC circuit, the frequency of the desired intermediate frequency signal can be obtained. The subsequent operation will be described below.
【００６５】ＱＰＳＫ変調により周波数変位された変位
分が減算された補正信号は、追い込み判定回路７を構成
する第二減算回路２６、および第二の周波数補正回路６
を構成する第四の減算回路３に、それぞれ入力される。The correction signal obtained by subtracting the displacement amount that has been frequency-shifted by the QPSK modulation is used as the second subtraction circuit 26 and the second frequency correction circuit 6 which form the drive-in determination circuit 7.
Are input to the fourth subtraction circuit 3 constituting
【００６６】追い込み判定回路７は、上述したとおり、
第２周波数変位信号が、第２周波数変位許容信号内にな
るまで、ハイレベルの信号を出力し、クロック信号がス
イッチ回路１１を介して保持回路９に入力されるように
制御する。The drive-in determination circuit 7 is, as described above,
The high frequency signal is output until the second frequency displacement signal is within the second frequency displacement allowance signal, and the clock signal is controlled to be input to the holding circuit 9 via the switch circuit 11.
【００６７】一方、第二の周波数補正制御回路６も、上
述したとおり、補正信号が入力される毎に、ステップ幅
信号を加算し、温度変位に起因した、基準周波数信号の
ズレの補正を繰り返す。On the other hand, as described above, the second frequency correction control circuit 6 also adds the step width signal every time the correction signal is input, and repeats the correction of the deviation of the reference frequency signal due to the temperature displacement. .
【００６８】第二の周波数補正回路９において、ステッ
プ幅信号を加算することにより、ＱＰＳＫ変調により周
波数変位された変位分が減算された補正信号は、段階的
に補正され、基準周波数信号の周波数も、段間的に補正
される。したがって、中間周波数信号の周波数も、段階
的に、所望の周波数に収束されていく。In the second frequency correction circuit 9, the step width signal is added, and the correction signal obtained by subtracting the displacement amount frequency-shifted by the QPSK modulation is corrected stepwise, and the frequency of the reference frequency signal is also changed. , Interstage correction. Therefore, the frequency of the intermediate frequency signal is gradually converged to the desired frequency.
【００６９】上述した補正が繰り返され、追い込み判定
回路７を構成する第二の比較回路２７において、第２周
波数変位信号が、第２周波数変位許容信号内になり、ロ
ーレベルの信号である追い込み終了信号が出力される
と、スイッチ回路１１が開放され、スイッチ信号が保持
回路に入力されなくなる。このとき、保持回路９に保持
されている保持信号の書き代えが停止され、追い込みが
完了、すなわち、所望の中間周波数信号の周波数が出力
される。The above-described correction is repeated, and in the second comparison circuit 27 constituting the drive-in determination circuit 7, the second frequency displacement signal is within the second frequency displacement allowance signal, and the drive-in which is a low level signal is completed. When the signal is output, the switch circuit 11 is opened and the switch signal is not input to the holding circuit. At this time, the rewriting of the holding signal held in the holding circuit 9 is stopped and the driving is completed, that is, the frequency of the desired intermediate frequency signal is output.
【００７０】以降、保持回路９に保持されている、追い
込み完了時の保持信号に基づき、基準周波数信号の周波
数が出力され、所望の周波数を有する中間手波数信号
が、常時出力される。After that, the frequency of the reference frequency signal is output based on the hold signal at the completion of the drive, which is held in the holding circuit 9, and the intermediate hand wave number signal having the desired frequency is always output.
【００７１】[0071]
【発明の効果】以上説明したように、本発明によるπ／
４シフトＱＰＳＫ変調信号受信機のＡＦＣでは、第１周
波数補正制御回路を設け、ＱＰＳＫ復調回路が、ＱＰＳ
Ｋ復調を行うことができる範囲まで、中間周波数信号の
周波数が、収束されたことを検出し、この検出結果に基
づき、第一の減算回路が、中間周波数信号の周波数か
ら、ＱＰＳＫ変調により周波数変位された変位分を減算
し、中間周波数信号の実質的な周波数を演算するような
構成を採用したため、温度変位に起因する、基準周波数
信号の周波数変位が生じたとしても、ＱＰＳＫ変調信号
から発生される中間周波数信号の周波数を、所望の周波
数に収束させることができる。As described above, according to the present invention, π /
In the AFC of the 4-shift QPSK modulation signal receiver, the first frequency correction control circuit is provided and the QPSK demodulation circuit
Detecting that the frequency of the intermediate frequency signal has converged to the range where K demodulation can be performed, and based on this detection result, the first subtraction circuit shifts the frequency from the frequency of the intermediate frequency signal by QPSK modulation. Since the displacement of the reference frequency signal is calculated by subtracting the calculated displacement and calculating the substantial frequency of the intermediate frequency signal, even if the frequency displacement of the reference frequency signal occurs due to the temperature displacement, it is generated from the QPSK modulation signal. The frequency of the intermediate frequency signal can be converged to a desired frequency.
【図１】本発明の一実施例を示す、ＱＰＳＫ変調信号受
信機のＡＦＣ。FIG. 1 is an AFC of a QPSK modulated signal receiver showing an embodiment of the present invention.
【図２】図１に示したＰＬＬ回路の詳細を説明するブロ
ック図。FIG. 2 is a block diagram illustrating details of the PLL circuit shown in FIG.
【図３】図１に示した第一の周波数補正回路の詳細を説
明するブロック図FIG. 3 is a block diagram illustrating details of a first frequency correction circuit shown in FIG.
【図４】図１に示した第一の周波数補正制御回路の詳細
を説明するブロック図。FIG. 4 is a block diagram illustrating details of a first frequency correction control circuit shown in FIG.
【図５】図１に示した追い込み判定回路の詳細を説明す
るブロック図。5 is a block diagram illustrating details of a drive-in determination circuit shown in FIG.
【図６】図１に示した第二の周波数補正回路の詳細を説
明するブロック図。FIG. 6 is a block diagram illustrating details of a second frequency correction circuit shown in FIG.
【図７】図１に示したスイッチ信号発生回路の詳細を説
明するブロック図。FIG. 7 is a block diagram illustrating details of a switch signal generation circuit shown in FIG.
【図８】ＱＰＳＫ変調方式を説明するためのＩＱ平面
図。FIG. 8 is an IQ plan view for explaining the QPSK modulation method.
【図９】送信局の送信する送信信号、この送信信号によ
りＱＰＳＫ変調されたときの搬送波の角度変位、および
周波数変位の関係を示す相関図。FIG. 9 is a correlation diagram showing a relationship between a transmission signal transmitted by a transmission station, an angular displacement of a carrier wave when QPSK modulated by the transmission signal, and a frequency displacement.
【図１０】ＱＰＳＫ復調を説明するための数直線図。FIG. 10 is a number line diagram for explaining QPSK demodulation.
１ ・・・ 周波数混合回路 ２ ・・・ ＱＰＳＫ復調回路 ３ ・・・ 第一の周波数補正回路 ４ ・・・ 第一の減算回路 ５ ・・・ 第一の周波数補正制御回路 ６ ・・・ 第二周波数補正回路 ７ ・・・ 追い込み判定回路 ８ ・・・ 周波数測定カウンタ回路 ９ ・・・ 保持回路 １０ ・・・ スイッチ信号発生回路 １１ ・・・ スイッチ回路 １２ ・・・ ＤＡＣ １３ ・・・ 基準発振回路 １４ ・・・ ＰＬＬ回路 １５ ・・・ 分周回路 １６ ・・・ 位相比較回路 １７ ・・・ 低域通過フィルタ １８ ・・・ 電圧制御発振回路 １９ ・・・ 第一の記憶回路 ２０ ・・・ 積分回路 ２１ ・・・ 除算回路 ２２ ・・・ 第二の減算回路 ２３ ・・・ 第一の比較回路 ２４ ・・・ 第二の記憶回路 ２５ ・・・ 第三の記憶回路 ２６ ・・・ 第三の減算回路 ２７ ・・・ 第二の比較回路 ２８ ・・・ 第四の比較回路 ２９ ・・・ 第五の比較回路 ３０ ・・・ 第四の減算回路 ３１ ・・・ 第六の記憶回路 ３２ ・・・ 第七の記憶回路 ３３ ・・・ 加減算回路 ３４ ・・・ パルス発生回路 ３５ ・・・ 遅延回路 1 ... Frequency mixing circuit 2 ... QPSK demodulation circuit 3 ... First frequency correction circuit 4 ... First subtraction circuit 5 ... First frequency correction control circuit 6 ... Second Frequency correction circuit 7 ... Drive-in determination circuit 8 ... Frequency measurement counter circuit 9 ... Holding circuit 10 ... Switch signal generation circuit 11 ... Switch circuit 12 ... DAC 13 ... Reference oscillation circuit 14 ・ ・ ・ PLL circuit 15 ・ ・ ・ Frequency divider circuit 16 ・ ・ ・ Phase comparison circuit 17 ・ ・ ・ Low pass filter 18 ・ ・ ・ Voltage controlled oscillator circuit 19 ・ ・ ・ First storage circuit 20 ・ ・ ・ Integration Circuit 21 ・ ・ ・ Division circuit 22 ・ ・ ・ Second subtraction circuit 23 ・ ・ ・ First comparison circuit 24 ・ ・ ・ Second storage circuit 25 ・ ・ ・ Third storage circuit 26 ・ ・ ・ Third storage circuit Subtraction circuit 27 ...・ Second comparison circuit 28 ・ ・ ・ Fourth comparison circuit 29 ・ ・ ・ Fifth comparison circuit 30 ・ ・ ・ Fourth subtraction circuit 31 ・ ・ ・ Sixth storage circuit 32 ・ ・ ・ Seventh storage Circuit 33 ... Addition / subtraction circuit 34 ... Pulse generation circuit 35 ... Delay circuit
Claims (10)
号とから、中間周波数信号を発生する中間周波数信号発
生手段と、 前記中間周波数信号の周波数を計測し、第１の周波数測
定信号を出力する計測手段と、 第１の制御信号に応答して、π／４シフトＱＰＳＫ変調
による周波数変位を検出し、周波数変位信号を出力する
検出手段と、 前記検出手段が、前記π／４シフトＱＰＳＫ変調による
周波数変位を検出できるまで、前記中間周波数信号の周
波数が、所望の周波数に収束されたことを検出し、前記
第１の制御信号を出力する制御手段と、 前記周波数測定信号と、前記周波数変位信号とから、前
記π／４シフトＱＰＳＫ変調による周波数変位に影響さ
れない中間周波数信号の周波数を検出し、第２の周波数
測定信号を出力する演算手段と、 前記局部発振周波数信号を、第２の制御信号に基づき出
力する局部発振信号発生手段と、 前記第１の周波数測定信号、および前記第２の周波数測
定信号を入力し、前記中間周波数信号の周波数を、所望
の周波数に収束させるために、前記第２の制御信号を補
正する補正手段とから構成されることを特徴とするπ／
４シフトＱＰＳＫ変調信号受信機の自動周波数制御回
路。1. An intermediate frequency signal generating means for generating an intermediate frequency signal from a frequency of a received signal and a local oscillation frequency oscillation signal, a frequency of the intermediate frequency signal is measured, and a first frequency measurement signal is output. Measuring means for detecting the frequency displacement by the π / 4 shift QPSK modulation in response to the first control signal, and outputting the frequency displacement signal; and the detecting means for the π / 4 shift QPSK modulation. Control means for detecting that the frequency of the intermediate frequency signal has converged to a desired frequency and outputting the first control signal until the frequency displacement due to Arithmetic means for detecting the frequency of the intermediate frequency signal that is not affected by the frequency displacement due to the π / 4 shift QPSK modulation from the signal and outputting a second frequency measurement signal. A local oscillation signal generating means for outputting a local oscillation frequency signal based on a second control signal, the first frequency measurement signal, and the second frequency measurement signal are input, and the frequency of the intermediate frequency signal is input. A correction means for correcting the second control signal in order to converge it to a desired frequency.
Automatic frequency control circuit for 4-shift QPSK modulated signal receiver.
収束すべき所望の周波数を減算し、現在出力されている
中間周波数信号の周波数のズレを表す第１の減算信号を
出力する第１の減算手段と、 前記第１の減算信号と、前記検出手段が、π／４シフト
ＱＰＳＫ変調による周波数変位を検出できる範囲内の前
記中間周波数信号の周波数のズレを表す周波数ズレ許容
信号とを比較し、前記第１の制御信号を出力する第１の
比較手段とから構成されることを特徴とする請求項１記
載のπ／４シフトＱＰＳＫ変調信号受信機の自動周波数
制御回路。2. The first control means subtracts a desired frequency at which the intermediate frequency signal should converge from the first frequency measurement signal, and represents a frequency shift of the currently output intermediate frequency signal. A first subtraction means for outputting a subtraction signal of, and a deviation of the frequency of the intermediate frequency signal within a range in which the first subtraction signal and the detection means can detect the frequency displacement by the π / 4 shift QPSK modulation. An automatic π / 4 shift QPSK modulation signal receiver according to claim 1, further comprising: first comparing means for comparing the frequency deviation allowance signal represented and outputting the first control signal. Frequency control circuit.
調信号を出力するπ／４シフトＱＰＳＫ復調手段と、 前記復調信号をアドレスとし、π／４シフトＱＰＳＫ変
調による周波数変位を出力する第１の記憶回路と、 前記記憶回路の出力を積算する積算手段と、 前記積算手段の出力を、前記記憶回路の出力信号の数で
除算し、前記周波数変位信号を、前記第１の制御信号が
入力されたときに出力する除算手段とから構成されるこ
とを特徴とする請求項２記載のπ／４シフトＱＰＳＫ変
調信号受信機の自動周波数制御回路。3. The π / 4 shift QPSK demodulation means for demodulating the intermediate frequency signal by π / 4 shift QPSK and outputting the demodulated signal; and the π / 4 shift QPSK modulation using the demodulated signal as an address. A first memory circuit that outputs a frequency displacement according to, a summing unit that sums the outputs of the memory circuit, an output of the summing unit, is divided by the number of output signals of the memory circuit, the frequency displacement signal, 3. The automatic frequency control circuit for a .pi. / 4 shift QPSK modulation signal receiver according to claim 2, further comprising: a dividing unit that outputs when the first control signal is input.
記憶回路の出力を積算するのに同期して、前記中間周波
数信号の周波数を計測し、第１の周波数測定信号を出力
することを特徴とする請求項３記載のπ／４シフトＱＰ
ＳＫ変調信号受信機の自動周波数制御回路。4. The measuring means measures the frequency of the intermediate frequency signal and outputs a first frequency measurement signal in synchronization with the integration means integrating the outputs of the storage circuit. The π / 4 shift QP according to claim 3,
Automatic frequency control circuit of SK modulation signal receiver.
成されることを特徴とする請求項２記載のπ／４シフト
ＱＰＳＫ変調信号受信機の自動周波数制御回路。5. The automatic frequency control circuit for a π / 4 shift QPSK modulation signal receiver according to claim 2, wherein said arithmetic means comprises a second subtraction means.
基準発振回路と、 前記局部発振信号を分周し、分周信号を出力する分周回
路と、 前記分周信号と、前記基準周波数信号とから、位相差信
号を出力する位相比較回路と、 前記位相差信号の高周波成分を遮断する低域通過フィル
タと、 前記低域通過フィルタの出力信号に基づき、前記局部発
振信号を出力する電圧制御発振回路とから構成されるこ
とを特徴とする請求項２記載のπ／４シフトＱＰＳＫ変
調信号受信機の自動周波数制御回路。6. A reference oscillation circuit, wherein said local oscillation signal generating means outputs a reference frequency signal based on said second control signal, and a frequency dividing circuit which divides said local oscillation signal and outputs a frequency division signal. A phase comparison circuit that outputs a phase difference signal from the divided signal and the reference frequency signal; a low-pass filter that blocks high-frequency components of the phase difference signal; and an output signal of the low-pass filter. 3. An automatic frequency control circuit for a π / 4 shift QPSK modulation signal receiver according to claim 2, wherein the automatic frequency control circuit comprises a voltage controlled oscillation circuit which outputs the local oscillation signal based on the above.
信号から、前記中間周波数信号が収束すべき所望の周波
数を減算し、現在出力されている中間周波数信号の周波
数のズレを表す第２の減算信号を出力する第２の減算手
段と、 前記第２の減算信号が正の値のときには、予め定められ
たステップ幅を減算し、前記第２の減算信号が負の値の
ときには、予め定められたステップ幅を加算し、前記第
２の制御信号を補正する加減算手段と、 前記補正された第２の制御信号を保持する保持手段とか
ら構成されることを特徴とする請求項２記載のπ／４シ
フトＱＰＳＫ変調信号受信機の自動周波数制御回路。7. The intermediate frequency signal currently output, wherein the correction means subtracts a desired frequency at which the intermediate frequency signal should converge from the first frequency measurement signal and the second frequency measurement signal. Second subtraction means for outputting a second subtraction signal indicating the frequency shift of the second subtraction signal, and a second step of subtracting a predetermined step width when the second subtraction signal has a positive value. Is a negative value, it is composed of an addition / subtraction unit that adds a predetermined step width and corrects the second control signal, and a holding unit that holds the corrected second control signal. An automatic frequency control circuit for a π / 4 shift QPSK modulation signal receiver according to claim 2.
とにより、前記中間周波数信号の周波数が、所望の周波
数に収束されたか、否かを判定し、収束されたときに
は、自動周波数制御回路の動作を停止するように制御す
る収束判定手段を有することを特徴とする請求項２記載
のπ／４シフトＱＰＳＫ変調信号受信機の自動周波数制
御回路。8. By inputting the second frequency measurement signal, it is determined whether or not the frequency of the intermediate frequency signal has converged to a desired frequency, and when converged, the automatic frequency control circuit 3. The automatic frequency control circuit for a .pi. / 4 shift QPSK modulation signal receiver according to claim 2, further comprising convergence determining means for controlling so as to stop the operation.
収束すべき所望の周波数を減算し、現在出力されている
中間周波数信号の周波数のズレを表す第３の減算信号を
出力する第３の減算手段と、 前記中間周波数信号のの周波数が、所望の周波数に対
し、予め定められた許容範囲内のズレであるか否かを判
定し、前記中間周波数信号の周波数が、前記予め定めら
れた許容範囲内のズレであるとき、前記自動周波数制御
回路の動作を停止するように制御する第２の比較手段と
から構成されることを特徴とする請求項８記載のπ／４
シフトＱＰＳＫ変調信号受信機の自動周波数制御回路。9. The convergence determination means subtracts a desired frequency at which the intermediate frequency signal should converge from the second frequency measurement signal, and represents a frequency shift of the currently output intermediate frequency signal. Third subtraction means for outputting a subtraction signal of 3, and it is determined whether or not the frequency of the intermediate frequency signal is within a predetermined allowable range with respect to the desired frequency, and the intermediate frequency A second comparison means for controlling so as to stop the operation of the automatic frequency control circuit when the frequency of the signal is out of the predetermined allowable range. Π / 4 described in 8
Automatic frequency control circuit for shift QPSK modulated signal receiver.
フトＱＰＳＫ変調のπ／４シンボルの相当することを特
徴とする請求項２記載のπ／４シフトＱＰＳＫ変調信号
受信機の自動周波数制御回路。10. The automatic frequency control circuit of a π / 4 shift QPSK modulation signal receiver according to claim 2, wherein the frequency deviation allowance signal corresponds to π / 4 symbols of π / 4 shift QPSK modulation. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6300001A JP2917841B2 (en) | 1993-12-28 | 1994-12-02 | Automatic frequency control circuit of π / 4 shift QPSK modulation signal receiver |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33512093 | 1993-12-28 | ||
| JP5-335120 | 1993-12-28 | ||
| JP6300001A JP2917841B2 (en) | 1993-12-28 | 1994-12-02 | Automatic frequency control circuit of π / 4 shift QPSK modulation signal receiver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07235960A true JPH07235960A (en) | 1995-09-05 |
| JP2917841B2 JP2917841B2 (en) | 1999-07-12 |
Family
ID=26562171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6300001A Expired - Lifetime JP2917841B2 (en) | 1993-12-28 | 1994-12-02 | Automatic frequency control circuit of π / 4 shift QPSK modulation signal receiver |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2917841B2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0654010A (en) * | 1992-07-30 | 1994-02-25 | Nec Corp | Frequency stabilizing circuit |
| JPH06326740A (en) * | 1993-05-11 | 1994-11-25 | N T T Idou Tsuushinmou Kk | Mobile radio equipment |
-
1994
- 1994-12-02 JP JP6300001A patent/JP2917841B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0654010A (en) * | 1992-07-30 | 1994-02-25 | Nec Corp | Frequency stabilizing circuit |
| JPH06326740A (en) * | 1993-05-11 | 1994-11-25 | N T T Idou Tsuushinmou Kk | Mobile radio equipment |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2917841B2 (en) | 1999-07-12 |
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