JPH07235678A - Thin film semiconductor device and manufacture thereof - Google Patents
Thin film semiconductor device and manufacture thereofInfo
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- JPH07235678A JPH07235678A JP2397494A JP2397494A JPH07235678A JP H07235678 A JPH07235678 A JP H07235678A JP 2397494 A JP2397494 A JP 2397494A JP 2397494 A JP2397494 A JP 2397494A JP H07235678 A JPH07235678 A JP H07235678A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は薄膜半導体装置に係り、
特に、製造工程を簡略化した薄膜半導体に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film semiconductor device,
In particular, the present invention relates to a thin film semiconductor having a simplified manufacturing process.
【０００２】[0002]
【従来の技術】従来、アクティブマトリックス型液晶表
示装置などに用いられている逆スタガ型薄膜半導体装置
には、ソース電極とドレイン電極とを分離する際に、半
導体膜をオーバーエッチングし分離するタイプのものと
半導体膜上に半導体膜のオーバーエッチングならびにエ
ッチング時のダメージ等を防止するためにチャンネル保
護膜を設けたタイプのものとがあるが、それぞれの薄膜
半導体装置を図３及び図４に示す。2. Description of the Related Art Conventionally, an inverted stagger type thin film semiconductor device used in an active matrix type liquid crystal display device is of a type in which a semiconductor film is overetched and separated when a source electrode and a drain electrode are separated. There are a thin film semiconductor device and a type in which a channel protective film is provided on the semiconductor film to prevent over-etching of the semiconductor film and damage at the time of etching. Each thin film semiconductor device is shown in FIGS.
【０００３】図３は、ソース電極とドレイン電極とを分
離する際に、半導体膜をオーバーエッチングし分離する
タイプの薄膜半導体装置である。図３において、１はガ
ラスなどから成る絶縁基板、２は導電性金属などから成
るゲート電極、３は窒化シリコンなどから成るゲート絶
縁膜、４はアモルファスシリコンなどから成る半導体
膜、５，６は透明導電膜などから成るソース電極とドレ
イン電極である。半導体膜４とソース電極５，ドレイン
電極６との間には、半導体膜４とソース電極５及びドレ
イン電極６とがオーミックコンタクトするように、ｎ型
のドーパントを高濃度に含有するオーミックコンタクト
層８，バリアメタル（高融点金属）層９が設けられてい
る。なお、図３中、６は、ドレイン電極６となる透明導
電膜などから画素電極である。FIG. 3 shows a thin film semiconductor device of a type in which a semiconductor film is overetched and separated when separating a source electrode and a drain electrode. In FIG. 3, 1 is an insulating substrate made of glass or the like, 2 is a gate electrode made of a conductive metal, 3 is a gate insulating film made of silicon nitride, 4 is a semiconductor film made of amorphous silicon, and 5 and 6 are transparent. A source electrode and a drain electrode made of a conductive film or the like. An ohmic contact layer 8 containing a high concentration of an n-type dopant so that the semiconductor film 4 and the source electrode 5 and the drain electrode 6 are in ohmic contact with the semiconductor film 4 and the source electrode 5 and the drain electrode 6. , A barrier metal (high melting point metal) layer 9 is provided. In FIG. 3, reference numeral 6 denotes a pixel electrode made of a transparent conductive film or the like which becomes the drain electrode 6.
【０００４】また、図４は、半導体膜上に半導体膜のオ
ーバーエッチングならびにエッチング時のダメージ等を
防止するためにチャネル保護膜を設けたタイプの薄膜半
導体装置である。図４において、１はガラスなどから成
る絶縁基板、２は導電性金属などから成るゲート電極、
３は窒化シリコンなどから成るゲート絶縁膜、４はアモ
ルファスシリコンなどから成る半導体膜、５，６は透明
導電膜などから成るソース電極とドレイン電極である。
半導体膜４とソース電極５，ドレイン電極６との間に
は、半導体膜４とソース電極５及びドレイン電極６とが
オーミックコンタクトするように、ｎ型のドーパントを
高濃度に含有するオーミックコンタクト層８，バリアメ
タル（高融点金属）層９が設けられている。また、ソー
ス電極とドレイン電極とを分離する際に、エッチング時
の半導体膜の薄膜化ならびにダメージ等を防止するため
に半導体膜４上にチャネル保護膜１０が設けられてい
る。なお、図４中、６は、ドレイン電極６となる透明導
電膜などから画素電極である。このような薄膜半導体
は、半導体膜４上の全面にソース電極５及びドレイン電
極６となる透明導電膜，バリアメタル（高融点金属）層
９及びオーミックコンタクト層８の中央部分をウエット
エッチング法やドライエッチング法などでエッチング除
去することにより、ソース電極５，ドレイン電極６を分
離するが、このソース電極５，ドレイン電極６を分離す
る際に、半導体膜４がオーバーエッチングによって消失
しないようにするとともに、半導体膜４とソース電極５
及びドレイン電極６とのオーミックコンタクト層８ある
いはバリアメタル（高融点金属）層９の一部が残って半
導体装置のオフ抵抗が低下するのを防止するために、半
導体膜４上に例えば窒化シリコンなどから成るチャネル
保護膜１０を形成してソース電極５及びドレイン電極
６，バリアメタル（高融点金属）層９，オーミックコン
タクト層８の所定部分が完全にエッチングされるように
していた。FIG. 4 shows a thin film semiconductor device of a type in which a channel protective film is provided on the semiconductor film to prevent over-etching of the semiconductor film and damage at the time of etching. In FIG. 4, 1 is an insulating substrate made of glass or the like, 2 is a gate electrode made of a conductive metal or the like,
3 is a gate insulating film made of silicon nitride or the like, 4 is a semiconductor film made of amorphous silicon, and 5 and 6 are source electrodes and drain electrodes made of a transparent conductive film.
Between the semiconductor film 4 and the source electrode 5 and the drain electrode 6, an ohmic contact layer 8 containing a high concentration of an n-type dopant so that the semiconductor film 4 makes ohmic contact with the source electrode 5 and the drain electrode 6. , A barrier metal (high melting point metal) layer 9 is provided. Further, when separating the source electrode and the drain electrode, a channel protective film 10 is provided on the semiconductor film 4 in order to prevent the semiconductor film from being thinned and damaged during etching. In FIG. 4, reference numeral 6 denotes a pixel electrode made of a transparent conductive film or the like which becomes the drain electrode 6. In such a thin film semiconductor, the central portions of the transparent conductive film to be the source electrode 5 and the drain electrode 6, the barrier metal (high melting point metal) layer 9 and the ohmic contact layer 8 are formed on the entire surface of the semiconductor film 4 by a wet etching method or a dry etching method. The source electrode 5 and the drain electrode 6 are separated by etching and removing by a method such as etching. When the source electrode 5 and the drain electrode 6 are separated, the semiconductor film 4 is prevented from disappearing due to overetching, and Semiconductor film 4 and source electrode 5
In order to prevent the off-resistance of the semiconductor device from lowering due to a part of the ohmic contact layer 8 with the drain electrode 6 or the barrier metal (high melting point metal) layer 9 remaining, for example, silicon nitride or the like is formed on the semiconductor film 4. The channel protective film 10 made of is formed so that predetermined portions of the source electrode 5 and the drain electrode 6, the barrier metal (high melting point metal) layer 9, and the ohmic contact layer 8 are completely etched.
【０００５】なお、この種の装置として関連するものに
は、例えば、特開平5−46106号，特開平5−47981号公報
等が挙げられる。Examples of related devices of this type include, for example, JP-A-5-46106 and JP-A-5-47981.
【０００６】[0006]
【発明が解決しようとする課題】従来の薄膜半導体装置
では、半導体装置の機能上は不要なチャネル保護膜１０
の形成が必要であるという問題があった。特に、このよ
うな薄膜半導体装置を多数形成するデバイスでは、製造
工程の煩雑化によって歩留まりが著しく低下するため、
製造工程はできるだけ簡略化することがのぞまれてい
る。In the conventional thin film semiconductor device, the channel protective film 10 which is unnecessary in terms of the function of the semiconductor device.
There was a problem that it was necessary to form. In particular, in a device in which a large number of such thin film semiconductor devices are formed, the yield is significantly reduced due to the complicated manufacturing process.
The manufacturing process is expected to be as simple as possible.
【０００７】また、上述のような半導体膜４をオーバー
エッチングし分離する薄膜半導体装置では、半導体膜４
をオーバーエッチング分だけ厚く形成する必要があり、
成膜時間が長くなり、生産背を低くする問題があった。
また、厚膜形成及びオーバーエッチングによる半導体膜
４の膜厚ばらつきが大きくなり均質な半導体装置を形成
できない等の問題があった。In the thin film semiconductor device in which the semiconductor film 4 is overetched and separated as described above, the semiconductor film 4 is used.
Needs to be formed thicker by the amount of over-etching,
There is a problem that the film formation time becomes long and the production height becomes short.
In addition, there is a problem that a uniform semiconductor device cannot be formed due to a large thickness variation of the semiconductor film 4 due to thick film formation and over-etching.
【０００８】なお、上述のようなチャネル保護膜１０を
設けずに、エッチング液やエッチング時間などのエッチ
ング条件だけで、オーミックコンタクト層８をエッチン
グし、半導体膜４はエッチングしないようにすることも
報告されているが、量産性及び再現性の点で問題があ
り、均質な薄膜半導体装置を得ることはできない。It is also reported that the ohmic contact layer 8 is etched and the semiconductor film 4 is not etched only by etching conditions such as an etching solution and etching time without providing the channel protection film 10 as described above. However, there is a problem in mass productivity and reproducibility, and it is not possible to obtain a uniform thin film semiconductor device.
【０００９】[0009]
【課題を解決するための手段】本発明の特徴は、絶縁性
基板上にゲート電極，ゲート絶縁膜、及び半導体膜を順
次積層するとともに、この半導体膜上にオーミックコン
タクト層を介さずにソース電極とドレイン電極を形成し
た薄膜半導体において、前記ソース電極とドレイン電極
にドーパント（半導体用不純物）を含有した画素電極と
なる透明導電膜で形成した点にある。A feature of the present invention is that a gate electrode, a gate insulating film, and a semiconductor film are sequentially stacked on an insulating substrate, and a source electrode is formed on the semiconductor film without an ohmic contact layer. In the thin film semiconductor having the drain electrode formed thereon, the source electrode and the drain electrode are formed of a transparent conductive film to be a pixel electrode containing a dopant (semiconductor impurity).
【００１０】[0010]
【作用】上記のように構成することにより、ドーパント
（半導体用不純物）を含有した透明導電膜と半導体層と
は、オーミックコンタクト層を介さずにオーミックコン
タクトを形成でき、さらにエッチングの選択性があるこ
とから、ソース電極とドレイン電極との分離に、従来の
ようなチャネル保護膜を設ける必要はなく、製造工程を
簡略化することができる。With the above structure, the transparent conductive film containing the dopant (semiconductor impurity) and the semiconductor layer can form ohmic contact without interposing the ohmic contact layer, and further has etching selectivity. Therefore, it is not necessary to provide a conventional channel protective film for separating the source electrode and the drain electrode, and the manufacturing process can be simplified.
【００１１】[0011]
【実施例】以下、本発明を添付図面に基づき詳細に説明
する。図２は本発明の逆スタガ型構造の薄膜半導体装置
を示す平面図であり、図１は本発明の薄膜半導体装置図
２のＡ−Ａ部の断面図であり、１はガラスなどから成る
絶縁基板である。The present invention will be described in detail below with reference to the accompanying drawings. 2 is a plan view showing a thin film semiconductor device having an inverted stagger type structure of the present invention, FIG. 1 is a cross-sectional view taken along the line AA in FIG. 2 of the thin film semiconductor device of the present invention, and 1 is an insulating member made of glass or the like. The substrate.
【００１２】絶縁基板１上には、アルミニウム，クロ
ム，タンタルなどから成るゲート電極２が形成されてお
り、ゲート電極２上には窒化シリコン膜（ＳｉＮ）など
から成るゲート絶縁膜３、およびトランジスタのチャネ
ル領域となる半導体膜４が順次積層されている。半導体
膜４は、通常、ノンドープ半導体膜が用いられる。半導
体膜４上には、ソース電極５およびドレイン電極６とな
るドーパント（半導体用不純物）を含む透明導電膜が設
けられている。さらに、ソース電極５およびドレイン電
極６上に、パシベーション膜７が設けられている。A gate electrode 2 made of aluminum, chromium, tantalum, or the like is formed on an insulating substrate 1, and a gate insulating film 3 made of a silicon nitride film (SiN) or the like and a transistor electrode are formed on the gate electrode 2. The semiconductor films 4 to be the channel region are sequentially stacked. As the semiconductor film 4, a non-doped semiconductor film is usually used. A transparent conductive film containing a dopant (semiconductor impurity) to be the source electrode 5 and the drain electrode 6 is provided on the semiconductor film 4. Further, a passivation film 7 is provided on the source electrode 5 and the drain electrode 6.
【００１３】次に、上述の薄膜半導体装置の製造方法を
図１に基づいて説明する。Next, a method of manufacturing the above-mentioned thin film semiconductor device will be described with reference to FIG.
【００１４】まず、図１(ａ)に示すように、ガラスなど
から成る絶縁基盤１上に、金属膜などから成るゲート電
極２を真空蒸着法やスパッタリング法で厚み１００〜４
００ｎｍ程度に形成して、エッチング法などによりパタ
ーニングする。この金属膜２は、アルミニウム（Ａ
ｌ），クロム（Ｃｒ），タンタル（Ｔａ）などが好適に
用いられるが、そのエッチング液は、アルミニウムをエ
ッチングする場合は燐酸が、クロムをエッチングする場
合は硝酸第二セリウムアンモニウム水溶液が好適に用い
られ、タンタルをエッチングする場合はケミカルドライ
エッチングなどで行われる。First, as shown in FIG. 1A, a gate electrode 2 made of a metal film or the like is formed on an insulating substrate 1 made of glass or the like with a thickness of 100 to 4 by a vacuum deposition method or a sputtering method.
It is formed to a thickness of about 00 nm and patterned by an etching method or the like. This metal film 2 is made of aluminum (A
l), chromium (Cr), tantalum (Ta) and the like are preferably used, and as the etching solution, phosphoric acid is preferably used when etching aluminum, and an aqueous solution of ceric ammonium nitrate is preferably used when etching chromium. When etching tantalum, chemical dry etching or the like is performed.
【００１５】次に、図１(ｂ)に示すように、ゲート絶縁
膜３となる窒化シリコン膜，チャネル領域となるノンド
ープ半導体層４を順次積層する。窒化シリコン膜３は例
えばプラズマＣＶＤなどで厚み１００〜４００ｎｍ程度
に、ノンドープ半導体層４は例えばプラズマＣＶＤなど
で厚み５〜４００ｎｍ程度にそれぞれ形成される。Next, as shown in FIG. 1B, a silicon nitride film to be the gate insulating film 3 and a non-doped semiconductor layer 4 to be the channel region are sequentially laminated. The silicon nitride film 3 is formed to a thickness of about 100 to 400 nm by plasma CVD, for example, and the non-doped semiconductor layer 4 is formed to a thickness of about 5 to 400 nm by plasma CVD, for example.
【００１６】次に、図１(ｃ)に示すように、ゲート電極
２上部周辺のノンドープ半導体層４および窒化シリコン
膜３をそれぞれ一つのパターニングで一括エッチング除
去する。この場合、導入ガスとして６フッ化イオウ(Ｓ
Ｆ6）を含むガスによりドライエッチング法などを用
い、ノンドープ半導体層４および窒化シリコン膜３を一
括でパターンニングする方法が用いられる。６フッ化イ
オウ(ＳＦ6）を含むガスに対するエッチング速度は、ノ
ンドープ半導体層が窒化シリコン膜より大きい。従っ
て、ノンドープ半導体層がエッチング完了し、窒化シリ
コン膜がエッチングされ始めると上部のノンドープ半導
体層がサイドエッチングされ結果的にノンドープ半導体
層が約５０度，窒化シリコン膜が約２０度にテーパ加工
される。テーパ形状のためその上部にソース電極５およ
びドレイン電極６が形成された場合も断線の確立は著し
く低減される。Next, as shown in FIG. 1C, the non-doped semiconductor layer 4 and the silicon nitride film 3 around the upper part of the gate electrode 2 are collectively etched and removed by one patterning. In this case, sulfur hexafluoride (S
A method of collectively patterning the non-doped semiconductor layer 4 and the silicon nitride film 3 using a dry etching method or the like with a gas containing F 6 ) is used. The etching rate for the gas containing sulfur hexafluoride (SF 6 ) is higher than that of the silicon nitride film in the non-doped semiconductor layer. Therefore, when the non-doped semiconductor layer is completely etched and the silicon nitride film starts to be etched, the upper non-doped semiconductor layer is side-etched, and as a result, the non-doped semiconductor layer is tapered to about 50 degrees and the silicon nitride film is tapered to about 20 degrees. . Even if the source electrode 5 and the drain electrode 6 are formed on the top of the taper shape, the probability of disconnection is significantly reduced.
【００１７】次に、図１(ｄ)に示すように、ドーパント
（半導体用不純物）を含む酸化錫，酸化インジウム，酸
化インジウム錫などから成るソース電極及びドレイン電
極となる透明導電膜５及び６をスパッタリング法などで
厚み１００〜４００ｎｍ程度に形成する。透明導電膜５
及び６の形成にはリン（Ｐ），アンチモン（Ｓｂ），砒
素（Ａｓ）等のｎ型ドーパントを含む酸化錫，酸化イン
ジウム，酸化インジウム錫等の透明導電膜によるスパッ
タリングターゲットでスパッタリング法により形成する
方法、または、酸化錫，酸化インジウム，酸化インジウ
ム錫等の透明導電膜をスパッタ法により薄膜を形成する
際アルゴン（Ａｒ）等の不活性ガスにリン（Ｐ），アン
チモン（Ｓｂ），砒素（Ａｓ）等のｎ型ドーパントを含
むガスを混合することにより透明導電膜を形成する方法
等が用いられる。Next, as shown in FIG. 1D, transparent conductive films 5 and 6 to be source and drain electrodes made of tin oxide, indium oxide, indium tin oxide containing a dopant (semiconductor impurity) are formed. It is formed to have a thickness of about 100 to 400 nm by a sputtering method or the like. Transparent conductive film 5
And 6 are formed by a sputtering method using a sputtering target made of a transparent conductive film such as tin oxide, indium oxide, or indium tin oxide containing an n-type dopant such as phosphorus (P), antimony (Sb), or arsenic (As). Method or when forming a thin film of a transparent conductive film of tin oxide, indium oxide, indium tin oxide or the like by a sputtering method, phosphorus (P), antimony (Sb), arsenic (As) is added to an inert gas such as argon (Ar). The method of forming a transparent conductive film by mixing a gas containing an n-type dopant such as) is used.
【００１８】次に、図１(ｅ)に示すように、ノンドープ
半導体層４上の透明導電膜５及び６をエッチング法など
によりソース電極５及びドレイン電極６となる透明導電
膜５及び６分離パターニングする。透明導電膜５及び６
をエッチングする場合は、例えば、臭化水素水溶液や亜
鉛を触媒とする塩硝酸系エッチング液が用いられる。ま
たは、ハロゲン化水素系ガスや有機系ガスなどによりド
ライエッチング法などを用い透明導電膜５及び６をパタ
ーンニングする方法が用いられる。Next, as shown in FIG. 1 (e), the transparent conductive films 5 and 6 on the non-doped semiconductor layer 4 are separated and patterned by the etching method or the like to become the source electrode 5 and the drain electrode 6. To do. Transparent conductive films 5 and 6
When etching is performed, for example, an aqueous solution of hydrogen bromide or a chlornitric acid-based etching solution using zinc as a catalyst is used. Alternatively, a method of patterning the transparent conductive films 5 and 6 using a dry etching method or the like with a hydrogen halide gas or an organic gas is used.
【００１９】最後に、図１(ｆ)に示す窒化シリコンなど
から成るパシベーション膜７を形成し、画素電極となる
ドレイン電極６上及び端子部上のパシベーション膜７を
エッチング法などによりパターニングして薄膜半導体が
完成する。この場合、６フッ化イオウ(ＳＦ6）ガスなど
によりドライエッチング法などを用い、パシベーション
膜７をパターンニングする方法が用いられる。Finally, a passivation film 7 made of silicon nitride or the like shown in FIG. 1 (f) is formed, and the passivation film 7 on the drain electrode 6 and the terminal portion to be the pixel electrode is patterned by an etching method or the like to form a thin film. The semiconductor is completed. In this case, a method of patterning the passivation film 7 using a dry etching method or the like with sulfur hexafluoride (SF 6 ) gas or the like is used.
【００２０】なお、実施例では、画素電極がｎ型ドーパ
ントを含む透明導電膜を用いたタイプについて述べた
が、画素電極となる透明導電膜を硼素（Ｂ），アルミニ
ウム（Ａｌ），ガリウム（Ｇａ）等のｐ型ドーパントを
含む酸化錫，酸化インジウム，酸化インジウム錫等の透
明導電膜で形成してもよい。In the embodiment, the type in which the pixel electrode uses the transparent conductive film containing the n-type dopant has been described, but the transparent conductive film to be the pixel electrode is boron (B), aluminum (Al), gallium (Ga). ) Or other transparent conductive film containing a p-type dopant such as tin oxide, indium oxide, or indium tin oxide.
【００２１】次に、本発明の他の薄膜半導体装置の端子
部の断面構造を添付図面に基づき詳細に説明する。図６
は本発明の薄膜半導体装置のソース端子部の断面図であ
り、１はガラスなどから成る絶縁基板である。Next, a sectional structure of a terminal portion of another thin film semiconductor device of the present invention will be described in detail with reference to the accompanying drawings. Figure 6
Is a cross-sectional view of the source terminal portion of the thin film semiconductor device of the present invention, and 1 is an insulating substrate made of glass or the like.
【００２２】絶縁基盤１上には、アルミニウム，クロ
ム，タンタルなどから成るゲート電極２及びソース端子
２ａが形成されており、ゲート電極２上には窒化シリコ
ン膜（ＳｉＮ）などから成るゲート絶縁膜３、およびト
ランジスタのチャネル領域となる半導体膜４が、順次、
積層されている。この半導体膜４は、通常ノンドープ半
導体膜が用いられる。ソース端子２ａおよび半導体膜４
上には、ソース端子及びソース電極となるドーパント
（半導体用不純物）を含む透明導電膜５が設けられてい
る。さらに、ソース端子及びソース電極となるソース電
極５ドーパント（半導体用不純物）を含む透明導電膜５
上に、パシベーション膜７が設けられている。A gate electrode 2 and a source terminal 2a made of aluminum, chromium, tantalum or the like are formed on the insulating substrate 1, and a gate insulating film 3 made of a silicon nitride film (SiN) or the like is formed on the gate electrode 2. , And the semiconductor film 4 serving as the channel region of the transistor,
It is stacked. The semiconductor film 4 is usually a non-doped semiconductor film. Source terminal 2a and semiconductor film 4
A transparent conductive film 5 containing a dopant (semiconductor impurity) to be a source terminal and a source electrode is provided on the top. Further, the source electrode 5 serving as a source terminal and a source electrode 5 A transparent conductive film 5 containing a dopant (impurity for semiconductor)
A passivation film 7 is provided on the top.
【００２３】次に、本発明の他の薄膜半導体装置の端子
部の断面構造を添付図面に基づき詳細に説明する。図７
は本発明の薄膜半導体装置のゲート端子部の断面図であ
り、１はガラスなどから成る絶縁基板である。Next, the sectional structure of the terminal portion of another thin film semiconductor device of the present invention will be described in detail with reference to the accompanying drawings. Figure 7
Is a cross-sectional view of the gate terminal portion of the thin film semiconductor device of the present invention, and 1 is an insulating substrate made of glass or the like.
【００２４】絶縁基盤１上には、アルミニウム，クロ
ム，タンタルなどから成るゲート電極２が形成されてお
り、ゲート電極２上には窒化シリコン膜（ＳｉＮ）など
から成るゲート絶縁膜３、およびトランジスタのチャネ
ル領域となる半導体膜４が順次積層されている。この半
導体膜４は、通常ノンドープ半導体膜が用いられる。ゲ
ート端子２上には、ゲート端子となるドーパント（半導
体用不純物）を含む透明導電膜５ａが設けられている。
さらに、ゲート端子５ａ及び薄膜半導体装置上に、パシ
ベーション膜７が設けられている。A gate electrode 2 made of aluminum, chromium, tantalum, or the like is formed on the insulating substrate 1, and a gate insulating film 3 made of a silicon nitride film (SiN) or the like and a gate electrode 2 of the transistor are formed on the gate electrode 2. The semiconductor films 4 to be the channel region are sequentially stacked. The semiconductor film 4 is usually a non-doped semiconductor film. On the gate terminal 2, a transparent conductive film 5a containing a dopant (semiconductor impurity) to be a gate terminal is provided.
Further, a passivation film 7 is provided on the gate terminal 5a and the thin film semiconductor device.
【００２５】次に、本発明の他の薄膜半導体装置の製造
方法の断面構造を添付図面に基づき詳細に説明する。図
５は本発明の正スタガ型構造の薄膜半導体装置の断面図
であり、１はガラスなどから成る絶縁基板である。Next, a sectional structure of another method of manufacturing a thin film semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. FIG. 5 is a cross-sectional view of a thin film semiconductor device having a positive stagger type structure according to the present invention, and 1 is an insulating substrate made of glass or the like.
【００２６】絶縁基板１上には、図５(ａ)に示すよう
に、ドーパント（半導体用不純物）を含む酸化錫，酸化
インジウム，酸化インジウム錫などから成るソース電極
及びドレイン電極となる透明導電膜５及び６をスパッタ
リング法などで厚み１００〜４００ｎｍ程度に形成す
る。透明導電膜５及び６の形成にはリン（Ｐ），アンチ
モン（Ｓｂ），砒素（Ａｓ）等のｎ型ドーパントを含む
酸化錫，酸化インジウム，酸化インジウム錫等の透明導
電膜によるスパッタリングターゲットでスパッタリング
法により形成する方法、または、酸化錫，酸化インジウ
ム，酸化インジウム錫等の透明導電膜をスパッタ法によ
り薄膜を形成する際アルゴン（Ａｒ）等の不活性ガスに
リン（Ｐ），アンチモン（Ｓｂ），砒素（Ａｓ）等のｎ
型ドーパントを含むガスを混合することにより透明導電
膜を形成する方法等が用いられる。次に、絶縁基板１上
の透明導電膜５及び６をエッチング法などによりソース
電極５及びドレイン電極６となる透明導電膜５及び６分
離パターニングする。透明導電膜５及び６をエッチング
する場合は、例えば臭化水素水溶液や亜鉛を触媒とする
塩硝酸系エッチング液が用いられる。または、ハロゲン
化水素系ガスや有機系ガスなどによりドライエッチング
法などを用い透明導電膜５及び６をパターンニングする
方法が用いられる。On the insulating substrate 1, as shown in FIG. 5A, a transparent conductive film serving as a source electrode and a drain electrode made of tin oxide, indium oxide, indium tin oxide containing a dopant (semiconductor impurity). 5 and 6 are formed to have a thickness of about 100 to 400 nm by a sputtering method or the like. The transparent conductive films 5 and 6 are formed by sputtering with a sputtering target made of a transparent conductive film such as tin oxide, indium oxide or indium tin oxide containing an n-type dopant such as phosphorus (P), antimony (Sb) or arsenic (As). Method, or when a transparent conductive film of tin oxide, indium oxide, indium tin oxide or the like is formed into a thin film by sputtering, phosphorus (P) or antimony (Sb) is added to an inert gas such as argon (Ar). , N such as arsenic (As)
For example, a method of forming a transparent conductive film by mixing a gas containing a type dopant is used. Next, the transparent conductive films 5 and 6 on the insulating substrate 1 are separately patterned by an etching method or the like so as to be the source electrodes 5 and the drain electrodes 6. When the transparent conductive films 5 and 6 are etched, for example, an aqueous solution of hydrogen bromide or a chlornitric acid-based etching solution using zinc as a catalyst is used. Alternatively, a method of patterning the transparent conductive films 5 and 6 using a dry etching method or the like with a hydrogen halide gas or an organic gas is used.
【００２７】次に、図５(ｂ)に示すように、チャネル領
域となるノンドープ半導体層４，ゲート絶縁膜３となる
窒化シリコン膜を順次積層し、さらに、ゲート絶縁膜３
上に金属などから成るゲート電極２を順次積層する。こ
の金属膜２は、アルミニウム（Ａｌ），クロム（Ｃ
ｒ），タンタル（Ｔａ）などが好適に用いられる。ノン
ドープ半導体層４は、例えば、プラズマＣＶＤなどで厚
み５〜４００ｎｍ程度に、窒化シリコン膜３は、例え
ば、プラズマＣＶＤなどで厚み１００〜４００ｎｍ程度
に、それぞれ形成される。金属膜などから成るゲート電
極２は真空蒸着法やスパッタリング法で厚み１００〜４
００ｎｍ程度に形成する。Next, as shown in FIG. 5B, a non-doped semiconductor layer 4 serving as a channel region 4 and a silicon nitride film serving as a gate insulating film 3 are sequentially laminated, and further, the gate insulating film 3 is formed.
A gate electrode 2 made of metal or the like is sequentially stacked on top. The metal film 2 is made of aluminum (Al), chromium (C
r) and tantalum (Ta) are preferably used. The non-doped semiconductor layer 4 is formed to a thickness of about 5 to 400 nm by plasma CVD or the like, and the silicon nitride film 3 is formed to a thickness of about 100 to 400 nm by plasma CVD or the like. The gate electrode 2 made of a metal film or the like has a thickness of 100 to 4 formed by a vacuum deposition method or a sputtering method.
It is formed to a thickness of about 00 nm.
【００２８】次に、図５(ｃ)に示すように、エッチング
法などによりゲート電極となる金属膜をパターニングす
る。そのエッチング液は、アルミニウムをエッチングす
る場合は燐酸が、クロムをエッチングする場合は硝酸第
二セリウムアンモニウム水溶液が好適に用いられ、タン
タルをエッチングする場合はケミカルドライエッチング
などで行われる。Next, as shown in FIG. 5C, the metal film to be the gate electrode is patterned by an etching method or the like. Phosphoric acid is preferably used for etching aluminum, an aqueous solution of ceric ammonium nitrate is preferably used for etching chromium, and chemical dry etching or the like is used for etching tantalum.
【００２９】次に、図５(ｄ)に示すように、ゲート電極
２下部周辺の窒化シリコン膜３およびノンドープ半導体
層４をそれぞれゲート電極形成用のレジスト１１を用い
て一つのパターニングで一括エッチング除去する。この
場合、４フッ化炭素(ＣＦ4）ガスなどによりドライエッ
チング法などを用い、窒化シリコン膜３およびノンドー
プ半導体層４を一括でパターンニングする方法が用いら
れる。４フッ化炭素（ＣＦ4)を含むガスに対するエッチ
ング速度は、窒化シリコン膜がノンドープ半導体層より
大きい。従って、窒化シリコン膜がエッチング完了し、
ノンドープ半導体層がエッチングされ始めると上部の窒
化シリコン膜がサイドエッチングされ結果的に窒化シリ
コン膜が約５０度，ノンドープ半導体層が約２０度にテ
ーパ加工される。テーパ形状のためその上部のゲート電
極２とソース電極５およびドレイン電極６の短絡の確立
は著しく低減される。Next, as shown in FIG. 5D, the silicon nitride film 3 and the non-doped semiconductor layer 4 around the lower part of the gate electrode 2 are collectively etched and removed by one patterning using the resist 11 for forming the gate electrode. To do. In this case, a method of collectively patterning the silicon nitride film 3 and the non-doped semiconductor layer 4 by using a dry etching method with carbon tetrafluoride (CF 4 ) gas or the like is used. The etching rate for the gas containing carbon tetrafluoride (CF 4 ) is higher than that of the non-doped semiconductor layer in the silicon nitride film. Therefore, the silicon nitride film is completely etched,
When the non-doped semiconductor layer begins to be etched, the upper silicon nitride film is side-etched, and as a result, the silicon nitride film is tapered to about 50 degrees and the non-doped semiconductor layer to about 20 degrees. Due to the tapered shape, the establishment of a short circuit between the gate electrode 2 and the source electrode 5 and the drain electrode 6 thereabove is significantly reduced.
【００３０】最後に、図５(ｅ)に示す窒化シリコンなど
から成るパシベーション膜７を形成し、画素電極となる
ドレイン電極６上及び端子部上のパシベーション膜７を
エッチング法などによりパターニングして薄膜半導体が
完成する。この場合、６フッ化イオウ（ＳＦ6）ガスな
どによりドライエッチング法などを用い、パシベーショ
ン膜７をパターンニングする方法が用いられる。Finally, a passivation film 7 made of silicon nitride or the like as shown in FIG. 5E is formed, and the passivation film 7 on the drain electrode 6 and the terminal portion which will be the pixel electrodes is patterned by an etching method or the like to form a thin film. The semiconductor is completed. In this case, a method of patterning the passivation film 7 using a dry etching method or the like with a sulfur hexafluoride (SF 6 ) gas or the like is used.
【００３１】なお、実施例では、画素電極がｎ型ドーパ
ントを含む透明導電膜を用いたタイプについて述べた
が、画素電極となる透明導電膜を硼素（Ｂ），アルミニ
ウム（Ａｌ），ガリウム（Ｇａ）等のｐ型ドーパントを
含む酸化錫，酸化インジウム，酸化インジウム錫等の透
明導電膜で形成してもよい。In the embodiment, the type in which the pixel electrode uses the transparent conductive film containing the n-type dopant has been described, but the transparent conductive film to be the pixel electrode is boron (B), aluminum (Al), gallium (Ga). ) Or other transparent conductive film containing a p-type dopant such as tin oxide, indium oxide, or indium tin oxide.
【００３２】次に、本発明の他の薄膜半導体装置のソー
ス配線部に配線抵抗低減のための補助配線を設けた薄膜
半導体装置の断面構造を添付図面に基づき詳細に説明す
る。図８は本発明の薄膜半導体装置の断面図であり、１
はガラスなどから成る絶縁基板である。Next, the cross-sectional structure of the thin film semiconductor device in which the auxiliary wiring for reducing the wiring resistance is provided in the source wiring portion of another thin film semiconductor device of the present invention will be described in detail with reference to the accompanying drawings. FIG. 8 is a sectional view of the thin film semiconductor device of the present invention.
Is an insulating substrate made of glass or the like.
【００３３】絶縁基盤１上には、アルミニウム，クロ
ム，タンタルなどから成るゲート電極２が形成されてお
り、ゲート電極２上には窒化シリコン膜（ＳｉＮ）など
から成るゲート絶縁膜３、およびトランジスタのチャネ
ル領域となる半導体膜４が順次積層されている。半導体
膜４は、通常ノンドープ半導体膜が用いられる。ソース
配線５下には、ゲート電極配線と同層のアルミニウム，
クロム，タンタルなどから成るソース配線補助配線２ｂ
が形成されており、ソース配線補助配線２ｂ上にドーパ
ント（半導体用不純物）を含む透明導電膜５が設けられ
ている。さらに、ゲート端子５ａ及び薄膜半導体装置上
に、パシベーション膜７が設けられている。A gate electrode 2 made of aluminum, chromium, tantalum, or the like is formed on the insulating substrate 1, and a gate insulating film 3 made of a silicon nitride film (SiN) or the like, and a gate electrode 2 of the transistor are formed on the gate electrode 2. The semiconductor films 4 to be the channel region are sequentially stacked. As the semiconductor film 4, a non-doped semiconductor film is usually used. Under the source wiring 5, aluminum in the same layer as the gate electrode wiring,
Source wiring auxiliary wiring 2b made of chromium, tantalum, etc.
And a transparent conductive film 5 containing a dopant (impurity for semiconductor) is provided on the source wiring auxiliary wiring 2b. Further, a passivation film 7 is provided on the gate terminal 5a and the thin film semiconductor device.
【００３４】次に、本発明の他の薄膜半導体装置のオフ
電流を保証するために薄膜半導体装置の隣のゲート配線
と画素電極となるドレイン電極とにより付加容量を設け
た薄膜半導体装置の断面構造を添付図面に基づき詳細に
説明する。図９は本発明の薄膜半導体装置の断面図であ
り、１はガラスなどから成る絶縁基板である。Next, in order to guarantee the off current of another thin film semiconductor device of the present invention, a cross-sectional structure of the thin film semiconductor device in which an additional capacitance is provided by the gate wiring adjacent to the thin film semiconductor device and the drain electrode which becomes the pixel electrode. Will be described in detail with reference to the accompanying drawings. FIG. 9 is a cross-sectional view of the thin film semiconductor device of the present invention, and 1 is an insulating substrate made of glass or the like.
【００３５】絶縁基盤１上には、アルミニウム，クロ
ム，タンタルなどから成る付加容量電極配線２ｃが形成
されており、付加容量電極配線２ｃ上には窒化シリコン
膜（ＳｉＮ）などから成るゲート絶縁膜３、およびトラ
ンジスタのチャネル領域となる半導体膜４が順次積層さ
れている。この半導体膜４は、通常ノンドープ半導体膜
が用いられる。この上にドーパント（半導体用不純物）
を含む透明導電膜６が設け、薄膜半導体装置のオフ電流
を保証するための付加容量を形成する。さらに、ゲート
端子５ａ及び薄膜半導体装置上に、パシベーション膜７
が設けられている。An additional capacitance electrode wiring 2c made of aluminum, chromium, tantalum or the like is formed on the insulating substrate 1, and a gate insulating film 3 made of a silicon nitride film (SiN) or the like is formed on the additional capacitance electrode wiring 2c. , And a semiconductor film 4 to be a channel region of a transistor are sequentially stacked. The semiconductor film 4 is usually a non-doped semiconductor film. Dopant (impurity for semiconductor) on this
Is provided to form an additional capacitance for ensuring the off current of the thin film semiconductor device. Further, the passivation film 7 is formed on the gate terminal 5a and the thin film semiconductor device.
Is provided.
【００３６】次に、本発明の他の薄膜半導体装置の製造
方法の断面構造を添付図面に基づき詳細に説明する。図
１０は本発明のコプレーナ型構造の薄膜半導体装置の断
面図であり、１はガラスなどから成る絶縁基板である。Next, the sectional structure of another method of manufacturing a thin film semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. FIG. 10 is a cross-sectional view of a thin film semiconductor device having a coplanar structure according to the present invention, and 1 is an insulating substrate made of glass or the like.
【００３７】絶縁基板１上には、トランジスタのチャネ
ル領域となる半導体膜４が形成されており、半導体膜４
は、通常ノンドープ半導体膜が用いられる。半導体膜４
上には、ソース電極５およびドレイン電極６となるドー
パント（半導体用不純物）を含む透明導電膜が設けられ
ている。この上に、窒化シリコン膜（ＳｉＮ）などから
成るゲート絶縁膜３、およびアルミニウム，クロム，タ
ンタルなどから成るゲート電極２が順次積層されてい
る。さらに、薄膜半導体装置上に、パシベーション膜７
が設けられている。A semiconductor film 4 to be a channel region of a transistor is formed on the insulating substrate 1, and the semiconductor film 4 is formed.
Is usually a non-doped semiconductor film. Semiconductor film 4
A transparent conductive film containing a dopant (semiconductor impurity) to be the source electrode 5 and the drain electrode 6 is provided on the top. A gate insulating film 3 made of a silicon nitride film (SiN) and a gate electrode 2 made of aluminum, chromium, tantalum, etc. are sequentially stacked on top of this. Further, the passivation film 7 is formed on the thin film semiconductor device.
Is provided.
【００３８】次に、本発明の他の薄膜半導体装置の製造
方法の断面構造を添付図面に基づき詳細に説明する。図
１１は本発明の逆コプレーナ型構造の薄膜半導体装置の
断面図であり、１はガラスなどから成る絶縁基板であ
る。Next, the sectional structure of another method of manufacturing a thin film semiconductor device of the present invention will be described in detail with reference to the accompanying drawings. FIG. 11 is a cross-sectional view of a thin film semiconductor device having an inverted coplanar structure according to the present invention, and 1 is an insulating substrate made of glass or the like.
【００３９】絶縁基板１上には、アルミニウム，クロ
ム，タンタルなどから成るゲート電極２、およびゲート
電極２上には窒化シリコン膜（ＳｉＮ）などから成るゲ
ート絶縁膜３が順次積層されている。ゲート絶縁膜３に
は、ソース電極５およびドレイン電極６となるドーパン
ト（半導体用不純物）を含む透明導電膜が設けられてい
る。このドーパント（半導体用不純物）を含む透明導電
膜５および６上には、トランジスタのチャネル領域とな
る半導体膜４が形成されておりこの半導体膜４は、通常
ノンドープ半導体膜が用いられる。さらに、半導体膜４
に、パシベーション膜７が設けられている。A gate electrode 2 made of aluminum, chromium, tantalum or the like is laminated on the insulating substrate 1, and a gate insulating film 3 made of a silicon nitride film (SiN) or the like is sequentially laminated on the gate electrode 2. The gate insulating film 3 is provided with a transparent conductive film containing a dopant (semiconductor impurity) to be the source electrode 5 and the drain electrode 6. A semiconductor film 4 to be a channel region of a transistor is formed on the transparent conductive films 5 and 6 containing the dopant (semiconductor impurity). The semiconductor film 4 is usually a non-doped semiconductor film. Furthermore, the semiconductor film 4
Further, a passivation film 7 is provided.
【００４０】なお、薄膜半導体装置のみの構造および製
造方法について述べたが、発明の薄膜半導体装置を用い
た液晶テレビ，パーソナルコンピュータ，ワークステー
ション等の平面ディスプレイ装置も本発明に含まれる。Although the structure and manufacturing method of only the thin film semiconductor device have been described, the present invention also includes flat panel display devices such as liquid crystal televisions, personal computers, and workstations, which use the thin film semiconductor device of the present invention.
【００４１】[0041]
【発明の効果】本発明によれば、絶縁性基板上に、ゲー
ト電極，ゲート絶縁膜、及び半導体膜を順次積層し、こ
の半導体層上に、オーミックコンタクト層を介さずに画
素電極となる透明導電膜形成した薄膜半導体装置におい
て、画素電極となる透明導電膜をドーパントを含有した
透明導電膜で形成したため、半導体膜と画素電極となる
透明導電膜とをオーミックコンタクトとし、また半導体
膜と画素電極となる透明導電膜との間でエッチングレー
トを異ならしめることができ、もってエッチングの際の
ストッパ層を格別に設ける必要がなく、製造工程が簡略
化する薄膜半導体装置の提供が可能となる。According to the present invention, a gate electrode, a gate insulating film, and a semiconductor film are sequentially laminated on an insulating substrate, and a transparent pixel electrode is formed on the semiconductor layer without an ohmic contact layer. In the thin film semiconductor device with the conductive film formed, since the transparent conductive film to be the pixel electrode is formed of the transparent conductive film containing the dopant, the semiconductor film and the transparent conductive film to be the pixel electrode form ohmic contact, and the semiconductor film and the pixel electrode It is possible to provide a thin film semiconductor device in which the etching rate can be made different from that of the transparent conductive film to be formed, and thus it is not necessary to provide a stopper layer for etching, and the manufacturing process can be simplified.
【図１】本発明の薄膜半導体装置の製造方法の断面構造
の説明図。FIG. 1 is an explanatory view of a cross-sectional structure of a method of manufacturing a thin film semiconductor device of the present invention.
【図２】本発明の薄膜半導体装置の平面構造の説明図。FIG. 2 is an explanatory diagram of a planar structure of a thin film semiconductor device of the present invention.
【図３】従来の薄膜半導体装置の構造を示す説明図。FIG. 3 is an explanatory diagram showing a structure of a conventional thin film semiconductor device.
【図４】従来の他の薄膜半導体装置の構造を示す説明
図。FIG. 4 is an explanatory view showing the structure of another conventional thin film semiconductor device.
【図５】本発明の他の薄膜半導体装置の製造方法の断面
構造の説明図。FIG. 5 is an explanatory view of a cross-sectional structure of another method of manufacturing a thin film semiconductor device of the present invention.
【図６】本発明の薄膜半導体装置のドレイン端子の断面
構造の説明図。FIG. 6 is an explanatory diagram of a cross-sectional structure of a drain terminal of the thin film semiconductor device of the present invention.
【図７】本発明の薄膜半導体装置のゲート端子の断面構
造の説明図。FIG. 7 is an explanatory diagram of a cross-sectional structure of a gate terminal of the thin film semiconductor device of the present invention.
【図８】本発明の薄膜半導体装置の補助配線の断面構造
の説明図。FIG. 8 is an explanatory diagram of a cross-sectional structure of auxiliary wiring of the thin film semiconductor device of the present invention.
【図９】本発明の薄膜半導体装置の付加容量の断面構造
の説明図。FIG. 9 is an explanatory diagram of a cross-sectional structure of an additional capacitor of the thin film semiconductor device of the present invention.
【図１０】本発明の他の薄膜半導体装置の断面構造の説
明図。FIG. 10 is an explanatory diagram of a cross-sectional structure of another thin film semiconductor device of the present invention.
【図１１】本発明の他の薄膜半導体装置の断面構造の説
明図。FIG. 11 is an explanatory diagram of a cross-sectional structure of another thin film semiconductor device of the present invention.
１…絶縁基板、２…ゲート電極、３…ゲート絶縁膜、４
…半導体膜、５…ソース電極、６…ドレイン電極、７…
パシベーション膜、８…オーミックコンタクト層、９…
バリアメタル（高融点金属）層、１０…チャネル保護
膜、１１…レジスト。1 ... Insulating substrate, 2 ... Gate electrode, 3 ... Gate insulating film, 4
... semiconductor film, 5 ... source electrode, 6 ... drain electrode, 7 ...
Passivation film, 8 ... Ohmic contact layer, 9 ...
Barrier metal (high melting point metal) layer, 10 ... Channel protective film, 11 ... Resist.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 阿武 恒一 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 作田 弘樹 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 小西 信武 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Tsunekazu Abu 7-1, 1-1 Omika-cho, Hitachi-shi, Ibaraki Hitachi Ltd. Hitachi Research Laboratory (72) Inventor Hiroki Sakuta 7-chome, Omika-cho, Hitachi-shi, Ibaraki 1-1 Hitachi Ltd., Hitachi Research Laboratory (72) Inventor Nobutake Konishi 7-11, Omika-cho, Hitachi City, Ibaraki Prefecture Hitachi Ltd. Hitachi Research Laboratory
Claims (16)
および半導体膜を順次積層するとともに、前記半導体膜
上にソース電極とドレイン電極を形成した薄膜半導体装
置において、前記ソース電極および前記ドレイン電極を
ドーパントを含む透明導電膜で形成したことを特徴とす
る薄膜半導体装置。1. A gate electrode, a gate insulating film on an insulating substrate,
And a thin film semiconductor device in which semiconductor films are sequentially stacked and a source electrode and a drain electrode are formed on the semiconductor film, wherein the source electrode and the drain electrode are formed of a transparent conductive film containing a dopant. Semiconductor device.
形成後、半導体膜，ゲート絶縁膜、およびゲート電極を
順次積層し製造する薄膜半導体装置において、前記ソー
ス電極および前記ドレイン電極をドーパントを含む透明
導電膜で形成したことを特徴とする薄膜半導体装置。2. A thin film semiconductor device in which a source electrode and a drain electrode are formed on an insulating substrate and then a semiconductor film, a gate insulating film, and a gate electrode are sequentially laminated to manufacture the source electrode and the drain electrode containing a dopant. A thin film semiconductor device, which is formed of a transparent conductive film.
層を形成して所定部分をエッチング除去し、前記導電性
金属層上にゲート絶縁膜となる絶縁層、チャネルとなる
半導体層を順次積層して所定部分をエッチング除去し、
前記絶縁層および前記半導体層上にソース電極およびド
レイン電極となるドーパントを含む透明導電膜で形成し
て所定部分をエッチング除去し、パシベーション層を形
成して所定部分をエッチング除去する工程を含んでなる
薄膜半導体装置の製造方法。3. A conductive metal layer to be a gate electrode is formed on an insulating substrate and a predetermined portion is removed by etching, and an insulating layer to be a gate insulating film and a semiconductor layer to be a channel are sequentially formed on the conductive metal layer. Laminate and remove a predetermined part by etching,
A step of forming a transparent conductive film containing a dopant to be a source electrode and a drain electrode on the insulating layer and the semiconductor layer to remove a predetermined portion by etching, and forming a passivation layer to remove the predetermined portion by etching. Method of manufacturing thin film semiconductor device.
極となるドーパントを含む透明導電膜で形成して所定部
分をエッチング除去し、前記透明導電膜上にチャネルと
なる半導体層，ゲート絶縁膜となる絶縁層およびゲート
電極となる導電性金属層を、順次、積層して所定部分を
エッチング除去し、パシベーション層を形成して所定部
分をエッチング除去する工程を含んで成る薄膜半導体装
置の製造方法。4. A transparent conductive film containing a dopant to be a source electrode and a drain electrode is formed on an insulating substrate and a predetermined portion is removed by etching to form a semiconductor layer to be a channel and a gate insulating film on the transparent conductive film. A method of manufacturing a thin film semiconductor device, comprising the steps of sequentially stacking an insulating layer and a conductive metal layer to be a gate electrode to remove a predetermined portion by etching, and forming a passivation layer to remove the predetermined portion by etching.
ソース電極および前記ドレイン電極をｎ型ドーパントを
含む透明導電膜で形成した薄膜半導体装置。5. The thin film semiconductor device according to claim 1, wherein the source electrode and the drain electrode are formed of a transparent conductive film containing an n-type dopant.
ソース電極および前記ドレイン電極をｐ型ドーパントを
含む透明導電膜で形成した薄膜半導体装置。6. A thin film semiconductor device according to claim 1, 2, 3 or 4, wherein the source electrode and the drain electrode are formed of a transparent conductive film containing a p-type dopant.
特徴とするスパッタリングターゲット。7. A sputtering target, wherein the transparent conductive film contains an n-type dopant.
特徴とするスパッタリングターゲット。8. A sputtering target comprising a transparent conductive film containing a p-type dopant.
を形成する際、不活性ガスにｎ型ドーパントを含むガス
を混合することを特徴とする透明導電膜をスパッタ方
法。9. A method for sputtering a transparent conductive film, which comprises mixing a gas containing an n-type dopant with an inert gas when a thin film is formed on the transparent conductive film by a sputtering method.
膜を形成する際、不活性ガスにｐ型ドーパントを含むガ
スを混合することを特徴とする透明導電膜をスパッタリ
ング方法。10. A method for sputtering a transparent conductive film, which comprises mixing a gas containing a p-type dopant with an inert gas when a thin film is formed on the transparent conductive film by a sputtering method.
いて、前記半導体膜として非晶質シリコン，前記ゲート
絶縁膜としてシリコンナイトライド膜を用いた薄膜半導
体装置。11. A thin film semiconductor device according to claim 1, 2, 3, 4, 5 or 6, wherein amorphous silicon is used as the semiconductor film and a silicon nitride film is used as the gate insulating film.
記透明絶縁基板上に前記絶縁膜，前記半導体膜が積層さ
れ、この２層膜を同一レジストパターンで加工したエッ
チング端面における基板面との角度が前記半導体膜より
前記絶縁膜が小さくなる構造である薄膜半導体装置。12. The insulating film and the semiconductor film are laminated on the transparent insulating substrate according to claim 1, 3, 5 or 6, and a substrate surface at an etching end face obtained by processing the two-layer film with the same resist pattern. Thin film semiconductor device having a structure in which the insulating film has a smaller angle than the semiconductor film.
記透明絶縁基板上に前記半導体膜，前記絶縁膜が積層さ
れ、この２層膜を同一レジストパターンで加工したエッ
チング端面における基板面との角度が前記絶縁膜より前
記半導体膜が小さくなる構造である薄膜半導体装置。13. The substrate according to claim 2, 4, 5 or 6, wherein the semiconductor film and the insulating film are laminated on the transparent insulating substrate, and the two-layer film is processed with the same resist pattern to form a substrate surface at an etching end face. Thin film semiconductor device having a structure in which the angle of the semiconductor film is smaller than that of the insulating film.
体層および前記絶縁層のエッチングをドライエッチング
方法を用いて行い、導入ガスとして６フッ化イオウ(Ｓ
Ｆ6）を含む薄膜半導体装置。14. The method according to claim 3, wherein the semiconductor layer and the insulating layer are etched by a dry etching method, and sulfur hexafluoride (S) is used as an introduction gas.
A thin film semiconductor device containing F 6 ).
層および前記半導体層のエッチングをドライエッチング
方法を用いて行い、導入ガスとして４フッ化炭素(Ｃ
Ｆ4）を含む薄膜半導体装置。15. The method according to claim 4 or 13, wherein the insulating layer and the semiconductor layer are etched by a dry etching method, and carbon tetrafluoride (C
A thin film semiconductor device containing F 4 ).
１２，１３，１４または１５において、前記薄膜半導体
装置を用いた平面ディスプレイ装置。16. Claims 1, 2, 3, 4, 5, 6, 11,
12. A flat display device using the thin film semiconductor device according to 12, 13, 14 or 15.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2397494A JPH07235678A (en) | 1994-02-22 | 1994-02-22 | Thin film semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2397494A JPH07235678A (en) | 1994-02-22 | 1994-02-22 | Thin film semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07235678A true JPH07235678A (en) | 1995-09-05 |
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ID=12125532
Family Applications (1)
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|---|---|---|---|
| JP2397494A Pending JPH07235678A (en) | 1994-02-22 | 1994-02-22 | Thin film semiconductor device and manufacture thereof |
Country Status (1)
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