JPH07235606A - 相補型半導体装置及びその製造方法 - Google Patents
相補型半導体装置及びその製造方法Info
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- JPH07235606A JPH07235606A JP6024447A JP2444794A JPH07235606A JP H07235606 A JPH07235606 A JP H07235606A JP 6024447 A JP6024447 A JP 6024447A JP 2444794 A JP2444794 A JP 2444794A JP H07235606 A JPH07235606 A JP H07235606A
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- impurity diffusion
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Abstract
(57)【要約】
【目的】 p+拡散層、n+拡散層の両方についてシリ
サイド層−拡散層の抵抗を小さくし、高速動作可能な半
導体装置を得る。 【構成】 Pチャネルトランジスタのp+拡散層5の第
1のシリサイド層13をある金属材料(Ni)を用いて
形成(NiSi)するとともに、Nチャネルトランジス
タのn+拡散層6の第2のシリサイド層14を上記金属
材料と異なる金属材料(Mo)を用いて形成(MoSi
2)する。NiSiは正孔に対するショットキバリアハ
イトが最小になり、MoSi2は電子に対するショット
キバリアハイトが最小になるから、それぞれの拡散層と
シリサイド層との抵抗は最小になる。
サイド層−拡散層の抵抗を小さくし、高速動作可能な半
導体装置を得る。 【構成】 Pチャネルトランジスタのp+拡散層5の第
1のシリサイド層13をある金属材料(Ni)を用いて
形成(NiSi)するとともに、Nチャネルトランジス
タのn+拡散層6の第2のシリサイド層14を上記金属
材料と異なる金属材料(Mo)を用いて形成(MoSi
2)する。NiSiは正孔に対するショットキバリアハ
イトが最小になり、MoSi2は電子に対するショット
キバリアハイトが最小になるから、それぞれの拡散層と
シリサイド層との抵抗は最小になる。
Description
【0001】
【産業上の利用分野】この発明は、シリサイド層を備え
た相補型半導体装置及びその製造方法に関するものであ
る。
た相補型半導体装置及びその製造方法に関するものであ
る。
【0002】
【従来の技術】相補型半導体装置において、トランジス
タの出力電極(ソース、ドレイン)を形成する不純物拡
散層(p+拡散層またはn+拡散層)に、金属とシリコ
ンとの化合物であるシリサイド層を形成することが行わ
れる。このようなシリサイド層は通常の拡散層よりもシ
ート抵抗が非常に低く、非常に高速な動作が可能とな
る。
タの出力電極(ソース、ドレイン)を形成する不純物拡
散層(p+拡散層またはn+拡散層)に、金属とシリコ
ンとの化合物であるシリサイド層を形成することが行わ
れる。このようなシリサイド層は通常の拡散層よりもシ
ート抵抗が非常に低く、非常に高速な動作が可能とな
る。
【0003】図8は例えば、文献(June 25-26,1985 V-
MIC Conf.Proceeding)に記載されているシリサイド層
を備える従来の相補型半導体装置の断面図である。同図
において、1はトランジスタを形成するための活性領域
を分離するLOCOS(Local Oxidation of Silicon)
分離膜、2は層間絶縁膜、3はpチャネルトランジスタ
が形成されるnウェル、4はnチャネルトランジスタが
形成されるpウェル、5はnウェル3に形成されたp+
拡散層、6はpウェル4に形成されたn+拡散層、7
a、7bはp+拡散層5及びn+拡散層6に形成された
シリサイド層、8a、8bはpチャネルトランジスタ及
びnチャネルトランジスタのゲート電極、9a〜9dは
ゲート電極8a、8bのサイドウォール、10a、10
bはゲート酸化膜、11a、11bはシリサイド層7
a、7bに接続される金属配線層、12はnウェル3、
pウェル4が形成される基板、21はゲート電極シリサ
イド層である。図7はn型トランジスタとp型トランジ
スタとからなる相補型半導体装置を構成している。
MIC Conf.Proceeding)に記載されているシリサイド層
を備える従来の相補型半導体装置の断面図である。同図
において、1はトランジスタを形成するための活性領域
を分離するLOCOS(Local Oxidation of Silicon)
分離膜、2は層間絶縁膜、3はpチャネルトランジスタ
が形成されるnウェル、4はnチャネルトランジスタが
形成されるpウェル、5はnウェル3に形成されたp+
拡散層、6はpウェル4に形成されたn+拡散層、7
a、7bはp+拡散層5及びn+拡散層6に形成された
シリサイド層、8a、8bはpチャネルトランジスタ及
びnチャネルトランジスタのゲート電極、9a〜9dは
ゲート電極8a、8bのサイドウォール、10a、10
bはゲート酸化膜、11a、11bはシリサイド層7
a、7bに接続される金属配線層、12はnウェル3、
pウェル4が形成される基板、21はゲート電極シリサ
イド層である。図7はn型トランジスタとp型トランジ
スタとからなる相補型半導体装置を構成している。
【0004】また、図9は図8のトランジスタのうちn
チャネルトランジスタの部分について示したこの相補型
半導体装置の製造工程を説明するための図である。図9
は相補型半導体装置のnチャネルトランジスタの部分の
断面を示している。以下、製造工程を示す図9に基づき
プロセスフローを説明する。
チャネルトランジスタの部分について示したこの相補型
半導体装置の製造工程を説明するための図である。図9
は相補型半導体装置のnチャネルトランジスタの部分の
断面を示している。以下、製造工程を示す図9に基づき
プロセスフローを説明する。
【0005】従来の一般的なトランジスタの形成方法に
より、図9(a)に示すように、半導体基板12にpウ
ェル4を形成し、LOCOS分離膜1及びn+拡散層6
を形成し、さらにゲート電極となるポリシリコン31を
形成する。図9(a)の状態の表面に図示しない酸化膜
を堆積し、その後、その酸化膜をエッチングすること
で、図9(b)に示すようなサイドウォール9c、9d
を形成する。次に、シリサイド反応させるためのTi、
Co、Pt、Pd、Ni、Mo、Nb等の金属のうちの
いずれかの金属32を全面に堆積し、RTA(Rapid Th
ermal Annealing)等でn+拡散層6及びゲート電極8
bの表面と金属32とをシリサイド化反応させ、図9
(c)に示すようなシリサイド層7b、ゲート電極シリ
サイド層21を形成する。
より、図9(a)に示すように、半導体基板12にpウ
ェル4を形成し、LOCOS分離膜1及びn+拡散層6
を形成し、さらにゲート電極となるポリシリコン31を
形成する。図9(a)の状態の表面に図示しない酸化膜
を堆積し、その後、その酸化膜をエッチングすること
で、図9(b)に示すようなサイドウォール9c、9d
を形成する。次に、シリサイド反応させるためのTi、
Co、Pt、Pd、Ni、Mo、Nb等の金属のうちの
いずれかの金属32を全面に堆積し、RTA(Rapid Th
ermal Annealing)等でn+拡散層6及びゲート電極8
bの表面と金属32とをシリサイド化反応させ、図9
(c)に示すようなシリサイド層7b、ゲート電極シリ
サイド層21を形成する。
【0006】次に、シリサイド化されず未反応の金属3
2をエッチングにより除去する(図9(d))。そして
最後に、層間絶縁膜2を堆積した後、層間絶縁膜2にコ
ンタクトホールの形成し、金属配線層11bを堆積する
ことにより、図9(e)に示す断面の相補型半導体装置
が得られる。なおpチャネルトランジスタについても同
様である。
2をエッチングにより除去する(図9(d))。そして
最後に、層間絶縁膜2を堆積した後、層間絶縁膜2にコ
ンタクトホールの形成し、金属配線層11bを堆積する
ことにより、図9(e)に示す断面の相補型半導体装置
が得られる。なおpチャネルトランジスタについても同
様である。
【0007】先に述べたように、シリサイド層は通常の
拡散層よりもシート抵抗が非常に低い。すなわち、通常
の拡散層の抵抗は、その厚みにもよるが、数十Ω程度で
あるのに対し、シリサイド層のシート抵抗は数Ω程度で
ある。トランジスタの動作速度は、種々の要因により決
まるが、シート抵抗が小さくなればなるほど速くなる傾
向がある(理想的にはシート抵抗値に反比例する)。こ
のことにより、図9(e)のようにソース電極、ドレイ
ン電極の表面にシリサイド層7bを、そしてゲート電極
の表面にゲート電極シリサイド層21をそれぞれ形成し
たトランジスタは、通常の拡散層のシート抵抗とシリサ
イド層のシート抵抗との比に対応して、通常のトランジ
スタよりも高速な動作が可能となる。
拡散層よりもシート抵抗が非常に低い。すなわち、通常
の拡散層の抵抗は、その厚みにもよるが、数十Ω程度で
あるのに対し、シリサイド層のシート抵抗は数Ω程度で
ある。トランジスタの動作速度は、種々の要因により決
まるが、シート抵抗が小さくなればなるほど速くなる傾
向がある(理想的にはシート抵抗値に反比例する)。こ
のことにより、図9(e)のようにソース電極、ドレイ
ン電極の表面にシリサイド層7bを、そしてゲート電極
の表面にゲート電極シリサイド層21をそれぞれ形成し
たトランジスタは、通常の拡散層のシート抵抗とシリサ
イド層のシート抵抗との比に対応して、通常のトランジ
スタよりも高速な動作が可能となる。
【0008】
【発明が解決しようとする課題】従来の相補型半導体装
置は、図9のようなプロセスフローで形成され、図8の
ような断面をもつ。つまり、pチャネルトランジスタに
おけるp+拡散層5及びnチャネルトランジスタにおけ
るn+拡散層6のいずれに対してもTi等の同一種類の
金属32を堆積し、この金属32とシリコンとを化合さ
せシリサイド層を形成していた。しかし、文献(IEDM91
-653 Proceeding 25.5.1)によれば、シリサイド層7
a、7bとp+拡散層5、n+拡散層6との間のショッ
トキー接触におけるショットキーバリアハイトは、同じ
金属を用いた場合でも表1に示すようにp+拡散層5に
おける正孔に対する値とn+拡散層6における電子に対
する値とでは異なる。さらに、シリサイド化の金属材料
が違ってもショットキバリアハイトは異なる。その結
果、シリサイド層7aとシリサイド層7bとでショット
キー接触の部分の抵抗値が異なる。
置は、図9のようなプロセスフローで形成され、図8の
ような断面をもつ。つまり、pチャネルトランジスタに
おけるp+拡散層5及びnチャネルトランジスタにおけ
るn+拡散層6のいずれに対してもTi等の同一種類の
金属32を堆積し、この金属32とシリコンとを化合さ
せシリサイド層を形成していた。しかし、文献(IEDM91
-653 Proceeding 25.5.1)によれば、シリサイド層7
a、7bとp+拡散層5、n+拡散層6との間のショッ
トキー接触におけるショットキーバリアハイトは、同じ
金属を用いた場合でも表1に示すようにp+拡散層5に
おける正孔に対する値とn+拡散層6における電子に対
する値とでは異なる。さらに、シリサイド化の金属材料
が違ってもショットキバリアハイトは異なる。その結
果、シリサイド層7aとシリサイド層7bとでショット
キー接触の部分の抵抗値が異なる。
【0009】
【表1】
【0010】例えば、シリサイド化するための金属材料
としてNiを用いた場合において、上記文献によるとp
+拡散層5についての正孔のショットキーバリアハイト
は0.43eVであり、他の材料(Co,Ti,Mo)を用い
る場合より低く、これに対応してp+拡散層5表面のシ
リサイド層7aとp+拡散層5との間の抵抗値は低くな
る傾向があり、pチャネルトランジスタは高速動作が可
能になる。
としてNiを用いた場合において、上記文献によるとp
+拡散層5についての正孔のショットキーバリアハイト
は0.43eVであり、他の材料(Co,Ti,Mo)を用い
る場合より低く、これに対応してp+拡散層5表面のシ
リサイド層7aとp+拡散層5との間の抵抗値は低くな
る傾向があり、pチャネルトランジスタは高速動作が可
能になる。
【0011】しかし、同じくNiを用いた場合、n+拡
散層6についての電子のショットキーバリアハイトは0.
67eVであり、他の材料を用いる場合より高い。これに対
応して、n+拡散層6表面でのシリサイド層7bとn+
拡散層6との間の抵抗は高くなり、nチャネルトランジ
スタの動作は遅くなる。
散層6についての電子のショットキーバリアハイトは0.
67eVであり、他の材料を用いる場合より高い。これに対
応して、n+拡散層6表面でのシリサイド層7bとn+
拡散層6との間の抵抗は高くなり、nチャネルトランジ
スタの動作は遅くなる。
【0012】他方、Moを用いてシリサイド層を形成す
ると、上記の場合と逆に、シリサイド層7bとn+拡散
層6との抵抗は相対的に低くなり、nチャネルトランジ
スタの動作は速くなるが、逆にシリサイド層7aとp+
拡散層5との間の抵抗値は相対的に高くなり、pチャネ
ルトランジスタの動作は遅くなる。
ると、上記の場合と逆に、シリサイド層7bとn+拡散
層6との抵抗は相対的に低くなり、nチャネルトランジ
スタの動作は速くなるが、逆にシリサイド層7aとp+
拡散層5との間の抵抗値は相対的に高くなり、pチャネ
ルトランジスタの動作は遅くなる。
【0013】上記のように、従来の相補型半導体装置で
は、同じ金属材料を用いてp+拡散層5とn+拡散層6
のシリサイド化を行っていたので、p+拡散層5に対す
るシリサイド層−拡散層間抵抗を低くできるが、他方の
抵抗は高くなってしまい、pチャネル、nチャネルトラ
ンジスタいずれについても同じように高速動作させるこ
とができないという欠点があった。
は、同じ金属材料を用いてp+拡散層5とn+拡散層6
のシリサイド化を行っていたので、p+拡散層5に対す
るシリサイド層−拡散層間抵抗を低くできるが、他方の
抵抗は高くなってしまい、pチャネル、nチャネルトラ
ンジスタいずれについても同じように高速動作させるこ
とができないという欠点があった。
【0014】この発明は上記の問題点を解消するために
なされたもので、p+拡散層およびn+拡散層いずれに
ついてもシリサイド層−拡散層の抵抗を低くでき、高速
動作可能な相補型半導体装置及びその製造方法を得るこ
とを目的とする。
なされたもので、p+拡散層およびn+拡散層いずれに
ついてもシリサイド層−拡散層の抵抗を低くでき、高速
動作可能な相補型半導体装置及びその製造方法を得るこ
とを目的とする。
【0015】
【課題を解決するための手段】請求項1に係る相補型半
導体装置は、半導体基板上の第1導電型の第1の半導体
領域に形成された第2導電型の第1の不純物拡散層と、
上記第1の不純物拡散層に第1の金属を用いて形成され
た第1のシリサイド層と、上記第1の不純物拡散層の間
に形成された第1のゲート電極とからなる第1のトラン
ジスタと、上記半導体基板上の第2導電型の第2の半導
体領域に形成された第1導電型の第2の不純物拡散層
と、上記第2の不純物拡散層に第2の金属を用いて形成
された第2のシリサイド層と、上記第2の不純物拡散層
の間に形成された第2のゲート電極とからなる第2のト
ランジスタとを備えるものである。
導体装置は、半導体基板上の第1導電型の第1の半導体
領域に形成された第2導電型の第1の不純物拡散層と、
上記第1の不純物拡散層に第1の金属を用いて形成され
た第1のシリサイド層と、上記第1の不純物拡散層の間
に形成された第1のゲート電極とからなる第1のトラン
ジスタと、上記半導体基板上の第2導電型の第2の半導
体領域に形成された第1導電型の第2の不純物拡散層
と、上記第2の不純物拡散層に第2の金属を用いて形成
された第2のシリサイド層と、上記第2の不純物拡散層
の間に形成された第2のゲート電極とからなる第2のト
ランジスタとを備えるものである。
【0016】請求項2に係る相補型半導体装置は、半導
体基板上の第1導電型の第1の半導体領域に形成された
第2導電型の第1の不純物拡散層と、上記第1の不純物
拡散層に第1の金属を用いて形成されたシリサイド層
と、上記第1の不純物拡散層の間に形成された第1のゲ
ート電極とからなる第1のトランジスタと、上記半導体
基板上の第2導電型の第2の半導体領域に形成された第
1導電型の第2の不純物拡散層と、上記第2の不純物拡
散層に形成された第2の金属のシリサイド混晶層と、上
記第2の不純物拡散層の間に形成された第2のゲート電
極とからなる第2のトランジスタとを備えるものであ
る。
体基板上の第1導電型の第1の半導体領域に形成された
第2導電型の第1の不純物拡散層と、上記第1の不純物
拡散層に第1の金属を用いて形成されたシリサイド層
と、上記第1の不純物拡散層の間に形成された第1のゲ
ート電極とからなる第1のトランジスタと、上記半導体
基板上の第2導電型の第2の半導体領域に形成された第
1導電型の第2の不純物拡散層と、上記第2の不純物拡
散層に形成された第2の金属のシリサイド混晶層と、上
記第2の不純物拡散層の間に形成された第2のゲート電
極とからなる第2のトランジスタとを備えるものであ
る。
【0017】請求項3に係る相補型半導体装置の製造方
法は、半導体基板上の第1導電型の第1の半導体領域に
第2導電型の第1の不純物拡散層を形成するとともに、
上記半導体基板上の第2導電型の第2の半導体領域に第
1導電型の第2の不純物拡散層を形成する第1の工程
と、上記第1の不純物拡散層の間に第1のトランジスタ
の第1のゲート電極を形成するとともに、上記第2の不
純物拡散層の間に第2のトランジスタの第2のゲート電
極を形成する第2の工程と、上記第1の不純物拡散層及
び上記第2の不純物拡散層に重ねて第1のマスク層を形
成する第3の工程と、上記第1の半導体領域上に第1の
レジスト膜を形成する第4の工程と、エッチングにより
上記第2の半導体領域上の上記第1のマスク層を除去す
る第5の工程と、上記第1のレジスト膜を除去する第6
の工程と、第2の金属層を堆積し、上記第2の不純物拡
散層に第2のシリサイド層を形成する第7の工程と、上
記第1のマスク層及び未反応の上記第2の金属層を除去
する第8の工程と、上記第1の不純物拡散層及び上記第
2の不純物拡散層に重ねて第2のマスク層を形成する第
9の工程と、上記第2の半導体領域上に第2のレジスト
膜を形成する第10の工程と、エッチングにより上記第
1の半導体領域の上記第2のマスク層を除去する第11
の工程と、上記第2のレジスト膜を除去する第12の工
程と、第1の金属層を堆積し、上記第1の不純物拡散層
に第1のシリサイド層を形成する第13の工程と、上記
第2のマスク層及び未反応の上記第1の金属層を除去す
る第14の工程とを備えるものである。
法は、半導体基板上の第1導電型の第1の半導体領域に
第2導電型の第1の不純物拡散層を形成するとともに、
上記半導体基板上の第2導電型の第2の半導体領域に第
1導電型の第2の不純物拡散層を形成する第1の工程
と、上記第1の不純物拡散層の間に第1のトランジスタ
の第1のゲート電極を形成するとともに、上記第2の不
純物拡散層の間に第2のトランジスタの第2のゲート電
極を形成する第2の工程と、上記第1の不純物拡散層及
び上記第2の不純物拡散層に重ねて第1のマスク層を形
成する第3の工程と、上記第1の半導体領域上に第1の
レジスト膜を形成する第4の工程と、エッチングにより
上記第2の半導体領域上の上記第1のマスク層を除去す
る第5の工程と、上記第1のレジスト膜を除去する第6
の工程と、第2の金属層を堆積し、上記第2の不純物拡
散層に第2のシリサイド層を形成する第7の工程と、上
記第1のマスク層及び未反応の上記第2の金属層を除去
する第8の工程と、上記第1の不純物拡散層及び上記第
2の不純物拡散層に重ねて第2のマスク層を形成する第
9の工程と、上記第2の半導体領域上に第2のレジスト
膜を形成する第10の工程と、エッチングにより上記第
1の半導体領域の上記第2のマスク層を除去する第11
の工程と、上記第2のレジスト膜を除去する第12の工
程と、第1の金属層を堆積し、上記第1の不純物拡散層
に第1のシリサイド層を形成する第13の工程と、上記
第2のマスク層及び未反応の上記第1の金属層を除去す
る第14の工程とを備えるものである。
【0018】請求項4に係る相補型半導体装置の製造方
法は、半導体基板上の第1導電型の第1の半導体領域に
第2導電型の第1の不純物拡散層を形成するとともに、
上記半導体基板上の第2導電型の第2の半導体領域に第
1導電型の第2の不純物拡散層を形成する第1の工程
と、上記第1の不純物拡散層の間に第1のトランジスタ
の第1のゲート電極を形成するとともに、上記第2の不
純物拡散層の間に第2のトランジスタの第2のゲート電
極を形成する第2の工程と、上記第1の不純物拡散層及
び上記第2の不純物拡散層に重ねて第1の金属層を堆積
し、上記第1の不純物拡散層及び上記第2の不純物拡散
層にシリサイド層を形成する第3の工程と、未反応の上
記第1の金属層を除去する第4の工程と、上記第1の半
導体領域及び上記第2の半導体領域を覆うとともに、上
記第2の不純物拡散層の部分に開口部を有するマスク層
を形成する第5の工程と、第2の金属のイオンを注入し
上記第2の不純物拡散層にシリサイド混晶層を形成する
第6の工程とを備えるものである。
法は、半導体基板上の第1導電型の第1の半導体領域に
第2導電型の第1の不純物拡散層を形成するとともに、
上記半導体基板上の第2導電型の第2の半導体領域に第
1導電型の第2の不純物拡散層を形成する第1の工程
と、上記第1の不純物拡散層の間に第1のトランジスタ
の第1のゲート電極を形成するとともに、上記第2の不
純物拡散層の間に第2のトランジスタの第2のゲート電
極を形成する第2の工程と、上記第1の不純物拡散層及
び上記第2の不純物拡散層に重ねて第1の金属層を堆積
し、上記第1の不純物拡散層及び上記第2の不純物拡散
層にシリサイド層を形成する第3の工程と、未反応の上
記第1の金属層を除去する第4の工程と、上記第1の半
導体領域及び上記第2の半導体領域を覆うとともに、上
記第2の不純物拡散層の部分に開口部を有するマスク層
を形成する第5の工程と、第2の金属のイオンを注入し
上記第2の不純物拡散層にシリサイド混晶層を形成する
第6の工程とを備えるものである。
【0019】
【作用】請求項1の発明においては、第1のトランジス
タの第1の不純物拡散層と第1のシリサイド層との間の
ショットキーバリアハイトが低く、この間の抵抗が小さ
くなるとともに、第2のトランジスタの第2の不純物拡
散層と第2のシリサイド層との間のショットキーバリア
ハイトが低く、この間の抵抗が小さくなる。
タの第1の不純物拡散層と第1のシリサイド層との間の
ショットキーバリアハイトが低く、この間の抵抗が小さ
くなるとともに、第2のトランジスタの第2の不純物拡
散層と第2のシリサイド層との間のショットキーバリア
ハイトが低く、この間の抵抗が小さくなる。
【0020】請求項2の発明においては、第2のトラン
ジスタの第2の不純物拡散層とシリサイド混晶層との間
のショットキーバリアハイトが第1の金属によるシリサ
イド層の場合より低くなり、この間の抵抗が小さくな
る。
ジスタの第2の不純物拡散層とシリサイド混晶層との間
のショットキーバリアハイトが第1の金属によるシリサ
イド層の場合より低くなり、この間の抵抗が小さくな
る。
【0021】請求項3の発明においては、ショットキー
バリアハイトが低くなる第2の金属層を堆積して第2の
トランジスタの第2の不純物拡散層に第2のシリサイド
層を形成し、抵抗を小さくするとともに、ショットキー
バリアハイトが低くなる第1の金属層を堆積して第1の
トランジスタの第1の不純物拡散層に第1のシリサイド
層を形成し、抵抗を小さくする。
バリアハイトが低くなる第2の金属層を堆積して第2の
トランジスタの第2の不純物拡散層に第2のシリサイド
層を形成し、抵抗を小さくするとともに、ショットキー
バリアハイトが低くなる第1の金属層を堆積して第1の
トランジスタの第1の不純物拡散層に第1のシリサイド
層を形成し、抵抗を小さくする。
【0022】請求項4の発明においては、第1の金属層
を堆積して第1のトランジスタの第1の不純物拡散層及
び第2のトランジスタの第2の不純物拡散層にシリサイ
ド層を形成するとともに、第2のトランジスタの第2の
不純物拡散層に対しショットキーバリアハイトを低くす
る第2の金属のイオンを注入してシリサイド混晶層を形
成し、抵抗を小さくする。
を堆積して第1のトランジスタの第1の不純物拡散層及
び第2のトランジスタの第2の不純物拡散層にシリサイ
ド層を形成するとともに、第2のトランジスタの第2の
不純物拡散層に対しショットキーバリアハイトを低くす
る第2の金属のイオンを注入してシリサイド混晶層を形
成し、抵抗を小さくする。
【0023】
実施例1.以下、この発明の一実施例を図について説明
する。図1は実施例1の相補型半導体装置の断面を示す
図である。この図で第1導電型の半導体はn型半導体、
第2導電型の半導体はp型半導体に相当する。同図にお
いて、1はトランジスタを形成するための活性領域を分
離するLOCOS(Local Oxidation of Silicon)分離
膜、2はトランジスタと配線層との間を絶縁する層間絶
縁膜、3はpチャネルトランジスタが形成されるnウェ
ル、4はnチャネルトランジスタが形成されるpウェ
ル、5はnウェル3に形成されたp+拡散層、6はpウ
ェル4に形成されたn+拡散層、8a、8bはpチャネ
ルトランジスタ及びnチャネルトランジスタのゲート電
極、9a〜9dはゲート電極8a、8bのサイドウォー
ル、10a、10bはゲート酸化膜、11a、11bは
第1のシリサイド層13、第2のシリサイド層14に接
続される金属配線、12はnウェル3、pウェル4が形
成される基板、21a、21bはゲート電極シリサイド
層である。これらは従来の相補型半導体装置のものと同
じものである。13はp+拡散層5に形成された第1の
シリサイド層、14はn+拡散層6に形成され、第1の
シリサイド層13と異なる金属による第2のシリサイド
層である。図7はn型トランジスタとp型トランジスタ
とからなる相補型半導体装置を構成している。
する。図1は実施例1の相補型半導体装置の断面を示す
図である。この図で第1導電型の半導体はn型半導体、
第2導電型の半導体はp型半導体に相当する。同図にお
いて、1はトランジスタを形成するための活性領域を分
離するLOCOS(Local Oxidation of Silicon)分離
膜、2はトランジスタと配線層との間を絶縁する層間絶
縁膜、3はpチャネルトランジスタが形成されるnウェ
ル、4はnチャネルトランジスタが形成されるpウェ
ル、5はnウェル3に形成されたp+拡散層、6はpウ
ェル4に形成されたn+拡散層、8a、8bはpチャネ
ルトランジスタ及びnチャネルトランジスタのゲート電
極、9a〜9dはゲート電極8a、8bのサイドウォー
ル、10a、10bはゲート酸化膜、11a、11bは
第1のシリサイド層13、第2のシリサイド層14に接
続される金属配線、12はnウェル3、pウェル4が形
成される基板、21a、21bはゲート電極シリサイド
層である。これらは従来の相補型半導体装置のものと同
じものである。13はp+拡散層5に形成された第1の
シリサイド層、14はn+拡散層6に形成され、第1の
シリサイド層13と異なる金属による第2のシリサイド
層である。図7はn型トランジスタとp型トランジスタ
とからなる相補型半導体装置を構成している。
【0024】この実施例1の相補型半導体装置が従来例
のものと異なるのは、p+拡散層5上の第1のシリサイ
ド層13を形成する金属とn+拡散層6の第2のシリサ
イド層14を形成する金属とが異なる点である。
のものと異なるのは、p+拡散層5上の第1のシリサイ
ド層13を形成する金属とn+拡散層6の第2のシリサ
イド層14を形成する金属とが異なる点である。
【0025】すなわち、第1のシリサイド層13を形成
する金属材料として、正孔に対するショットキーバリア
ハイトが最も低くなるもの、例えば表1に示すNiを用
いてシリサイドNiSiを形成するとともに、第2のシ
リサイド層14を形成する金属材料として、電子に対す
るショットキーバリアハイトが最も低くなるもの、例え
ば表1に示すMoを用いてシリサイドMoSi2を形成
する。このように第1のシリサイド層13及び第2のシ
リサイド層14とを形成することにより、p+拡散層5
およびn+拡散層6いずれについてもシリサイド層−拡
散層の抵抗を低くでき、高速動作が可能になる。
する金属材料として、正孔に対するショットキーバリア
ハイトが最も低くなるもの、例えば表1に示すNiを用
いてシリサイドNiSiを形成するとともに、第2のシ
リサイド層14を形成する金属材料として、電子に対す
るショットキーバリアハイトが最も低くなるもの、例え
ば表1に示すMoを用いてシリサイドMoSi2を形成
する。このように第1のシリサイド層13及び第2のシ
リサイド層14とを形成することにより、p+拡散層5
およびn+拡散層6いずれについてもシリサイド層−拡
散層の抵抗を低くでき、高速動作が可能になる。
【0026】次に、この実施例1の相補型半導体装置を
形成する工程を図2乃至図4を用いて説明する。図2乃
至図4は、便宜上、一連の製造工程を3つの図面で表し
たもので、これらは連続した工程を示している。以下に
示す工程(a)〜(d)については図2を、工程(e)
〜(h)については図3を、工程(i)〜(k)につい
ては図4をそれぞれ参照しながら説明する。
形成する工程を図2乃至図4を用いて説明する。図2乃
至図4は、便宜上、一連の製造工程を3つの図面で表し
たもので、これらは連続した工程を示している。以下に
示す工程(a)〜(d)については図2を、工程(e)
〜(h)については図3を、工程(i)〜(k)につい
ては図4をそれぞれ参照しながら説明する。
【0027】工程(a) 従来の一般的なトランジスタの形成方法により、図2
(a)に示すように半導体基板12にnウェル3及びp
ウェル4とを形成するとともに、p+拡散層5及びn+
拡散層6そしてLOCOS分離膜1を形成し、さらにゲ
ート電極となるポリシリコン31を酸化膜上に形成す
る。
(a)に示すように半導体基板12にnウェル3及びp
ウェル4とを形成するとともに、p+拡散層5及びn+
拡散層6そしてLOCOS分離膜1を形成し、さらにゲ
ート電極となるポリシリコン31を酸化膜上に形成す
る。
【0028】工程(b) 図2(a)の状態の表面に図示しない酸化膜を堆積し、
その後、その酸化膜をエッチングすることで、図2
(b)に示すようなサイドウォール9a〜9dを形成す
る。
その後、その酸化膜をエッチングすることで、図2
(b)に示すようなサイドウォール9a〜9dを形成す
る。
【0029】工程(c) 次に、全面に、シリサイド化反応のマスクとするための
TiN層15aを堆積する(図2(c))。
TiN層15aを堆積する(図2(c))。
【0030】工程(d) 次に、全面にフォトレジストを塗布した後、フォトリソ
グラフィーによりpチャネルトランジスタ形成領域17
にのみ、図2(d)に示すようにフォトレジスト16を
残すほか、他をエッチングにより除去する。
グラフィーによりpチャネルトランジスタ形成領域17
にのみ、図2(d)に示すようにフォトレジスト16を
残すほか、他をエッチングにより除去する。
【0031】工程(e) 次に、nチャネルトランジスタ形成領域18のTiN層
15aをエッチングにより除去し、その後にフォトレジ
スト16を除去する(図3(e))。
15aをエッチングにより除去し、その後にフォトレジ
スト16を除去する(図3(e))。
【0032】工程(f) 次に、全面に第2のシリサイド層14を形成するための
n+不純物層用金属層19を堆積する。このn+不純物
層用金属層19の材料には、電子に対するショットキー
バリアハイトが低い材料、例えば表1にあるMoを用い
る。もっともこの条件を満たせば他の材料であってもよ
い。
n+不純物層用金属層19を堆積する。このn+不純物
層用金属層19の材料には、電子に対するショットキー
バリアハイトが低い材料、例えば表1にあるMoを用い
る。もっともこの条件を満たせば他の材料であってもよ
い。
【0033】工程(g) 次に、RTA(Rapid Thermal Annealing)等によっ
て、TiN層15aに覆われていないnチャネルトラン
ジスタ形成領域18のn+不純物層6及びポリシリコン
31の表面だけをシリサイド化した後、未反応のまま残
っているn+不純物層用金属層19とTiN層15aを
除去する(図3(g))。
て、TiN層15aに覆われていないnチャネルトラン
ジスタ形成領域18のn+不純物層6及びポリシリコン
31の表面だけをシリサイド化した後、未反応のまま残
っているn+不純物層用金属層19とTiN層15aを
除去する(図3(g))。
【0034】工程(h) 工程(c)〜(e)と同様の工程により、nチャネルト
ランジスタ形成領域18にのみTiN層15bを形成す
る。
ランジスタ形成領域18にのみTiN層15bを形成す
る。
【0035】工程(i) 次に、第1のシリサイド層13を形成するために全面に
p+不純物層用金属層20を堆積する。このp+不純物
層用金属層20の材料には、正孔に対するショットキー
バリアハイトが低い材料、例えば表1にあるNiを用い
る。もっともこの条件を満たせば他の材料であってもよ
い。
p+不純物層用金属層20を堆積する。このp+不純物
層用金属層20の材料には、正孔に対するショットキー
バリアハイトが低い材料、例えば表1にあるNiを用い
る。もっともこの条件を満たせば他の材料であってもよ
い。
【0036】工程(j) 次に、RTA等によって、TiN層15bに覆われてい
ないpチャネルトランジスタ形成領域17のp+不純物
層5及びポリシリコン31の表面だけをシリサイド化し
た後、未反応のまま残っているp+不純物層用金属層2
0とTiN層15bを除去する(図4(j))。
ないpチャネルトランジスタ形成領域17のp+不純物
層5及びポリシリコン31の表面だけをシリサイド化し
た後、未反応のまま残っているp+不純物層用金属層2
0とTiN層15bを除去する(図4(j))。
【0037】工程(k) そして層間絶縁膜2を形成した後、p+拡散層5及びn
+拡散層6を配線するためのコンタクトホールを設け、
金属配線層11a、11bを形成することによりこの実
施例1の相補型半導体装置が得られる(図4(k))。
+拡散層6を配線するためのコンタクトホールを設け、
金属配線層11a、11bを形成することによりこの実
施例1の相補型半導体装置が得られる(図4(k))。
【0038】この実施例1の相補型半導体装置では、p
+拡散層5と第1のシリサイド層13間の抵抗、n+拡
散層6と第2のシリサイド層14間の抵抗がそれぞれ最
も低くなるように、それぞれに対して最良の金属材料を
用いて形成するので、相補型半導体装置の高速な動作が
可能になる。
+拡散層5と第1のシリサイド層13間の抵抗、n+拡
散層6と第2のシリサイド層14間の抵抗がそれぞれ最
も低くなるように、それぞれに対して最良の金属材料を
用いて形成するので、相補型半導体装置の高速な動作が
可能になる。
【0039】実施例2.上記実施例1では、p+拡散層
5とn+拡散層6のそれぞれについてシリサイド層を形
成する際に異なる金属を用い、それぞれ別工程により単
一の金属によるシリサイド層を形成していたが、複数の
金属によるシリサイドの混晶を形成するようにしてもよ
い。
5とn+拡散層6のそれぞれについてシリサイド層を形
成する際に異なる金属を用い、それぞれ別工程により単
一の金属によるシリサイド層を形成していたが、複数の
金属によるシリサイドの混晶を形成するようにしてもよ
い。
【0040】図5は実施例2の相補型半導体装置の断面
を示す図であり、同図におけるLOCOS分離膜1、層
間絶縁膜2、nウェル3、pウェル4、p+拡散層5、
n+拡散層6、ゲート電極8a、8b、サイドウォール
9a〜9d、ゲート酸化膜10a、10b、金属配線1
1a、11b、基板12は実施例1の相補型半導体装置
のものと同じものである。またシリサイド層7a、7b
は従来例の相補型半導体装置のものと同じものである。
を示す図であり、同図におけるLOCOS分離膜1、層
間絶縁膜2、nウェル3、pウェル4、p+拡散層5、
n+拡散層6、ゲート電極8a、8b、サイドウォール
9a〜9d、ゲート酸化膜10a、10b、金属配線1
1a、11b、基板12は実施例1の相補型半導体装置
のものと同じものである。またシリサイド層7a、7b
は従来例の相補型半導体装置のものと同じものである。
【0041】この実施例2の相補型半導体装置が実施例
1のものと異なるのは、p+拡散層5及びn+拡散層6
に同じ金属によるシリサイド層7a、7bが形成され、
さらに、n+拡散層6のシリサイド層7bに、2種類の
金属、例えばNiとMoとからなるシリサイド混晶層2
2が形成され、これに金属配線11bが接続されている
点である。
1のものと異なるのは、p+拡散層5及びn+拡散層6
に同じ金属によるシリサイド層7a、7bが形成され、
さらに、n+拡散層6のシリサイド層7bに、2種類の
金属、例えばNiとMoとからなるシリサイド混晶層2
2が形成され、これに金属配線11bが接続されている
点である。
【0042】このようなシリサイド混晶層22を用いれ
ばショットキーバリアハイトを低くすることができる。
これは以下に示す理由による。一般にショットキーバリ
アハイトに関しては、表1に示すように、それを高くす
る金属と低くする金属とがあるが、それら金属の混晶に
よるシリサイド層を形成すると、その混晶のショットキ
ーバリアハイトはそれぞれの金属の場合の値の中間の値
を取ることが知られている。よって、例えば、最初に全
面にp+拡散層5に対してショットキーバリアハイトが
低くなるNiを堆積し、p+拡散層5、n+拡散層6、
図示しないポリシリコン配線等全てをシリサイド化して
おき、その後にn+拡散層6に対してのみ、その部分の
ショットキーバリアハイトを下げるように、例えばMo
イオンをn+拡散層6にイオン注入しシリサイド混晶層
22を形成すれば、シリサイド層7aのショットキーバ
リアハイトは最適化(最小)されるとともに、シリサイ
ド層7bのショットキーバリアハイトを従来例の場合よ
り下げることができる。
ばショットキーバリアハイトを低くすることができる。
これは以下に示す理由による。一般にショットキーバリ
アハイトに関しては、表1に示すように、それを高くす
る金属と低くする金属とがあるが、それら金属の混晶に
よるシリサイド層を形成すると、その混晶のショットキ
ーバリアハイトはそれぞれの金属の場合の値の中間の値
を取ることが知られている。よって、例えば、最初に全
面にp+拡散層5に対してショットキーバリアハイトが
低くなるNiを堆積し、p+拡散層5、n+拡散層6、
図示しないポリシリコン配線等全てをシリサイド化して
おき、その後にn+拡散層6に対してのみ、その部分の
ショットキーバリアハイトを下げるように、例えばMo
イオンをn+拡散層6にイオン注入しシリサイド混晶層
22を形成すれば、シリサイド層7aのショットキーバ
リアハイトは最適化(最小)されるとともに、シリサイ
ド層7bのショットキーバリアハイトを従来例の場合よ
り下げることができる。
【0043】次に、この実施例2の相補型半導体装置を
形成する工程を図6、図7を用いて説明する。図6、図
7は、便宜上、一連の製造工程を2つの図面で表したも
ので、これらは連続した工程を示している。以下に示す
工程(a)〜(d)については図6を、工程(e)〜
(h)については図7をそれぞれ参照しながら説明す
る。
形成する工程を図6、図7を用いて説明する。図6、図
7は、便宜上、一連の製造工程を2つの図面で表したも
ので、これらは連続した工程を示している。以下に示す
工程(a)〜(d)については図6を、工程(e)〜
(h)については図7をそれぞれ参照しながら説明す
る。
【0044】工程(a) 従来の一般的なLDD(Lightly Doped Drain)構造ト
ランジスタの形成方法により、図6(a)に示すよう
に、半導体基板12にnウェル3及びpウェル4を形成
し、p+拡散層5及びn+拡散層6、そしてLOCOS
分離膜1を形成し、さらにゲート電極となるポリシリコ
ン31を酸化膜上に形成する。
ランジスタの形成方法により、図6(a)に示すよう
に、半導体基板12にnウェル3及びpウェル4を形成
し、p+拡散層5及びn+拡散層6、そしてLOCOS
分離膜1を形成し、さらにゲート電極となるポリシリコ
ン31を酸化膜上に形成する。
【0045】工程(b) 図6(a)の状態の表面に図示しない酸化膜を堆積し、
その後、その酸化膜をエッチングすることで、図6
(b)に示すようなサイドウォール9a〜9dを形成す
る。
その後、その酸化膜をエッチングすることで、図6
(b)に示すようなサイドウォール9a〜9dを形成す
る。
【0046】工程(c) 次に、図6(c)に示すように全面にシリサイド層7を
形成するための金属層32を堆積する。この金属層32
の材料には、正孔に対するショットキーバリアハイトが
低い材料、例えば表1にあるNiを用いる。もっともこ
の条件を満たせば他の材料であってもよい。
形成するための金属層32を堆積する。この金属層32
の材料には、正孔に対するショットキーバリアハイトが
低い材料、例えば表1にあるNiを用いる。もっともこ
の条件を満たせば他の材料であってもよい。
【0047】工程(d) 次に、RTA等によってp+拡散層5、n+拡散層6及
びポリシリコン31の表面をシリサイド化した後、未反
応のまま残っている金属層32を除去する(図6
(d))。
びポリシリコン31の表面をシリサイド化した後、未反
応のまま残っている金属層32を除去する(図6
(d))。
【0048】工程(e) 次に、層間絶縁膜2を全面に厚く堆積する(図7
(e))。
(e))。
【0049】工程(f) 次に、層間絶縁膜2に、p+拡散層5、n+拡散層6と
金属配線とを接続するためのコンタクトホール23a〜
23dを設ける(図7(f))。
金属配線とを接続するためのコンタクトホール23a〜
23dを設ける(図7(f))。
【0050】工程(g) 次に、pチャネルトランジスタ領域17にのみフォトレ
ジスト24を形成する。このフォトレジスト24によ
り、コンタクトホール23a、23bは埋め尽くされる
(図7(g))。他方、nチャネルトランジスタ領域の
コンタクトホール23c、23dはもとのままであり、
n+拡散層6のシリサイド層7bは露出している。
ジスト24を形成する。このフォトレジスト24によ
り、コンタクトホール23a、23bは埋め尽くされる
(図7(g))。他方、nチャネルトランジスタ領域の
コンタクトホール23c、23dはもとのままであり、
n+拡散層6のシリサイド層7bは露出している。
【0051】工程(h) 図7(g)の状態でMoイオン25を注入すると、シリ
サイド層7bに2種類の金属Ni、Moによるシリサイ
ド混晶層22が形成される(図7(h))。そしてフォ
トレジスト24を除去した後、金属配線層11を形成す
ることにより図6の相補型半導体装置が得られる。
サイド層7bに2種類の金属Ni、Moによるシリサイ
ド混晶層22が形成される(図7(h))。そしてフォ
トレジスト24を除去した後、金属配線層11を形成す
ることにより図6の相補型半導体装置が得られる。
【0052】実施例2の製造工程において、実施例1の
保護膜であるTiN層15を形成する工程が不要になる
とともに、レジスト層を形成する工程が半分ですむた
め、製造工程が少なくなり、実施例1の場合と比較して
製造が容易である。また工程(h)におけるイオン注入
のマスクに層間絶縁膜2を用いているため、イオン注入
用マスクを作る工程を必要としない。
保護膜であるTiN層15を形成する工程が不要になる
とともに、レジスト層を形成する工程が半分ですむた
め、製造工程が少なくなり、実施例1の場合と比較して
製造が容易である。また工程(h)におけるイオン注入
のマスクに層間絶縁膜2を用いているため、イオン注入
用マスクを作る工程を必要としない。
【0053】この実施例2の相補型半導体装置では、M
oイオン注入によりn+拡散層6にシリサイド混晶層2
2を形成し、n+拡散層6との抵抗を小さくすることが
でき、相補型半導体装置の高速な動作が可能になるとと
もに、製造工程が少なくてすみ、生産性が向上する。
oイオン注入によりn+拡散層6にシリサイド混晶層2
2を形成し、n+拡散層6との抵抗を小さくすることが
でき、相補型半導体装置の高速な動作が可能になるとと
もに、製造工程が少なくてすみ、生産性が向上する。
【0054】なお、上記実施例2において、層間絶縁膜
2を形成した後、コンタクトホール23を開孔した時に
イオン注入を行っているが、シリサイド層7を形成した
後すぐに行っても良い。いずれにしても、nチャネルト
ランジスタ形成領域18のみにイオン注入を行う。
2を形成した後、コンタクトホール23を開孔した時に
イオン注入を行っているが、シリサイド層7を形成した
後すぐに行っても良い。いずれにしても、nチャネルト
ランジスタ形成領域18のみにイオン注入を行う。
【0055】なお、上記実施例1及び実施例2におい
て、シリサイド層とシリサイド混晶層を形成する金属と
してNi、Moを用いたが、これに限らずp+拡散層、
n+拡散層それぞれに対するショットキーバリアハイト
が小さくできる金属であればよく、表1に示す金属、あ
るいは表1以外の金属を用いても良いのはいうまでもな
い。なお、第1導電型の半導体をp型半導体、第2導電
型の半導体をn型半導体としてもよいことはもちろんで
ある。
て、シリサイド層とシリサイド混晶層を形成する金属と
してNi、Moを用いたが、これに限らずp+拡散層、
n+拡散層それぞれに対するショットキーバリアハイト
が小さくできる金属であればよく、表1に示す金属、あ
るいは表1以外の金属を用いても良いのはいうまでもな
い。なお、第1導電型の半導体をp型半導体、第2導電
型の半導体をn型半導体としてもよいことはもちろんで
ある。
【0056】
【発明の効果】以上のように、請求項1及び請求項3の
発明によれば、ショットキーバリアハイトを小さくする
第2の金属を用いて第2の不純物拡散層に第2のシリサ
イド層を形成したので、第1のトランジスタの第1の不
純物拡散層と第1のシリサイド層との抵抗、及び第2の
トランジスタの第2の不純物拡散層と第2のシリサイド
層との抵抗を少なくすることができ、相補型半導体装置
の高速な動作が可能になる。
発明によれば、ショットキーバリアハイトを小さくする
第2の金属を用いて第2の不純物拡散層に第2のシリサ
イド層を形成したので、第1のトランジスタの第1の不
純物拡散層と第1のシリサイド層との抵抗、及び第2の
トランジスタの第2の不純物拡散層と第2のシリサイド
層との抵抗を少なくすることができ、相補型半導体装置
の高速な動作が可能になる。
【0057】また、請求項2及び請求項4の発明によれ
ば、第1の金属とショットキーバリアハイトを小さくす
る第2の金属とを混在させて形成したシリサイド混晶層
を第2の不純物拡散層を備えたので、第1のトランジス
タの第1の不純物拡散層とシリサイド層との抵抗、及び
第2のトランジスタの第2の不純物拡散層とシリサイド
混晶層との抵抗を少なくすることができ、相補型半導体
装置の高速な動作が可能になるとともに、製造工程が少
なくてすみ、生産性が向上する。
ば、第1の金属とショットキーバリアハイトを小さくす
る第2の金属とを混在させて形成したシリサイド混晶層
を第2の不純物拡散層を備えたので、第1のトランジス
タの第1の不純物拡散層とシリサイド層との抵抗、及び
第2のトランジスタの第2の不純物拡散層とシリサイド
混晶層との抵抗を少なくすることができ、相補型半導体
装置の高速な動作が可能になるとともに、製造工程が少
なくてすみ、生産性が向上する。
【図1】この発明の実施例1の相補型半導体装置の断面
を示す図である。
を示す図である。
【図2】この発明の実施例1の相補型半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図3】この発明の実施例1の相補型半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図4】この発明の実施例1の相補型半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図5】この発明の実施例2の相補型半導体装置の断面
を示す図である。
を示す図である。
【図6】この発明の実施例2の相補型半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図7】この発明の実施例2の相補型半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図8】従来の相補型半導体装置の断面を示す図であ
る。
る。
【図9】従来の相補型半導体装置の製造工程を示す断面
図である。
図である。
1 LOCOS分離膜 2 層間絶縁膜 3 nウェル 4 pウェル 5 p+拡散層 6 n+拡散層 7 シリサイド層 8 ゲート電極 9 サイドウォール 10 ゲート酸化膜 11 金属配線層 12 基板 13 第1のシリサイド層 14 第2のシリサイド層 15 TiN層 16 フォトレジスト 17 pチャネルトランジスタ形成領域 18 nチャネルトランジスタ形成領域 19 n+不純物層用金属層 20 p+不純物層用金属層 22 シリサイド混晶層 23 コンタクトホール 24 フォトレジスト 25 Moイオン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/78 21/336 7514−4M H01L 29/78 301 P
Claims (4)
- 【請求項1】 半導体基板上の第1導電型の第1の半導
体領域に形成された第2導電型の第1の不純物拡散層
と、上記第1の不純物拡散層に第1の金属を用いて形成
された第1のシリサイド層と、上記第1の不純物拡散層
の間に形成された第1のゲート電極とからなる第1のト
ランジスタと、上記半導体基板上の第2導電型の第2の
半導体領域に形成された第1導電型の第2の不純物拡散
層と、上記第2の不純物拡散層に第2の金属を用いて形
成された第2のシリサイド層と、上記第2の不純物拡散
層の間に形成された第2のゲート電極とからなる第2の
トランジスタとを備える相補型半導体装置。 - 【請求項2】 半導体基板上の第1導電型の第1の半導
体領域に形成された第2導電型の第1の不純物拡散層
と、上記第1の不純物拡散層に第1の金属を用いて形成
されたシリサイド層と、上記第1の不純物拡散層の間に
形成された第1のゲート電極とからなる第1のトランジ
スタと、上記半導体基板上の第2導電型の第2の半導体
領域に形成された第1導電型の第2の不純物拡散層と、
上記第2の不純物拡散層に形成された第2の金属のシリ
サイド混晶層と、上記第2の不純物拡散層の間に形成さ
れた第2のゲート電極とからなる第2のトランジスタと
を備える相補型半導体装置。 - 【請求項3】 半導体基板上の第1導電型の第1の半導
体領域に第2導電型の第1の不純物拡散層を形成すると
ともに、上記半導体基板上の第2導電型の第2の半導体
領域に第1導電型の第2の不純物拡散層を形成する第1
の工程と、上記第1の不純物拡散層の間に第1のトラン
ジスタの第1のゲート電極を形成するとともに、上記第
2の不純物拡散層の間に第2のトランジスタの第2のゲ
ート電極を形成する第2の工程と、上記第1の不純物拡
散層及び上記第2の不純物拡散層に重ねて第1のマスク
層を形成する第3の工程と、上記第1の半導体領域上に
第1のレジスト膜を形成する第4の工程と、エッチング
により上記第2の半導体領域上の上記第1のマスク層を
除去する第5の工程と、上記第1のレジスト膜を除去す
る第6の工程と、第2の金属層を堆積し、上記第2の不
純物拡散層に第2のシリサイド層を形成する第7の工程
と、上記第1のマスク層及び未反応の上記第2の金属層
を除去する第8の工程と、上記第1の不純物拡散層及び
上記第2の不純物拡散層に重ねて第2のマスク層を形成
する第9の工程と、上記第2の半導体領域上に第2のレ
ジスト膜を形成する第10の工程と、エッチングにより
上記第1の半導体領域の上記第2のマスク層を除去する
第11の工程と、上記第2のレジスト膜を除去する第1
2の工程と、第1の金属層を堆積し、上記第1の不純物
拡散層に第1のシリサイド層を形成する第13の工程
と、上記第2のマスク層及び未反応の上記第1の金属層
を除去する第14の工程とを備える相補型半導体装置の
製造方法。 - 【請求項4】 半導体基板上の第1導電型の第1の半導
体領域に第2導電型の第1の不純物拡散層を形成すると
ともに、上記半導体基板上の第2導電型の第2の半導体
領域に第1導電型の第2の不純物拡散層を形成する第1
の工程と、上記第1の不純物拡散層の間に第1のトラン
ジスタの第1のゲート電極を形成するとともに、上記第
2の不純物拡散層の間に第2のトランジスタの第2のゲ
ート電極を形成する第2の工程と、上記第1の不純物拡
散層及び上記第2の不純物拡散層に重ねて第1の金属層
を堆積し、上記第1の不純物拡散層及び上記第2の不純
物拡散層にシリサイド層を形成する第3の工程と、未反
応の上記第1の金属層を除去する第4の工程と、上記第
1の半導体領域及び上記第2の半導体領域を覆うととも
に、上記第2の不純物拡散層の部分に開口部を有するマ
スク層を形成する第5の工程と、第2の金属のイオンを
注入し上記第2の不純物拡散層にシリサイド混晶層を形
成する第6の工程とを備える相補型半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6024447A JPH07235606A (ja) | 1994-02-22 | 1994-02-22 | 相補型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6024447A JPH07235606A (ja) | 1994-02-22 | 1994-02-22 | 相補型半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07235606A true JPH07235606A (ja) | 1995-09-05 |
Family
ID=12138415
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6024447A Pending JPH07235606A (ja) | 1994-02-22 | 1994-02-22 | 相補型半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07235606A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2007288082A (ja) * | 2006-04-20 | 2007-11-01 | Renesas Technology Corp | 半導体装置およびその製造方法 |
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JP2009043760A (ja) * | 2007-08-06 | 2009-02-26 | Toshiba Corp | 半導体装置 |
JP2009540603A (ja) * | 2006-06-15 | 2009-11-19 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 低接触抵抗cmos回路およびその製造方法 |
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-
1994
- 1994-02-22 JP JP6024447A patent/JPH07235606A/ja active Pending
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